JPH11266162A - 符号化方法、符号化装置、圧縮／伸長システム、ｆｓｍコ―ダ―及びコ―ダ― - Google Patents

符号化方法、符号化装置、圧縮／伸長システム、ｆｓｍコ―ダ―及びコ―ダ―

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JPH11266162A
JPH11266162A JP10371852A JP37185298A JPH11266162A JP H11266162 A JPH11266162 A JP H11266162A JP 10371852 A JP10371852 A JP 10371852A JP 37185298 A JP37185298 A JP 37185298A JP H11266162 A JPH11266162 A JP H11266162A
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    • H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
    • H04N19/63—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding using sub-band based transform, e.g. wavelets
    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 改良したＦＳＭコーダと、それを利用するア
ッシュ／伸長システムを提供する。 【解決手段】 ＦＳＭコーダー１０３は、文脈モデル１
０２より受け取った各ビット毎に一対の端点を持つ２部
分区間を有する区間を指定し、入力ビットが優勢状態で
あるか否かに基づいて一方の部分区間を選択し、その端
点間で一致するビット群の、その最上位ビットから、一
致しない最初のビットまでに存在するビット（一致しな
い最初のビットは含まない）に対応した０個以上のビッ
トを出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データの符号化及
び復号化の分野に係り、特に、有限状態マシン（ＦＳ
Ｍ）を利用するデータの符号化及び復号化に関する。
【０００２】
【従来の技術】データ圧縮は、大量データの記憶及び伝
送のために極めて有用な手段である。例えば、文書のフ
ァクシミリ送信のような画像伝送に要する時間は、圧縮
を利用して、その画像の再生に必要なビット数を減らす
と、著しく短縮される。
【０００３】入力したファイルもしくはデータセット
が、デシジョン（decision）モデルの管理下で一連のデ
シジョンに変換される圧縮システムがある。各デシジョ
ンは、それに関連した尤度を持ち、この尤度に基づいて
一つの出力コードが生成されて圧縮ファイルに追加され
る。これらの符号化システムを実現するために、圧縮シ
ステムは３つの要素、すなわちデシジョン・モデル、確
率推定方法及びビットストリーム・ジェネレータを有す
る。デシジョン・モデルは、入力データを受け取ってデ
シジョンの集合へ変換し、圧縮システムはそのデシジョ
ンの集合を利用してデータを符号化する。デシジョン・
モデルは、一般に文脈モデルと呼ばれる。確率推定方法
は、各デシジョンの尤度の確率推定値を発生する手順で
ある。ビットストリーム・ジェネレータは、最終的なビ
ットストリーム符号化を行って出力コードを生成するも
ので、この出力コードが圧縮データセットもしくは圧縮
ファイルである。デシジョン・モデル、ビットストリー
ム・ジェネレータの一方でも両方でも有効に圧縮を行う
ことができる。
【０００４】バイナリ・コーダーは、データを一連のバ
イナリ・デシジョンとして符号化するタイプの符号化復
号化システムである。
【０００５】有限状態マシン（ＦＳＭ）コーダーは、当
該技術分野において周知のバイナリ・エントロピーコー
ダーである。ＦＳＭコーダーは、ロスレスの多重文脈バ
イナリ・エントロピーコーダーである。ビット生成（ビ
ットと既知又は推定の確率値を与えられてビットストリ
ームを生成する）と、確率推定（同じ文脈の過去のデー
タに基づき確率値を推定する）の両方に有限状態マシン
（ＦＳＭ）が利用される。ＦＳＭコーダーは、符号化時
には、一連のビットと、それに関連した文脈とを受け取
って、それらビットを可能な限り少ないデータで表現す
る符号化ビットストリームを発生する。ＦＳＭコーダー
は、復号化時には、符号化ビットストリームと文脈の系
列を受け取り、元のビット系列を再生する。ＦＳＭコー
ダーの一例は、米国特許第5,272,478（発明の名称：Met
hod and Apparatus for EntropyEncoding、1993年12月2
1日発行）に述べられている。また、米国特許第5,475,3
88号（発明の名称：Method and Apparatus for Using F
inite State Machinesto Perform Channel Modulation
and Error Correction and Entropy Coding、1995年12
月12日発行）も参照されたい。
【０００６】バイナリ・エントロピーコーダーは、画像
圧縮システムのロスレス符号化復号化部として利用でき
る。これらシステムは、５０％超の確率のシンボルの符
号化を可能とし、かつ、被圧縮データのビット毎に独立
した文脈変化（確率推定値の変化）を許容することによ
って、最大限の圧縮が可能である。他のバイナリ・エン
トロピーコーダーとして、ＩＢＭ社のＱコーダー、ＩＢ
Ｍ社／三菱社のＱＭコーダー、米国特許第5,381,145号
（発明の名称：Method and Apparatus forParallel Enc
oding and Decoding of Data、1995年１月10日発行）及
び米国特許第5,583,500号（発明の名称：Method and Ap
paratus for Parallel Encodingand Decoding of Dat
a、1996年１月10日発行）に述べられているＡＢＳコー
ダーがある。
【０００７】ＦＳＭコーダーは、ソフトウェアにより比
較的高速、簡易に実装できる。ＦＳＭコーダーは、現
在、本発明の譲受法人によって標準化提案がなされてい
る可逆ウェーブレット・ベースの画像圧縮システムに採
用されている。
【０００８】
【発明が解決しようとする課題】本発明の目的は、ＦＳ
Ｍを利用する符号化方法、符号化装置又は符号化復号化
装置（コーダー）の性能を向上させること、また、ハー
ドウェアによる実装に好適なＦＳＭコーダーを提供する
こと、ソフトウェアによる実装に好適な構成のＦＳＭコ
ーダーを提供すること、ハードウェアとソフトウェアの
組合せによる実装に好適な構成なＦＳＭコーダーを提供
すること等である。これらの目的、その他の目的につい
ては以下の説明によって明確になろう。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明は、以下に列挙した方法、装置及びシステムを
包含する。
【００１０】［１］ 有限状態マシン（以下、ＦＳＭ）
の状態に基づいて、端点を持つ一対の部分区間よりなる
区間を生成するステップ、入力ビットが優勢状態である
か否かに基づいて、前記一対の部分区間のうちの一方の
部分区間を選択するステップ、前記一方の部分区間の端
点間で一致するビット群の、その最上位のビットから、
前記一方の部分区間の端点間で一致しない最初のビット
までに存在するビット（一致しない最初のビットは含ま
ない）に対応した０個以上のビットを出力するステップ
からなることを特徴とする符号化方法。
【００１１】［２］ 前記［１］において、前記区間を
生成するステップが、前記区間を前記一対の部分区間へ
分割する値を選ぶステップを含むことを特徴とする符号
化方法。
【００１２】［３］ 前記［１］において、前記一対の
部分区間のうちの第１の部分区間が優勢シンボルに関連
付けられ、前記一対の部分区間のうちの第２の部分区間
が劣勢シンボルに関連付けられることを特徴とする符号
化方法。
【００１３】［４］ ＦＳＭの状態に基づいて、端点を
有する一対の部分区間からなる区間を生成する手段、入
力ビットが優勢状態であるか否かに基づいて、前記一対
の部分区間のうちの一方の部分区間を選択する手段、前
記一方の部分区間の端点間で一致するビット群の、その
最上位のビットから、前記一方の部分区間の端点間で一
致しない最初のビットまでに存在するビット（一致しな
い最初のビットは含まない）に対応した０個以上のビッ
トを出力する手段からなることを特徴とする符号化装
置。
【００１４】［５］ 前記［４］において、前記区間を
生成する手段が、前記区間を前記一対の部分区間へ分割
する値を選ぶ手段を含むことを特徴とする符号化装置。
【００１５】［６］ 前記［４］において、前記一対の
部分区間のうちの第１の部分区間が優勢シンボルに関連
付けられ、前記一対の部分区間のうちの第２の部分区間
が劣勢シンボルに関連付けられることを特徴とする符号
化装置。
【００１６】［７］ ＦＳＭの状態に基づいて、端点を
有する一対の部分区間からなる区間を生成する第１のロ
ジック部、入力ビットが優勢状態であるか否かに基づい
て前記一対の部分区間のうちの一方の部分区間を選択
し、前記一方の部分区間の端点間で一致するビット群
の、その最上位のビットから、前記一方の部分区間の端
点間で一致しない最初のビットまでに存在するビット
（一致しない最初のビットは含まない）に対応した０個
以上のビットを出力する第２のロジック部からなること
を特徴とする符号化装置。
【００１７】［８］ 前記［７］において、前記第１ロ
ジック部が、前記区間を前記一対の部分区間へ分割する
値を選ぶことを特徴とする符号化装置。
【００１８】［９］ 前記［７］において、前記一対の
部分区間のうちの第１の部分区間が優勢シンボルに関連
付けられ、前記一対の部分区間のうちの第２の部分区間
が劣勢シンボルに関連付けられることを特徴とする符号
化装置。
【００１９】［１０］ 前記［９］において、前記一対
の部分区間のいずれの部分区間が優勢シンボルに関連付
けられるか指示するための指示情報が前記第２ロジック
部へ与えられることを特徴とする符号化装置。
【００２０】［１１］ 前記［１０］において、前記指
示情報が信号からなることを特徴とする符号化装置。
【００２１】［１２］ 複数のビットの各ビット毎に、
それぞれが一対の端点を持つ２つの部分区間を有する区
間を指定するステップ、前記各ビット毎に、前記２つの
部分区間のどちらの部分区間が優勢シンボルに関連付け
られているか、及び、前記各ビットが優勢シンボルと同
一であるか否かに基づいて、前記区間の前記２つの部分
区間のうちの一方の部分区間を選択するステップ、及び
各区間毎に、前記選択された一方の部分区間の一対の端
点間で一致するビット群の、その最上位ビットから、前
記一方の部分区間の端点間で一致しない最初のビットま
でに存在するビット（一致しない最初のビットは含まな
い）に対応した０個以上のビットを出力するステップか
らなることを特徴とする複数ビットを符号化するための
符号化方法。
【００２２】［１３］ 前記［１２］において、前記２
つの部分区間のどちらの部分区間が優勢シンボルに関連
付けられているかが、生成された信号によって指示され
ることを特徴とする符号化方法。
【００２３】［１４］ 前記［１２］において、前記各
ビットを優勢シンボルの指示と比較するステップ、及び
前記各ビットが前記優勢シンボル指示と一致したとき
に、符号化できる見込みがある旨の指示（以下、ｌｉｋ
ｅｌｙ指示）をアサートするステップをさらに含むこと
を特徴とする符号化方法。
【００２４】［１５］ 前記［１２］において、第１の
テーブルより第１の分割インデックス値を取得するステ
ップ、及び前記第１の分割インデックス値を利用して第
２のテーブルより第２の分割インデックス値を取得する
ステップをさらに含むことを特徴とする符号化方法。
【００２５】［１６］ 前記［１５］において、前記分
割インデックス値がＦＳＭ状態及び第１の値に基づいて
取得されることを特徴とする符号化方法。
【００２６】［１７］ 前記［１６］において、確率ク
ラスに基づいてマスクを生成するステップ、前記ＦＳＭ
状態に基づいてテーブルより第２の値を取得するステッ
プ、前記マスクと前記第２の値のＡＮＤをとって結果を
生成するステップ、及び前記結果に基づいて前記第１の
値を生成するステップをさらに含むことを特徴とする符
号化方法。
【００２７】［１８］ 前記［１７］において、前記第
１の値を生成するステップが前記結果中の１をカウント
してカウント値を生成し、このカウント値が前記第１の
値となることを特徴とする符号化方法。
【００２８】［１９］ 前記［１２］において、一致し
ないビットを最上位ビット位置まで左シフトし、下位ビ
ットに、部分区間の端点が下側端点ならば０のビット
を、上側端点ならば１のビットをそれぞれ充填するステ
ップをさらに含むことを特徴とする符号化方法。
【００２９】［２０］ 文脈モデル、及び前記文脈モデ
ルと結合され、前記文脈モデルより受け取ったビットを
符号化するＦＳＭコーダーからなり、前記ＦＳＭコーダ
ーが、複数のビットのうちの各ビット毎に、それぞれが
一対の端点を持つ２つの部分区間を有する区間を指定
し、入力ビットが優勢状態であるか否かに基づいて前記
一対の部分区間のうちの一方の部分区間を選択し、前記
一方の部分区間の端点間で一致するビット群の、その最
上位ビットから、前記一方の部分区間の端点間で一致し
ない最初のビットまでに存在するビット（一致しない最
初のビットは含まない）に対応した０個以上のビットを
出力することによってビットを符号化することを特徴と
する圧縮／伸長システム。
【００３０】［２１］ 前記［２０］において、前記文
脈モデルと結合された可逆ウェーブレット変換部をさら
に含むことを特徴とする圧縮／伸長システム。
【００３１】［２２］ 前記［２０］において、前記Ｆ
ＳＭコーダーと結合され、符号化データ及び信号を出力
するヘッダ処理部をさらに含むことを特徴とする圧縮／
伸長システム。
【００３２】［２３］ 前記［２０］において、前記Ｆ
ＳＭコーダーが、統合型のＦＳＭ符号化／復号化テーブ
ルと、独立した確率推定ルックアップテーブル及びビッ
ト生成ルックアップテーブルを含むことを特徴とする圧
縮／伸長システム。
【００３３】［２４］ 前記［２０］において、前記Ｆ
ＳＭコーダーが、確率推定とビット生成の両方を行うた
めの単一のルックアップテーブルを含むことを特徴とす
る圧縮／伸長システム。
【００３４】［２５］ 前記［２０］において、前記Ｆ
ＳＭコーダーが、前記区間を前記一対の部分区間に分割
する値を選択する第１のロジック部を含むことを特徴と
する圧縮／伸長システム。
【００３５】［２６］ 前記［２０］において、前記一
対の部分区間のうちの第１の部分区間が優勢シンボルに
関連付けられ、前記一対の部分区間のうちの第２の部分
区間が劣勢シンボルに関連付けられることを特徴とする
圧縮／伸長システム。
【００３６】［２７］ 前記［２６］において、前記Ｆ
ＳＭコーダーが、前記一対の部分区間のどちらの部分区
間が優勢シンボルに関連付けられているか指示する指示
情報を含むことを特徴とする圧縮／伸長システム。
【００３７】［２８］ 前記［２７］において、前記指
示情報が信号からなることを特徴とする圧縮／伸長シス
テム。
【００３８】［２９］ 前記［２０］において、前記Ｆ
ＳＭコーダーが、多重文脈確率推定を行う第１の部分、
確率推定状態をその記述情報へ変換し、ｌｉｋｅｌｙ指
示に応じて、符号化されていないビットを生成する変換
部、前記変換部より与えられる各確率推定値に応じて０
個以上の符号語を生成し、かつ、符号化データストリー
ムに応じて前記ｌｉｋｅｌｙ指示を生成するビット生成
ルックアップテーブルを含む、符号化されていないビッ
トと符号化されたビットの間の変換のためのビット生成
部、及び前記ビット生成ルックアップテーブルより符号
語を受け取るように接続され、符号化時に符号化データ
出力を発生するため可変長の符号語を結合してバイト群
にするパック部からなることを特徴とする圧縮／伸長シ
ステム。
【００３９】［３０］ 前記［２９］において、前記ビ
ット生成ＬＵＴが冗長エントリーを含まないことを特徴
とする圧縮／伸長システム。
【００４０】［３１］ 前記［２９］において、前記符
号化データストリームのバイト群の可変長シフト操作を
行って可変長符号語にするアンパック部をさらに含むこ
とを特徴とする圧縮／伸長システム。
【００４１】［３２］ 前記［２９］において、確率状
態に応じた確率クラスを生成する確率クラス部、優勢シ
ンボル（以下、ＭＰＳ）が発生して確率状態の更新が必
要なときの次の確率推定状態を生成するＭＰＳ確率状態
部、劣勢シンボル（以下、ＬＰＳ）が発生して確率状態
の更新が必要なときの次の確率推定状態を生成するＬＰ
Ｓ確率状態部、ＭＰＳを切り替える必要があるときに切
り替え指示を発生する切り替え部、及び確率状態が第１
の所定値以下のときに更新指示を発生する更新部をさら
に含むことを特徴とする圧縮／伸長システム。
【００４２】［３３］ 前記［３２］において、前記Ｍ
ＰＳ確率状態部が、現在の確率推定状態を、現在の確率
状態の値に基づいたある値域内の整数だけインクリメン
ト又はデクリメントすることによって次の確率推定状態
を生成することを特徴とする圧縮／伸長システム。
【００４３】［３４］ 前記［３２］において、前記切
り替え指示が信号からなることを特徴とする圧縮／伸長
システム。
【００４４】［３５］ 前記［３２］において、確率状
態が第１の所定値以下であるか第２の所定値と等しいと
きに前記切り替え指示がアサートされることを特徴とす
る圧縮／伸長システム。
【００４５】［３６］ 前記［３２］において、前記更
新指示が信号からなることを特徴とする圧縮／伸長シス
テム。
【００４６】［３７］ 前記［２９］において、前記ビ
ット生成部が、符号化されていないビットと符号化され
たビットとの間の変換を行うためのビット生成ロジック
からなることを特徴とする圧縮／伸長システム。
【００４７】［３８］ 前記［３７］において、前記ビ
ット生成ロジックが、前記符号語を与える第１の出力
と、前記符号語のサイズを指示する第２の出力を有する
ことを特徴とする圧縮／伸長システム。
【００４８】［３９］ 前記［３７］において、前記ビ
ット生成ロジックが、前記区間を定義する次のスタート
値及び次のストップ値を発生することを特徴とする圧縮
／伸長システム。
【００４９】［４０］ 前記［３９］において、前記ビ
ット生成ロジックが発生した前記スタート値及び前記ス
トップ値を受け取るように接続されたスタートレジスタ
及びストップレジスタをさらに含み、前記スタートレジ
スタ及び前記ストップレジスタが前記ビット生成ロジッ
クの入力にも接続されることを特徴とする圧縮／伸長シ
ステム。
【００５０】［４１］ 前記［２９］において、前記ビ
ット生成部が、符号化の終わりでフラッシングのための
符号語を生成することを特徴とする圧縮／伸長システ
ム。
【００５１】［４２］ 前記［２９］において、前記ビ
ット生成部が、そのフラッシングのためのフラッシュ指
示を通知されると、所定の符号語を出力するための符号
語を生成するフラッシュロジックをさらに含むことを特
徴とする圧縮／伸長システム。
【００５２】［４３］ 前記［４２］において、前記フ
ラッシュ指示がフラッシュ信号からなることを特徴とす
る圧縮／伸長システム。
【００５３】［４４］ 前記［４２］において、符号化
データを表す符号語及びフラッシングのための所定の符
号語を受け取るように接続されたマルチプレクサをさら
に含み、該マルチプレクサがその入力の一つを前記ビッ
ト生成部の出力として選択するため前記フラッシュ指示
を受け取るように接続されることを特徴とする圧縮／伸
長システム。
【００５４】［４５］ 前記［２９］において、確率推
定値及びＦＳＭ状態に応じて、第１の分割値と、ＭＰＳ
が発生し確率推定状態の更新が必要な場合の次の確率推
定状態と、ＬＰＳが発生し確率推定状態の更新が必要な
場合の次の確率推定状態とを生成する状態展開部、前記
第１の分割値と入力コードストリームを比較して第２の
分割値を出力するコンパレータ、前記コンパレータ及び
前記状態展開部と接続され、ｌｉｋｅｌｙ指示を発生す
るｌｉｋｅｌｙロジック、前記次の確率推定状態及び前
記ｌｉｋｅｌｙ指示を受け取るように接続され、前記ｌ
ｉｋｅｌｙ指示に基づいて前記次の確率推定状態の一方
を出力するマルチプレクサ、及び前記第１の分割値、前
記ｌｉｋｅｌｙ指示及び区間指示に応じて、符号語を生
成する符号語生成部をさらに含むことを特徴とする圧縮
／伸長システム。
【００５５】［４６］ 前記［４５］において、前記区
間指示が、前記区間の始まりと終わりをそれぞれ示すス
タート値とストップ値からなることを特徴とする圧縮／
伸長システム。
【００５６】［４７］ 前記［４５］において、前記状
態展開部が、確率推定値に応じたマスク値を発生する第
１の部分、前記ＦＳＭ状態に応じた値を発生する第２の
部分、前記第１の部分の出力と前記第２の部分の出力の
論理積演算を行うように接続されたゲートロジック、前
記ゲートロジックの出力を受け取り、該出力に応じた選
択信号を発生するように接続された第３の部分、前記選
択信号及び前記ＦＳＭ状態に応じて、ＭＰＳが発生して
更新が必要な場合のための次の確率推定状態を生成する
次状態ＭＰＳ部、前記選択信号及び前記ＦＳＭ状態に応
じて、ＬＰＳが発生して更新が必要な場合のための次の
確率推定状態を生成する次状態ＬＰＳ部、前記選択信号
及び前記ＦＳＭ状態に応じて、どちらの部分区間がＭＰ
Ｓの発生に関連付けられるかの指示を発生する第４の部
分、及び前記選択信号及び前記ＦＳＭ状態に応じて前記
第２の分割値を生成する第５の部分からなることを特徴
とする圧縮／伸長システム。
【００５７】［４８］ 多重文脈確率推定を行う第１の
部分、確率推定状態をその記述情報へ変換し、ｌｉｋｅ
ｌｙ指示に応じて、符号化されていないビットを生成す
る変換部、前記変換部より与えられる各確率推定値に応
じて０個以上の符号語を生成し、かつ、符号化データス
トリームに応じて前記ｌｉｋｅｌｙ指示を生成するビッ
ト生成ルックアップテーブルを含む、符号化されていな
いビットと符号化されたビットの間の変換のためのビッ
ト生成部、前記ビット生成ルックアップテーブルより符
号語を受け取るように接続され、符号化時に符号化デー
タ出力を発生するため可変長の符号語を結合してバイト
群にするパック部からなることを特徴とするＦＳＭコー
ダー。
【００５８】［４９］ 前記［４８］において、前記ビ
ット生成ルックアップテーブルが冗長エントリーを含ま
ないことを特徴とするＦＳＭコーダー。
【００５９】［５０］ 前記［４８］において、前記符
号化データストリームのバイト群の可変長シフト操作を
行って可変長符号語にするアンパック部をさらに含むこ
とを特徴とするＦＳＭコーダー。
【００６０】［５１］ 前記［４８］において、確率状
態に応じた確率クラスを生成する確率クラス部、ＭＰＳ
が発生して確率状態の更新が必要なときの次の確率推定
状態を生成するＭＰＳ確率状態部、ＬＰＳが発生して確
率状態の更新が必要なときの次の確率推定状態を生成す
るＬＰＳ確率状態部、ＭＰＳを切り替える必要があると
きに切り替え指示を発生する切り替え部、及び確率状態
が第１の所定値以下のときに更新指示を発生する更新部
をさらに含むことを特徴とするＦＳＭコーダー。
【００６１】［５２］ 前記［５１］において、前記Ｍ
ＰＳ確率状態部が、現在の確率推定状態を、現在の確率
状態の値に基づいたある値域内の整数だけインクリメン
ト又はデクリメントすることによって、次の確率推定状
態を生成することを特徴とするＦＳＭコーダー。
【００６２】［５３］ 前記［５１］において、前記切
り替え指示が信号からなることを特徴とするＦＳＭコー
ダー。
【００６３】［５４］ 前記［５１］において、確率状
態が第１の所定値以下であるか第２の所定値と等しいと
きに前記切り替え指示がアサートされることを特徴とす
るＦＳＭコーダー。
【００６４】［５５］ 前記［５１］において、前記更
新指示が信号からなることを特徴とするＦＳＭコーダ
ー。
【００６５】［５６］ 前記［４８］において、前記ビ
ット生成部が、符号化されていないビットと符号化され
たビットとの間の変換を行うためのビット生成ロジック
からなることを特徴とするＦＳＭコーダー。
【００６６】［５７］ 前記［５６］において、前記ビ
ット生成ロジックが、符号語を与える第１の出力と、前
記符号語のサイズを指示する第２の出力を有することを
特徴とするＦＳＭコーダー。
【００６７】［５８］ 前記［５６］において、前記ビ
ット生成ロジックが、前記区間を定義する次のスタート
値及び次のストップ値を発生することを特徴とするＦＳ
Ｍコーダー。
【００６８】［５９］ 前記［５８］において、前記ビ
ット生成ロジックが発生した前記スタート値及び前記ス
トップ値をそれぞれ受け取るように接続されたスタート
レジスタ及びストップレジスタをさらに含み、前記スタ
ートレジスタ及び前記ストップレジスタが前記ビット生
成ロジックの入力にも接続されることを特徴とするＦＳ
Ｍコーダー。
【００６９】［６０］ 前記［４８］において、前記ビ
ット生成部が、符号化の終わりでフラッシングのための
符号語を生成することを特徴とするＦＳＭコーダー。
【００７０】［６１］ 前記［４８］において、前記ビ
ット生成部が、そのフラッシングのためのフラッシュ指
示を通知されると、所定の符号語を出力するための符号
語を生成するフラッシュロジックをさらに含むことを特
徴とするＦＳＭコーダー。
【００７１】［６２］ 前記［６１］において、前記フ
ラッシュ指示がフラッシュ信号からなることを特徴とす
るＦＳＭコーダー。
【００７２】［６３］ 前記［６１］において、符号化
データを表す符号語及びフラッシングのための所定の符
号語を受け取るように接続されたマルチプレクサをさら
に含み、該マルチプレクサがその入力の一つを前記ビッ
ト生成部の出力として選択するため前記フラッシュ指示
を受け取るように接続されることを特徴とするＦＳＭコ
ーダー。
【００７３】［６４］ 前記［４８］において、確率推
定値及び前記ＦＳＭ状態に応じて、第１の分割値と、Ｍ
ＰＳが発生し確率推定状態の更新が必要な場合の次の確
率推定状態と、ＬＰＳが発生し確率推定状態の更新が必
要な場合の次の確率推定状態とを生成する状態展開部、
前記第１の分割値と入力コードストリームを比較して第
２の分割値を出力するコンパレータ、前記コンパレータ
及び状態展開部と接続され、ｌｉｋｅｌｙ指示を発生す
るｌｉｋｅｌｙロジック、前記次の確率推定状態及び前
記ｌｉｋｅｌｙ指示を受け取るように接続され、前記ｌ
ｉｋｅｌｙ指示に基づいて前記次の確率推定状態の一方
を出力するマルチプレクサ、及び前記第１の分割値、前
記ｌｉｋｅｌｙ指示及び区間指示に応じて、符号語を生
成する符号語生成部をさらに含むことを特徴とするＦＳ
Ｍコーダー。
【００７４】［６５］ 前記［６４］において、前記区
間指示が、前記区間の始まりと終わりをそれぞれ示すス
タート値とストップからなることを特徴とするＦＳＭコ
ーダー。
【００７５】［６６］ 前記［６４］において、前記状
態展開部が、確率推定値に応じたマスク値を発生する第
１の部分、前記ＦＳＭ状態に応じた値を発生する第２の
部分、前記第１の部分と前記第２の部分の出力の論理積
演算を行うように接続されたゲートロジック、前記ゲー
トロジックの出力を受け取り、該出力に応じた選択信号
を発生するように接続された第３の部分、前記選択信号
及び前記ＦＳＭ状態に応じて、ＭＰＳが発生して更新が
必要な場合のための次の確率推定状態を生成する次状態
ＭＰＳ部、前記選択信号及び前記ＦＳＭ状態に応じて、
ＬＰＳが発生して更新が必要な場合のための次の確率推
定状態を生成する次状態ＬＰＳ部、前記選択信号及び前
記ＦＳＭ状態に応じて、どちらの部分区間がＭＰＳの発
生に関連付けられるかの指示を発生する第４の部分、及
び前記選択信号及び前記ＦＳＭ状態に応じて前記第２の
分割値を生成する第５の部分からなることを特徴とする
ＦＳＭコーダー。
【００７６】［６７］ 情報を処理するためのコーダー
であって、文脈に応じた確率推定値を生成する確率推定
テーブル、前記確率推定テーブルと接続され、前記確率
推定値に応じた少なくとも一つの指示を生成し、また、
ＭＰＳの発生に関連した１組の出力及びＬＰＳの発生に
関連した１組の出力を発生するエントロピー符号化復号
化テーブル、ただし、前記各組の出力は符号語、前記符
号語のサイズ指示及び次のエントロピー符号化復号化状
態を含む、及び前記エントロピー符号化復号化テーブル
と接続され、かつ当該コーダーに入力した符号化データ
及び符号化されていないデータを受け取るように接続さ
れ、復号化時に少なくとも一つの信号及び前記符号化デ
ータに応じてビットストリームを出力し、符号化時に前
記符号化されていないデータの各ビットに応じて、前記
ＭＰＳに関連した一組の出力又は前記ＬＰＳに関連した
一組の出力を当該コーダーの出力として選択するための
指示を出力するロジックからなることを特徴とするコー
ダー。
【００７７】［６８］ 前記［６７］において、前記確
率推定テーブルが、ＭＰＳが発生して確率推定状態の更
新を行う必要がある場合に次の確率推定状態として用い
るための第１の次の確率推定状態と、ＬＰＳが発生して
前記確率推定状態の更新を行う必要がある場合に次の確
率推定状態として用いるための第２の次の確率推定状態
を出力することを特徴とするコーダー。
【００７８】［６９］ 前記［６７］において、文脈に
応じて、確率推定状態を前記確率推定テーブル及び前記
ロジックに供給するように接続された文脈メモリをさら
に含むことを特徴とするコーダー。
【００７９】［７０］ 前記［６９］において、前記文
脈メモリが、各文脈に応じてＭＰＳの指示を前記ロジッ
クに対し出力することを特徴とするコーダー。
【００８０】［７１］ 文脈に応じて、確率推定ルック
アップテーブルより確率推定値を生成させるステップ、
前記確率推定値及びＦＳＭの状態に応じて、ＭＰＳとＬ
ＰＳのための符号語、該符号語のサイズ指示及び次のＦ
ＳＭ状態指示をエントロピー符号化復号化ルックアップ
テーブルより出力させるステップ、ｌｉｋｅｌｙ指示が
アサートされているかデアサートされているかによっ
て、前記のＭＰＳに関連した符号語、符号語のサイズ指
示及び次のＦＳＭ状態指示、又は、前記のＬＰＳに関連
した符号語、符号語のサイズ指示及び次のＦＳＭ状態指
示を選択するステップ、及び前記の選択された符号語及
びサイズ指示を出力するステップからなることを特徴と
する符号化方法。
【００８１】［７２］ 前記［７１］において、ＭＰＳ
が発生して確率推定状態の更新が必要な場合の次の確率
推定状態を示す第１の指示を出力するステップ、及びＬ
ＰＳが発生して確率推定状態の更新が必要な場合の次の
確率推定状態を示す第２の指示とＭＰＳの切り替え指示
を発生するステップをさらに含むことを特徴とする符号
化方法。
【００８２】［７３］ 前記［７２］において、前記の
次の確率推定状態の第１及び第２の指示が前記確率推定
ルックアップテーブルより出力されることを特徴とする
符号化方法。
【００８３】［７４］ 前記［７２］において、入力ビ
ットがＭＰＳであるかＬＰＳであるかと、現在の確率推
定状態とに基づいて、前記の次の確率推定状態の第１の
指示、前記の確率推定状態の第２の指示及び現在の確率
推定状態のうちの一つを選択するステップをさらに含む
ことを特徴とする符号化方法。
【００８４】［７５］ 前記［７４］において、前記の
選択するステップが、ＭＰＳが発生し、かつ、現在の確
率推定状態が所定の状態以下であるときに前記の次の確
率推定状態の第１の指示を選択するステップ、ＬＰＳが
発生し、かつ、現在の確率推定状態が前記所定状態以下
であるときに前記の次の確率推定状態の第２の指示を選
択するステップ、ＭＰＳが発生し、かつ、現在の確率推
定状態が前記所定状態より大きく、かつ、１個以上のビ
ットが出力されるときに前記の次の確率推定状態の第１
の指示を選択するステップ、ＬＰＳが発生し、かつ、現
在の確率推定状態が前記所定状態より大きく、かつ、１
個以上のビットが出力されるときに前記の次の確率推定
状態の第２の指示を選択するステップ、及び現在の確率
推定状態が前記所定状態より大きく、かつ、ビットが出
力されないときに現在の確率推定状態を選択するステッ
プからなることを特徴とする符号化方法。
【００８５】［７６］ 前記［７１］において、前記の
確率推定値を生成するステップが、文脈を用いて文脈メ
モリをアドレス指定するステップ、現在の確率推定状態
と前記文脈に対するＭＰＳの指示を取り出すステップ、
前記の現在の確率推定状態を確率推定値へ変換するステ
ップ、及び前記確率推定値を出力するステップからなる
ことを特徴とする符号化方法。
【００８６】［７７］ 前記［７６］において、前記確
率推定値が確率クラスからなることを特徴とする符号化
方法。
【００８７】［７８］ 前記［７１］において、符号化
対象のビットとＭＰＳとの比較に基づいて前記ｌｉｋｅ
ｌｙ指示を生成するステップをさらに含むことを特徴と
する符号化方法。
【００８８】［７９］ 前記［７１］において、次のＭ
ＰＳ値を決定するステップ、及び次の確率推定状態値を
選択するステップをさらに含むことを特徴とする符号化
方法。
【００８９】［８０］ 文脈を用いて文脈メモリをアド
レス指定するステップ、現在の確率推定状態と前記文脈
に対するＭＰＳの指示を取り出すステップ、前記の現在
の確率推定状態を確率推定値へ変換するステップ、前記
確率推定値を出力するステップ、ＭＰＳが発生し、か
つ、確率推定状態の更新が必要なときに次の確率推定状
態を出力するステップ、ＬＰＳが発生し、かつ、確率推
定状態の更新が必要であるときに次の確率推定状態とＭ
ＰＳの切り替え指示を出力するステップ、前記確率推定
値及びＦＳＭの状態に応じて、ＭＰＳとＬＰＳのため
の、符号語、該符号語のサイズ指示及び次のＦＳＭ状態
指示をエントロピー符号化復号化ルックアップテーブル
より出力させるステップ、符号化対象のビットとＭＰＳ
との比較に基づいてｌｉｋｅｌｙ指示を生成するステッ
プ、前記ｌｉｋｅｌｙ指示がアサートされているかデア
サートされているかによって、前記のＭＰＳに関連した
符号語、符号語のサイズ指示及び次のＦＳＭ状態指示、
又は、前記のＬＰＳに関連した符号語、符号語のサイズ
指示及び次のＦＳＭ状態指示をそれぞれ選択するステッ
プ、次のＭＰＳ値を決定するステップ、及び次の確率推
定状態値を選択するステップからなることを特徴とする
符号化方法。
【００９０】［８１］ 情報の符号化及び復号化のため
のコーダであって、確率推定状態に応じて、少なくとも
一つの信号と、ＭＰＳの発生に関連した１組の出力と、
ＬＰＳの発生に関連した１組の出力とを発生する確率推
定及びＦＳＭビット生成のための統合型テーブル、ただ
し、前記各組の出力は符号語とそのサイズ指示及び次の
エントロピー符号化復号化状態を含む、前記統合型テー
ブルと接続され、かつ当該コーダーに入力した符号化デ
ータ及び符号化されていないデータを受け取るように接
続され、復号化時に前記の少なくとも一つの信号及び前
記符号化データに応じてビットストリームを出力し、符
号化時に前記符号化されていないデータの各ビットに応
じて、前記のＭＰＳに関連した一組の出力又は前記のＬ
ＰＳに関連した一組の出力を当該コーダーの出力として
選択するための指示を出力するビットロジックからなる
ことを特徴とするコーダー。
【００９１】
【発明の実施の形態】以下の説明において、信号名、ビ
ット数など、様々な具体例が示される。しかし、当業者
には、そのような具体例によらずに本発明を実施し得る
ことは明白であろう。他方、本発明をいたずらに難解に
しないため、周知の構造やびデバイスはブロック図とし
て表し、詳しくは示さない。
【００９２】以下の詳細説明には、コンピュータメモリ
内のデータビットに対する操作のアルゴリズム及び記号
表現によって表された部分がある。このようなアルゴリ
ズムの記述及び表現は、データ処理技術分野の当業者に
よって、その研究の内容を他の当業者に対し最も効率的
に伝えるために用いられる手段である。あるアルゴリズ
ムがあり、それが概して期待した結果に至る自己矛盾の
ないステップ系列だと考えられるとする。これらのステ
ップは、物理量を物理的に処理する必要があるものであ
る。必ずという訳ではないが、これらの物理量は記憶、
転送、結合、比較、その他の処理が可能な電気的または
磁気的信号の形をとるのが普通である。これらの信号を
ビット、値、要素、記号、文字、用語、数値等で表わす
のが、主に慣用上の理由から、便利な場合があることが
分かっている。
【００９３】しかしながら、このような用語や同様の用
語は、適切な物理量と関係付けられるべきであり、ま
た、これら物理量につけた便宜上のラベルに過ぎないと
いうことに留意すべきである。以下の説明から明らかな
ように、特に断わらない限り、「処理」「演算」「計
算」「判定」「表示」等々の用語を用いて論じること
は、コンピュータシステムのレジスタ及びメモリの内部
の物理的（電子的）な量として表現されたデータを処理
して、コンピュータシステムのメモリまたはレジスタ、
同様の情報記憶装置、情報伝送装置あるいは表示装置の
内部の同様に物理量として表現された他のデータへ変換
する、コンピュータシステムあるいは同様の電子演算装
置の作用及びプロセスを指すものである。
【００９４】また、後述のように、本発明は、本明細書
において述べる操作を実行するための装置にも関係する
ものである。この装置は、希望する目的に専用に作って
もよいし、あるいは、汎用コンピュータを内蔵のコンピ
ュータ・プログラムにより選択的に駆動または再構成し
たものでもよい。このようなコンピュータ・プログラム
は、コンピュータが読み取り可能な、どのような種類の
記憶媒体に格納してもよい。例えば、これに限定される
ものではないが、フロッピーディスク、光ディスク、Ｃ
Ｄ−ＲＯＭ、光磁気ディスクなどの任意の種類のディス
ク、リードオンリーメモリ（ＲＯＭ）、ランダムアクセ
スメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気
カード又は光カードなど、電子的命令の格納に適した、
コンピュータのシステムバスに接続された任意種類の媒
体でよい。本明細書に提示したアルゴリズムは、本質的
に、いかなる特定のコンピュータ、その他の装置とも関
わりがない。様々な汎用マシンを、本明細書に述べたと
ころに従ったプログラムに利用してもよいが、必要な方
法のステップの実行用に、より特化した装置を作るほう
が好都合であるかもしれない。これら多様なマシンに要
求される構造は以下の説明から明らかになろう。さら
に、いかなる特定のプログラミング言語とも関連付ける
ことなく本発明を説明する。本明細書における説明から
理解されるように、様々なプログラミング言語を用いて
本発明の内容を実現できる。
【００９５】本発明は、性能を向上するように設計され
たＦＳＭコーダーとＦＳＭベースのコーダーシステムを
提供する。ハードウェアに好適な構成、ソフトウェアに
好適な構成、又は、ハードウェアとソフトウェアの組合
せに好適な構成がある。
【００９６】本発明のＦＳＭコーダーは、可逆ウェーブ
レットによる圧縮を利用したシステムのエントロピーコ
ーダーとして用いることができる。
【００９７】図１は、本発明の圧縮／伸長システムの一
実施例のブロック図である。図１において、画像データ
１０５は、可逆ウェーブレット変換部１０１に入力さ
れ、又は可逆ウェーブレット変換部１０１より出力され
る。この可逆ウェーブレット変換部１０１は、順変換部
と逆変換部からなる。可逆ウェーブレット変換部１０１
は、文脈モデル１０２と結合される。文脈モデル１０２
はＦＳＭコーダー１０３とも結合され、ＦＳＭコーダー
１０３はヘッダ処理部１０４とも結合される。ヘッダ処
理部１０４は、符号化データ及び信号１０８を生成し又
は受け取る。一実施例では、符号化データ及び信号１０
８は、タグ付きのコードストリームからなる。このよう
に、文脈モデル１０２とのインターフェースに加えて、
ＦＳＭコーダー１０３の符号化データが、ヘッダ処理部
１０４に生成／利用されるタグ付きコードストリームに
含まれている。
【００９８】図１に示すＦＳＭコーダー・ベースのシス
テムの基本動作は、次のとおりである。符号化時におい
ては、入力データである画像データ１０５が、可逆ウェ
ーブレット変換部１０１の可逆ウェーブレット順変換部
によって、係数の系列に変換される。各係数は複数ビッ
ト長である。可逆ウェーブレット変換部１０１から出力
された係数のビットは、文脈モデル１０２によって文脈
ビンに分類される。各文脈ビン毎に１つの確率推定値が
格納されており、これはＦＳＭコーダー１０３の内部の
確率推定マシン（ＰＥＭ）によって生成される。一実施
例では、この確率推定値はカウンタの値と同様の１つの
状態である。一実施例では、この状態の１つのビット
は、その文脈で０又は１のほうが発生する可能性が高い
かどうかを表す。これは優勢シンボル又はＭＰＳと呼ば
れる。その他のビットは、ＭＰＳの（劣勢シンボル（Ｌ
ＰＳ）に対する）約５０％から約１００％までのスキュ
ー（ＰＳＴＡＴＥ）を表す、すなわち、ＭＰＳが（ＬＰ
Ｓと比べて）どのくらい発生する可能性が高いかを表し
ている。
【００９９】後述の状態マシン更新規則は、現在の状態
と０又は１の発生を仮定したときに、ＰＳＴＡＴＥと、
その文脈ビンで発生する可能性が高いビットを更新する
ために何をすべきかを規定する。一実施例では、この更
新規則は、ＭＰＳとＰＳＴＡＴＥを管理するために１文
脈あたり１０ビットだけ規定する。一般に更新規則は、
ＭＰＳが生じた時にＰＳＴＡＴＥをある量増加させ、Ｌ
ＰＳ（劣勢シンボル）が生じた時にＰＳＴＡＴＥをある
量減少させる。一実施例では、スキューは１６個の確率
クラス（ＰＣＬＡＳＳ）に分割される。各ＰＣＬＡＳＳ
は、一つの確率範囲として用いられる。
【０１００】ＦＳＭコーダー１０３は、各ＰＣＬＡＳＳ
毎にビットを符号化する有限状態マシン（ＦＳＭ）を含
んでいる。確率が５０％を越えるビットを符号化するた
めに、ビットが全く出力されず、情報がＦＳＭの状態に
一時的に格納されることがある。このエントロピーコー
ダーの状態によって、まだ出力されていないビットを復
号化器が正しく認識できるようにするためには、どんな
ビットパターンを次に出力すればよいか指示される。
【０１０１】図２は、２値画像データ１１５を処理する
ためのＦＳＭコーダー・ベースの圧縮／伸長システムの
別の実施例を示すブロック図である。図２において、１
１２は文脈モデル、１１３はＦＳＭコーダー（エントロ
ピーコーダー）、１１４はヘッダ処理部（オプション）
であり、それぞれ図１中の同一名称の部分に対応するも
のである。１１８は符号化データ及び信号である。ここ
で、２値画像の画素は符号化済みの近傍画素の２進値に
基づいて１０２４文脈中の１つの文脈に分類される。こ
れはＪＰＩＧ標準と同様である。そのような近傍画素に
基づく２つの文脈例も図２に示されている。
【０１０２】可逆ウェーブレット・ベースの圧縮／伸長
システムと２値画像圧縮／伸長システムに関連して本発
明システムを説明したが、本発明は、ウェーブレット・
ベースでない他のシステムにも適用可能である。また、
画像データに関連して図１及び図２を説明したが、画像
以外の種類のデータや情報、例えば音声やテキスト、コ
ンピュータの実行ファイルやデータファイルなども処理
可能である。
【０１０３】［ルックアップテーブル（ＬＵＴ）ベース
のＦＳＭコーダー］本発明は、大部分が１つ又はそれ以
上のルックアップテーブル（ＬＵＴ）として実装された
ソフトウェアのＦＳＭコーダーを提供する。この本発明
のＦＳＭコーダーは、例えば、符号化対象ビット用のア
ドレス入力、エントロピーコーダー状態用のアドレス入
力、及び／又は、ＰＣＬＡＳＳもしくはＰＳＴＡＴＥの
ためのアドレス入力を持つ複数のＬＵＴを使用する。一
実施例では、ＰＣＬＡＳＳは、あるバイナリ・デシジョ
ンに対する実際の確率推定値が含まれる一つのクラスで
あり、ある確率範囲として用いられる。一実施例では、
ＰＳＴＡＴＥは、バイナリ・デシジョンの確率推定状態
である。ＰＣＬＡＳＳとＰＳＴＡＴＥは、バイナリ・デ
シジョン以外のものの確率に対応させてもよい。一実施
例では、符号化対象ビット用アドレス入力は１ビットか
らなり、エントロピーコーダー状態は６ビットからな
り、ＰＣＬＡＳＳは４ビットからなり、ＰＳＴＡＴＥは
９ビットからなる。このようなアドレッシング方法によ
れば、全体のアドレスサイズは１１ビット又は１６ビッ
トであり、２Ｋ又は６４ＫのＬＵＴエントリーを必要と
する。ＦＳＭコーダーの復号化部のソフトウェアによる
実装の中には、（符号化対象ビットに代えて）符号化さ
れたデータをＬＵＴの入力として用いるものもある。こ
の符号化データは例えば８ビット長である。このように
すると、ＬＵＴの入力アドレスのサイズは１８ビット又
は２３ビットに増加し、２５６Ｋ又は８ＭのＬＵＴエン
トリーを必要とする。
【０１０４】本発明の一実施例では、前述の符号化器用
テーブル程度のサイズの単一のテーブルが、符号化と復
号化の両方に利用される。すなわち、復号化と符号化の
ためにテーブルを別々に用意する必要はない。復号化器
用の大きなＬＵＴをなくせば、コストはかなり削減され
る。
【０１０５】図３は、統合型のＦＳＭ符号化／復号化テ
ーブルを持ち、独立した確率推定ＬＵＴとビット生成Ｌ
ＵＴを使うＦＳＭコーダー（符号化器／復号化器）のブ
ロック図である。図３において、文脈（ｃｏｎｔｅｘ
ｔ）メモリ２０１は、確率推定（ｐｒｏｂａｂｉｌｉｔ
ｙ ｅｓｔｉｍａｔｉｏｎ）テーブル２０２、マルチプ
レクサ（ＭＵＸ）２０３、確率推定（ｐｒｏｂａｂｉｌ
ｉｔｙ ｅｓｔｉｍａｔｉｏｎ）ロジック２０５、及び
ビット（ｂｉｔ）ロジック２０４と結合されている。確
率推定テーブル２０２はＭＵＸ２０３及び確率推定ロジ
ック２０５、並びにエントロピー符号化復号化（ｅｎｔ
ｒｏｐｙ ｃｏｄｉｎｇ）テーブル２０６にも結合され
ている。確率推定ロジック２０５は、ＭＵＸ２０３、ビ
ットロジック２０４及びＭＵＸ２０９にも結合されてい
る。エントロピー符号化復号化テーブル２０６は、エン
トロピー符号化復号化状態（ｅｎｔｒｏｐｙ ｃｏｄｉ
ｎｇｓｔａｔｅ）ストレージ２０７、ビットロジック２
０４及びＭＵＸ２０８，２０９，２１０に結合されてい
る。ＭＵＸ２０８，２０９，２１０はビットロジック２
０４にも結合されている。ＭＵＸ２１０はエントロピー
符号化復号化状態ストレージ２０７にも結合されてい
る。
【０１０６】符号化時の動作は以下のとおりである。Ｌ
ＵＴの値や確率推定ロジックの動作などの詳細について
は、後に詳しく述べる。ビット幅を示すが、それは例に
過ぎない。ソフトウェアでは、ビット幅は８ビットの倍
数又はソフトウェアを実行するコンピュータのワード・
サイズの倍数に切り上げられるのが一般的である。
【０１０７】まず、ｃｏｎｔｅｘｔ（文脈ビン）２１１
を用いて文脈メモリ２０１をアドレス指定する。ｃｏｎ
ｔｅｘｔ２１１に応じて、文脈メモリ２０１は、確率推
定状態ＰＳＴＡＴＥであるｐｓｔａｔｅ２１４とＭＰＳ
であるｍｐｓ２１５を出力する。アドレスのビット数
（及びメモリロケーション数）はアプリケーション次第
である。一実施例では、５４０個のメモリロケーション
が使用され、文脈メモリ２０１はｐｓｔａｔｅ２１４と
して９ビット、ｍｐｓ２１５として１ビットを出力す
る。図２に示す１０ビットの２値テンプレートは、１０
２４個のメモリロケーションを必要とする。
【０１０８】ｐｓｔａｔｅ２１４が入力されると、確率
推定テーブル２０２（一実施例ではＬＵＴ）はいくつか
の出力を発生する。確率推定テーブル２０２は確率推定
値ｐｃｌａｓｓ２１９を出力する。確率推定テーブル２
０２は、ＭＰＳが発生し、かつ、ＰＳＴＡＴＥの更新が
必要なときには次の確率推定状態ＰＳＴＡＴＥも出力す
る。確率推定テーブル２０２は、ＬＰＳが発生し、か
つ、ＰＳＴＡＴＥの更新が必要なときには、次のＰＳＴ
ＡＴＥと、ＭＰＳを（０から１へ、又は１から０へ）切
り替えるべきか否か（ｓｗｉｔｃｈ指示２１８として表
されている）も出力する。一実施例では、この切り替え
（ｓｗｉｔｃｈ）指示２１８は１ビットの信号である。
ＭＰＳが発生した時に出力される次の確率推定状態と、
ＬＰＳが発生した時に出力される次の確率推定状態は、
ここでは、それぞれｍｐｓ＿ｐｓｔａｔｅ２１６とｌｐ
ｓ＿ｐｓｔａｔｅ２１７と呼ばれる。
【０１０９】ｍｐｓ＿ｐｓｔａｔｅ２１６とｌｐｓ＿ｐ
ｓｔａｔｅ２１７は、ｐｓｔａｔｅ２１４とともにＭＵ
Ｘ２０３に入力する。確率推定ロジック２０５は、ＭＵ
Ｘ２０３に入力した確率推定状態の中から、次の確率推
定状態ｎｅｘｔ＿ｐｓｔａｔｅ２１３を選び出す選択指
示（例えば信号（信号群））２２０を出力する。一実施
例では、ｐｓｔａｔｅ２１４が２１４以下の場合に、選
択指示２２０は、入力ビットがＭＰＳであるかＬＰＳで
あるかによってｍｐｓ＿ｐｓｔａｔｅ２１６又はｌｐｓ
＿ｐｓｔａｔｅ２１７をそれぞれ選択し、ｐｓｔａｔｅ
２１４が２１４より大きく、かつビットが出力される場
合には、選択指示２２０は、入力ビットがＭＰＳである
かＬＰＳであるかによってｍｐｓ＿ｐｓｔａｔｅ２１６
又はｌｐｓ＿ｐｓｔａｔｅ２１７をそれぞれ選択する。
他方、ｐｓｔａｔｅ２１４が２１４より大きく、かつビ
ットが全く出力されない（符号化時）か消費されない
（復号化時）場合には、選択指示２２０はｐｓｔａｔｅ
２１４をｎｅｘｔ＿ｐｓｔａｔｅ２１３として選択す
る。
【０１１０】エントロピー符号化復号化テーブル２０６
は、ｐｃｌａｓｓ２１９と、エントロピー符号化復号化
状態ストレージ２０７から出るＦＳＭ状態（ＦＳＭ＿ｓ
ｔａｔｅ）２３６を受け取るように結合されている。一
実施例では、エントロピー符号化復号化状態ストレージ
２０７はレジスタ、その他の一時的なバッファ、キュー
又は記憶機構からなる。エントロピー符号化復号化テー
ブル２０６は、ビット生成ＬＵＴとして働く。最初は、
エントロピー符号化復号化状態は０である。エントロピ
ー符号化復号化テーブル２０６は、符号語（例えばビッ
トパターン、トークン、シンボルなど）のｃｗ（符号
語）＿ｍｐｓ２２７とｃｗ＿ｌｐｓ２２８を、符号化デ
ータストリームとして出力する。ｃｗ＿ｍｐｓ２２７と
ｃｗ＿ｌｐｓ２２８は、符号化器にＭＰＳが入力された
ときと、ＬＰＳが入力されたときとにそれぞれ出力され
る符号語である。一実施例では、ｃｗ＿ｍｐｓ２２７と
ｃｗ＿ｌｐｓ２２８は８ビットの符号語である。
【０１１１】また、エントロピー符号化復号化テーブル
２０６は、その入力に応じて、出力ビット数の指示も出
力する。すなわち、エントロピー符号化復号化テーブル
２０６は、符号語のサイズ、すなわち実際のビットパタ
ーンからなるｃｗ＿ｍｐｓ２２７及びｃｗ＿ｌｐｓ２２
８のビット数をそれぞれ示すｓｉｚｅ＿ｍｐｓ２３０及
びｓｉｚｅ＿ｌｐｓ２３１を出力する。一実施例では、
ｓｉｚｅ＿ｍｐｓ２３０とｓｉｚｅ＿ｌｐｓ２３１はそ
れぞれ４ビットからなる。エントロピー符号化復号化テ
ーブル２０６の出力には、ｓｔａｔｅ＿ｍｐｓ２３３と
ｓｔａｔｅ＿ｌｐｓ２３４もあり、これらは、ＭＰＳ又
はＬＰＳが出力される場合の次のエントロピーコーダー
状態をそれぞれ示す。一実施例では、ｓｔａｔｅ＿ｍｐ
ｓ２３３とｓｔａｔｅ＿ｌｐｓ２３４はいずれも６ビッ
トからなる。
【０１１２】ビットロジック２０４は、符号化対象ビッ
ト（ｂｉｔ＿ｉｎ）２２２をｍｐｓ２１５と比較し、そ
れらが同一のときには、確からしい旨のｌｉｋｅｌｙ指
示（例えば信号（群））２２３を発生する。他方、同一
でないときには、ｌｉｋｅｌｙ指示２２３はアサートさ
れない。
【０１１３】ｌｉｋｅｌｙ指示２２３が真であるとき
（すなわち、アサートされたとき）には、ＭＵＸ２０
８，２０９，２１０より、ｃｗ＿ｍｐｓ２２７、ｓｉｚ
ｅ＿ｍｐｓ２３０及びｓｔａｔｅ＿ｍｐｓ２３３が、出
力ビットストリーム（ｃｏｄｅｄ＿ｄａｔａ＿ｏｕｔ２
２９）、出力サイズ（ｓｉｚｅ２３２）、及び、（エン
トロピー符号化復号化状態ストレージ２０７に格納され
る）次のＦＳＭ状態ｎｅｘｔ＿ＦＳＭ＿ｓｔａｔｅ２３
５として、それぞれ出力される。ｌｉｋｅｌｙ指示２２
３が真でないときには、ｃｗ＿ｌｐｓ２２８、ｓｉｚｅ
＿ｌｐｓ２３１及びｓｔａｔｅ＿ｌｐｓ２３４がＭＵＸ
２０８，２０９，２１０よりそれぞれ出力される。
【０１１４】確率推定ロジック２０５は、次のＭＰＳの
指示であるｎｅｘｔ＿ｍｐｓ２１２を決定し、また、次
のＰＳＴＡＴＥの指示であるｎｅｘｔ＿ｐｓｔａｔｅ２
１３を、現在の確率推定状態ｐｓｔａｔｅ２１４にする
か、更新後の値であるｐｓｔａｔｅ＿ｍｐｓ２１６とｐ
ｓｔａｔｅ＿ｌｐｓ２１７の一方にするか制御する。一
実施例では、ＬＰＳが発生し、かつ、ＰＳＴＡＴＥが４
以下であるか２６２であるときに、確率推定ロジック２
０５はｎｅｘｔ＿ｍｐｓ２１２を切り替えるべきと判断
する。ｎｅｘｔ＿ｐｓｔａｔｅ２１３の選択制御のため
に、ＭＵＸ２０３の選択入力に対する選択指示２２０を
発生するロジックも含まれている。
【０１１５】ｎｅｘｔ＿ｍｐｓ２１２とｎｅｘｔ＿ｐｓ
ｔａｔｅ２１３は、ｃｏｎｔｅｘｔ２１１に基づいたア
ドレスによってアドレス指定された文脈メモリ２０１の
ロケーションに書き込まれる。一実施例では、このアド
レスはｃｏｎｔｅｘｔ２１１であり、書き込まれるデー
タはｎｅｘｔ＿ｍｐｓ２１２とｎｅｘｔ＿ｐｓｔａｔｅ
２１３である。
【０１１６】このようにして、確率推定とＦＳＭビット
生成のテーブルが分離したＬＵＴベースのコーダーは符
号化を行う。
【０１１７】このＬＵＴベースのコーダーは、同様の方
法で復号化を行う。復号化を開始するため、文脈メモリ
２０１がｃｏｎｔｅｘｔ２１１によってアドレス指定さ
れる。ｃｏｎｔｅｘｔ２１１に応じて、文脈メモリ２０
１はｐｓｔａｔｅ２１４とｍｐｓ２１５を出力する。前
述のように、アドレスのビット数（及びメモリロケーシ
ョン数）はアプリケーション次第である。一実施例で
は、文脈メモリ２０１は、ｐｓｔａｔｅ２１４として９
ビットを、ｍｐｓ２１５として１ビットを、出力する。
【０１１８】ｐｓｔａｔｅ２１４に応じて、確率推定テ
ーブル２０２は確率推定値ｐｃｌａｓｓ２１９を出力す
る。一実施例では、ｐｃｌａｓｓ２１９は４ビットから
なる。確率推定テーブル２０２は、ＭＰＳが発生し、か
つＰＳＴＡＴＥの更新が必要であるときには、次のＰＳ
ＴＡＴＥを出力する。この場合、次のＰＳＴＡＴＥはｍ
ｐｓ＿ｐｓｔａｔｅ２１６である。一実施例では、ＰＳ
ＴＡＴＥの更新が必要となるのは、ｐｓｔａｔｅ２１４
が２１４以下であるか、ｐｓｔａｔｅ２１４が２１４よ
り大きく、かつビットが消費される場合である。一実施
例では、ｍｐｓ＿ｐｓｔａｔｅ２１６は９ビットであ
る。また、確率推定テーブル２０２は、ＬＰＳが発生
し、かつＰＳＴＡＴＥの更新が必要なときには、次のＰ
ＳＴＡＴＥと、ＭＰＳの（０から１へ、又は１から０へ
の）切り替え指示を出力する。この場合、次のＰＳＴＡ
ＴＥはｌｐｓ＿ｐｓｔａｔｅ２１７によって指示され、
ＭＰＳを切り替えるか否かはｓｗｉｔｃｈ指示（例えば
信号（群））２１８によって指示される。一実施例で
は、ｌｐｓ＿ｐｓｔａｔｅ２１７とｓｗｉｔｃｈ指示２
１８は、それぞれ９ビットと１ビットである。
【０１１９】エントロピー符号化復号化テーブル２０６
は、ｐｃｌａｓｓ２１９と、（エントロピー符号化復号
化状態ストレージ２０７からの）ＦＳＭ＿ｓｔａｔｅ２
３６を受け取るように結合されている。これらの入力に
応じて、エントロピー符号化復号化テーブル（ビット生
成ＬＵＴ）２０６は、実際のビットパターン（例えば符
号語、トークン、シンボルなど）からなるｃｗ＿ｍｐｓ
２２７とｃｗ＿ｌｐｓ２２８の実際のビット数、並び
に、符号語のｃｗ＿ｍｐｓ２２７とｃｗ＿ｌｐｓ２２８
のそれぞれのサイズであるｓｉｚｅ＿ｍｐｓ２３０とｓ
ｉｚｅ＿ｌｐｓ２２８を出力する。ｃｗ＿ｍｐｓ２２７
とｃｗ＿ｌｐｓ２２８は、復号化時には利用されないの
で、符号化専用の態様では発生する必要はない。一実施
例では、これらのサイズ指示はそれぞれ４ビットである
が、符号語は８ビット長である。エントロピー符号化復
号化テーブル２０６は、次のエントロピーコーダー状態
としてｓｔａｔｅ＿ｍｐｓ２３３とｓｔａｔｅ＿ｌｐｓ
２３４も出力する。一実施例では、これら次のエントロ
ピーコーダー状態は６ビットからなる。なお、エントロ
ピーコーダー状態は最初は０である。
【０１２０】この復号化プロセスにおいて、エントロピ
ー符号化復号化テーブル２０６は、符号化ストリーム中
のＭＰＳビットパターンとＬＰＳビットパターンの間隔
を示す分割値（ｓｐｌｉｔ値）２２６も出力する。一実
施例では、ｓｐｌｉｔ値２２６は８ビットのデータから
なる。エントロピー符号化復号化テーブル２０６は、ｓ
ｐｌｉｔ値２２６の「００００００００」側のビットパ
ターンがＭＰＳを表すか否かを示すｆｐｓ指示又は値２
２５も出力する。一実施例では、ｆｐｓ値２２５は１ビ
ット値である。ｓｐｌｉｔ値２２６とｆｐｓ値２２５の
利用方法については後に詳述する。
【０１２１】ビットロジック２０４は、ｆｐｓ値２２５
及びｓｐｌｉｔ値２２６並びにｍｐｓ２１５及びｄａｔ
ａ＿ｉｎ２２１を受け取るように接続されている。これ
ら入力に応じて、ビットロジック２０４は、ビットスト
リームｄａｔａ＿ｉｎ２２１の８ビットをｓｐｌｉｔ値
２２６と比較し、図２０に示す真理値表に従ってｌｉｋ
ｅｌｙ指示（信号（信号群））２２３を発生する。
【０１２２】ｌｉｋｅｌｙ指示２２３が真ならば、ｓｔ
ａｔｅ＿ｍｐｓ２３３がｎｅｘｔ＿＿ＦＳＭ＿ｓｔａｔ
ｅ２３５としてＭＵＸ２１０より出力され、エントロピ
ー符号化復号化状態ストレージ２０７に格納される。ま
た、ｌｉｋｅｌｙ指示２２３が真ならば、ｓｉｚｅ＿ｍ
ｐｓ２３０がＭＵＸ２０９より出力され、復号化に使用
済みでもう必要でない符号化データのビット数を指定す
る。これによって、ｄａｔａ＿ｉｎ２２１をシフト入力
するシフトレジスタ（煩雑化を避けるため図示されてい
ない）の制御が可能になる。他方、ｌｉｋｅｌｙ指示２
２３が真でなければ、ｓｉｚｅ＿ｌｐｓ２３１とｓｔａ
ｔｅ＿ｌｐｓ２３４がＭＵＸ２０９，２１０よりそれぞ
れ出力される。なお、ｄａｔａ＿ｏｕｔ２２９は、復号
化時には利用されない（すなわち「何でも構わな
い」）。
【０１２３】また、復号化時に、確率推定ロジック２０
５は次のＭＰＳ値を決定し、それをｎｅｘｔ＿ｍｐｓ２
１２として出力する。一実施例では、ｎｅｘｔ＿ｍｐｓ
２１２は１ビット値である。一実施例では、このＭＰＳ
値は、ＬＰＳが発生し、かつ、ＰＳＴＡＴＥが４以下で
あるか２６２であるときに切り替えられる。確率推定ロ
ジック２０５はまた、次のＰＳＴＡＴＥが、ｐｓｔａｔ
ｅ２１４で示される現在のＰＳＴＡＴＥであるか、ｍｐ
ｓ＿ｐｓｔａｔｅ２１６又はｌｐｓ＿ｐｓｔａｔｅ２１
７で示される更新されたＰＳＴＡＴＥ値の一方であるか
制御する。確率推定ロジック２０５は、この選択を、Ｍ
ＵＸ２０３に対する選択指示（例えば信号（信号群））
２２０を用いて制御する。ＭＵＸ２０３の出力がｎｅｘ
ｔ＿ｐｓｔａｔｅ２１３である。
【０１２４】ｎｅｘｔ＿ｍｐｓ２１２とｎｅｘｔ＿ｐｓ
ｔａｔｅ２１３は共に、ｃｏｎｔｅｘｔ２１１によりア
ドレス指定された文脈メモリ２０１のロケーションに書
き込まれる。
【０１２５】文脈メモリ２０１は、符号化でも復号化で
も入力は同じであることに注意されたい。また、復号化
動作又は符号化動作を有効にするためのイネーブル・ロ
ジックは示さていないが、当業者には明白であろう。
【０１２６】なお、図３のコーダーは、本明細書におい
て説明した他のコーダーと同様に、２つの独立したデー
タ入力を有し、その一つは符号化データ用、もう一つは
符号化されていないデータ用のものである。一実施例で
は、コーダーは、これら２種類のデータを同じ入力又は
ポートで受け取り、コーダーの関連部分すなわち選択ロ
ジックにどちらの種類のデータを現在受け取っているか
知らせるための周知のロジック及び／又は１つ以上の符
号化／復号化制御信号を用いる。このような入力構造
を、本明細書に述べるどの実施例にも採用できる。
【０１２７】図４は、単一のＬＵＴで確率推定とビット
生成の両方を行う構成のＦＳＭコーダーを示す。単一の
ＬＵＴを使うことにより、ソフトウェアによる実装に使
われる操作（命令）が減るが、ＬＵＴは大きくなる。
【０１２８】符号化時の動作は以下のとおりである。ま
ず、ｃｏｎｔｅｘｔ２１１を用いて文脈メモリ２０１を
アドレス指定する。ｃｏｎｔｅｘｔ２１１に応じて、文
脈メモリ２０１はｐｓｔａｔｅ２１４とｍｐｓ２１５を
出力する。アドレスのビット数（及びメモリロケーショ
ン数）はアプリケーション次第である。一実施例では、
５４０個のメモリロケーションが使用され、文脈メモリ
２０１はｐｓｔａｔｅ２１４として９ビット、ｍｐｓ２
１５として１ビットを出力する。
【０１２９】ｐｓｔａｔｅ２１４が入力されると、確率
推定及びビット生成のための統合型テーブル（ｃｏｍｂ
ｉｎｅｄ ｍｅｍｏｒｙ）３０１は、ＭＰＳが発生し、
かつ、ＰＳＴＡＴＥの更新が必要なときには次の確率推
定状態ＰＳＴＡＴＥを出力する。一実施例では、ＰＳＴ
ＡＴＥの更新が必要となるのは、ｐｓｔａｔｅ２１４が
２１４以下の時、又は、ｐｓｔａｔｅ２１４が２１４よ
り大きく、かつビットが出力される（符号化の場合）か
消費される（復号化の場合）場合である。一実施例で
は、ｍｐｓ＿ｐｓｔａｔｅ２１６は９ビットである。統
合型テーブル３０１は、ＬＰＳが発生し、かつＰＳＴＡ
ＴＥの更新が必要なときには、次のＰＳＴＡＴＥと、Ｍ
ＰＳの（０から１へ、又は１から０への）切り替え指示
すなわちｓｗｉｔｃｈ指示２１８も出力する。一実施例
では、ｓｗｉｔｃｈ指示２１８は１ビット信号である。
ＭＰＳが発生した時の次の確率推定状態とＬＰＳが発生
した時の次の確率推定状態は、それぞれｍｐｓ＿ｐｓｔ
ａｔｅ２１６とｌｐｓ＿ｐｓｔａｔｅ２１７である。ｍ
ｐｓ＿ｐｓｔａｔｅ２１６とｌｐｓ＿ｐｓｔａｔｅ２１
７は、ｐｓｔａｔｅ２１４と共にＭＵＸ２０３に入力す
る。確率推定ロジック２０５は、ＭＵＸ２０３に入力さ
れた確率推定状態から、次の確率推定状態であるｎｅｘ
ｔ＿ｐｓｔａｔｅ２１３を選ぶ選択指示（例えば信号
（信号群））２２０を出力する。
【０１３０】統合型テーブル３０１は、エントロピー符
号化復号化状態ストレージ２０７からＦＳＭ状態すなわ
ちＦＳＭ＿ｓｔａｔｅ２３６を受け取るように接続され
ている。一実施例では、エントロピー符号化復号化状態
ストレージ２０７は、レジスタ、一時的なバッファ、キ
ュー又はその他の記憶機構からなる。統合型テーブル３
０１は、ビット生成ＬＵＴとして働く。最初は、エント
ロピー符号化復号化状態は０であり、統合型テーブル３
０１は、符号語（ビットパターン）であるｃｗ＿ｍｐｓ
２２７とｃｗ＿ｌｐｓ２２８を符号化データストリーム
として出力する。一実施例では、ｃｗ＿ｍｐｓ２２７と
ｃｗ＿ｌｐｓ２２８は８ビットの符号語である。統合型
テーブル３０１は、出力ビット数指示も出力する。すな
わち、統合型テーブル３０１は、符号語のサイズ、つま
り実際のビットパターンからなるｃｗ＿ｍｐｓ２２７と
ｃｗ＿ｌｐｓ２２８のビット数をそれぞれ示すｓｉｚｅ
＿ｍｐｓ２３０とｓｉｚｅ＿ｌｐｓ２３１を出力する。
一実施例では、ｓｉｚｅ＿ｍｐｓ２３０とｓｉｚｅ＿ｌ
ｐｓ２３１はそれぞれ４ビットからなる。統合型テーブ
ル３０１の出力には、ｓｔａｔｅ＿ｍｐｓ２３３とｓｔ
ａｔｅ＿ｌｐｓ２３４もあり、これらは、ＭＰＳ又はＬ
ＰＳが出力される場合の次のエントロピーコーダー状態
をそれぞれ示す。一実施例では、ｓｔａｔｅ＿ｍｐｓ２
３３とｓｔａｔｅ＿ｌｐｓ２３４はいずれも６ビットか
らなる。
【０１３１】ビットロジック２０４は、符号化対象ビッ
トであるｂｉｔ＿ｉｎ２２２をｍｐｓ２１５と比較し、
それらが同一のときにｌｉｋｅｌｙ指示２２３をアサー
トする（ｌｉｋｅｌｙ指示２２３は真である）。他方、
同一でないときにはｌｉｋｅｌｙ指示２２３はアサート
されない（ｌｉｋｅｌｙ指示は真でない）。
【０１３２】ｌｉｋｅｌｙ指示２２３が真のときには
（アサートされているときには）、ＭＵＸ２０８，２０
９，２１０より、ｃｗ＿ｍｐｓ２２７、ｓｉｚｅ＿ｍｐ
ｓ２３０及びｓｔａｔｅ＿ｍｐｓ２３３がそれぞれ出力
ビットストリームｄａｔａ＿ｏｕｔ２２９、ｓｉｚｅ指
示２３２及び（エントロピー符号化復号化状態ストレー
ジ２０７に格納される）ｎｅｘｔ＿ＦＳＭ＿ｓｔａｔｅ
２３５に出力される。ｌｉｋｅｌｙ指示２２３が真でな
いときには、ｃｗ＿ｌｐｓ２２８、ｓｉｚｅ＿ｌｐｓ２
３１及びｓｔａｔｅ＿ｌｐｓ２３４がＭＵＸ２０８，２
０９，２１０よりそれぞれ出力される。
【０１３３】確率推定ロジック２０５は、ｎｅｘｔ＿ｍ
ｐｓ２１２を決定し、また、次のＰＳＴＡＴＥすなわち
ｎｅｘｔ＿ｐｓｔａｔｅ２１３を、ｐｓｔａｔｅ２１４
により示される現在のＰＳＴＡＴＥにするか、更新後の
値であるｍｐｓ＿ｐｓｔａｔｅ２１６又はｌｐｓ＿ｐｓ
ｔａｔｅ２１７にするか制御する。この制御は、ＭＵＸ
２０３に対する選択指示２２０を発生することによって
行われることは、前述の通りである。
【０１３４】ｎｅｘｔ＿ｍｐｓ２１２とｎｅｘｔ＿ｐｓ
ｔａｔｅ２１３は、ｃｏｎｔｅｘｔ２１１によってアド
レス指定された文脈メモリ２０１のロケーションに書き
込まれる。すなわち、アドレスはｃｏｎｔｅｘｔ２１１
からなり、書き込まれるデータはｎｅｘｔ＿ｍｐｓ２１
２とｎｅｘｔ＿ｐｓｔａｔｅ２１３からなる。
【０１３５】図４のコーダーの復号化動作も同様であ
る。まず、ｃｏｎｔｅｘｔ２１１によって文脈メモリ２
０１をアドレス指定する。ｃｏｎｔｅｘｔ２１１に応じ
て、文脈メモリ２０１はｐｓｔａｔｅ２１４とｍｐｓ２
１５を出力する。アドレスのビット数（及びメモリロケ
ーション数）はアプリケーション次第である。一実施例
では、文脈メモリ２０１はｐｓｔａｔｅ２１４として９
ビット、ｍｐｓ２１５として１ビットを出力する。
【０１３６】ｐｓｔａｔｅ２１４が入力されると、統合
型テーブル３０１は、ＭＰＳが発生し、かつＰＳＴＡＴ
Ｅの更新が必要であるときには、次の確率推定状態ＰＳ
ＴＡＴＥを出力する。統合型テーブル３０１は、ＬＰＳ
が発生し、かつＰＳＴＡＴＥの更新が必要なときには、
次のＰＳＴＡＴＥと、ＭＰＳの（０から１へ、又は１か
ら０への）切り替え指示すなわちｓｗｉｔｃｈ指示２１
８を出力する。一実施例では、ｓｗｉｔｃｈ指示２１８
は１ビットの信号である。ＭＰＳが発生した時とＬＰＳ
が発生した時の次の確率推定状態はそれぞれｍｐｓ＿ｐ
ｓｔａｔｅ２１６とｌｐｓ＿ｐｓｔａｔｅ２１７であ
る。ｍｐｓ＿ｐｓｔａｔｅ２１６とｌｐｓ＿ｐｓｔａｔ
ｅ２１７は、ｐｓｔａｔｅ２１４と共にＭＵＸ２０３に
入力する。確率推定ロジック２０５は、ＭＵＸ２０３に
入力した確率推定状態より、次の確率推定状態ｎｅｘｔ
＿ｐｓｔａｔｅ２１３を選択するための選択指示２２０
を出力する。
【０１３７】（エントロピー符号化復号化状態ストレー
ジ２０７から出力される）ＦＳＭ＿ｓｔａｔｅ２３６も
統合型テーブル（ＬＵＴ）３０１に入力される。一実施
例では、エントロピー符号化復号化状態ストレージ２０
７は、レジスタ、一時的なバッファ、キュー又はその他
の記憶機構からなる。統合型テーブル３０１はビット生
成ＬＵＴとして働く。最初は、エントロピー符号化復号
化状態は０である。統合型テーブル３０１は、符号語
（ビットパターン、トークン、シンボルなど）であるｃ
ｗ＿ｍｐｓ２２７とｃｗ＿ｌｐｓ２２８を出力し、これ
らはｌｉｋｅｌｙ指示２２３がアサートされているか否
かに応じて符号化データストリームとなる。一実施例で
は、ｃｗ＿ｍｐｓ２２７とｃｗ＿ｌｐｓ２２８は８ビッ
トの符号語である。復号化器専用の実施例ではｃｗ＿ｌ
ｐｓ２２７とｃｗ＿ｌｐｓ２２８は必要でない。統合型
テーブル３０１は、出力ビット数の指示も出力する。す
なわち、統合型テーブル３０１は、符号語のサイズ、つ
まり実際のビットパターンからなるｃｗ＿ｍｐｓ２２７
とｃｗ＿ｌｐｓ２２８のビット数をそれぞれ示すｓｉｚ
ｅ＿ｍｐｓ２３０とｓｉｚｅ＿ｌｐｓ２３１も出力す
る。一実施例では、ｓｉｚｅ＿ｍｐｓ２３０とｓｉｚｅ
＿ｌｐｓ２３１は４ビットからなる。統合型テーブル３
０１の出力には、ｓｔａｔｅ＿ｍｐｓ２３３とｓｔａｔ
ｅ＿ｌｐｓ２３４もあり、これらはＭＰＳ又はＬＰＳが
出力される場合の次のエントロピーコーダー状態をそれ
ぞれ示す。一実施例では、ｓｔａｔｅ＿ｍｐｓ２３３と
ｓｔａｔｅ＿ｌｐｓ２３４は６ビットからなる。
【０１３８】図４のビットロジック２０４の動作は、ｓ
ｐｌｉｔ値２２６とｆｐｓ値２２５を利用して復号化を
実行することも含めて、図３に関連して述べたものと同
様である。
【０１３９】ｌｉｋｅｌｙ指示２２３が真のときには、
ＭＵＸ２１０よりｓｔａｔｅ＿ｍｐｓ２３３がｎｅｘｔ
＿ＦＳＭ＿ｓｔａｔｅ２３５として出力され、エントロ
ピー符号化復号化状態ストレージ２０７に格納される。
また、ｌｉｋｅｌｙ指示２２３が真のときに、復号化に
使用済みでもう必要でない符号化データのビット数を指
定するため、ｓｉｚｅ＿ｍｐｓ２３０がＭＵＸ２０９よ
り出力される。これにより、ｄａｔａ＿ｉｎ２２１をシ
フト入力するシフトレジスタ（煩雑化を避けるため図示
されていない）の制御が可能になる。他方、ｌｉｋｅｌ
ｙ指示２２３が真でなければ、ｓｉｚｅ＿ｌｐｓ２３１
とｓｔａｔｅ＿ｌｐｓ２３４がＭＵＸ２０９，２１０よ
りそれぞれ出力される。なお、復号化時は、ｄａｔａ＿
ｏｕｔ２２９は利用されない（すなわち「何でも構わな
い」）。
【０１４０】確率推定ロジック２０５は、ｎｅｘｔ＿ｍ
ｐｓ２１２を決定し、また、次のＰＳＴＡＴＥすなわち
ｎｅｘｔ＿ｐｓｔａｔｅ２１３を、現在のＰＳＴＡＴＥ
すなわちｐｓｔａｔｅ２１４にするか、更新後の値であ
るｍｐｓ＿ｐｓｔａｔｅ２１６又はｌｐｓ＿ｐｓｔａｔ
ｅ２１７にするか制御する。この制御は、ＭＵＸ２０３
に対する選択指示２２０を発生することによって行われ
ることは、前述の通りである。
【０１４１】ｎｅｘｔ＿ｍｐｓ２１２とｎｅｘｔ＿ｐｓ
ｔａｔｅ２１３は、ｃｏｎｔｅｘｔ２１１によってアド
レス指定された文脈メモリ２０１のロケーションに書き
込まれる。すなわち、アドレスはｃｏｎｔｅｘｔ２１１
からなり、書き込まれるデータはｎｅｘｔ＿ｍｐｓ２１
２とｎｅｘｔ＿ｐｓｔａｔｅ２１３からなる。
【０１４２】図２１に、さまざまなＬＵＴのサイズをま
とめて示す。図２１の表を見ると、復号化のための分割
点（split points)を持つ単一の符号化／復号化テーブ
ルを用いると、コードストリームを入力として利用する
復号化専用テーブルを用いるよりも、かなりのコスト削
減になることが分かる。図２１の表において、「分離」
とラベル付けされたＬＵＴは「確率推定専用」ＬＵＴを
必要とするが、「統合」とラベル付けされたＬＵＴは
「確率推定専用」ＬＵＴを必要としない。
【０１４３】［ロジック・ベースのＦＳＭコーダー］本
発明の一実施例によれば、ＦＳＭコーダーはハードウェ
アにより実装される。以下の説明で、そのような実施例
を少なくとも一つ述べる。説明の一部は、代表的なハー
ドウェア記述言語Ｖｅｒｉｌｏｇによって記述される。
【０１４４】本発明のＦＳＭコーダーは、ハードウェア
コストが減少する。一実施例では、エントロピーコーダ
ー（ビット生成）ルックアップテーブルのサイズがかな
り縮小され、ある実施例では、冗長なエントリーが使わ
れないほぼ最小サイズまで縮小される。ロジックで、全
ての必要情報を冗長性のないＬＵＴエントリーより生成
する。符号語のビットパターンと長さを、そのＬＵＴで
生成する必要はない。それらは、ロジックで生成される
からである。
【０１４５】図５は、本発明のＦＳＭコーダーの一実施
例のブロック図である。確率状態展開部（ｐｅｍ＿ｅｘ
ｐａｎｄ部）４０１は多重文脈確率推定部（ｐｅｍ＿ｃ
ｏｄｅ部）４０２及びビット生成部（ｂｉｔ＿ｇｅｎｅ
ｒａｔｅ部）４０３に接続されている。ｐｅｍ＿ｃｏｄ
ｅ部４０２は、ｂｉｔ＿ｇｅｎｅｒａｔｅ部４０３にも
接続されている。パック部（ｐａｃｋ部）４０４とアン
パック部（ｕｎｐａｃｋ部）４０５もｂｉｔ＿ｇｅｎｅ
ｒａｔｅ部４０３に接続されている。
【０１４６】ｐｅｍ＿ｃｏｄｅ部４０２は、文脈メモリ
を内蔵し、多重文脈確率推定を行う。ｐｅｍ＿ｅｘｐａ
ｎｄ部４０１は、ｐｓｔａｔｅ２１４のようなＰＳＴＡ
ＴＥを、そのＰＳＴＡＴＥを記述する情報に変換する。
ｂｉｔ＿ｇｅｎｅｒａｔｅ部４０３は、ｐｃｌａｓｓ２
１９のようなＰＣＬＡＳＳに応じて、符号化されていな
いビットと符号化されたビットの間の変換を行う。ｐａ
ｃｋ部４０４は、符号化時に、可変長符号語群を結合し
てバイト群にする。他方、ｕｎｐａｃｋ部４０５は、復
号化時に、符号化データストリームのバイト群の可変長
シフト操作を行う。
【０１４７】このＦＳＭコーダー４００に対する入力は
以下のとおりである。 ｂｉｔ＿ｉｎ２２２ ｐｅｍ＿ｃｏｄｅ部４０２への入力で、符号化期間に符
号化対象のビットを表す。 ｄａｔａ＿ｉｎ２２１ ｕｎｐａｃｋ部４０５への入力で、符号化データ（復号
化期間のビットストリーム）を表す。一実施例ではデー
タは１バイトずつ入力されるが、これ以外のサイズでデ
ータ入力をしてもよい。 ｃｏｎｔｅｘｔ２１１ 文脈ビン（文脈メモリのアドレス）で、ｐｅｍ＿ｃｏｄ
ｅ部４０２に入力される。 ｃｌｏｃｋ４１０ システムクロックで、ｐｅｍ＿ｃｏｄｅ部４０２、ｐａ
ｃｋ部４０４、ｂｉｔ＿ｇｅｎｅｒａｔｅ部４０３、ｕ
ｎｐａｃｋ部４０５に入力される。一実施例では、この
ｃｌｏｃｋ入力４１０はＦＳＭコーダーのイネーブル信
号として利用される。 ｅｎａｂｌｅ４１４ ｐｅｍ＿ｃｏｄｅ部４０２、ｂｉｔ＿ｇｅｎｅｒａｔｅ
部４０３、ｐａｃｋ部４０４及びｕｎｐａｃｋ部４０５
に受け取られるように結合される制御指示（例えば信号
（信号群））で、現クロックサイクルでの１ビットの符
号化又は復号化を有効にする。 ｅｎｃｏｄｅ４１５ 符号化又は復号化を選択する制御指示（例えば信号（信
号群））。 ｆｌｕｓｈ４１３ 符号化の最後でのフラッシングを有効にする制御指示
（例えば信号（信号群））。ｆｌｕｓｈ信号４１３はｂ
ｉｔ＿ｇｅｎｅｒａｔｅ部４０３の内容を強制出力させ
る。フラッシングは符号化の最後に行われる操作で、ｃ
ｏｄｅｓｔｒｅａｍ４１９へまだ出力されてない情報が
あれば、それが全て出力される。ｂｉｔ＿ｇｅｎｅｒａ
ｔｅ部４０３がフラッシングを完了すると、ｐａｃｋ部
４０４に対するｂｇ＿ｄｏｎｅ＿ｆｌｕｓｈ信号４１６
がアサートされる。ｂｇ＿ｄｏｎｅ＿ｆｌｕｓｈ信号４
１６及びｆｌｕｓｈ信号４１３に応じて、ｐａｃｋ部４
０４はそれ自体のフラッシングをする。フラッシングを
完了すると、ｐａｃｋ部４０４はｄｏｎｅ＿ｆｌｕｓｈ
信号４２４をアサートする。 ｒｅｓｅｔ４１１ ｐｅｍ＿ｃｏｄｅ部４０２、ｐａｃｋ部４０４、ｂｉｔ
＿ｇｅｎｅｒａｔｅ部４０３及びｕｎｐａｃｋ部４０５
の内部の全ての記憶要素（例えばフリップフロップ）に
対する非同期初期化指示（例えば信号（信号群））。ｒ
ｅｓｅｔ４１１がデアサートされると、ｐｅｍ＿ｃｏｄ
ｅ部４０２内の文脈メモリなどの内部メモリはクリアさ
れる。
【０１４８】このＦＳＭコーダー４００の出力は次のと
おりである。 ｄａｔａ＿ｏｕｔ２２９ 符号化時の符号化データ（ビットストリーム）。一実施
例ではデータは１バイトずつ出力されるが、これ以外の
サイズでデータを出力してもよい。 ｄａｔａ＿ｏｕｔ＿ｒｅａｄｙ４２３ 現クロックサイクルのｄａｔａ＿ｏｕｔ２２９が有効で
あることを示す制御指示（例えば信号（信号群））。 ｂｉｔ＿ｏｕｔ２２４ 復号化されたビット。 ｒｅｓｅｔ＿ｄｏｎｅ４２１ リセットが完了したことを示す制御指示（例えば信号
（信号群））。一実施例では、ｒｅｓｅｔ＿ｄｏｎｅ４
２１は、ｒｅｓｅｔ４１１をデアサートした後に全内部
メモリがクリアされたことを示す。 ｄｏｎｅ＿ｆｌｕｓｈ４２４ ｆｌｕｓｈ信号４１３をアサートした後にフラッシング
が完了したことを示す制御指示（例えば信号（信号
群））。
【０１４９】ｐｅｍ＿ｅｘｐａｎｄ部４０１は、ｃｏｎ
ｔｅｘｔ２１１に応じｐｅｍ＿ｃｏｄｅ部４０２より出
力されるｐｓｔａｔｅ２１４に応じて、ｐｃｌａｓｓ２
１９を発生する。ｐｅｍ＿ｅｘｐａｎｄ部４０１は、Ｍ
ＰＳが発生したときの次のＰＳＴＡＴＥの指示すなわち
ｍｐｓ＿ｐｓｔａｔｅ２１６と、ＬＰＳが発生したとき
の次のＰＳＴＡＴＥの指示すなわちｌｐｓ＿ｐｓｔａｔ
ｅ２１７も発生する（ＭＰＳを切り替える必要がある場
合）。ｍｐｓ＿ｐｓｔａｔｅ２１６とｌｐｓ＿ｐｓｔａ
ｔｅ２１７は共に、ＰＳＴＡＴＥの更新が必要な時に用
いられるＰＳＴＡＴＥを表す。ｐｅｍ＿ｅｘｐａｎｄ部
４０１は、ＭＰＳの（０から１へ、又は１から０への）
切り替えを指示するｓｗｉｔｃｈ指示２１８も発生す
る。
【０１５０】ｐｅｍ＿ｅｘｐａｎｄ部４０１は、ｕｐｔ
ａｔｅ指示４１２によって、ＰＳＴＡＴＥの更新が必要
か否かの指示も行う。一実施例では、ｕｐｄａｔｅ指示
（例えば信号（信号群））４１２がアサートされると、
ＭＰＳ値の如何にかかわらずＰＳＴＡＴＥが更新され
る。他方、ｕｐｄａｔｅ指示４１２がアサートされない
（すなわち、真でない）場合、更新が行われるのは、符
号語を発生もしくは利用するときに、符号語のサイズが
０より大きいとき、又は出力のサイズが０未満であると
きのみである。出力のサイズは出力符号語のサイズによ
って表され、この出力符号語のサイズはｂｉｔ＿ｇｅｎ
ｅｒａｔｅ部４０３より出るｓｉｚｅ指示４１８によっ
て示される。
【０１５１】ｂｉｔ＿ｇｅｎｅｒａｔｅ部４０３は、ｐ
ｃｌａｓｓ２１９に応じてビット生成を行い、また、符
号化対象のビットであるｂｉｔ＿ｉｎ２２２がＭＰＳ
（例えば図６のＭＰＳ５２０）と同じであるか否かを指
示する。この比較はｐｅｍ＿ｃｏｄｅ部４０２内で行わ
れるが、これについては図６で詳しく述べる（例えば、
コンパレータ５１２）。ｂｉｔ＿ｉｎ２２２がＭＰＳと
同じならば、ｌｉｋｅｌｙ指示２２３がアサートされ
る。この場合、ｌｉｋｅｌｙ指示２２３は、符号化でき
る見込みがあることを示し、ｐｅｍ＿ｃｏｄｅ部４０２
に入力される。ｐｅｍ＿ｃｏｄｅ部４０２は、ｌｉｋｅ
ｌｙ指示２２３に応じて、ｌｉｋｅｌｙ指示２２３が真
ならばｂｉｔ＿ｏｕｔ２２４をＭＰＳにし、ｌｉｋｅｌ
ｙ指示２２３が真でなければ、その反対にする。
【０１５２】ｐｅｍ＿ｃｏｄｅ部４０２は、その入力信
号に基づいて、次のＰＳＴＡＴＥであるｐｓｔａｔｅ２
１４を発生し、また、復号化時には復号化ビットをｂｉ
ｔ＿ｏｕｔ２２４として出力する。しかし、符号化時に
は、ｂｉｔ＿ｏｕｔ２２４は無視され、ｅｎｃｏｄｅ＿
ｌｉｋｅｌｙ指示４２２がアサートされ、これはｂｉｔ
＿ｇｅｎｅｒａｔｅ部４０３に受け取られる。復号化時
には、ｅｎｃｏｄｅ指示４１５はアサートされず、ｕｎ
ｐａｃｋ部４０５はデータバイトを可変長の符号語にア
ンパックする。この可変長符号語はｃｏｄｅｓｔｒｅａ
ｍ４１９としてｂｉｔ＿ｇｅｎｅｒａｔｅ部４０３へ出
力される。また、ｕｎｐａｃｋ部４０５は、現在の入力
データであるｄａｔａ＿ｉｎ２２１が消費されたことを
示すｄａｔａ＿ｉｎ＿ｎｅｘｔ信号４２０を出力して、
次のデータビットを要求する。
【０１５３】ｃｏｄｅｓｔｒｅａｍ４１９及びｐｃｌａ
ｓｓ２１９に応じて、ｂｉｔ＿ｇｅｎｅｒａｔｅ部４０
３はｃｏｄｅｗｏｒｄ４１７とｓｉｚｅ指示４１８を発
生する。ｃｏｄｅｗｏｒｄ４１７とｓｉｚｅ指示４１８
に応じて、ｐａｃｋ部４０４は可変長の符号語群を結合
しバイト群にする。
【０１５４】一実施例では、符号化と復号化を同一にす
るように文脈モデルを更新するためにｂｉｔ＿ｏｕｔ信
号２２４が利用される。ｐａｃｋ部４０４は、復号化時
には利用されない。これら各部については、より詳細に
後述する。図５に示した構成のＶｅｒｉｌｏｇ記述例を
図２２及び図２３に示す。
【０１５５】［多重文脈確率推定］文脈メモリを内蔵し
多重文脈確率推定を行うｐｅｍ＿ｃｏｄｅ部４０２の一
実施例のブロック図を図６に示す。
【０１５６】図６において、メモリイネーブル（ｍｅｍ
ｏｒｙ＿ｅｎａｂｌｅ）ロジック５０２は更新（ｕｐｄ
ａｔａ）指示４１２、ｓｉｚｅ指示４１８及びイネーブ
ル（ｅｎａｂｌｅ）指示４１４を受け取るように接続さ
れている。これらの入力に応じてｍｅｍｏｒｙ＿ｅｎａ
ｂｌｅロジック５０２は出力を発生し、この出力はＯＲ
ゲート５０５の一方の入力に結合される。リセット（ｒ
ｅｓｅｔ）指示４１１はリセット（ｒｅｓｅｔ）カウン
タ５０３とリセット完了（ｒｅｓｅｔ＿ｄｏｎｅ）ロジ
ック５０４の入力に結合される。ｒｅｓｅｔカウンタ５
０３の出力は、ｒｅｓｅｔ＿ｄｏｎｅロジック５０４の
もう一つの入力と、ＭＵＸ５０７の一方の入力に結合さ
れる。ｒｅｓｅｔ＿ｄｏｎｅロジック５０４の出力は、
ＭＵＸ５０７，５０８，５０９及びＯＲゲート５０５の
否定入力に結合される選択信号である。ｒｅｓｅｔ＿ｄ
ｏｎｅロジック５０４の出力はまた、リセット完了（ｒ
ｅｓｅｔ＿ｄｏｎｅ）指示４２１として送出される。Ｏ
Ｒゲート５０５の出力は文脈メモリ５０１の書き込みイ
ネーブル入力（ＷＥ）に結合される。
【０１５７】ＭＵＸ５０７，５０８，５０９は２入力の
マルチプレクサである。ＭＵＸ５０７の他方の入力は、
ｃｏｎｔｅｘｔ２１１と結合されている。ＭＵＸ５０８
は、初期ＰＳＴＡＴＥとＭＵＸ５０６の出力を受け取る
ように接続されている。一実施例では、初期ＰＳＴＡＴ
Ｅは２６２である。これ以外の初期ＰＳＴＡＴＥを用い
ることもできる。初期ＰＳＴＡＴＥは適応化の高速化を
考慮して選ぶ。高速適応化に関する詳細は、「 Method
and Apparatus for Encoding and DecodingData」なる
発明の名称で１９９６年１２月１７日に出願され、本発
明の譲受法人に譲渡され、かつ、ここに援用されるとこ
ろの米国特許出願第０８／７６８，２３７号を参照され
たい。
【０１５８】ＭＵＸ５０６の各入力は、ｍｐｓ＿ｐｓｔ
ａｔｅ２１６とｌｐｓ＿ｐｓｔａｔｅ２１７を受け取る
ように接続され、それら入力の一方が、ＭＵＸ５０６の
選択入力に結合されたｌｉｋｅｌｙ指示２２３に応じて
選択される。ＭＵＸ５０９の各入力は、初期化値（例え
ば、一実施例では０）と、ＭＰＳ更新（ＭＰＳ＿ｕｐｄ
ａｔｅ）ロジック５１０の出力を受け取るように接続さ
れている。ＭＰＳ＿ｕｐｄａｔｅロジック５１０の各入
力は、ｌｉｋｅｌｙ指示２２３、ｓｗｉｔｃｈ指示２１
８、及び文脈メモリ５０１から出力されるＭＰＳ５２０
を受け取るように接続されている。各ＭＵＸ５０７，５
０８，５０９の出力は文脈メモリ５０１の入力に接続さ
れている。
【０１５９】文脈メモリ５０１から出力されるＭＰＳ５
２０は、コンパレータ５１１の一方の入力とコンパレー
タ５１２の一方の入力に結合される。コンパレータ５１
１の他方の入力はｌｉｋｅｌｙ指示２２３であり、コン
パレータ５１２の他方の入力はｂｉｔ＿ｉｎ２２２であ
る。煩雑化を避けるため示されていないが、クロック
（ｃｌｏｃｋ）４１０は全てのレジスタとカウンタに結
合されている。
【０１６０】ｒｅｓｅｔ指示４１１はｒｅｓｅｔカウン
タ５０３を０にクリアする。ｒｅｓｅｔ指示４１１がデ
アサートされた後、ｒｅｓｅｔカウンタ５０３は文脈メ
モリ５０１の各文脈メモリロケーションのアドレスを生
成し、初期ＰＳＴＡＴＥと初期ＭＰＳが各文脈メモリロ
ケーションに書き込まれる。これら初期値の書き込み
は、ｒｅｓｅｔ＿ｄｏｎｅロジック５０４から出力され
るｒｅｓｅｔ＿ｄｏｎｅ信号４２１に関連し、ＭＵＸ５
０７，５０８，５０９を利用して行われる。ｒｅｓｅｔ
＿ｄｏｎｅ信号４２１は、ＭＵＸ５０７，５０８，５０
９の選択信号として働き、ＭＵＸ５０７でｒｅｓｅｔカ
ウンタ５０３から出る文脈メモリアドレスを、ＭＵＸ５
０８で初期ＰＳＴＡＴＥを、ＭＵＸ５０９で初期ＭＰＳ
を、それぞれ選択する。一実施例では、初期ＰＳＴＡＴ
Ｅ値の２６２と初期ＭＰＳ値の０が文脈メモリ５０１の
メモリロケーションに書き込まれる。全てのメモリロケ
ーションの初期化後、ｒｅｓｅｔ＿ｄｏｎｅロジック５
０４はｒｅｓｅｔ＿ｄｏｎｅ信号４２１をアサートす
る。
【０１６１】符号化時には、文脈メモリ５０１は、その
書き込みイネーブル（ＷＥ）入力がアサートされた時に
書き込まれる。文脈メモリ５０１のＷＥ入力は、ＯＲゲ
ート５０５の出力が高電位の時にアサートされる。ＯＲ
ゲート５０５の出力が高電位になるのは、ｒｅｓｅｔ＿
ｄｏｎｅロジック５０４の出力が低電位の時、すなわち
リセットが完了した時、あるいは、ｍｅｍｏｒｙ＿ｅｎ
ａｂｌｅロジック５０２の出力が低電位の時である。
【０１６２】文脈メモリ５０１への書き込み時に、リセ
ット状態でなければ、ｃｏｎｔｅｘｔ２１１による文脈
メモリアドレスがＭＵＸ５０７を介して、次の確率推定
状態がＭＵＸ５０８を介して、ＭＰＳがＭＵＸ５０９を
介して、それぞれ与えられる。ＭＵＸ５０８の入力はＭ
ＵＸ５０６の出力であるが、この出力はｍｐｓ＿ｐｓｔ
ａｔｅ２１６かｌｐｓ＿ｐｓｔａｔｅ２１７であり、そ
のいずれか一方がｌｉｋｅｌｙ指示２２３に基づいて選
ばれる。ＭＰＳ＿ｕｐｄａｔｅロジック５１０より与え
られるＭＰＳ値は、ｓｗｉｔｃｈ指示２１８がアサート
されていて、かつ、ＬＰＳが発生した場合にはＭＰＳ値
の補数である。
【０１６３】文脈メモリ５０１に書き込まれるデータ
は、ｌｉｋｅｌｙ指示２２３により選ばれたＰＳＴＡＴ
Ｅと、ＭＰＳであるが、このＭＰＳはｌｉｋｅｌｙ指示
２２３が０でｓｗｉｔｃｈ指示２１８が１の時に変更さ
れる。一実施例では、ＭＵＸ５０６は、ｌｉｋｅｌｙ指
示２２３が真ならばｍｐｓ＿ｐｓｔａｔｅ２１６を出力
し、そうでなければ、ｌｐｓ＿ｐｓｔａｔｅ２１７を出
力する。ＭＰＳ＿ｕｐｄａｔｅロジック５１０の出力
は、ｓｗｉｔｃｈ指示２１８と、ｌｉｋｅｌｙ指示２２
３を否定したものとのＡＮＤをとった結果を、ＭＰＳと
ＸＯＲしたものである。
【０１６４】文脈メモリ５０１の出力はｐｓｔａｔｅ２
１４とＭＰＳ５２０である。符号化の場合、符号化対象
のビット（ｂｉｔ＿ｉｎ２２２）がコンパレータ５１２
によってＭＰＳ５２０と比較され、ｅｎｃｏｄｅ＿ｌｉ
ｋｅｌｙ指示４２２が生成される。一実施例では、ｅｎ
ｃｏｄｅ＿ｌｉｋｅｌｙ指示４２２は、ＭＰＳ５２０と
ｂｉｔ＿ｉｎ２２２とのＸＮＯＲをとることによって生
成されるが、このＭＰＳ５２０は文脈メモリ５０１のエ
ントリーの１ビットで表される。なお、ｅｎｃｏｄｅ＿
ｌｉｋｅｌｙ指示４２２をｌｉｋｅｌｙ指示２２３へフ
ィードバックするためのロジック（不図示）が用いられ
る。これについては後に詳しく述べる。復号化の場合、
ｌｉｋｅｌｙ指示２２３がコンパレータ５１１によって
ＭＰＳ５２０と比較されることにより復号化ビット（ｂ
ｉｔ＿ｏｕｔ２２４）が生成される。一実施例では、ｂ
ｉｔ＿ｏｕｔ２２４は、ＭＰＳ５２０とｌｉｋｅｌｙ指
示２２３のＸＮＯＲをとることにより生成される。この
ＸＮＯＲをとることは、ＭＰＳ５２０とｌｉｋｅｌｙ指
示２２３のマッチングをとることと等価である。
【０１６５】図６においては、メモリは一つだけ使用さ
れており、このメモリは一つの文脈に関する情報を出力
する。速度を上げるため、並列メモリを使用してもよ
い。既に復号化されたビットは次のビットのための文脈
をもたらすことが多い。このような文脈モデルへのフィ
ードバックは、ここではビット−文脈遅延と呼ぶが、速
度を低下させることがある。速度を上げるための一つの
方法は、前ビットの両方の値のために使われる文脈ビン
に対応した複数のメモリ出力を用意することである。メ
モリアクセスを、前ビットの生成と並行して（パイプラ
イン化して）行ってもよい。その２つの文脈ビンのうち
の適切な文脈ビンを、前ビットが分かった時に選択すれ
ばよい。選択操作は一般にメモリアクセスよりずっと高
速である。複数の出力を持つ一つのメモリを使用しても
よいし、複数のメモリを使用してもよい。
【０１６６】メモリアクセスをパイプライン化した場
合、同じメモリロケーションが連続的に（すなわち、あ
る最少数の連続したクロックサイクル間に）２度アクセ
スされた時に古い情報を利用してはならない。あるメモ
リロケーションが読み出されたならば、そのメモリロケ
ーションは、更新値がメモリに書き戻されるまでは再び
読み出してはならない。後続の読み出しでは、メモリを
読み出すのではなく、既にメモりの外部にある値を使用
して処理を施さなければならない。図６に示した構成の
Ｖｅｒｉｌｏｇ記述例を図２４及び図２５に示す。
【０１６７】［確率状態展開］図７は、ｐｓｔａｔｅ２
１４を当該ＰＳＴＡＴＥを記述する情報に変換し、それ
を出力するｐｅｍ＿ｅｘｐａｎｄ部４０１の一実施例の
ブロック図である。
【０１６８】図７において、確率状態展開（ｐｅｍ＿ｅ
ｘｐａｎｄ）部４０１は、確率クラス部（ｐｃｌａｓｓ
部）６０１、ＭＰＳ確率状態部（ｍｐｓ＿ｐｓｔａｔｅ
部）６０２、ＬＰＳ確率状態部（ｌｐｓ＿ｐｓｔａｔｅ
部）６０３、切り替え部（ｓｗｉｔｃｈ部）６０４及び
更新部（ｕｐｄａｔｅ部）６０５からなり、これら各部
はｐｓｔａｔｅ２１４を受け取るように接続され、それ
に対応した出力を発生する。
【０１６９】ｐｃｌａｓｓ部６０１は、ｐｓｔａｔｅ２
１４に応じてｐｃｌａｓｓ２１９を発生する。一実施例
では、この確率推定値は４ビット値である。一実施例で
は、ｐｓｔａｔｅ２１４は０から２６８まで変化する
が、０から１５までの範囲のｐｃｌａｓｓに変換され
る。この機能を遂行するためのコードの例を後に示す。
【０１７０】ｍｐｓ＿ｐｓｔａｔｅ部６０２は（ｐｓｔ
ａｔｅ２１４に応じて）ｍｐｓ＿ｐｓｔａｔｅ２１６を
発生するが、このｍｐｓ＿ｐｓｔａｔｅ２１６は、ＭＰ
Ｓが発生し、かつ、ＰＳＴＡＴＥが更新されるときの次
のＰＳＴＡＴＥである。一実施例では、ｍｐｓ＿ｐｓｔ
ａｔｅ２１６は９ビットからなる。一実施例では、ｍｐ
ｓ＿ｓｔａｔｅ２１６は、ｐｓｔａｔｅ２１４を、その
値に基づいた０から５までの整数だけ増加させたもの
か、１１だけ減少させたものである。
【０１７１】ｌｐｓ＿ｐｓｔａｔｅ部６０３は（ｐｓｔ
ａｔｅ２１４に応じて）ｌｐｓ＿ｐｓｔａｔｅ２１７を
発生するが、このｌｐｓ＿ｐｓｔａｔｅ２１７はＬＰＳ
が発生し、かつ、ＰＳＴＡＴＥが更新されるときの次の
ＰＳＴＡＴＥである。一実施例では、ｌｐｓ＿ｐｓｔａ
ｔｅ２１７は９ビットからなる。一実施例では、ｌｐｓ
＿ｐｓｔａｔｅ２１７は、ｐｓｔａｔｅ２１４を、その
値に基づいた整数１，３又は５だけ増加させたものか、
−１から１２４６までの範囲内のある整数だけ減少させ
たものである。
【０１７２】ｓｗｉｔｃｈ部６０４は、ＭＰＳを切り替
える必要があるときにｓｗｉｔｃｈ指示２１８をアサー
トする。一実施例では、ｐｓｔａｔｅ２１４が４以下の
とき、又は２６２に等しいときにｓｗｉｔｃｈ指示２１
８がアサートされ、それ以外ではｓｗｉｔｃｈ指示２１
８がデアサートされる。ｓｗｉｔｃｈ指示２１８は、発
生しそうもないビットが発生したときに、文脈メモリ５
０１のような文脈メモリに格納されているＭＰＳの変更
を指示する。一実施例では、ｓｗｉｔｃｈ指示２１８は
１本の信号である。
【０１７３】一実施例では、ｕｐｄａｔｅ部６０５は、
ｐｓｔａｔｅ２１４が２１４以下のときにｕｐｄａｔｅ
指示４１２をアサートする。なお、２１４以下の確率状
態は、良好な確率推定のためにビット毎の更新が必要と
される低スキューの確率状態（５０％付近）として扱わ
れる。２１４を越える確率状態は高スキューの確率状態
として扱われ、少数の確率状態を利用して良好な確率推
定を行うのにＭＰＳ毎の更新を必要としない。他の実施
例では、２１４以外の確率状態が使用され、その選定は
スキューと、確率推定がビット毎の更新を必要とするも
のであるか否かということに基づいてなされる。これは
特定データ向けに選定されることになろう。ｕｐｓａｔ
ｅ指示４１２は、符号化データが全く生成／消費されな
いときでも文脈メモリの更新を指示する。一実施例で
は、ｕｐｄａｔｅ指示４１２は１本の信号である。確率
推定はビット毎に更新される。もう一つの実施例では、
確率推定は、ビットが出力（又は消費）される時に必ず
更新される。図７に示した構成のＶｅｒｉｌｏｇ記述例
を図２６乃至図２９に示す。このＶｅｒｉｌｏｇ記述
に、本発明の確率推定規則の一例が記述されている。
【０１７４】［ビット生成］図８は、符号化されていな
いビットと符号化されたビットとの間の変換を行うｂｉ
ｔ＿ｇｅｎｅｒａｔｅ部４０３の一実施例のブロック図
である。その機能の大部分は、ビット生成（ｂｉｔ＿ｇ
ｅｎｅｒａｔｅ）ロジック７０１によって遂行される。
【０１７５】図８において、ｂｉｔ＿ｇｅｎｅｒａｔｅ
ロジック７０１はｌｉｋｅｌｙ＿ｉｎ指示７０９、ｐｃ
ｌａｓｓ２１９、ｅｎｃｏｄｅ指示（例えば信号（信号
群））４１５、ｃｏｄｅｓｔｒｅａｍ４１９、並びに、
レジスタ７０２，７０３，７０４の出力すなわちｆｓｍ
＿ｓｔａｔｅ、スタート（ｓｔａｒｔ）値及びストップ
（ｓｔｏｐ）値を受け取るように接続されている。レジ
スタ７０２−７０４はそれぞれクロック４１０と結合さ
れている。
【０１７６】ｆｓｍ＿ｓｔａｔｅレジスタ７０２は、Ｆ
ＳＭの内部状態である。一実施例では、ｆｓｍ＿ｓｔａ
ｔｅレジスタ７０２は、６ビットのレジスタであり、ｒ
ｅｓｅｔ４１１がアサートされた時に所定の状態に設定
される。一実施例では、この所定状態は０である。ｆｓ
ｍ＿ｓｔａｔｅレジスタ７０２は、ｅｎａｂｌｅ指示４
１４がアサートされている時にクロックサイクルで更新
される。
【０１７７】スタート（ｓｔａｒｔ）レジスタ７０３
は、ｃｏｄｅｓｔｒｅａｍ４１９に出力可能な最小の有
効値を保持している。一実施例では、ｓｔａｒｔレジス
タ７０３は８ビットのレジスタである。ｓｔａｒｔレジ
スタ７０３は、ｒｅｓｅｔ４１１がアサートされた時に
所定値に設定され、ｅｎａｂｌｅ指示４１４がアサート
された時にクロックサイクルで更新される。一実施例で
は、前記所定値は０である。
【０１７８】ストップ（ｓｔｏｐ）レジスタ７０４は、
ｃｏｄｅｓｔｒｅａｍ４１９に出力可能な最大の有効値
を保持する。一実施例では、ｓｔｏｐレジスタ７０４は
８ビットのレジスタである。ｓｔｏｐレジスタ７０４
は、ｒｅｓｅｔ４１１がアサートされた時に所定値に設
定され、ｅｎａｂｌｅ指示４１４がアサートされた時に
クロックサイクルで更新される。一実施例では、ｓｔｏ
ｐレジスタ７０４は、リセット時に１１１１１１１１
（２進）に設定される。
【０１７９】これらの入力に応じて、ｂｉｔ＿ｇｅｎｅ
ｒａｔｅロジック７０１はｌｉｋｅｌｙ＿ｏｕｔ指示７
２０、ｓｚ指示７１０、ｃｗ指示７１１、次のストップ
値であるｎｅｘｔ＿ｓｔｏｐ値７１２、次のスタート値
であるｎｅｘｔ＿ｓｔａｒｔ値７１３及びｎｅｘｔ＿ｓ
ｔａｔｅ７１４を発生する。
【０１８０】ｓｚ指示７１０はＭＵＸ７０５の一方の入
力に結合されている。ＭＵＸ７０５の他方の入力は、ｆ
ｌｕｓｈ＿ｓｚ指示（例えば信号（信号群））７１５と
結合されている。同様に、ＭＵＸ７０６は一方の入力に
ｃｗ指示７１１を受け取り、他方の入力にフラッシュ
（ｆｕｌｓｈ）ロジック７０７からのｆｌｕｓｈ＿ｃｗ
７１６を受け取る。
【０１８１】一実施例では、ｂｉｔ＿ｇｅｎｅｒａｔｅ
部４０３は符号化の最後でフラッシングのための符号語
を生成する。フラッシュ（ｆｌｕｓｈ）信号４１３は、
ＭＵＸ７０５，７０６の選択入力に結合されている。ビ
ット生成部すなわちｂｉｔ＿ｇｅｎｅｒａｔｅ部４０３
がフラッシング中ではなく、したがってｆｌｕｓｈ信号
４１３がアサートされていない時には、ＭＵＸ７０５，
７０６はｓｚ指示７１０をｓｉｚｅ指示４１８として、
ｃｗ指示７１１をｃｏｄｅｗｏｒｄ４１７として、それ
ぞれ出力する。他方、ｂｉｔ＿ｇｅｎｅｒａｔｅ部４０
３がフラッシング中でｆｌｕｓｈ信号４１３がアサート
されている時には、ｆｌｕｓｈ＿ｃｗ指示７１６によっ
て表される所定の符号語がＭＵＸ７０６よりｃｏｄｅｗ
ｏｒｄ４１７として出力されるとともに、ｆｌｕｓｈ＿
ｓｚ指示７１５により与えられたサイズ指示がｓｉｚｅ
指示４１８として出力される。なお、ｂｉｔ＿ｇｅｎｅ
ｒａｔｅロジック７０１とｆｌｕｓｈロジック７０７に
ついては、より詳細に後述する。
【０１８２】図９は、ｂｉｔ＿ｇｅｎｅｒａｔｅロジッ
ク７０１の一実施例のブロック図である。図９におい
て、ｂｉｔ＿ｇｅｎｅｒａｔｅロジック７０１は状態展
開部（ｓｔａｔｅ＿ｅｘｐａｎｄ部）８０１、コンパレ
ータ８０２、ｌｉｋｅｌｙロジック８０３、マルチプレ
クサ８０４及び符号語生成部（ｃｏｄｅｗｏｒｄ＿ｇｅ
ｎｅｒａｔｅ部）８０５から構成されている。ｓｔａｔ
ｅ＿ｅｘｐａｎｄ部８０１は、レジスタ７０２からのｆ
ｓｍ＿ｓｔａｔｅとｐｃｌａｓｓ２１９を受け取るよう
に接続されている。これらの入力に応じて、ｓｔａｔｅ
＿ｅｘｐａｎｄ部８０１は、第１優勢シンボル（ｆｐ
ｓ）指示（例えば信号（信号群））８２１、ｓｐｌｉｔ
８値８２２を、ＭＰＳが発生した時又はＬＰＳが発生し
た時の次の確率状態とともに発生する。これらの次の確
率状態をそれぞれｎｅｘｔ＿ｓｔａｔｅ＿ｍｐｓ８１
０、ｎｅｘｔ＿ｓｔａｔｅ＿ｌｐｓ８１１と呼ぶ。ｓｔ
ａｔｅ＿ｅｘｐａｎｄ部８０１の一実施例を、図１０に
関連し、より詳しく説明する。
【０１８３】コンパレータ８０２は、ｓｐｌｉｔ８値８
２２とｃｏｄｅｓｔｒｅａｍ４１９を受け取るように接
続されており、それら入力に応じてｔｏｐ＿ｓｐｌｉｔ
信号８２３を発生する。一実施例では、ｃｏｄｅｓｔｒ
ｅａｍ４１９がｓｐｌｉｔ８値８２２より大きいときに
ｔｏｐ＿ｓｐｌｉｔ信号８２３はアサートされる（例え
ば１になる）。ｃｏｄｅｓｔｒｅａｍ４１９がｓｐｌｉ
ｔ８値８２２より小さいときには、ｔｏｐ＿ｓｐｌｉｔ
信号８２３はアサートされない（例えば０である）。
【０１８４】ｌｉｋｅｌｙロジック８０３は、ｌｉｋｅ
ｌｙ＿ｉｎ指示（例えば信号（信号群））７０９、ｅｎ
ｃｏｄｅ指示４１５、ｔｏｐ＿ｓｐｌｉｔ信号８２３、
及びｆｐｓ指示８２１を受け取るように接続されてい
る。これら入力に応じて、ｌｉｋｅｌｙロジック８０３
は図３及び図４のｂｉｔロジックと同様に動作し、ｌｉ
ｋｅｌｙ＿ｏｕｔ指示７２０を発生する。このｌｅｋｅ
ｌｙ＿ｏｕｔ指示７２０は、ｌｉｋｅｌｙ指示２２３と
実質的に等しい。ｅｎｃｏｄｅ指示４１５が１のときに
は、ｌｉｋｅｌｙ＿ｏｕｔ指示７２０の出力はｌｉｋｅ
ｌｙ＿ｉｎ指示７０９であるが、ｅｎｃｏｄｅ指示４１
５が０のときには、ｌｉｋｅｌｙ＿ｏｕｔ指示７２０の
出力はｆｐｓ信号８２１とｔｏｐ＿ｓｐｌｉｔ信号８２
３とのＸＯＲである。ｌｉｋｅｌｙ＿ｏｕｔ指示７２０
は、ＭＵＸ８０４の選択入力並びにｃｏｄｅｗｏｒｄ＿
ｇｅｎｅｒａｔｅ部８０５の入力に結合される。
【０１８５】ＭＵＸ８０４は、ｎｅｘｔ＿ｓｔａｔｅ＿
ｍｐｓ指示８１０とｎｅｘｔ＿ｓｔａｔｅ＿ｌｐｓ指示
８１１を受け取るように接続されている。一実施例で
は、ｎｅｘｔ＿ｓｔａｔｅ指示７１４は、ｌｉｋｅｌｙ
＿ｏｕｔ指示７２０がアサートされたときにはｎｅｘｔ
＿ｓｔａｔｅ＿ｍｐｓ指示８１０であり、そうでないと
きにはｎｅｘｔ＿ｓｔａｔｅ＿ｌｐｓ指示８１１がｎｅ
ｘｔ＿ｓｔａｔｅ指示７１４として出力される。
【０１８６】ｃｏｄｅｗｏｒｄ＿ｇｅｎｅｒａｔｅ部８
０５は、ｆｐｓ指示８２１、ｓｐｌｉｔ８値８２２、レ
ジスタ７０３からのスタート値（ｓｔａｒｔ）、及びレ
ジスタ７０４からのストップ値を受け取るように接続さ
れている。これらの入力に応じて、ｃｏｄｅｗｏｒｄ＿
ｇｅｎｅｒａｔｅ部８０５はｓｚ指示７１０、ｃｗ（ｃ
ｏｄｅｗｏｒｄ）指示７１１、ｎｅｘｔ＿ｓｔａｒｔ値
７１３及びｎｅｘｔ＿ｓｔｏｐ値７１２を発生する。こ
の符号語生成ブロックすなわちｃｏｄｅｗｏｒｄ＿ｇｅ
ｎｅｒａｔｅ部８０５について、図１４に関連し、より
詳しく説明する。
【０１８７】なお、ｓｔａｔｅ＿ｅｘｐａｎｄ部８０１
とｃｏｄｅｗｏｒｄ＿ｇｅｎｅｒａｔｅ（ｃｗ＿ｇｅ
ｎ）部８０５は、ハードウェア・コストを減らすため、
ロジックを用いて図３のエントロピー符号化復号化テー
ブルと同様の出力を発生するのである。
【０１８８】［状態展開部］図１０は、状態展開部（ｓ
ｔａｔｅ＿ｅｘｐａｎｄ部）８０１の一実施例のブロッ
ク図である。ｓｔａｔｅ＿ｅｘｐａｎｄ部８０１は、多
段階ルックアップを利用することにより、冗長なＬＵＴ
エントリーを除去してハードウェア・コストを減らす。
【０１８９】図１０において、ｐｃｌａｓｓ２１９はマ
スク生成（ｍａｓｋ＿ｇｅｎｅｒａｔｅ）部９０１の入
力に結合されている。ｍａｓｋ＿ｇｅｎｅｒａｔｅ部９
０１の出力はＡＮＤゲート９０３の一方の入力に接続さ
れている。レジスタ７０２からのｆｓｍ＿ｓｔａｔｅ
は、ａｄｖａｎｃｅ部９０２の一方の入力、次状態ＭＰ
Ｓ部（ｎｅｘｔ＿ｓｔａｔｅ＿ｍｐｓ部）９０５、次状
態ＬＰＳ部（ｎｅｘｔ＿ｓｔａｔｅ＿ｌｐｓ部）９０
６、第１優勢シンボル部（ｆｐｓ部）９０７、分割部
（ｓｐｌｉｔ部）９０８の一方の入力に結合されてい
る。ａｄｖａｎｃｅ部９０２の出力は、ＡＮＤゲート９
０３の他方の入力に結合されている。ＡＮＤゲート９０
３の出力は、ｂｉｔｓ＿ｏｎ部９０４に接続されてい
る。ｂｉｔｓ＿ｏｎ部９０４の出力は、ｎｅｘｔ＿ｓｔ
ａｔｅ＿ｍｐｓ部９０５、ｎｅｘｔ＿ｓｔａｔｅ＿ｌｐ
ｓ部９０６、ｆｐｓ部９０７、及び、ｓｐｌｉｔ部９０
８の他方の入力に結合されている。
【０１９０】これら入力に応じて、ｎｅｘｔ＿ｓｔａｔ
ｅ＿ｍｐｓ部９０５はｎｅｘｔ＿ｓｔａｔｅ＿ｍｐｓ８
１０を発生し、ｎｅｘｔ＿ｓｔａｔｅ＿ｌｐｓ部９０６
はｎｅｘｔ＿ｓｔａｔｅ＿ｌｐｓ８１１を発生し、ま
た、ｆｐｓ部はｆｐｓ信号８２１を発生する。また、ｓ
ｐｌｉｔ部９０８は、その入力に応じて、ｓｐｌｉｔ８
値８２２を発生する。ｓｐｌｉｔ部９０８にｓｐｌｉｔ
５部９０９が含まれている。このｓｐｌｉｔ５部９０９
は、ｓｐｌｉｔ部９０８の入力を受け取るように接続さ
れており、この入力に応じて分割値のｓｐｌｉｔ５信号
９１１を発生する。ｓｐｌｉｔ５信号９１１はｓｐｌｉ
ｔ５＿ｔｏ＿ｓｐｌｉｔ８部９１０の入力に結合され、
このｓｐｌｉｔ５＿ｔｏ＿ｓｐｌｉｔ８部９１０は分割
値のｓｐｌｉｔ８値８２２を発生する。
【０１９１】ＬＵＴの第１段階は、ａｄｖａｎｃｅ部９
０２によって行われる。一実施例では、ａｄｖａｎｃｅ
部９０２は、各ＦＳＭ（エントロピーコーダー）状態に
つき１エントリーを有し、レジスタ７０２からのＦＳＭ
状態を受け取って、そのエントリーを出力する。一実施
例では、ａｄｖａｎｃｅ部９０２は図３０に示すａｄｖ
ａｎｃｅ．ｈｅｘ表のような６１エントリーを有する
（左から右への順）。
【０１９２】一実施例では、各エントリーは１５ビット
の１６進数値である。各ビット位置がＰＣＬＡＳＳ １
からＰＣＬＡＳＳ １５に対応する（ＰＣＬＡＳＳ ０に
対応するビットはない）。あるビットは、あるＰＣＬＡ
ＳＳが前のＰＣＬＡＳＳと同じものに符号化されるか異
なったものに符号化されるかを示す（すなわち、そのＬ
ＵＴ情報が連続したＰＣＬＡＳＳで同じであるか異なる
かを示す）。例えば、状態０は、７ＥＣＤ（１６進）す
なわち１１１１１１０（２進）というエントリーを有す
る。右側（ＬＳＢ）から数えて、ビット位置２，５，６
及び９に０がある。これは、ＰＣＬＡＳＳ ２がＰＣＬ
ＡＳＳ １と同じであることを意味する。同様に、ＰＣ
ＬＡＳＳ ４，ＰＣＬＡＳＳ ５及びＰＣＬＡＳＳ ６が
同じであり、また、ＰＣＬＡＳＳ ８とＰＣＬＡＳＳ ９
が同じである。１つの状態だけは全てのＰＣＬＡＳＳに
わたって同一である（ａｄｖａｎｃｅ＝００００（１６
進））が、それ以外の状態は少数の異なったＰＣＬＡＳ
Ｓがある。多数のＰＣＬＡＳＳでＬＵＴ情報が同じ場合
には、ｎｅｘｔ＿ｓｔａｔｅ＿ｍｐｓ部９０５、ｎｅｘ
ｔ＿ｓｔａｔｅ＿ｌｐｓ部９０６、ｆｐｓ部９０７及び
ｓｐｌｉｔ部９０９を実現するためのロジックを縮減で
きる。
【０１９３】ｍａｓｋ＿＿ｇｅｎｅｒａｔｅ部９０１
は、ｐｃｌａｓｓ２１９に応じたマスクを発生する。一
実施例では、このマスクは、ＰＣＬＡＳＳ ０に対して
は０００００００００００００００（２進）、ＰＣＬＡ
ＳＳ １に対しては００００００００００００００１
（２進）、ＰＣＬＡＳＳ ２に対しては０００００００
００００００１１（２進）、等々である。このマスク
は、ＡＮＤゲート９０３によって、ａｄｖａｎｃｅ部９
０２の出力とＡＮＤをとられる。
【０１９４】ｂｉｔｓ＿ｏｎ部９０４は、ＡＮＤゲート
９０３から出力される１のビットを合計し、ｓｅｌ値９
１２を発生する。ｓｅｌ値９１２は第２段階のＬＵＴの
ためのインデックスとして利用される。
【０１９５】ｎｅｘｔ＿ｓｔａｔｅ＿ｍｐｓ部９０５、
ｎｅｘｔ＿ｓｔａｔｅ＿ｌｐｓ部９０６及びｆｐｓ部９
０７は、その対応値のルックアップを行う。
【０１９６】一実施例では、ｎｅｘｔ＿ｓｔａｔｅ＿ｍ
ｐｓ部９０５は、図３１に示すｎｅｘｔ＿ｍ．ｈｅｘ表
の如きエントリー（１６進表示）を持つＬＵＴを含んで
いる。ｎｅｘｔ＿ｍ．ｈｅｘ表の各行は１つのＦＳＭ状
態（ＦＳＭ状態０から始まる）に対応している。なお、
同表の第２列は第１列の後に続くものである。
【０１９７】これら６１の状態のそれぞれについて、ｓ
ｅｌ値９１２のとり得る最大８つの値としての８エント
リーがある。ある状態に対し発生するｓｅｌ値９１２の
値が８つより少ない場合（多くのＰＣＬＡＳＳで同じ情
報を使うため）、「何でも構わない」値は「ｘｘ」で示
されている。状態０に対し発生するｓｅｌ値の値は８つ
より多く、次のＭＰＳ状態のための最初の８エントリー
は上記表に示されているが、残りのエントリーはそれぞ
れ６、１０、１Ｂ、３８（１６進）である。
【０１９８】ｎｅｘｔ＿ｓｔａｔｅ＿ｌｐｓ部９０６の
一実施例は、図３２に示すｎｅｘｔ＿ｌ．ｈｅｘ表の如
きエントリー（１６進表示）を有するＬＵＴを含んでい
る。このｎｅｘｔ＿ｌ．ｈｅｘ表の各行は１つのＦＳＭ
状態に対応する。また、その第２列は第１列の後に続く
ものである。
【０１９９】これら６１状態のそれぞれについて、ｓｅ
ｌ値９１２のとり得る最大８つの値としての８エントリ
ーがある。ある状態に対して発生するｓｅｌ値９１２の
値が８つより少ない場合、「何でも構わない」値は「ｘ
ｘ」で示されている。状態０に対して発生するｓｅｌ値
の値は８つより多く、次のＭＰＳ状態のための最初の８
エントリーは上記表に示されているが、残りのエントリ
ーは全て０である。
【０２００】一実施例では、ｆｐｓ部９０７は、図３３
に示すｆｉｒｓｔ．ｈｅｘ表の如きエントリーを有する
ＬＵＴを含んでいる。ｆｉｒｓｔ．ｈｅｘ表の第２列は
第１列の後に続くものである。前述のように、各行は１
つの異なったＦＳＭ状態に対応する。
【０２０１】これら６１状態のそれぞれについて、ｓｅ
ｌ値９１２のとり得る最大８つの値としての８エントリ
ーがある。ある状態に対して発生するｓｅｌ値９１２の
値が８つより少ない場合、「何でも構わない」値は「ｘ
ｘ」で示されている。状態０に対して発生するｓｅｌ値
の値は８つより多く、次のＭＰＳ状態のための最初の８
エントリーは上記表に示されており、残りのエントリー
は全て１である。
【０２０２】ｓｐｌｉｔ５部９０９は、ルックアップを
行って５ビットの分割（ｓｐｌｉｔ）インデックスを発
生し、このインデックスはｓｐｌｉｔ８＿ｔｏ＿ｓｐｌ
ｉｔ８部９１０によって拡張されて適切な８ビットの分
割（ｓｐｌｉｔ）値、すなわちｓｐｌｉｔ８値８２２が
生成される。ｓｐｌｉｔ５部９０９は、図３４に示すｓ
ｐｌｉｔ．ｈｅｘ表の如き５ビットのエントリー（１６
進表示）を有するＬＵＴを含んでいる。このｓｐｌｉ
ｔ．ｈｅｘ表の第２列は、第１列に続くものである。
【０２０３】これら６１状態のそれぞれについて、ｓｅ
ｌ値９１２のとり得る最大８つの値としての８エントリ
ーがある。ある状態に対して発生するｓｅｌ値９１２の
値が８つより少ない場合、「何でも構わない」値は「ｘ
ｘ」で示されている。状態０に対して発生するｓｅｌ値
９１２の値は８つより多く、次のＭＰＳ状態のための最
初の８エントリーは上記リストに示されているが、残り
のエントリーはそれぞれ１Ｃ，１Ｄ，１Ｅ及び１Ｅ（１
６進）である。
【０２０４】５ビットの分割インデックスは、ｓｐｌｉ
ｔ８＿ｔｏ＿ｓｐｌｉｔ８部９１０により８ビットのｓ
ｐｌｉｔ値に変換される。ｓｐｌｉｔ５＿ｔｏ＿ｓｐｌ
ｉｔ８部９１０は、図３５に示すｓｐｌｉｔ５８．ｈｅ
ｘリストの如きＬＵＴ（そのエントリーは１６進表示）
を用いる。例えば、状態が０、ｓｅｌ値が０の場合、最
初の分割インデックスは０５（１６進）であり、これは
８０（１６進）なる値に対応する。０５（１６進）値
は、前記の図３４のｓｐｌｉｔ．ｈｅｘ表の左上の値に
見られる。値８０（１６進）は図３５のｓｐｌｉｔ５
８．ｈｅｘリストの０５（１６進）位置（すなわち、こ
のリストの先頭から６番目の位置、ただし「ｘｘ」は０
０（１６進）位置）より得られる。
【０２０５】ｎｅｘｔ＿ｓｔａｔｅ＿ｍｐｓ部９０５、
ｎｅｘｔ＿ｓｔａｔｅ＿ｌｐｓ部９０６、ｆｐｓ部９０
７、及びｓｐｌｉｔ５部９０９を実現する場合に、レジ
スタ７０２からのｆｓｍ＿ｓｔａｔｅとｓｅｌ値９１２
が共に動作開始時に有効であると仮定してもよい。この
場合、各部は単一の出力を発生する。そうではなく、各
部で２段階の手順を使えば、速度を上げることができ
る。まず、ｆｓｍ＿ｓｔａｔｅを用いて、ｓｅｌ値９１
２のとり得る全ての値に対する出力を決定する。次に、
ｓｅｌ値９１２を利用し、その正しいと見込まれる出力
を選択して出力に出す。ｆｓｍ＿ｓｔａｔｅはｓｅｌ値
９１２より先に有効になるため、このようにすれば高速
化が可能である。
【０２０６】以下の例によって、ＦＳＭコーダーの一実
施例の動作を説明する。図３６乃至図３８に結果をまと
めて示す。まず、コーダーは、全ての文脈に対しＰＳＴ
ＡＴＥ ２６２で始動し、その際、ＰＣＬＡＳＳ＝０、
ＭＰＳ＝０、ＦＳＭ状態＝０である。ＦＳＭコーダーの
入力に文脈６と入力ビット０が与えられる。（この例に
おける文脈とビットは任意に選んだものである） ＰＣ
ＬＡＳＳ ０は、ｓｅｌ値９１２が０であることを意味
する。ｓｅｌ値９１２が０、ＦＳＭ状態が０の場合、５
ビットの分割（ｓｐｌｉｔ）インデックス値が得られ
る。なお、この値は図３４のｓｐｌｉｔ．ｈｅｘ表から
得られる。この表の各行は一つのＦＳＭ状態に対応する
（最初の行がＦＳＭ状態０に対応）。図３５のｓｐｌｉ
ｔ５８．ｈｅｘリストを用い、この５ビットの分割イン
デックスは分割（ｓｐｌｉｔ）値、８０（１６進）に変
換される。したがって、０からＦＦまでの区間が８０
（１６進）で分割される結果、一方の区間は０から７Ｆ
までとされ、もう一方の区間は８０ＦからＦＦまでとさ
れる。ｆｐｓ信号は、０〜ＦＦの区間と８０〜ＦＦの区
間のどちらをＭＰＳの発生に関連付けるか指示する。ど
ちらをＭＰＳに関連付けるか判定するため、ｆｐｓ信号
が評価される。この場合、ｆｐｓ信号は０である。その
判定のために図３３のｆｉｒｓｔ．ｈｅｘ表を参照して
０のＦＳＭ状態に対応した第１行を調べ、同表の第１行
と０のｓｅｌ値９１２、すなわち当該行の第１ビットの
第１ビット位置を選択させる。この場合、ｆｐｓ信号は
０であるので、ＭＰＳは上側の区間８０〜ＦＦと関連付
けられる。この入力ビットは可能性の高い状態である
（すなわち、入力ビットはＭＰＳと同じである）ので、
８０からＦＦまでの区間が評価される。この区間の上限
ＦＦと下限８０の最上位ビットを比較すると、最初のビ
ットはいずれの場合も１である。よって、１のビットが
出力される。
【０２０７】ｐｓｔａｔｅが２１４以上であり、かつ出
力があるので、ＰＳＴＡＴＥが更新される。更新結果は
表の現在内容に基づいて決まり、状態２６３へ更新され
る。ＦＳＭ状態については、図３１のｎｅｘｔ＿ｍ．ｈ
ｅｘ表の第１行（ＦＳＭ状態＝０）の第１位置（ｓｅｌ
値９１２＝０）に００（１６進）があるから、ＦＳＭ状
態０のままである。
【０２０８】次に、区間から出力されずに残っているビ
ットをシフトすることにより、区間が変更され新しい区
間が作られる。例えば、符号語出力の結果、出力されな
かった下側区間端点を表すビット全部が左へシフトさ
れ、また、最下位ビットに０のビットがシフト入力され
る。最初の０のビットが出力済みで７つの０のビットが
残っているから、この下位７ビット全部が左へ１ビット
位置だけシフトされ、また、０がＬＳＢに加えられる。
同様に、区間の上側端点７Ｆに関して、残っているビッ
ト１１１１１１１が全て左へ１ビット位置だけシフトさ
れ、また、別の１のビットが区間の最下位ビットに加え
られる。その結果、００からＦＦまでの新しい区間が得
られる（状態０は、その区間が００からＦＦまでである
ことを意味する）。
【０２０９】次に入力される文脈とビットはそれぞれ６
と０であり、ＰＳＴＡＴＥは２６３である。ＰＳＴＡＴ
Ｅが２６３ということは、ＰＣＬＡＳＳが２であること
に相当する。ＰＣＬＡＳＳが２であることに対応して、
ｍａｓｋ＿ｇｅｎｅｒａｔｅ部９０１はマスク値０００
００００００００００１１を出力する。ＦＳＭ状態が０
であることに対応して、ａｄｖａｎｃｅ部９０２はＦＳ
Ｍ状態０に対応するエントリーの７ＥＣＤ（１６進）す
なわち１１１１１１０１１００１１０１（２進）を出力
する。ｍａｓｋ＿ｇｅｎｅｒａｔｅ部９０１の出力とａ
ｄｖａｎｃｅ部９０２の出力とのＡＮＤをとった結果
は、００００００００００００００１である。この値に
対し、ｂｉｔｓ＿ｏｎ部９０４は、１というｓｅｌ値９
１２を発生する。このように、ＦＳＭ状態が０、ｓｅｌ
値９１２が１であると、図３４のｓｐｌｉｔ．ｈｅｘ表
からｓｐｌｉｔインデックス０Ｃが得られる。このｓｐ
ｌｉｔインデックスは８ビットの分割（ｓｐｌｉｔ）値
Ａ０に対応する。したがって、２つの区間は、００から
９Ｆまでの区間とＡ０からＦＦまでの区間となる。
【０２１０】ＦＳＭ状態が０、ｓｅｌ値９１２が１であ
るので、図３３のｆｉｒｓｔ．ｈｅｘ表の第１行の第２
位置によってｆｐｓ信号８２１が１であることが分か
る。ｆｐｓ信号８２１が１であるので、優勢なケースに
関連付けられる区間は００からＢＦまでの区間である。
この区間が評価対象に選ばれるのは、入力ビットがＭＰ
Ｓと同じである（つまり優勢状態である）からである。
この区間の始端（００）の最上位ビットは終端（Ａ０）
の最上位ビットと一致しないので、出力されるビットが
なく、システムは、図３１のｎｅｘｔ＿ｍ．ｈｅｘ表に
よって示される新たなＦＳＭ状態（行０（ＦＳＭ状態＝
０）の第２位置（ｓｅｌ値９１２＝１）に示される状態
３）へ遷移するが、ＰＳＴＡＴＥはそのままである。な
お、ビットが出力されないため、区間端点へのビットの
シフト入力は行われない。
【０２１１】次の入力は、６という文脈ビットと、０の
入力ビットである。これら入力に基づいて、６０（１６
進）というｓｐｌｉｔ値が発生する。このｓｐｌｉｔ値
が前に選択された００からＢＦまでの区間に適用され
る。したがって、００から９Ｆまでの区間は、００から
５Ｆまでと、６０から９Ｆまでとに分割される。ｆｐｓ
信号は、０から５Ｆまでの第１区間の第１部分が優勢な
区間であることを指示する。入力ビットとしてＭＰＳが
受け取られているので、この０から５Ｆまでの第１区間
が評価される。この場合、区間端点の０と５Ｆの第１ビ
ットは一致し、したがって出力される。このビットを出
力した後、区間値の残りのビットは左へシフトされ、下
側区間に０が加えられ（端点００を生成する）、また、
上側区間に１が加えられ（端点ＢＦを生成する）、かく
して、新たな区間は０からＢＦまでの区間となる。
【０２１２】このような入力データの処理は図３６乃至
図３８に示すように継続する。しかし、文脈が６で入力
ビットが１の時に、興味深い事例が生じる。この場合、
区間は０からＣ７までの範囲で、ｓｐｌｉｔ値はＣ０
（図３５のｓｐｌｉｔ５８．ｈｅｘ表より）である。ｆ
ｐｓ信号に基づいて、優勢区間はＣ０からＣ７までとな
る。この場合、この区間の始端と終端の上位５ビット１
１０００（２進）は一致し、出力されることになろう。
この５ビットの出力後、スタート区間とストップ区間の
残りビットが左にシフトされ、その際に下側区間の下位
ビットに０が充填され、また上側区間の下位ビットに１
が充填される。その結果、０からＦＦまでの新たな区間
が得られる。
【０２１３】ｆｐｓ値とｓｐｌｉｔ値を用いる符号化器
の実施例を説明したが、符号化器を同様の指示を利用し
てソフトウェアにより実装することもできる。ハードウ
ェアでは、ｆｐｓ信号とのＸＯＲ演算の実行はかなり容
易であるが、ソフトウェアによる場合、コンピュータの
アーキテクチャによっては面倒な点がある。それは、あ
る数がもう一つの数以上であるか否かの判定の結果が、
アクセスの容易でないステータスビットにセットされる
ためである。あるビットとステータスビットとのＸＯＲ
をとる操作すなわち比較操作をするには、ステータスビ
ットが１か０かで異なったロケーションに分岐する分岐
操作を行ってから、ステータスビット表示を表す１又は
０が格納されている各ロケーションのレジスタをアクセ
スしなければならない。そのようなソフトウェアの擬似
コードの一例を図３９に示すが、これは非常に効率のわ
るい実装である。
【０２１４】ソフトウェアでは、これらの面倒を解決す
るため、ｆｐｓが０の場合用と１の場合用の２つのｓｐ
ｌｉｔ値を生成してもよい。１のｆｐｓ信号が発生する
割合が非常に高いため、ＸＯＲ演算結果を求めるのに比
較を１回行うだけでよいだろう（ハードウェアによる実
装では２回の比較が必要）。しかし、その１回の比較で
必要な結果が得られない場合には、別に２回の比較が必
要になり（比較演算の回数がハードウェアでの２回より
多い）、入力とＭＰＳとの間の最終比較を行って、それ
らが一致するか（優勢であるか）判定する。このような
ソフトウェアの擬似コードの一例を図４０に示す。ただ
し、２つの分割値（ｓｐｌｉｔ値）、すなわちｆｐｓ指
示＝１用のｓｐｌｉｔ値（ｓｐｌｉｔ８＿ｆｐｓ１）
と、ｆｐｓ指示＝０用のｓｐｌｉｔ値（ｓｐｌｉｔ８＿
ｆｐｓ０）を用いている。
【０２１５】［フラッシング］フラッシュ（ｆｌｕｓ
ｈ）ロジック７０７については、いくつかの構成が可能
である。図１２は、０１１１（２進）なる値を用いて１
サイクルでフラッシングするためのｆｌｕｓｈロジック
７０７の一実施例のブロック図である。あるいは、もっ
と長い値、例えば１０００００００（２進）を用いるこ
とも可能である。図１２において、遅延素子１１０１が
ｆｌｕｓｈ信号４１３を受け取ってｄｏｎｅ＿ｆｌｕｓ
ｈ指示４１６を出力するように接続されている。一実施
例では、フラッシングに１サイクルかかる。また、この
場合、ｆｌｕｓｈ＿ｓｚ指示７１５は４に設定され、ｆ
ｌｕｓｈ＿ｃｗ指示７１６は４ビットの０１１１に設定
される。また、ｓｔａｒｔレジスタ７０３からのスター
ト値とｓｔｏｐレジスタ７０４からのストップ値は利用
されない。
【０２１６】最小のビット数でフラッシングするため
に、図１３に示すように、スタート値及びストップ値に
よりフラッシングに用いられる符号語を決定してもよ
い。図１３において、ｇｅｎｅｒａｔｅ＿ｃｏｄｅｗｏ
ｒｄ＿ｆｏｒ＿ｆｌｕｓｈ部１２０１が、レジスタ７０
３から出力されるスタート値と、レジスタ７０４から出
力されるストップ値とを受け取るように接続されてい
る。これら出力に応じて、ｇｅｎｅｒａｔｅ＿ｃｏｄｅ
ｗｏｒｄ＿ｆｏｒ＿ｆｌｕｓｈ部１２０１は、ｆｌｕｓ
ｈ＿ｓｚ指示７１５とｆｌｕｓｈ＿ｃｗ指示７１６を出
力する。また、遅延要素１２０２が、ｆｌｕｓｈ信号４
１３を受け取ってｄｏｎｅ＿ｆｌｕｓｈ指示４１６を出
力するように接続されている。ｇｅｎｅｒａｔｅ＿ｃｏ
ｄｅｗｏｒｄ＿ｆｏｒ＿ｆｌｕｓｈ部１２０１の動作
は、図４１に示す擬似コードのとおりである。
【０２１７】もう一つの実施例では、８ビットをＰＣＬ
ＡＳＳ ０で符号化することによってフラッシングが行
われる。そのためにＦＳＭコーダー内に何もロジックを
設ける必要がない。文脈モデル／確率推定／システムの
制御部がフラッシングを遂行する。図９、図１０及び図
１１に示した構成のためのＶｅｒｉｌｏｇ記述例を図４
２乃至図４５に示す。
【０２１８】［１のビットの個数測定］図１０のｂｉｔ
ｓ＿ｏｎ部９０４は、加算器のツリーを用いて１のビッ
トの個数を求める。そのＶｅｒｉｌｏｇ記述例を図４６
に示す。
【０２１９】［符号語生成］図１４は、ビット生成（ｂ
ｉｔ＿ｇｅｎｅｒａｔｅ）ロジック７０１の符号語生成
部すなわちｇｅｎｅｒａｔｅ＿ｃｏｄｅｗｏｒｄ（ｃｗ
＿ｇｅｎ）部８０５の一実施例のブロック図である。前
述のように、ｇｅｎｅｒａｔｅ＿ｃｏｄｅｗｏｒｄ部８
０５は、符号語を生成するが、この機能をＬＵＴによる
のではなくロジックによって遂行することによりハード
ウェアを節減する。
【０２２０】図１４において、ｇｅｎｅｒａｔｅ＿ｃｏ
ｄｅｗｏｒｄ部８０５はＭＵＸ１３０１を有し、このＭ
ＵＸ１３０１はｓｔａｒｔレジスタ７０３から出力され
るスタート値とｓｐｌｉｔ８値８２２を受け取るように
接続されている。減算器１３０９は、ｓｐｌｉｔ８値８
２２から１を引き算する。ＭＵＸ１３０２は、その第１
の入力で減算器１３０９の出力を受け取り、その第２の
入力でｓｔｏｐレジスタ７０４から出力されるストップ
値を受け取るように接続されている。ＭＵＸ１３０１，
１３０２の出力はコンパレータ１３０３より出力される
選択信号によって選択される。このコンパレータ１３０
３は、ｌｉｋｅｌｙ指示７２０とｆｐｓ信号８２１を受
け取るように接続されており、その二つの入力が等しい
ときに選択信号をアサートすることによって、ＭＵＸ１
３０１よりスタート値を出力させるように選択し、ま
た、ｓｐｌｉｔ８値８２２から１を差し引いた値をＭＵ
Ｘ１３０２より出力させるように選択する。
【０２２１】ＭＵＸ１３０１の出力は、ＸＯＲゲート１
３０４の一方の入力、符号語（ｃｏｄｅｗｏｒｄ）シフ
タ１３０６及びスタート（ｓｔａｒｔ）シフタ１３０７
に接続されている。ＭＵＸ１３０２の出力は、ＸＯＲゲ
ート１３０４の他方の入力、及びストップ（ｓｔｏｐ）
シフタ１３０８の一方の入力に接続されている。ＸＯＲ
ゲート１３０４の出力はプライオリティエンコーダ（ｐ
ｒｉｏｒｉｔｙ ｅｎｃｏｄｅｒ）１３０５の入力に接
続されている。このプライオリティエンコーダ１３０５
の出力が、ｇｅｎｅｒａｔｅ＿ｃｏｄｅｗｏｒｄ部８０
５より出力されるｓｚ指示（例えば信号（信号群））７
１０である。このｓｚ指示７１０は、ｃｏｄｅｗｏｒｄ
シフタ１３０６、ｓｔａｒｔシフタ１３０７及びｓｔｏ
ｐシフタ１３０８の他方の入力にも結合されている。ｃ
ｏｄｅｗｏｒｄ（ｃｗ）シフタ１３０６、ｓｔａｒｔシ
フタ１３０７、ｓｔｏｐシフタ１３０８の出力がそれぞ
れｃｗ（ｃｏｄｅｗｏｒｄ）指示７１１、次スタート値
（ｎｅｘｔ＿ｓｔａｒｔ値）７１３、及び次ストップ値
（ｎｅｘｔ＿ｓｔｏｐ値）７１２である。
【０２２２】スタート値とストップ値の間の現在の有効
区間は、ｓｐｌｉｔ８値８２２によって指定される値で
分割される。コンパレータ１３０３は、ｌｉｋｅｌｙ＿
ｏｕｔ指示７２０とｆｐｓ信号８２１との間の比較を行
い、新しい区間（新しいスタート値とストップ値）を作
成するためにスタート値かストップ値をｓｐｌｉｔ８値
８２２で指示される分割値によって置き換えるか判断す
る。一実施例では、ストップ値が置き換えられるときに
は、分割値から１を差し引いた値によって置き換えられ
る。新しいスタート値とストップ値がＸＯＲゲート１３
０４によって排他的ＯＲ（ＸＯＲ）をとられることによ
り、一致するビットの位置が検出される。ＭＳＢから始
めて一致するビットの個数がプライオリティエンコーダ
１３０５により求められ、符号語のサイズ（ｓｚ指示７
１０）として出力される。この符号語のサイズによりシ
フタ１３０６，１３０７，１３０８を制御する。新たな
スタート値とストップ値の一致ビットが、ｃｗシフタ１
３０６によりｃｗ指示７１１として出力される。一致し
ないビットは、ｓｔａｒｔシフタ１３０７及びｓｔｏｐ
シフタ１３０８により、ｎｅｘｔ＿ｓｔａｒｔ値７１３
及びｎｅｘｔ＿ｓｔｏｐ値７１２としてそれぞれ出力さ
れる。ｓｔａｒｔシフタ１３０７は、区間の下側端点の
ＬＢＳ（ｓ）に０を充填する。ｓｔｏｐシフタ１７０８
は区間の上側端点のＬＳＢ（ｓ）に１を充填する。これ
を行うためにシフト操作とＯＲ演算を必要とする実施例
もある（図４７及び図４８に示すＶｅｒｉｌｏｇ記述例
を参照）。
【０２２３】なお、他の実施例では、これら三つのシフ
タの二つ又は全部を統合すしてもよい。また、ｃｗシフ
タ１３０６で、新しいスタート値に代えて新しいストッ
プ値を入力として利用してもよい。図１４に示した構成
のＶｅｒｉｌｏｇ ＨＤ記述例を、図４７及び図４８に
示す。
【０２２４】図４９に、６１個のＦＳＭ状態を表す有効
なスタート値とストップ値のペアをまとめて示す。これ
らのスタート値とストップ値のペアだけが、ハードウェ
アの動作で生成される。
【０２２５】［ビットパッキング］図１５は、コーダー
４００のパック（ｐａｃｋ）部４０４の一実施例のブロ
ック図である。ｐａｃｋ部４０４は、符号化時に、可変
長の符号語群を結合してバイト群にする。クロック信号
とイネーブル信号は、煩雑さを避けるため図示されてい
ない。
【０２２６】図１５において、ｃｏｄｅｗｏｒｄ４１７
は、ＯＲゲート１４０２の一方の入力に結合され、シフ
タ１４０１の出力とＯＲがとられる。このＯＲ演算の結
果はバッファレジスタ１４０３に格納される。バッファ
レジスタ（ｂｂｕｆ）１４０３は、ビット群を、それら
がバイトに組み立てられ出力されるまで保持する。一実
施例では、バッファレジスタ１４０３は１６ビットのバ
ッファである。入力データを受け取った時に、バッファ
レジスタ１４０３内に現在入っているデータがシフタ１
４０１によりシフトされることにより、その新たなデー
タのための空きが作られ、そして、その新たなデータが
追加される。復号化動作の終わりでフラッシングをする
ため、バッファレジスタ１４０３に現在入っている任意
のデータが１バイトになるようシフトされる。バッファ
レジスタ１４０３の出力データはシフタ１４０５の入力
に与えられる。シフタ１４０５は、カウント（ｃｏｕｎ
ｔ）レジスタ１４０６の値に従ってバッファレジスタ１
４０３の内容を桁揃えしてデータ出力ｄａｔａ＿ｏｕｔ
２２９を発生する。例えば、バッファレジスタ１４０３
に９ビット（ビット８〜ビット０）があり、ｃｏｕｎｔ
レジスタ１４０６のカウント値が９でビット８〜ビット
１を出力する場合、シフタ１４０５は、その８ビットを
ｄａｔａ＿ｏｕｔ２２９のビット７〜ビット０に桁揃え
する。バッフアレジスタ１４０３のビット０は、次のバ
イトを出力できるようになるまで保持される。
【０２２７】別の方法として、シフタを二つ用いるので
はなく、シフタを一つだけ用いることもできる。この単
一のシフタは、バッファレジスタ１４０３に対する出力
データの桁揃えを行う。バッファレジスタ１４０３は、
１バイト出力されるたびに８ビットだけシフトできる二
つの８ビットレジスタとして構成される。そのような構
成の一例を図１６に示す。
【０２２８】バッファレジスタ１４０３は、ｓｉｚｅ指
示４１８及びｅｎａｂｌｅ指示４１４を受け取るように
接続されたイネーブル（ｅｎａｂｌｅ）ロジック１４０
８の出力に応答してデータを格納する。ｅｎａｂｌｅロ
ジック１４０８が、そのイネーブル出力をアサートする
のは、ｅｎａｂｌｅ指示４１４がアサートされていてｓ
ｉｚｅ指示４１８が０より大きい時である。ｅｎａｂｌ
ｅロジック１４０８のイネーブル出力は、ビットが送出
されたことを知らせるためにｕｓｅｄレジスタ１４０９
の入力に接続される。
【０２２９】バッファレジスタ１４０３の出力は、シフ
ト後のデータと結合するためシフタ１４０１へフィード
バックされる。
【０２３０】ｃｏｕｎｔレジスタ（ｂｃｎｔ）１４０６
は、バッファレジスタ１４０３内の出力待ちのビットを
常時把握している。ｃｏｕｎｔレジスタ１４０６は、入
力データのサイズから、ｄａｔａ＿ｉｎ＿ｒｅａｄｙ信
号１４２８がアサートされているか否かによって決まる
特定の値を差し引いた値だけインクリメントされる。ｄ
ａｔａ＿ｉｎ＿ｒｅａｄｙ信号１４２８がアサートされ
ているときには、ｃｏｕｎｔレジスタ１４０６のカウン
ト値は入力データのサイズから８を引いた値だけインク
リメントされるが、アサートされていないときには、カ
ウント値は入力データのサイズだけ（すなわち０を引い
た値）インクリメントされる。カウント（ｃｏｕｎｔ）
ロジック１４０４（ｓｉｚｅ指示４１８、ｄａｔａ＿ｏ
ｕｔ＿ｒｅａｄｙ信号４２３のフィードバック、ｃｏｕ
ｎｔレジスタ１４０６からのフィードバック、ｆｌｕｓ
ｈロジック１４１０の出力を受け取るように接続されて
いる）は、ｄａｔａ＿ｉｎ＿ｒｅａｄｙ信号１４２８を
アサートする働きをする。一実施例では、ｃｏｕｎｔレ
ジスタ１４０６は４ビットのカウンタからなる。
【０２３１】ｒｅａｄｙロジック１４０７は、ｃｏｕｎ
ｔレジスタ１４０６の出力が８以上になったことを観測
した時にｄａｔａ＿ｏｕｔ＿ｒｅａｄｙ信号４２３をア
サートする。このアサート時に、ｃｏｕｎｔロジック１
４０４はｃｏｕｎｔレジスタ１４０６のカウント値を８
だけデクリメントする。
【０２３２】フラッシュ（ｆｌｕｓｈ）ロジック１４１
０は、符号化の最後に、まだバッファされているデータ
をフラッシングするため、つまり全部出力させるために
利用される。一実施例では、ｆｌｕｓｈロジック１４１
０は、ｆｌｕｓｈ信号４１３及びｄｏｎｅ＿ｆｌｕｓｈ
信号４１６に応じて、ｃｏｕｎｔロジック１４０４及び
シフタ１４０１をフラッシングさせる。ｆｌｕｓｈロジ
ック４１６は、ｕｓｅｄレジスタ１４０９の出力及びｃ
ｏｕｎｔレジスタ１４０６の出力も受け取るように接続
されている。ｕｓｅｄレジスタ（ｂｕｓｅｄ）１４０９
は、何かデータが入力された時に１に設定される。一実
施例では、ｕｓｅｄレジスタ１４０９は１ビットのレジ
スタである。ｕｓｅｄレジスタ１４０９は、データが入
力されていないためフラッシングが不要であることを指
示するものである。ｆｌｕｓｈロジック１４１０がフラ
ッシング動作を実行するのは、ｆｌｕｓｈ信号４１３が
アサートされていて、ｃｏｕｎｔレジスタ１４０６の値
が０より大きく、かつ、ｕｓｅｄレジスタ１４０９の値
が０より大きいときである。したがって、ｕｓｅｄレジ
スタ１４０９がデータが入力されていないことを指示し
ているときには、ｆｌｕｓｈロジック１４１０はフラッ
シングが済んでいる旨を指示する。フラッシングを行う
ために、ｄａｔａ＿ｏｕｔ＿ｒｅａｄｙ信号４２３がア
サートされていないときにバッファレジスタ１４０３の
内容がシフタ１４０１によりＭＳＢへ移動させられ、ま
た、ｃｏｕｎｔレジスタ１４０６の内容が、ｄａｔａ＿
ｏｕｔ＿ｒｅａｄｙ信号４２３がアサートされているな
らば０に、アサートされていなければ８にそれぞれ設定
される。フラッシングは当該技術分野で周知である。
【０２３３】このようなフラッシングの完了後、ｆｌｕ
ｓｈロジック１４１０はｄｏｎｅ＿ｆｌｕｓｈ信号４２
４をアサートする。つまり、ｆｌｕｓｈ信号４１３がア
サートされていて、ｃｏｕｎｔレジスタ１４０６の値が
０であるかｕｓｅｄレジスタ１４０９の値が０であると
きに、ｄｏｎｅ＿ｆｌｕｓｈ信号４２４がアサートされ
る。
【０２３４】ＦＳＭコーダーがリセットされるときに、
バッファレジスタ１４０３、ｃｏｕｎｔレジスタ１４０
６及びｕｓｅｄレジスタ１４０９は初期化される。一実
施例では、これらレジスタは０に初期化される。図１５
に示した構成のＶｅｒｉｌｏｇ記述例を図５０及び図５
１に示す。
【０２３５】［ビット・アンパッキング］図１７は、復
号化時に、復号化データストリームのバイトの可変長シ
フトを行って可変長符号語にするアンパック（ｕｎｐａ
ｃｋ）部４０５の一実施例のブロック図である。ｃｌｏ
ｃｋ４１０、ｒｅｓｅｔ信号４１１及びｅｎａｂｌｅ信
号４１４は、煩雑化を避けるため図示されていない。
【０２３６】図１７において、ｄａｔａ＿ｉｎ２２１は
バッファレジスタ１５０１及びシフタ１５０４の入力に
結合されている。バッファレジスタ（ｕｂｕｆ）１５０
１は、先行の符号化データをあるビット数だけ保持す
る。一実施例では、バッファレジスタ１５０１は８ビッ
トのレジスタであり、先行の８ビット分の符号化データ
を保持する。
【０２３７】バッファレジスタ１５０１の出力はシフタ
１５０２の入力に接続され、このシフタ１５０２は、ｃ
ｏｕｎｔレジスタ１５０６の出力に応じて、データをＯ
Ｒゲート１５０３の一方の入力へシフトする。ＯＲゲー
ト１５０３の他方の入力はシフタ１５０４の出力と接続
され、このシフタ１５０４はｄａｔａ＿ｉｎ２２１を、
ｃｏｕｎｔレジスタ１５０６より出力されるｃｏｕｎｔ
１５０９に応じてシフトする。ＯＲゲート１５０３の出
力がｄａｔａ＿ｏｕｔ１５２０であるが、これはｃｏｄ
ｅｓｔｒｅａｍ４１９である。
【０２３８】ｃｏｕｎｔレジスタ１５０６は、ｃｏｕｎ
ｔロジック１５０５の出力に応じてｃｏｕｎｔ１５０９
を出力する。ｃｏｕｎｔロジック１５０５は、ｃｏｕｎ
ｔレジスタ１５０６からフィードバックされるｃｏｕｎ
ｔ１５０９、ｓｉｚｅ指示４１８及びコンパレータ１５
０７の出力に応じて、出力を発生する。コンパレータ１
５０７の他方の入力はｃｏｕｎｔ１５０９と結合され
る。コンパレータ１５０７の出力、すなわちｗｎｅｘｔ
信号１５１０はｎｅｘｔレジスタ１５０８の入力に結合
される。ｎｅｘｔレジスタ１５０８の出力がｎｅｘｔ＿
ｂｙｔｅ信号（＝ｄａｔａ＿ｉｎ＿ｎｅｘｔ信号）４２
０である。
【０２３９】ｃｏｕｎｔレジスタ（ｕｃｎｔ）１５０６
は、復号化器によって消費されなかったバッファレジス
タ１５０１内のビットの数を保持する。ｃｏｕｎｔレジ
スタ１５０６は、ｓｉｚｅ指示４１８により指示され
た、復号化器により消費された符号語のサイズだけ、ｃ
ｏｕｎｔロジック１５０５を介しデクリメントされる。
ｃｏｕｎｔレジスタ１５０６の値が現在要求されている
符号語のサイズ以下である時に、ｄａｔａ＿ｉｎ２２１
がバッファレジスタ１５０１に格納され、ｃｏｕｎｔレ
ジスタ１５０６が８だけインクリメントされ、またｗｎ
ｅｘｔ信号１５１０がアサートされる。
【０２４０】ｃｏｕｎｔ１５０９（ｃｏｕｎｔレジスタ
１５０６）に等しいビット数だけバッファレジスタ１５
０１より取り込み、かつ、８からｃｏｕｎｔ１５０９に
等しいビット数を差し引いたビット数だけｄａｔａ＿ｉ
ｎ２２１より取り込むことによって、正しく整列された
コードストリームｄａｔａ＿ｏｕｔ１５２０が生成され
る。
【０２４１】コンパレータ１５０７は、ｃｏｕｎｔ１５
０９がｓｉｚｅ指示４１８以下であるか判定するコンパ
レータである。ｃｏｕｎｔ１５０９がｓｉｚｅ指示４１
８以下ならば、ｗｎｅｘｔ信号１５１０がアサートされ
る。ｗｎｅｘｔ信号１５１０がアサートされると、ｎｅ
ｘｔレジスタ（ｎｅｘｔ）１５０８はｎｅｘｔ＿ｂｙｔ
ｅ指示４２０を発生し、符号化データストリームの次の
バイトをｄａｔａ＿ｉｎ２２１に与えるよう指示する。
一実施例では、ｎｅｘｔレジスタ１５０８は１ビットの
レジスタである。すなわち、２バイトのうちの最初の１
バイトが消費された時に、ｎｅｘｔ＿ｂｙｔｅ指示４２
０がｄａｔａ＿ｉｎ２２１の次バイトを入力するよう指
示する。
【０２４２】ＦＳＭコーダーがリセットされると、バッ
ファレジスタ１５０１、ｃｏｕｎｔレジスタ１５０６、
ｎｅｘｔレジスタ１５０８はすべて初期化される。一実
施例では、これらレジスタはすべて０に初期化される。
なお、これらレジスタ１５０１，１５０６，１５０８を
他の種類の記憶装置としてもよい。図１７に示した構成
のＶｅｒｉｌｏｇ記述例を図５２及び図５３に示す。
【０２４３】［ＦＳＭコーダーの制御］図１８は、符号
化のための制御フローチャートである。図１９は復号化
のための対応フローチャートである。この制御はハード
ウェア、ソフトウェア、又は、それらの組合せによる処
理ロジックによって遂行される。一実施例では、処理ロ
ジックは命令を実行する１つ以上のプロセッサを持つコ
ンピュータからなる。
【０２４４】図１８において、符号化用制御フローチャ
ートの最初で、処理ロジックはリセットを行う（処理ブ
ロック１６０１）。リセットを行ってから、処理ロジッ
クは、符号化のためのビットと文脈が用意できているか
調べる（処理ブロック１６０２）。符号化のためのビッ
トと文脈が用意できていないならば、処理ロジックは処
理ブロック１６０３に進み、ｅｎａｂｌｅ指示（例えば
信号（群））をアサートしないで処理ブロック１６０２
の最初に処理を戻す。ビットと文脈が用意されたなら
ば、処理ブロック１６０４へ進み、処理ロジックはその
ビットを符号化するためｅｎａｂｌｅ指示をアサートす
る。
【０２４５】ｅｎａｂｌｅ指示をアサートした後、処理
ロジックはデータ出力の用意ができているか調べる（処
理ブロック１６０５）。データ出力の用意ができたなら
ば、処理ロジックは処理ブロック１６０６でその出力デ
ータを処理し、そして処理ブロック１６０７に進む。上
記処理は、例えば、データを記憶装置や、通信路、ディ
スプレイ、処理部、データを利用するその他のものへ転
送することなどである。処理ロジックはデータを出力す
る準備ができていないと判断したときには、処理ブロッ
ク１６０７に進み、符号化するデータがまだあるか調べ
る。符号化するデータがまだあるならば、処理ブロック
１６０２に戻るが、そうでなければ処理ブロック１６０
８に進む。
【０２４６】処理ブロック１６０８で、処理ロジックは
ｆｌｕｓｈ指示（例えば信号（群））をアサートする。
その後、処理ロジックはデータを出力できるか調べる
（処理ブロック１６０９）。データを出力できるなら
ば、処理ロジックは処理ブロック１６１０に進み、出力
データを処理し、そして処理ブロック１６１１に進む。
データを出力できる状態でないときにも同様に、処理ブ
ロック１６１１に進む。処理ブロック１６１１におい
て、処理ロジックはフラッシングが済んだか調べる。フ
ラッシングがまだ完了していないならば、処理ロジック
は処理ブロック１６０８に戻る。フラッシングが完了し
たならば、符号化用制御フローは終了する。
【０２４７】図１９を参照する。復号化用制御フローは
処理ブロック１７０１より始まり、処理ロジックはＦＳ
Ｍコーダーをリセットする。ＦＳＭコーダーをリセット
した後、処理ロジックは、文脈の用意ができていて、か
つコーダーが復号化準備ができているか調べる（処理ブ
ロック１７０２）。同期システムは常に準備が整ってい
るが、非同期システムは数ビットの復号化データを要求
し、かつ／又は、符号化データの入力を待つ。文脈の用
意ができていないか、コーダーが復号化の準備ができて
いないときには、処理ブロック１７０３に進み、処理ロ
ジックはｅｎａｂｌｅ指示をアサートせずに処理ブロッ
ク１７０２の最初に戻る。他方、文脈の用意ができ、か
つ、復号化器の復号化準備が整ったならば、処理ブロッ
ク１７０４に進み、処理ロジックはｅｎａｂｌｅ指示を
アサートして、そのビットの復号化を開始させる。ｅｎ
ａｂｌｅ指示をアサートした後、処理ロジックは出力ビ
ットを処理する（処理ブロック１７０５）。この処理
は、例えば、復号化データを、それを利用する記憶装
置、処理装置などへ転送することなどである。出力ビッ
トを処理した後、処理ロジックはさらに符号化データが
必要か調べる（処理ブロック１７０６）。さらに符号化
データが必要ならば、処理ロジックは、さらに符号化デ
ータを復号化器に供給し（処理ブロック１７０７）、そ
して処理ブロック１７０８に進む。他方、もう符号化デ
ータが必要でなければ、直ちに処理ブロック１７０８に
進む。処理ブロック１７０８において、処理ロジックは
復号化するデータがまだあるか調べる。復号化するデー
タが残っているときには、処理ロジックは処理ブロック
１７０２に戻る。復号化するデータがもうなければ、復
号化用制御フローは終了する。
【０２４８】以上の動作を詳細に表すＶｅｒｉｌｏｇ記
述例を図５４乃至図５７に示す。なお、このＶｅｒｉｌ
ｏｇ記述には、シミュレーションのための固有の初期化
も含まれている。
【０２４９】［並列処理とパイプライン処理］本発明
は、並列処理とパイプライン処理を用いて実施すること
もできる。そのいずれでも、最高クロック速度を上げ、
かつ、毎クロックサイクルに１ビットより多くの符号化
復号化が可能になる。しかしながら、フィードバックル
ープ内のロジック量のせいで、パイプライン処理及び並
列処理を行うことは難しい。次文脈より前の全てのビッ
トに対し、文脈メモリとＦＳＭ状態、並びにｓｔａｒｔ
レジスタとｓｔｏｐレジスタを更新しなければならな
い。復号化の場合、多くの文脈モデルが次文脈の前の復
号化済みビットを受け取って別のフィードバックループ
を作らなければならない。これらのフィードバックルー
プは、いくつかの操作をシーケンシャルに行う必要があ
るため、並列処理が難しくなる。
【０２５０】一実施例では、前述のハードウェアの設計
は１サイクルあたり１ビットを処理する。他の圧縮用途
では、画像の各画素毎に、多ビットを符号化しなければ
ならず、したがって多くのクロックサイクル数を要す
る。１画素あたりの実際のクロックサイクル数は、画像
の深さと内容によって左右される。１クロックサイクル
あたりの処理ビット数が１ビットより多いこと、かつ／
又は、クロックレートが画素クロックに比べ十分に高速
であることが望ましい。
【０２５１】本発明は、真の並列処理をするＦＳＭコー
ダーを提供できる。例えば、２ビット（と関連した文
脈）を１サイクルで符号化できる。かかる場合、文脈モ
デルは２つの文脈を並列に生成する。ビットストリー
ム、文脈メモリとＦＳＭ状態、ｓｔａｒｔレジスタとｓ
ｔｏｐレジスタは、あたかも２ビットが順に符号化され
るかのように更新される。ビット生成ロジックは、２つ
のＰＣＬＡＳＳを処理するように変更するとよい。そう
するには、ハードウェアのかなりの複雑化を避けられな
いであろう。例えば、符号語生成部は、２つのｓｐｌｉ
ｔ値を処理して開始及び停止の両方を行い、また、最高
１６ビットまでの符号語を生成する必要があろう。２ビ
ット以上の同時処理は、特殊ケースだけを処理するので
あれば単純化できるだろう。その特殊ケースが適用でき
ない場合には、通常の一度に１ビットの動作モードが用
いられることになろう。次にいくつか例を示す。
【０２５２】・１ビットを任意のＰＣＬＡＳＳで符号化
し、かつ、１ビットをＰＣＬＡＳ０だけで符号化する。 ・２ビットを共にＰＣＬＡＳＳ ０で符号化する。 ・４ビットをすべてＰＣＬＡＳＳ ０で符号化する。 ・ＦＳＭ状態 ０で開始する時のみ、２ビットを任意の
ＰＣＬＡＳＳで符号化する。
【０２５３】真の並列処理のためのハードウェアコス
ト、又は、文脈モデルが文脈を並列に生成できないこと
により、真の並列処理の魅力が損なわれる恐れがある。
【０２５４】真の並列処理に代わる一方法は、符号化ビ
ットストリームの別個の部分を別個のＦＳＭコーダーに
よって処理させる方法である。特に魅力的な選択肢は、
単一の物理ＦＳＭコーダーを、いつくかの独立した仮想
ＦＳＭコーダーとして動作するようにパイプライン化す
る方法である。パイプライン化の余地がなくなったなら
ば、それらＦＳＭコーダー（又は、そのパイプライン化
できない部分）を並列動作できるように再構成してよ
い。ビットストリームを並列符号化する部分に分割する
方法はいろいろある。すなわち、 ・映像の場合、別々のフレームを並列に符号化できる。 ・画像をタイルに分割し、別々のタイルを並列に符号化
できる。 ・画像が複数の成分（ＲＧＢ，ＣＭＹＫ，ＹＵＶなど）
を有する場合、別々の成分を並列に符号化できる。 ・一つのタイル又は成分中にＦＳＭコーダーがリセット
される部分（ここではエントリーポイントと呼ぶ）が存
在することがある。別々のエントリーポイントから始ま
る符号化データ・セグメントを並列に符号化できる。ウ
ェーブレット係数の場合、図１１に示すような特別な桁
揃えを用いると具合がよい。係数は同じサイズの４つの
グループに分割される（ＤＳ１，ＳＤ１，ＤＤ１の各帯
域はそれぞれ全係数の４分の１であるから）。（サイズ
が等しいということは係数の個数が等しいということで
あるが、各グループ内の総ビット数すなわちバイナリデ
シジョンの総数は異なることがある） レベル１以外の
レベルは、正規化型又はピラミッド型に桁揃えしてよ
い。並列符号化しか望まないのであれば、文脈を並列に
生成できる。並列に復号化するためには、まだ復号化さ
れていないデータを文脈モデルが要求することは許され
ない。図１１の桁揃えの場合、レベル１の係数を親によ
って条件付けすることなく符号化する必要があろう。
【０２５５】高度な並列処理を実現するために、上に述
べたデータ分割方法のいくつかを同時に用いてもよい。
しかし残念ながら、これらの方法は全て高速化の自由度
をやや制限してしまう。単一タイル、単一成分で、（そ
のタイルの符号化データの先頭以外に）エントリーポイ
ントがない単一の画像は、並列に符号化できない。
【０２５６】ＦＳＭコーダーをパイプライン・ステージ
に分解可能な箇所はいくつかある。例えば ・文脈モデルとＦＳＭコーダーの間 ・文脈モデルの後 ・確率状態展開の後 ・ｓｅｌ値の生成の後 ・状態展開の後 である。
【０２５７】複数の独立したＦＳＭコーダーが用いられ
る場合、有効なウェーブレット・コードストリームを生
成するために符号化データの並べ替えが行われる。符号
化時に、各コーダーの出力は別々にバッファリングされ
る。それらのバッファリング内容は、符号化終了後にコ
ードストリームの適切な位置に出力される。復号化する
際には、各コーダーがコードストリームの別々の部分を
アクセスする。
【０２５８】以上の説明を読めば、当該技術分野の当業
者には本発明の多くの変更例や変形例が明白になろう。
よって、本発明は前述の各実施例のみに限定されるもの
ではない。
【０２５９】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＦＳＭを利用した高性能なする符号化方法及
び符号化装置を実現できる。ハードウェア、ソフトウエ
ア、又は、ハードウェアとソフトウェアの組合せによる
高性能なＦＳＭコーダーを実現できる。ＦＳＭコーダー
のハードウェアコストを削減できる。ＦＳＭコーダーの
大部分を１つ又はそれ以上のルックアップテーブル（Ｌ
ＵＴ）を用いて実現できる。ＦＳＭコーダー・ベースの
高性能な圧縮／伸長システムを実現できる、等々の多く
の効果を得られる。
【図面の簡単な説明】
【図１】本発明の圧縮／伸長システムの一実施例のブロ
ック図である。
【図２】本発明の圧縮／伸長システムの他の実施例を示
すブロック図である。
【図３】統合型のＦＳＭ符号化／復号化テーブルを有
し、別々の確率推定テーブルとビット生成ルックアップ
テーブルを利用するＦＳＭコーダーの一実施例のブロッ
ク図である。
【図４】単一のＬＵＴで確率推定とビット生成を行うＦ
ＳＭコーダーの一実施例を示すブロック図である。
【図５】本発明のＦＳＭコーダーの一実施例のブロック
図である。
【図６】多重文脈確率推定部の一実施例のブロック図で
ある。
【図７】確率状態展開部の一実施例のブロック図であ
る。
【図８】ビット生成部の一実施例のブロック図である。
【図９】ビット生成ロジックの一実施例を示すブロック
図である。
【図１０】状態展開部の一実施例のブロック図である。
【図１１】ウェーブレット係数の代表的な桁揃えを示
す。
【図１２】１サイクルでフラッシングを行うためのフラ
ッシュ・ロジックの一実施例のブロック図である。
【図１３】現在区間で決定された符号語を１サイクルで
フラッシングするためのフラッシュ・ロジックのブロッ
ク図を示す。
【図１４】ビット生成ロジックの符号語生成部の一実施
例のブロック図である。
【図１５】パック部の一実施例のブロック図である。
【図１６】パック部の他の実施例を説明するためのブロ
ック図である。
【図１７】アンパック部の一実施例のブロック図であ
る。
【図１８】符号化のための制御フローチャートである。
【図１９】復号化のための制御フローチャートである。
【図２０】復号化時のｌｉｋｅｌｙ指示生成の真理値表
を示す図である。
【図２１】様々なＬＵＴのサイズをまとめて示す図であ
る。
【図２２】図５に示した構成のＶｅｒｉｌｏｇ記述例を
示す図である。
【図２３】図２２のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図２４】図６に示した構成のＶｅｒｉｌｏｇ記述例を
示す図である。
【図２５】図２４のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図２６】図７に示した構成のＶｅｒｉｌｏｇ記述例を
示す図である。
【図２７】図２６のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図２８】図２７のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図２９】図２８のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図３０】ａｄｖａｎｃｅ．ｈｅｘ表を示す図である。
【図３１】ｎｅｘｔ＿ｍ．ｈｅｘ表を示す図である。
【図３２】ｎｅｘｔ＿ｌ．ｈｅｘ表を示す図である。
【図３３】ｆｉｒｓｔ．ｈｅｘ表を示す図である。
【図３４】ｓｐｌｉｔ．ｈｅｘ表を示す図である。
【図３５】ｓｐｌｉｔ５８．ｈｅｘリストを示す図であ
る。
【図３６】動作説明のためのデータ例を示す図である。
【図３７】図３６のデータ例の続きを示す図である。
【図３８】図３７のデータ例の続きを示す図である。
【図３９】擬似コードを示す図である。
【図４０】擬似コードを示す図である。
【図４１】擬似コードを示す図である。
【図４２】図９乃至図１２に示した構成のＶｅｒｉｌｏ
ｇ記述例を示す図である。
【図４３】図４２のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図４４】図４３のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図４５】図４４のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図４６】１のビットの個数を求めるためのＶｅｒｉｌ
ｏｇ記述例を示す図である。
【図４７】図１４に示した構成のＶｅｒｉｌｏｇ記述例
を示す図である。
【図４８】図４７のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図４９】有効なスタート値とストップ値のペアを示す
図である。
【図５０】図１５に示した構成のＶｅｒｉｌｏｇ記述例
を示す図である。
【図５１】図５０のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図５２】図１７に示す構成のＶｅｒｉｌｏｇ記述例を
示す図である。
【図５３】図５２のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図５４】図１８及び図１９に関連して説明した動作を
Ｖｅｒｉｌｏｇ記述例を示す図である。
【図５５】図５４のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図５６】図５５のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【図５７】図５６のＶｅｒｉｌｏｇ記述の続きを示す図
である。
【符号の説明】
１０１ 可逆ウェーブレット変換部 １０２ 文脈モデル １０３ ＦＳＭコーダー １０４ ヘッダ処理部 １１２ 文脈モデル １１３ ＦＳＭコーダー １１４ ヘッダ処理部 ２０１ 文脈メモリ ２０２ 確率推定テーブル ２０３ マルチプレクサ（ＭＵＸ） ２０４ ビット（ｂｉｔ）ロジック ２０５ 確率推定ロジック ２０６ エントロピー符号化復号化テーブル ２０７ エントロピー符号化復号化状態ストレージ ２０８，２０９，２１０ マルチプレクサ（ＭＵＸ） ３０１ 統合型テーブル ４０１ 確率状態展開部 ４０２ 多重文脈確率推定部 ４０３ ビット生成部 ４０４ パック部 ４０５ アンパック部 ５０１ 文脈メモリ ５０２ メモリイネーブルロジック ５０３ リセットカウンタ ５０４ リセット完了ロジック ５０５ ＯＲゲート ５０６〜５０９ マルチプレクサ（ＭＵＸ） ５１０ ＭＰＳ更新ロジック ５１１，５１２ コンパレータ ６０１ 確率クラス部 ６０２ ＭＰＳ確率状態部 ６０３ ＬＰＳ確率状態部 ６０４ 切り替え部 ６０５ 更新部 ７０１ ビット生成部 ７０２，７０３，７０４ レジスタ ７０５，７０６ マルチプレクサ（ＭＵＸ） ７０７ フラッシュロジック ８０１ 状態展開部 ８０２ コンパレータ ８０３ ｌｉｋｅｌｙロジック ８０４ マルチプレクサ（ＭＵＸ） ８０５ 符号語生成部 ９０１ マスク生成部 ９０３ ＡＮＤゲート ９０５ 次状態ＭＰＳ部 ９０６ 次状態ＬＰＳ部 ９０７ 第１優勢シンボル部 ９０８ 分割部 １３０１，１３０２ マルチプレクサ（ＭＵＸ） １３０３ コンパレータ １３０４ ＸＯＲゲート １３０５ プライオリティエンコーダ １３０６ 符号語シフタ １３０７ スタートシフタ １３０８ ストップシフタ １３０９ 減算器 １４１０ フラッシュロジック

Claims (81)

    【特許請求の範囲】
  1. 【請求項１】 有限状態マシン（以下、ＦＳＭ）の状態
    に基づいて、端点を持つ一対の部分区間よりなる区間を
    生成するステップ、 入力ビットが優勢状態であるか否かに基づいて、前記一
    対の部分区間のうちの一方の部分区間を選択するステッ
    プ、及び前記一方の部分区間の端点間で一致するビット
    群の、その最上位のビットから、前記一方の部分区間の
    端点間で一致しない最初のビットまでに存在するビット
    （一致しない最初のビットは含まない）に対応した０個
    以上のビットを出力するステップからなることを特徴と
    する符号化方法。
  2. 【請求項２】 前記区間を生成するステップが、前記区
    間を前記一対の部分区間へ分割する値を選ぶステップを
    含むことを特徴とする請求項１記載の符号化方法。
  3. 【請求項３】 前記一対の部分区間のうちの第１の部分
    区間が優勢シンボルに関連付けられ、前記一対の部分区
    間のうちの第２の部分区間が劣勢シンボルに関連付けら
    れることを特徴とする請求項１記載の符号化方法。
  4. 【請求項４】 ＦＳＭの状態に基づいて、端点を有する
    一対の部分区間からなる区間を生成する手段、 入力ビットが優勢状態であるか否かに基づいて、前記一
    対の部分区間のうちの一方の部分区間を選択する手段、
    及び前記一方の部分区間の端点間で一致するビット群
    の、その最上位のビットから、前記一方の部分区間の端
    点間で一致しない最初のビットまでに存在するビット
    （一致しない最初のビットは含まない）に対応した０個
    以上のビットを出力する手段からなることを特徴とする
    符号化装置。
  5. 【請求項５】 前記区間を生成する手段が、前記区間を
    前記一対の部分区間へ分割する値を選ぶ手段を含むこと
    を特徴とする請求項４記載の符号化装置。
  6. 【請求項６】 前記一対の部分区間のうちの第１の部分
    区間が優勢シンボルに関連付けられ、前記一対の部分区
    間のうちの第２の部分区間が劣勢シンボルに関連付けら
    れることを特徴とする請求項４記載の符号化装置。
  7. 【請求項７】 ＦＳＭの状態に基づいて、端点を有する
    一対の部分区間からなる区間を生成する第１のロジック
    部、及び入力ビットが優勢状態であるか否かに基づいて
    前記一対の部分区間のうちの一方の部分区間を選択し、
    前記一方の部分区間の端点間で一致するビット群の、そ
    の最上位のビットから、前記一方の部分区間の端点間で
    一致しない最初のビットまでに存在するビット（一致し
    ない最初のビットは含まない）に対応した０個以上のビ
    ットを出力する第２のロジック部からなることを特徴と
    する符号化装置。
  8. 【請求項８】 前記第１ロジック部が、前記区間を前記
    一対の部分区間へ分割する値を選ぶことを特徴とする請
    求項７記載の符号化装置。
  9. 【請求項９】 前記一対の部分区間のうちの第１の部分
    区間が優勢シンボルに関連付けられ、前記一対の部分区
    間のうちの第２の部分区間が劣勢シンボルに関連付けら
    れることを特徴とする請求項７記載の符号化装置。
  10. 【請求項１０】 前記一対の部分区間のいずれの部分区
    間が優勢シンボルに関連付けられるか指示するための指
    示情報が前記第２ロジック部へ与えられることを特徴と
    する請求項９記載の符号化装置。
  11. 【請求項１１】 前記指示情報が信号からなることを特
    徴とする請求項１０記載の符号化装置。
  12. 【請求項１２】 複数のビットの各ビット毎に、それぞ
    れが一対の端点を持つ２つの部分区間を有する区間を指
    定するステップ、 前記各ビット毎に、前記２つの部分区間のどちらの部分
    区間が優勢シンボルに関連付けられているか、及び、前
    記各ビットが優勢シンボルと同一であるか否かに基づい
    て、前記区間の前記２つの部分区間のうちの一方の部分
    区間を選択するステップ、及び各区間毎に、前記選択さ
    れた一方の部分区間の一対の端点間で一致するビット群
    の、その最上位ビットから、前記一方の部分区間の端点
    間で一致しない最初のビットまでに存在するビット（一
    致しない最初のビットは含まない）に対応した０個以上
    のビットを出力するステップからなることを特徴とする
    複数ビットを符号化するための符号化方法。
  13. 【請求項１３】 前記２つの部分区間のどちらの部分区
    間が優勢シンボルに関連付けられているかが、生成され
    た信号によって指示されることを特徴とする請求項１２
    記載の符号化方法。
  14. 【請求項１４】 前記各ビットを優勢シンボルの指示と
    比較するステップ、及び前記各ビットが前記優勢シンボ
    ル指示と一致したときに、符号化できる見込みがある旨
    の指示（以下、ｌｉｋｅｌｙ指示）をアサートするステ
    ップをさらに含むことを特徴とする請求項１２記載の符
    号化方法。
  15. 【請求項１５】 第１のテーブルより第１の分割インデ
    ックス値を取得するステップ、及び前記第１の分割イン
    デックス値を利用して第２のテーブルより第２の分割イ
    ンデックス値を取得するステップをさらに含むことを特
    徴とする請求項１２記載の符号化方法。
  16. 【請求項１６】 前記分割インデックス値がＦＳＭ状態
    及び第１の値に基づいて取得されることを特徴とする請
    求項１５記載の符号化方法。
  17. 【請求項１７】 確率クラスに基づいてマスクを生成す
    るステップ、 前記ＦＳＭ状態に基づいてテーブルより第２の値を取得
    するステップ、 前記マスクと前記第２の値のＡＮＤをとって結果を生成
    するステップ、及び前記結果に基づいて前記第１の値を
    生成するステップをさらに含むことを特徴とする請求項
    １６記載の複数ビットの符号化方法。
  18. 【請求項１８】 前記第１の値を生成するステップが前
    記結果中の１をカウントしてカウント値を生成し、この
    カウント値が前記第１の値となることを特徴とする請求
    項１７記載の符号化方法。
  19. 【請求項１９】 一致しないビットを最上位ビット位置
    まで左シフトし、下位ビットに、部分区間の端点が下側
    端点ならば０のビットを、上側端点ならば１のビットを
    それぞれ充填するステップをさらに含むことを特徴とす
    る請求項１２記載の符号化方法。
  20. 【請求項２０】 文脈モデル、及び前記文脈モデルと結
    合され、前記文脈モデルより受け取ったビットを符号化
    するＦＳＭコーダーからなり、 前記ＦＳＭコーダーが、複数のビットのうちの各ビット
    毎に、それぞれが一対の端点を持つ２つの部分区間を有
    する区間を指定し、入力ビットが優勢状態であるか否か
    に基づいて前記一対の部分区間のうちの一方の部分区間
    を選択し、前記一方の部分区間の端点間で一致するビッ
    ト群の、その最上位ビットから、前記一方の部分区間の
    端点間で一致しない最初のビットまでに存在するビット
    （一致しない最初のビットは含まない）に対応した０個
    以上のビットを出力することによってビットを符号化す
    ることを特徴とする圧縮／伸長システム。
  21. 【請求項２１】 前記文脈モデルと結合された可逆ウェ
    ーブレット変換部をさらに含むことを特徴とする請求項
    ２０記載の圧縮／伸長システム。
  22. 【請求項２２】 前記ＦＳＭコーダーと結合され、符号
    化データ及び信号を出力するヘッダ処理部をさらに含む
    ことを特徴とする請求項２０記載の圧縮／伸長システ
    ム。
  23. 【請求項２３】 前記ＦＳＭコーダーが、統合型のＦＳ
    Ｍ符号化／復号化テーブルと、独立した確率推定ルック
    アップテーブル及びビット生成ルックアップテーブルを
    含むことを特徴とする請求項２０記載の圧縮／伸長シス
    テム。
  24. 【請求項２４】 前記ＦＳＭコーダーが、確率推定とビ
    ット生成の両方を行うための単一のルックアップテーブ
    ルを含むことを特徴とする請求項２０記載の圧縮／伸長
    システム。
  25. 【請求項２５】 前記ＦＳＭコーダーが、前記区間を前
    記一対の部分区間に分割する値を選択する第１のロジッ
    ク部を含むことを特徴とする請求項２０記載の圧縮／伸
    長システム。
  26. 【請求項２６】 前記一対の部分区間のうちの第１の部
    分区間が優勢シンボルに関連付けられ、前記一対の部分
    区間のうちの第２の部分区間が劣勢シンボルに関連付け
    られることを特徴とする請求項２０記載の圧縮／伸長シ
    ステム。
  27. 【請求項２７】 前記ＦＳＭコーダーが、前記一対の部
    分区間のどちらの部分区間が優勢シンボルに関連付けら
    れているか指示する指示情報を含むことを特徴とする請
    求項２６記載の圧縮／伸長システム。
  28. 【請求項２８】 前記指示情報が信号からなることを特
    徴とする請求項２７記載の圧縮／伸長システム。
  29. 【請求項２９】 前記ＦＳＭコーダーが、 多重文脈確率推定を行う第１の部分、 確率推定状態をその記述情報へ変換し、ｌｉｋｅｌｙ指
    示に応じて、符号化されていないビットを生成する変換
    部、 前記変換部より与えられる各確率推定値に応じて０個以
    上の符号語を生成し、かつ、符号化データストリームに
    応じて前記ｌｉｋｅｌｙ指示を生成するビット生成ルッ
    クアップテーブルを含む、符号化されていないビットと
    符号化されたビットの間の変換のためのビット生成部、
    及び前記ビット生成ルックアップテーブルより符号語を
    受け取るように接続され、符号化時に符号化データ出力
    を発生するため可変長の符号語を結合してバイト群にす
    るパック部からなることを特徴とする請求項２０記載の
    圧縮／伸長システム。
  30. 【請求項３０】 前記ビット生成ＬＵＴが冗長エントリ
    ーを含まないことを特徴とする請求項２９記載の圧縮／
    伸長システム。
  31. 【請求項３１】 前記符号化データストリームのバイト
    群の可変長シフト操作を行って可変長符号語にするアン
    パック部をさらに含むことを特徴とする請求項２９記載
    の圧縮／伸長システム。
  32. 【請求項３２】 確率状態に応じた確率クラスを生成す
    る確率クラス部、 優勢シンボル（以下、ＭＰＳ）が発生して確率状態の更
    新が必要なときの次の確率推定状態を生成するＭＰＳ確
    率状態部、 劣勢シンボル（以下、ＬＰＳ）が発生して確率状態の更
    新が必要なときの次の確率推定状態を生成するＬＰＳ確
    率状態部、 ＭＰＳを切り替える必要があるときに切り替え指示を発
    生する切り替え部、及び確率状態が第１の所定値以下の
    ときに更新指示を発生する更新部をさらに含むことを特
    徴とする請求項２９記載の圧縮／伸長システム。
  33. 【請求項３３】 前記ＭＰＳ確率状態部が、現在の確率
    推定状態を、現在の確率状態の値に基づいたある値域内
    の整数だけインクリメント又はデクリメントすることに
    よって次の確率推定状態を生成することを特徴とする請
    求項３２記載の圧縮／伸長システム。
  34. 【請求項３４】 前記切り替え指示が信号からなること
    を特徴とする請求項３２記載の圧縮／伸長システム。
  35. 【請求項３５】 確率状態が第１の所定値以下であるか
    第２の所定値と等しいときに前記切り替え指示がアサー
    トされることを特徴とする請求項３２記載の圧縮／伸長
    システム。
  36. 【請求項３６】 前記更新指示が信号からなることを特
    徴とする請求項３２記載の圧縮／伸長システム。
  37. 【請求項３７】 前記ビット生成部が、符号化されてい
    ないビットと符号化されたビットとの間の変換を行うた
    めのビット生成ロジックからなることを特徴とする請求
    項２９記載の圧縮／伸長システム。
  38. 【請求項３８】 前記ビット生成ロジックが、前記符号
    語を与える第１の出力と、前記符号語のサイズを指示す
    る第２の出力を有することを特徴とする請求項３７記載
    の圧縮／伸長システム。
  39. 【請求項３９】 前記ビット生成ロジックが、前記区間
    を定義する次のスタート値及び次のストップ値を発生す
    ることを特徴とする請求項３７記載の圧縮／伸長システ
    ム。
  40. 【請求項４０】 前記ビット生成ロジックが発生した前
    記スタート値及び前記ストップ値を受け取るように接続
    されたスタートレジスタ及びストップレジスタをさらに
    含み、前記スタートレジスタ及び前記ストップレジスタ
    が前記ビット生成ロジックの入力にも接続されることを
    特徴とする請求項３９記載の圧縮／伸長システム。
  41. 【請求項４１】 前記ビット生成部が、符号化の終わり
    でフラッシングのための符号語を生成することを特徴と
    する請求項２９記載の圧縮／伸長システム。
  42. 【請求項４２】 前記ビット生成部が、そのフラッシン
    グのためのフラッシュ指示を通知されると、所定の符号
    語を出力するための符号語を生成するフラッシュロジッ
    クをさらに含むことを特徴とする請求項２９記載の圧縮
    ／伸長システム。
  43. 【請求項４３】 前記フラッシュ指示がフラッシュ信号
    からなることを特徴とする請求項４２記載の圧縮／伸長
    システム。
  44. 【請求項４４】 符号化データを表す符号語及びフラッ
    シングのための所定の符号語を受け取るように接続され
    たマルチプレクサをさらに含み、該マルチプレクサがそ
    の入力の一つを前記ビット生成部の出力として選択する
    ため前記フラッシュ指示を受け取るように接続されるこ
    とを特徴とする請求項４２記載の圧縮／伸長システム。
  45. 【請求項４５】 確率推定値及びＦＳＭ状態に応じて、
    第１の分割値と、ＭＰＳが発生し確率推定状態の更新が
    必要な場合の次の確率推定状態と、ＬＰＳが発生し確率
    推定状態の更新が必要な場合の次の確率推定状態とを生
    成する状態展開部、 前記第１の分割値と入力コードストリームを比較して第
    ２の分割値を出力するコンパレータ、 前記コンパレータ及び前記状態展開部と接続され、ｌｉ
    ｋｅｌｙ指示を発生するｌｉｋｅｌｙロジック、 前記次の確率推定状態及び前記ｌｉｋｅｌｙ指示を受け
    取るように接続され、前記ｌｉｋｅｌｙ指示に基づいて
    前記次の確率推定状態の一方を出力するマルチプレク
    サ、及び前記第１の分割値、前記ｌｉｋｅｌｙ指示及び
    区間指示に応じて、符号語を生成する符号語生成部をさ
    らに含むことを特徴とする請求項２９記載の圧縮／伸長
    システム。
  46. 【請求項４６】 前記区間指示が、前記区間の始まりと
    終わりをそれぞれ示すスタート値とストップ値からなる
    ことを特徴とする請求項４５記載の圧縮／伸長システ
    ム。
  47. 【請求項４７】 前記状態展開部が、 確率推定値に応じたマスク値を発生する第１の部分、 前記ＦＳＭ状態に応じた値を発生する第２の部分、 前記第１の部分の出力と前記第２の部分の出力の論理積
    演算を行うように接続されたゲートロジック、 前記ゲートロジックの出力を受け取り、該出力に応じた
    選択信号を発生するように接続された第３の部分、 前記選択信号及び前記ＦＳＭ状態に応じて、ＭＰＳが発
    生して更新が必要な場合のための次の確率推定状態を生
    成する次状態ＭＰＳ部、 前記選択信号及び前記ＦＳＭ状態に応じて、ＬＰＳが発
    生して更新が必要な場合のための次の確率推定状態を生
    成する次状態ＬＰＳ部、 前記選択信号及び前記ＦＳＭ状態に応じて、どちらの部
    分区間がＭＰＳの発生に関連付けられるかの指示を発生
    する第４の部分、及び前記選択信号及び前記ＦＳＭ状態
    に応じて前記第２の分割値を生成する第５の部分からな
    ることを特徴とする請求項４５記載の圧縮／伸長システ
    ム。
  48. 【請求項４８】 多重文脈確率推定を行う第１の部分、 確率推定状態をその記述情報へ変換し、ｌｉｋｅｌｙ指
    示に応じて、符号化されていないビットを生成する変換
    部、 前記変換部より与えられる各確率推定値に応じて０個以
    上の符号語を生成し、かつ、符号化データストリームに
    応じて前記ｌｉｋｅｌｙ指示を生成するビット生成ルッ
    クアップテーブルを含む、符号化されていないビットと
    符号化されたビットの間の変換のためのビット生成部、
    及び前記ビット生成ルックアップテーブルより符号語を
    受け取るように接続され、符号化時に符号化データ出力
    を発生するため可変長の符号語を結合してバイト群にす
    るパック部からなることを特徴とするＦＳＭコーダー。
  49. 【請求項４９】 前記ビット生成ルックアップテーブル
    が冗長エントリーを含まないことを特徴とする請求項４
    ８記載のＦＳＭコーダー。
  50. 【請求項５０】 前記符号化データストリームのバイト
    群の可変長シフト操作を行って可変長符号語にするアン
    パック部をさらに含むことを特徴とする請求項４８記載
    のＦＳＭコーダー。
  51. 【請求項５１】 確率状態に応じた確率クラスを生成す
    る確率クラス部、ＭＰＳが発生して確率状態の更新が必
    要なときの次の確率推定状態を生成するＭＰＳ確率状態
    部、 ＬＰＳが発生して確率状態の更新が必要なときの次の確
    率推定状態を生成するＬＰＳ確率状態部、 ＭＰＳを切り替える必要があるときに切り替え指示を発
    生する切り替え部、及び確率状態が第１の所定値以下の
    ときに更新指示を発生する更新部をさらに含むことを特
    徴とする請求項４８記載のＦＳＭコーダー。
  52. 【請求項５２】 前記ＭＰＳ確率状態部が、現在の確率
    推定状態を、現在の確率状態の値に基づいたある値域内
    の整数だけインクリメント又はデクリメントすることに
    よって、次の確率推定状態を生成することを特徴とする
    請求項５１記載のＦＳＭコーダー。
  53. 【請求項５３】 前記切り替え指示が信号からなること
    を特徴とする請求項５１記載のＦＳＭコーダー。
  54. 【請求項５４】 確率状態が第１の所定値以下であるか
    第２の所定値と等しいときに前記切り替え指示がアサー
    トされることを特徴とする請求項５１記載のＦＳＭコー
    ダー。
  55. 【請求項５５】 前記更新指示が信号からなることを特
    徴とする請求項５１記載のＦＳＭコーダー。
  56. 【請求項５６】 前記ビット生成部が、符号化されてい
    ないビットと符号化されたビットとの間の変換を行うた
    めのビット生成ロジックからなることを特徴とする請求
    項４８記載のＦＳＭコーダー。
  57. 【請求項５７】 前記ビット生成ロジックが、符号語を
    与える第１の出力と、前記符号語のサイズを指示する第
    ２の出力を有することを特徴とする請求項５６記載のＦ
    ＳＭコーダー。
  58. 【請求項５８】 前記ビット生成ロジックが、前記区間
    を定義する次のスタート値及び次のストップ値を発生す
    ることを特徴とする請求項５６記載のＦＳＭコーダー。
  59. 【請求項５９】 前記ビット生成ロジックが発生した前
    記スタート値及び前記ストップ値をそれぞれ受け取るよ
    うに接続されたスタートレジスタ及びストップレジスタ
    をさらに含み、前記スタートレジスタ及び前記ストップ
    レジスタが前記ビット生成ロジックの入力にも接続され
    ることを特徴とする請求項５８記載のＦＳＭコーダー。
  60. 【請求項６０】 前記ビット生成部が、符号化の終わり
    でフラッシングのための符号語を生成することを特徴と
    する請求項４８記載のＦＳＭコーダー。
  61. 【請求項６１】 前記ビット生成部が、そのフラッシン
    グのためのフラッシュ指示を通知されると、所定の符号
    語を出力するための符号語を生成するフラッシュロジッ
    クをさらに含むことを特徴とする請求項４８記載のＦＳ
    Ｍコーダー。
  62. 【請求項６２】 前記フラッシュ指示がフラッシュ信号
    からなることを特徴とする請求項６１記載のＦＳＭコー
    ダー。
  63. 【請求項６３】 符号化データを表す符号語及びフラッ
    シングのための所定の符号語を受け取るように接続され
    たマルチプレクサをさらに含み、該マルチプレクサがそ
    の入力の一つを前記ビット生成部の出力として選択する
    ため前記フラッシュ指示を受け取るように接続されるこ
    とを特徴とする請求項６１記載のＦＳＭコーダー。
  64. 【請求項６４】 確率推定値及び前記ＦＳＭ状態に応じ
    て、第１の分割値と、ＭＰＳが発生し確率推定状態の更
    新が必要な場合の次の確率推定状態と、ＬＰＳが発生し
    確率推定状態の更新が必要な場合の次の確率推定状態と
    を生成する状態展開部、 前記第１の分割値と入力コードストリームを比較して第
    ２の分割値を出力するコンパレータ、 前記コンパレータ及び状態展開部と接続され、ｌｉｋｅ
    ｌｙ指示を発生するｌｉｋｅｌｙロジック、 前記次の確率推定状態及び前記ｌｉｋｅｌｙ指示を受け
    取るように接続され、前記ｌｉｋｅｌｙ指示に基づいて
    前記次の確率推定状態の一方を出力するマルチプレク
    サ、及び前記第１の分割値、前記ｌｉｋｅｌｙ指示及び
    区間指示に応じて、符号語を生成する符号語生成部をさ
    らに含むことを特徴とする請求項４８記載のＦＳＭコー
    ダー。
  65. 【請求項６５】 前記区間指示が、前記区間の始まりと
    終わりをそれぞれ示すスタート値とストップからなるこ
    とを特徴とする請求項６４記載のＦＳＭコーダー。
  66. 【請求項６６】 前記状態展開部が、 確率推定値に応じたマスク値を発生する第１の部分、 前記ＦＳＭ状態に応じた値を発生する第２の部分、 前記第１の部分と前記第２の部分の出力の論理積演算を
    行うように接続されたゲートロジック、 前記ゲートロジックの出力を受け取り、該出力に応じた
    選択信号を発生するように接続された第３の部分、 前記選択信号及び前記ＦＳＭ状態に応じて、ＭＰＳが発
    生して更新が必要な場合のための次の確率推定状態を生
    成する次状態ＭＰＳ部、 前記選択信号及び前記ＦＳＭ状態に応じて、ＬＰＳが発
    生して更新が必要な場合のための次の確率推定状態を生
    成する次状態ＬＰＳ部、 前記選択信号及び前記ＦＳＭ状態に応じて、どちらの部
    分区間がＭＰＳの発生に関連付けられるかの指示を発生
    する第４の部分、及び前記選択信号及び前記ＦＳＭ状態
    に応じて前記第２の分割値を生成する第５の部分からな
    ることを特徴とする請求項６４記載のＦＳＭコーダー。
  67. 【請求項６７】 情報を処理するためのコーダーであっ
    て、 文脈に応じた確率推定値を生成する確率推定テーブル、 前記確率推定テーブルと接続され、前記確率推定値に応
    じた少なくとも一つの指示を生成し、また、ＭＰＳの発
    生に関連した１組の出力及びＬＰＳの発生に関連した１
    組の出力を発生するエントロピー符号化復号化テーブ
    ル、ただし、前記各組の出力は符号語、前記符号語のサ
    イズ指示及び次のエントロピー符号化復号化状態を含
    む、及び前記エントロピー符号化復号化テーブルと接続
    され、かつ当該コーダーに入力した符号化データ及び符
    号化されていないデータを受け取るように接続され、復
    号化時に少なくとも一つの信号及び前記符号化データに
    応じてビットストリームを出力し、符号化時に前記符号
    化されていないデータの各ビットに応じて、前記ＭＰＳ
    に関連した一組の出力又は前記ＬＰＳに関連した一組の
    出力を当該コーダーの出力として選択するための指示を
    出力するロジックからなることを特徴とするコーダー。
  68. 【請求項６８】 前記確率推定テーブルが、ＭＰＳが発
    生して確率推定状態の更新を行う必要がある場合に次の
    確率推定状態として用いるための第１の次の確率推定状
    態と、ＬＰＳが発生して前記確率推定状態の更新を行う
    必要がある場合に次の確率推定状態として用いるための
    第２の次の確率推定状態を出力することを特徴とする請
    求項６７記載のコーダー。
  69. 【請求項６９】 文脈に応じて、確率推定状態を前記確
    率推定テーブル及び前記ロジックに供給するように接続
    された文脈メモリをさらに含むことを特徴とする請求項
    ６７記載のコーダー。
  70. 【請求項７０】 前記文脈メモリが、各文脈に応じてＭ
    ＰＳの指示を前記ロジックに対し出力することを特徴と
    する請求項６９記載のコーダー。
  71. 【請求項７１】 文脈に応じて、確率推定ルックアップ
    テーブルより確率推定値を生成させるステップ、 前記確率推定値及びＦＳＭの状態に応じて、ＭＰＳとＬ
    ＰＳのための符号語、該符号語のサイズ指示及び次のＦ
    ＳＭ状態指示をエントロピー符号化復号化ルックアップ
    テーブルより出力させるステップ、 ｌｉｋｅｌｙ指示がアサートされているかデアサートさ
    れているかによって、前記のＭＰＳに関連した符号語、
    符号語のサイズ指示及び次のＦＳＭ状態指示、又は、前
    記のＬＰＳに関連した符号語、符号語のサイズ指示及び
    次のＦＳＭ状態指示を選択するステップ、及び前記の選
    択された符号語及びサイズ指示を出力するステップから
    なることを特徴とする符号化方法。
  72. 【請求項７２】 ＭＰＳが発生して確率推定状態の更新
    が必要な場合の次の確率推定状態を示す第１の指示を出
    力するステップ、及びＬＰＳが発生して確率推定状態の
    更新が必要な場合の次の確率推定状態を示す第２の指示
    とＭＰＳの切り替え指示を発生するステップをさらに含
    むことを特徴とする請求項７１記載の符号化方法。
  73. 【請求項７３】 前記の次の確率推定状態の第１及び第
    ２の指示が前記確率推定ルックアップテーブルより出力
    されることを特徴とする請求項７２記載の符号化方法。
  74. 【請求項７４】 入力ビットがＭＰＳであるかＬＰＳで
    あるかと、現在の確率推定状態とに基づいて、前記の次
    の確率推定状態の第１の指示、前記の確率推定状態の第
    ２の指示及び現在の確率推定状態のうちの一つを選択す
    るステップをさらに含むことを特徴とする請求項７２記
    載の符号化方法。
  75. 【請求項７５】 前記の選択するステップが、 ＭＰＳが発生し、かつ、現在の確率推定状態が所定の状
    態以下であるときに前記の次の確率推定状態の第１の指
    示を選択するステップ、 ＬＰＳが発生し、かつ、現在の確率推定状態が前記所定
    状態以下であるときに前記の次の確率推定状態の第２の
    指示を選択するステップ、 ＭＰＳが発生し、かつ、現在の確率推定状態が前記所定
    状態より大きく、かつ、１個以上のビットが出力される
    ときに前記の次の確率推定状態の第１の指示を選択する
    ステップ、 ＬＰＳが発生し、かつ、現在の確率推定状態が前記所定
    状態より大きく、かつ、１個以上のビットが出力される
    ときに前記の次の確率推定状態の第２の指示を選択する
    ステップ、及び現在の確率推定状態が前記所定状態より
    大きく、かつ、ビットが出力されないときに現在の確率
    推定状態を選択するステップからなることを特徴とする
    請求項７４記載の符号化方法。
  76. 【請求項７６】 前記の確率推定値を生成するステップ
    が、 文脈を用いて文脈メモリをアドレス指定するステップ、 現在の確率推定状態と前記文脈に対するＭＰＳの指示を
    取り出すステップ、 前記の現在の確率推定状態を確率推定値へ変換するステ
    ップ、及び前記確率推定値を出力するステップからなる
    ことを特徴とする請求項７１記載の符号化方法。
  77. 【請求項７７】 前記確率推定値が確率クラスからなる
    ことを特徴とする請求項７６記載の符号化方法。
  78. 【請求項７８】 符号化対象のビットとＭＰＳとの比較
    に基づいて前記ｌｉｋｅｌｙ指示を生成するステップを
    さらに含むことを特徴とする請求項７１記載の符号化方
    法。
  79. 【請求項７９】 次のＭＰＳ値を決定するステップ、及
    び次の確率推定状態値を選択するステップをさらに含む
    ことを特徴とする請求項７１記載の符号化方法。
  80. 【請求項８０】 文脈を用いて文脈メモリをアドレス指
    定するステップ、 現在の確率推定状態と前記文脈に対するＭＰＳの指示を
    取り出すステップ、 前記の現在の確率推定状態を確率推定値へ変換するステ
    ップ、 前記確率推定値を出力するステップ、 ＭＰＳが発生し、かつ、確率推定状態の更新が必要なと
    きに次の確率推定状態を出力するステップ、 ＬＰＳが発生し、かつ、確率推定状態の更新が必要であ
    るときに次の確率推定状態とＭＰＳの切り替え指示を出
    力するステップ、 前記確率推定値及びＦＳＭの状態に応じて、ＭＰＳとＬ
    ＰＳのための、符号語、該符号語のサイズ指示及び次の
    ＦＳＭ状態指示をエントロピー符号化復号化ルックアッ
    プテーブルより出力させるステップ、 符号化対象のビットとＭＰＳとの比較に基づいてｌｉｋ
    ｅｌｙ指示を生成するステップ、 前記ｌｉｋｅｌｙ指示がアサートされているかデアサー
    トされているかによって、前記のＭＰＳに関連した符号
    語、符号語のサイズ指示及び次のＦＳＭ状態指示、又
    は、前記のＬＰＳに関連した符号語、符号語のサイズ指
    示及び次のＦＳＭ状態指示をそれぞれ選択するステッ
    プ、 次のＭＰＳ値を決定するステップ、及び次の確率推定状
    態値を選択するステップからなることを特徴とする符号
    化方法。
  81. 【請求項８１】 情報の符号化及び復号化のためのコー
    ダであって、 確率推定状態に応じて、少なくとも一つの信号と、ＭＰ
    Ｓの発生に関連した１組の出力と、ＬＰＳの発生に関連
    した１組の出力とを発生する確率推定及びＦＳＭビット
    生成のための統合型テーブル、ただし、前記各組の出力
    は符号語とそのサイズ指示及び次のエントロピー符号化
    復号化状態を含む、 前記統合型テーブルと接続され、かつ当該コーダーに入
    力した符号化データ及び符号化されていないデータを受
    け取るように接続され、復号化時に前記の少なくとも一
    つの信号及び前記符号化データに応じてビットストリー
    ムを出力し、符号化時に前記符号化されていないデータ
    の各ビットに応じて、前記のＭＰＳに関連した一組の出
    力又は前記のＬＰＳに関連した一組の出力を当該コーダ
    ーの出力として選択するための指示を出力するビットロ
    ジックからなることを特徴とするコーダー。
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