JPH11259430A - マルチプロセッサ排他制御方法および制御装置 - Google Patents
マルチプロセッサ排他制御方法および制御装置Info
- Publication number
- JPH11259430A JPH11259430A JP6246898A JP6246898A JPH11259430A JP H11259430 A JPH11259430 A JP H11259430A JP 6246898 A JP6246898 A JP 6246898A JP 6246898 A JP6246898 A JP 6246898A JP H11259430 A JPH11259430 A JP H11259430A
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Abstract
(57)【要約】
【課題】マルチプロセッサを構成する制御方式の資源排
他方式の一手法を提案し、マルチプロセッサ数の増加へ
の対応、競合によるハードウェア資源の占有、論理的待
ち時間の短縮を行なう。 【解決手段】マルチプロセッサ共有資源を排他制御、待
ち順管理を行なう論理を具備し、マルチプロセッサ制御
装置のシステムプログラム実行性能を向上させる。
他方式の一手法を提案し、マルチプロセッサ数の増加へ
の対応、競合によるハードウェア資源の占有、論理的待
ち時間の短縮を行なう。 【解決手段】マルチプロセッサ共有資源を排他制御、待
ち順管理を行なう論理を具備し、マルチプロセッサ制御
装置のシステムプログラム実行性能を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は複数のプロセッサを
有する制御装置の制御方法に関し、特にマルチプロセッ
サによる排他制御を装置の性能を落とさずに行う排他制
御方法に関する。
有する制御装置の制御方法に関し、特にマルチプロセッ
サによる排他制御を装置の性能を落とさずに行う排他制
御方法に関する。
【０００２】
【従来の技術】近年、記憶装置に対する性能の要求が高
まっている。その１つの解決手段として記憶装置制御の
ためにマルチプロセッサの構成を実施する事が一般的に
なっている。マルチプロセッサ構成を実施する場合、そ
れらのプロセッサ間の情報を伝達することを目的とする
共有メモリ持ち、共有資源を排他するための排他方式が
重要な課題となる。その一方、マルチプロセッサ構成を
実現するプロセッサにおいても、マルチプロセッサ構成
を意識した機能が提供されているが、いずれもハードウ
ェア構成として実現するためのものであり、制御プログ
ラムが論理的資源を排他するためのものではない。
まっている。その１つの解決手段として記憶装置制御の
ためにマルチプロセッサの構成を実施する事が一般的に
なっている。マルチプロセッサ構成を実施する場合、そ
れらのプロセッサ間の情報を伝達することを目的とする
共有メモリ持ち、共有資源を排他するための排他方式が
重要な課題となる。その一方、マルチプロセッサ構成を
実現するプロセッサにおいても、マルチプロセッサ構成
を意識した機能が提供されているが、いずれもハードウ
ェア構成として実現するためのものであり、制御プログ
ラムが論理的資源を排他するためのものではない。
【０００３】マルチプロセッサ構成をとる制御装置にお
いて共有資源を排他する場合、排他管理を行なうための
共有メモリに対してリードモディファイライト機能が多
くもちいられている。リードモディファイライト機能と
は１プロセッサが共有メモリに対してリードを実行し、
そのデータを編集、結果を共有メモリにライトするまで
他プロセッサの共有メモリに対するアクセスを排他する
機能である。
いて共有資源を排他する場合、排他管理を行なうための
共有メモリに対してリードモディファイライト機能が多
くもちいられている。リードモディファイライト機能と
は１プロセッサが共有メモリに対してリードを実行し、
そのデータを編集、結果を共有メモリにライトするまで
他プロセッサの共有メモリに対するアクセスを排他する
機能である。
【０００４】それに対し制御プログラムで共有資源排他
を実現する方法として、データを編集する機能におい
て、ビット操作のみの編集機能、またはリードしたデー
タが比較対象のデータと一致した場合のみデータを更新
するといった機能により実現してきた。ビット編集機能
のみを提供する場合、ビット操作による資源待ち行列制
御が可能になるが、プロセッサが資源を占有するための
情報としてはそのビット単位ユニークにプロセッサを割
り当てる事が必須になるため、編集単位の１ワードのビ
ット数にプロセッサ数が制限される。また、複数ワード
で実現する事によりプロセッサ数の問題は解決される
が、複数ワードアクセスによる性能劣化が問題になって
くる。一方、比較更新を提供する機能においてはプロセ
ッサが資源を占有した事を示す情報としてコード（複数
ビットによる数値）として表現する事が可能となるため
プロセッサ数の制限はなくなる。しかし、複数プロセッ
サが同一資源で競合した場合の待ち行列制御が不可能に
なるため、待ち時間がランダムになり待ち行列理論によ
る平均待ち時間が増加し、性能劣化させる事が問題とな
る。
を実現する方法として、データを編集する機能におい
て、ビット操作のみの編集機能、またはリードしたデー
タが比較対象のデータと一致した場合のみデータを更新
するといった機能により実現してきた。ビット編集機能
のみを提供する場合、ビット操作による資源待ち行列制
御が可能になるが、プロセッサが資源を占有するための
情報としてはそのビット単位ユニークにプロセッサを割
り当てる事が必須になるため、編集単位の１ワードのビ
ット数にプロセッサ数が制限される。また、複数ワード
で実現する事によりプロセッサ数の問題は解決される
が、複数ワードアクセスによる性能劣化が問題になって
くる。一方、比較更新を提供する機能においてはプロセ
ッサが資源を占有した事を示す情報としてコード（複数
ビットによる数値）として表現する事が可能となるため
プロセッサ数の制限はなくなる。しかし、複数プロセッ
サが同一資源で競合した場合の待ち行列制御が不可能に
なるため、待ち時間がランダムになり待ち行列理論によ
る平均待ち時間が増加し、性能劣化させる事が問題とな
る。
【０００５】
【発明が解決しようとする課題】制御装置、とりわけ記
憶装置にとって重要なのは、そのシステム性能である。
その性能を向上するためにマルチプロセッサで装置を構
成するわけだが、システム性能を決定する要因として
は、加えて制御プログラムの実行速度、制御装置ハード
ウェア資源のボトルネックの回避、論理的な共有資源の
衝突回避が重要な要因を占めている。
憶装置にとって重要なのは、そのシステム性能である。
その性能を向上するためにマルチプロセッサで装置を構
成するわけだが、システム性能を決定する要因として
は、加えて制御プログラムの実行速度、制御装置ハード
ウェア資源のボトルネックの回避、論理的な共有資源の
衝突回避が重要な要因を占めている。
【０００６】プロセッサ数を増加させてもハードウェア
資源のボトルネックがある場合は性能は向上しない恐れ
があり、また、論理資源数がプロセッサ数とバランスし
ていない限り性能は向上しない。従って、プロセッサ数
が増加した場合にハードウェア資源のボトルネック回避
及び論理資源競合による待ち時間増加が課題となる。
資源のボトルネックがある場合は性能は向上しない恐れ
があり、また、論理資源数がプロセッサ数とバランスし
ていない限り性能は向上しない。従って、プロセッサ数
が増加した場合にハードウェア資源のボトルネック回避
及び論理資源競合による待ち時間増加が課題となる。
【０００７】マルチプロセッサで構成を実施する場合、
本発明方式の適用によりプロセッサ数増加に伴う、ハー
ドウェア資源の占有、主に共有メモリに対してのアクセ
スパス、論理資源の競合による待ち時間増加を最小限に
する事を可能とし、ハードウェア資源の最大性能を向上
する。
本発明方式の適用によりプロセッサ数増加に伴う、ハー
ドウェア資源の占有、主に共有メモリに対してのアクセ
スパス、論理資源の競合による待ち時間増加を最小限に
する事を可能とし、ハードウェア資源の最大性能を向上
する。
【０００８】
【課題を解決するための手段】上記課題の達成を目的と
し、本発明では共有メモリの１ワードの排他制御情報を
資源占有プロセッサ情報と資源待ちプロセッサ情報とに
分割する。その情報をリードモディファイライト機能と
比較更新及びビット操作を組み合わせて使用する事によ
り実現する。
し、本発明では共有メモリの１ワードの排他制御情報を
資源占有プロセッサ情報と資源待ちプロセッサ情報とに
分割する。その情報をリードモディファイライト機能と
比較更新及びビット操作を組み合わせて使用する事によ
り実現する。
【０００９】本発明はこのような大規模マルチプロセッ
サ構成を実施する上での問題に対し、１つの解決方法を
提案している。本提案はプロセッサのアクセス１単位で
ある１ワードの排他制御で大規模マルチプロセッサ構成
を可能とする事により、制御プログラム実行ステップの
増加の防止、排他衝突による沈み込みを防止し、制御装
置性能を保証する事を可能としている。
サ構成を実施する上での問題に対し、１つの解決方法を
提案している。本提案はプロセッサのアクセス１単位で
ある１ワードの排他制御で大規模マルチプロセッサ構成
を可能とする事により、制御プログラム実行ステップの
増加の防止、排他衝突による沈み込みを防止し、制御装
置性能を保証する事を可能としている。
【００１０】資源新規確保を実施する場合にはまず共有
メモリからリードしたデータのプロセッサ占有情報を比
較しどのプロセッサも占有していない事を確認する。ま
た、同時に資源待ちプロセッサ情報も比較し待ちプロセ
ッサがいない事を確認する。この結果、前記２つの条件
を満たした場合、自プロセッサのＩＤを資源占有プロセ
ッサ情報エリアを更新し、共有メモリに書き込む。この
動作が終了した場合、当該プロセッサは資源を占有した
ことになる。また、条件が成立しない場合、資源待ちプ
ロセッサ情報エリアに自プロセッサＩＤと対応付けたビ
ットをアサインし、そのビットを１として更新し、共有
メモリにライトを行なう。資源待ち状態になっているプ
ロセッサは自分がアサインしたビットの前のビットを定
期的にチェックし、前のビットが０の場合は再度、再資
源確保要求を実施する。前のビットが１の場合は自分の
前に当該資源を待っているプロセッサがある事を示し、
自プロセッサは前のプロセッサが資源確保を行なうま
で、つまり、ビットが０になるまでは再資源確保要求を
行わない。
メモリからリードしたデータのプロセッサ占有情報を比
較しどのプロセッサも占有していない事を確認する。ま
た、同時に資源待ちプロセッサ情報も比較し待ちプロセ
ッサがいない事を確認する。この結果、前記２つの条件
を満たした場合、自プロセッサのＩＤを資源占有プロセ
ッサ情報エリアを更新し、共有メモリに書き込む。この
動作が終了した場合、当該プロセッサは資源を占有した
ことになる。また、条件が成立しない場合、資源待ちプ
ロセッサ情報エリアに自プロセッサＩＤと対応付けたビ
ットをアサインし、そのビットを１として更新し、共有
メモリにライトを行なう。資源待ち状態になっているプ
ロセッサは自分がアサインしたビットの前のビットを定
期的にチェックし、前のビットが０の場合は再度、再資
源確保要求を実施する。前のビットが１の場合は自分の
前に当該資源を待っているプロセッサがある事を示し、
自プロセッサは前のプロセッサが資源確保を行なうま
で、つまり、ビットが０になるまでは再資源確保要求を
行わない。
【００１１】再資源確保要求の場合は既に資源待ちプロ
セッサ情報にビットが登録されているため、新規確保要
求動作＋資源待ちプロセッサ情報ビットＯＦＦの動作と
なる。
セッサ情報にビットが登録されているため、新規確保要
求動作＋資源待ちプロセッサ情報ビットＯＦＦの動作と
なる。
【００１２】マルチプロセッサ構成を持つ制御装置にお
いて、本発明方式を用いる事により、ハードウェア資源
占有による性能劣化、資源待ちの沈み込みが防止されマ
ルチプロセッサ構成による性能劣化を低減可能と考えら
れる。
いて、本発明方式を用いる事により、ハードウェア資源
占有による性能劣化、資源待ちの沈み込みが防止されマ
ルチプロセッサ構成による性能劣化を低減可能と考えら
れる。
【００１３】また、本発明方式を採用しハードウェアに
て実現する事により制御プログラムの簡易化を可能と
し、実行ステップの軽減による性能向上も期待できる。
て実現する事により制御プログラムの簡易化を可能と
し、実行ステップの軽減による性能向上も期待できる。
【００１４】
【発明の実施の形態】本発明方式の実施例について、図
面を用いて詳細に説明する。
面を用いて詳細に説明する。
【００１５】図１は、本発明方式を適応した記憶制御装
置のブロック図である。ホストコピュータとの間でデー
タ転送制御を行なうチャネルアダプタ（以下ではＣＨ
Ａ）１１、データ転送を制御するＣＨＡ１１が入出力デ
ータを一時的に格納するキャッシュメモリ１２、データ
を積畜する記憶媒体であるディスクアレイ１３、キャッ
シュメモリ１２とディスクアレイ１３間のデータ転送を
制御するディスクアダプタ（以下ではＤＫＡ）１４、シ
ステム管理情報および通信情報などを格納する共用メモ
リ１５、各ＣＨＡ１１、ＤＫＡ１４からキャッシュメモ
リ１２または共用メモリ１５へ接続する共通バス１６に
よって構成される。ＣＨＡ１１はホストコピュータから
のライトデータをキャッシュメモリ１２に転送され処理
を終了する。ＤＫＡ１４は非同期にＣＨＡ１１によって
ライトされたデータがキャッシュ１２上に存在するかを
確認し、データが存在した場合ディスクアレイ１３に対
する書き込みを実行する。図に示される記憶装置は記憶
領域を論理デバイス（以下ＬＤＥＶ）に分割して制御し
ている。これは複数のＣＨＡ１１から同一ＬＤＥＶに対
するデータのライト、ＣＨＡ１１とＤＫＡ１４が同時に
動作するとデータの衝突が発生するために複数のＣＨＡ
１１、ＤＫＡ１４の排他制御を行なう単位としている。
置のブロック図である。ホストコピュータとの間でデー
タ転送制御を行なうチャネルアダプタ（以下ではＣＨ
Ａ）１１、データ転送を制御するＣＨＡ１１が入出力デ
ータを一時的に格納するキャッシュメモリ１２、データ
を積畜する記憶媒体であるディスクアレイ１３、キャッ
シュメモリ１２とディスクアレイ１３間のデータ転送を
制御するディスクアダプタ（以下ではＤＫＡ）１４、シ
ステム管理情報および通信情報などを格納する共用メモ
リ１５、各ＣＨＡ１１、ＤＫＡ１４からキャッシュメモ
リ１２または共用メモリ１５へ接続する共通バス１６に
よって構成される。ＣＨＡ１１はホストコピュータから
のライトデータをキャッシュメモリ１２に転送され処理
を終了する。ＤＫＡ１４は非同期にＣＨＡ１１によって
ライトされたデータがキャッシュ１２上に存在するかを
確認し、データが存在した場合ディスクアレイ１３に対
する書き込みを実行する。図に示される記憶装置は記憶
領域を論理デバイス（以下ＬＤＥＶ）に分割して制御し
ている。これは複数のＣＨＡ１１から同一ＬＤＥＶに対
するデータのライト、ＣＨＡ１１とＤＫＡ１４が同時に
動作するとデータの衝突が発生するために複数のＣＨＡ
１１、ＤＫＡ１４の排他制御を行なう単位としている。
【００１６】図２はプロセッサを持つＣＨＡ／ＤＫＡが
データの衝突を防止するための方式について説明する。
プロセッサ２１はキャッシュ上のデータ格納領域２３に
対してデータ転送を実行する場合、そのプロセッサ２１
がキャッシュ上のデータ格納領域２３を占有する事を宣
言する。その方法として２１がキャッシュ上のデータ格
納領域の排他共有制御を行なうために、共有メモリ上に
キャッシュ上のデータ格納領域毎のプロセッサ排他制御
ワード（以下ロックワードとも言う）を持つ。この制御
ワードで複数のプロセッサが競合し、占有権を獲得した
プロセッサがデータ格納領域を使用可能となる。各プロ
セッサの資源確保フローチャート２４において、まず資
源確保要求を当該プロセッサ制御ワードに対して実行す
る。その結果として、資源確保が成功したか否かの情報
を取得し、失敗の場合は自分の待ち順が登録される。こ
の後、確保待ちプロセッサは同一制御ワードを監視し、
確保要求を実行してもよいかの問い合せを行なう。自分
の順番でない場合は自分の順番がスケジュールされるま
で一定時間の待ちを実行しながら繰り返す。この問い合
せにより自分の順番がスケジュールされた場合には再度
資源確保要求を実行する。
データの衝突を防止するための方式について説明する。
プロセッサ２１はキャッシュ上のデータ格納領域２３に
対してデータ転送を実行する場合、そのプロセッサ２１
がキャッシュ上のデータ格納領域２３を占有する事を宣
言する。その方法として２１がキャッシュ上のデータ格
納領域の排他共有制御を行なうために、共有メモリ上に
キャッシュ上のデータ格納領域毎のプロセッサ排他制御
ワード（以下ロックワードとも言う）を持つ。この制御
ワードで複数のプロセッサが競合し、占有権を獲得した
プロセッサがデータ格納領域を使用可能となる。各プロ
セッサの資源確保フローチャート２４において、まず資
源確保要求を当該プロセッサ制御ワードに対して実行す
る。その結果として、資源確保が成功したか否かの情報
を取得し、失敗の場合は自分の待ち順が登録される。こ
の後、確保待ちプロセッサは同一制御ワードを監視し、
確保要求を実行してもよいかの問い合せを行なう。自分
の順番でない場合は自分の順番がスケジュールされるま
で一定時間の待ちを実行しながら繰り返す。この問い合
せにより自分の順番がスケジュールされた場合には再度
資源確保要求を実行する。
【００１７】図３はプロセッサがプロセッサ排他ワード
のフォーマットについて説明する。３２ビットのプロセ
ッサ排他ワードは１ビットのロック３１と７ビットのＭ
ＰＩＤ３２と２４ビットの待ちキュー３３で構成され
る。ロック３１はプロセッサが当該ロックワードを確保
している事を示す。本ビットが“１”の場合がロック状
態であり、“０”の場合がロック状態でない事をしめ
す。ＭＰＩＤは３２はロックワードを確保しているＭＰ
ＩＤを格納する。各プロセッサはユニークにＭＰＩＤを
持ちそのＩＤを本エリアに格納する。本ワード構成は７
ビットのＭＰＩＤエリアを使用しているため、最大１２
８プロセッサまで扱えることになる。待ちキュー３３は
資源競合が発生した場合の待ちプロセッサ登録に使用す
る。本エリアはプロセッサ毎に１ビットを使用するが、
固定的にプロセッサ対応していない。この２４ビットを
リングバッファとして制御しビットの配列で制御する。
のフォーマットについて説明する。３２ビットのプロセ
ッサ排他ワードは１ビットのロック３１と７ビットのＭ
ＰＩＤ３２と２４ビットの待ちキュー３３で構成され
る。ロック３１はプロセッサが当該ロックワードを確保
している事を示す。本ビットが“１”の場合がロック状
態であり、“０”の場合がロック状態でない事をしめ
す。ＭＰＩＤは３２はロックワードを確保しているＭＰ
ＩＤを格納する。各プロセッサはユニークにＭＰＩＤを
持ちそのＩＤを本エリアに格納する。本ワード構成は７
ビットのＭＰＩＤエリアを使用しているため、最大１２
８プロセッサまで扱えることになる。待ちキュー３３は
資源競合が発生した場合の待ちプロセッサ登録に使用す
る。本エリアはプロセッサ毎に１ビットを使用するが、
固定的にプロセッサ対応していない。この２４ビットを
リングバッファとして制御しビットの配列で制御する。
【００１８】図４はプロセッサ排他ワードを制御するた
めのインタフェースである資源確保要求制御ワードを示
したものである。比較データ３４はロックワードを開放
する場合、他プロセッサとのすれ違いを防止するため
に、必ず比較データと比較を行い、一致した場合のみデ
ータ更新を行なうために使用する。制御ビット３５は資
源ロックの機能である新規確保要求、再確保要求、開放
要求を制御する為の機能を提供する。ＭＰＩＤ３６はプ
ロセッサにユニークなＩＤを指定する。これによりロッ
クワード情報の資源取得プロセッサ情報を設定する。待
ちビット位置３７は既に新規確保要求に失敗し、待ちキ
ューに自プロセッサのビットが登録されている場合、再
確保要求に成功した場合の待ちキューをＯＦＦするビッ
ト位置として指定する。
めのインタフェースである資源確保要求制御ワードを示
したものである。比較データ３４はロックワードを開放
する場合、他プロセッサとのすれ違いを防止するため
に、必ず比較データと比較を行い、一致した場合のみデ
ータ更新を行なうために使用する。制御ビット３５は資
源ロックの機能である新規確保要求、再確保要求、開放
要求を制御する為の機能を提供する。ＭＰＩＤ３６はプ
ロセッサにユニークなＩＤを指定する。これによりロッ
クワード情報の資源取得プロセッサ情報を設定する。待
ちビット位置３７は既に新規確保要求に失敗し、待ちキ
ューに自プロセッサのビットが登録されている場合、再
確保要求に成功した場合の待ちキューをＯＦＦするビッ
ト位置として指定する。
【００１９】図５は資源新規確保要求の動作フローチャ
ートを示したものである。プロセッサからの要求で資源
ロックワードのアドレス、及び資源確保要求制御ワード
の情報を受け取る。これにより本処理は指定されたアド
レスの資源ロックワードデータを取得３０１し、ロッ
ク、ＭＰＩＤ、待ちキューが全て０かどうかを比較する
３０２。一致した場合、ロックエリアに１、ＭＰＩＤエ
リアに自ＭＰＩＤを格納する３０７。不一致の場合、他
プロセッサが資源を確保中ということで待ちキュー登録
を行なう。待ちキューの登録は２４ビットのエリアをリ
ングバッファとしてデータパターン“１００”をサーチ
する３０３。ここで一致した場合、データを“１１０”
とし３０５、更新したビット位置が確保要求を行なった
プロセッサの待ち順ビットになる。データが見つからな
かった場合３０４は待ちキューが満杯である事を意味す
る。最後にこのデータを共有メモリ上のロックワードに
格納し、更新後データをプロセッサに報告して処理を終
了する。
ートを示したものである。プロセッサからの要求で資源
ロックワードのアドレス、及び資源確保要求制御ワード
の情報を受け取る。これにより本処理は指定されたアド
レスの資源ロックワードデータを取得３０１し、ロッ
ク、ＭＰＩＤ、待ちキューが全て０かどうかを比較する
３０２。一致した場合、ロックエリアに１、ＭＰＩＤエ
リアに自ＭＰＩＤを格納する３０７。不一致の場合、他
プロセッサが資源を確保中ということで待ちキュー登録
を行なう。待ちキューの登録は２４ビットのエリアをリ
ングバッファとしてデータパターン“１００”をサーチ
する３０３。ここで一致した場合、データを“１１０”
とし３０５、更新したビット位置が確保要求を行なった
プロセッサの待ち順ビットになる。データが見つからな
かった場合３０４は待ちキューが満杯である事を意味す
る。最後にこのデータを共有メモリ上のロックワードに
格納し、更新後データをプロセッサに報告して処理を終
了する。
【００２０】図６は資源再確保要求の動作フローチャー
トを示したものである。再確保要求は新規確保要求に対
して、待ちキューは必ず０以外であるため比較を行わな
い３０８。また、待ちキュー登録は既に済んでいるため
実施しない。また、再確保が成功した場合、指定された
自プロセッサの待ち順ビットをクリアする処理３０９が
追加される。
トを示したものである。再確保要求は新規確保要求に対
して、待ちキューは必ず０以外であるため比較を行わな
い３０８。また、待ちキュー登録は既に済んでいるため
実施しない。また、再確保が成功した場合、指定された
自プロセッサの待ち順ビットをクリアする処理３０９が
追加される。
【００２１】図７は資源確保クリア要求の動作フローチ
ャートを示したものである。この動作はロックエリアが
１でＭＰＩＤが自ＭＰＩＤである事を確認３１０する。
これはすれ違い等により誤ってクリアする事を防止する
ためである。この比較が一致した場合、確かに自プロセ
ッサが確保していた事が確認され、ロックエリア＝０、
ＭＰＩＤ＝０を設定３１０する。
ャートを示したものである。この動作はロックエリアが
１でＭＰＩＤが自ＭＰＩＤである事を確認３１０する。
これはすれ違い等により誤ってクリアする事を防止する
ためである。この比較が一致した場合、確かに自プロセ
ッサが確保していた事が確認され、ロックエリア＝０、
ＭＰＩＤ＝０を設定３１０する。
【００２２】
【発明の効果】マルチプロセッサ構成を持つ制御装置に
おいて、本発明方式を用いる事により、ハードウェア資
源占有による性能劣化、資源待ちの沈み込みが防止され
マルチプロセッサ構成による性能劣化を低減可能と考え
られる。
おいて、本発明方式を用いる事により、ハードウェア資
源占有による性能劣化、資源待ちの沈み込みが防止され
マルチプロセッサ構成による性能劣化を低減可能と考え
られる。
【００２３】また、本発明方式を採用しハードウェアに
て実現する事により制御プログラムの簡易化を可能と
し、実行ステップの軽減による性能向上も期待できる。
て実現する事により制御プログラムの簡易化を可能と
し、実行ステップの軽減による性能向上も期待できる。
【図１】実施例記憶制御装置のブロック図。
【図２】資源確保フローチャート図。
【図３】プロセッサ排他制御ワード図。
【図４】資源確保要求制御ワード図。
【図５】プロセッサ排他制御新規確保要求フローチャー
ト図。
ト図。
【図６】プロセッサ排他制御再確保要求フローチャート
図。
図。
【図７】プロセッサ排他制御確保クリア要求フローチャ
ート図。
ート図。
１１…ＣＨＡ（チャンネルアダプタ）、１２…キャッシ
ュメモリ、１３…ディスクアレイ、１４…ＤＫＡ（ディ
スクアダプタ）、１５…共有メモリ、１６…共用メモ
リ、１７…共通バス。
ュメモリ、１３…ディスクアレイ、１４…ＤＫＡ（ディ
スクアダプタ）、１５…共有メモリ、１６…共用メモ
リ、１７…共通バス。
Claims (4)
- 【請求項１】マルチプロセッサをもつ制御装置におい
て、資源を排他共有制御するための共有メモリを持ち、
プロセッサからメモリに対するアクセス単位、１ワード
でそのビット数以上のマルチプロセッサを排他すること
を可能とする制御方法。 - 【請求項２】上記請求項１のマルチプロセッサ排他方式
において、１ワード内に資源確保プロセッサ番号と、資
源確保待ちプロセッサキューを持ち、資源待ちプロセッ
サの待ち順を保証する事を可能とするプロセッサ排他制
御方法。 - 【請求項３】マルチプロセッサ構成において、共有資源
を排他する場合、上記請求項１を用いて、プロセッサの
１ワードビット数以上のマルチプロセッサ構成を可能と
する制御装置。 - 【請求項４】マルチプロセッサ構成において、共有資源
を排他する場合、上記請求項２を用いて、資源ロック待
ちによる沈み込みを防止可能とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6246898A JPH11259430A (ja) | 1998-03-13 | 1998-03-13 | マルチプロセッサ排他制御方法および制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6246898A JPH11259430A (ja) | 1998-03-13 | 1998-03-13 | マルチプロセッサ排他制御方法および制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259430A true JPH11259430A (ja) | 1999-09-24 |
Family
ID=13201076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6246898A Pending JPH11259430A (ja) | 1998-03-13 | 1998-03-13 | マルチプロセッサ排他制御方法および制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11259430A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005275829A (ja) * | 2004-03-25 | 2005-10-06 | Hitachi Ltd | ストレージシステム |
| JP2011129024A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | データ処理システム及びデータ処理方法 |
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1998
- 1998-03-13 JP JP6246898A patent/JPH11259430A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005275829A (ja) * | 2004-03-25 | 2005-10-06 | Hitachi Ltd | ストレージシステム |
| JP2011129024A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | データ処理システム及びデータ処理方法 |
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