JPH11251835A - マイクロ波集積回路およびマイクロ波装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、フリップチップを含むマイクロ波
集積回路とそのマイクロ波集積回路が搭載されたマイク
ロ波装置とに関し、別体の素子との組み合わせが柔軟に
達成されることを目的とする。 【解決手段】 マイクロ波回路１１に併せて、そのマイ
クロ波回路１１と外部に配置されるべき外部素子１２と
の結合に供され、かつ導電体からなる結合路１３が形成
されたフリップチップ１４と、フリップチップ１４に接
続される付加回路１５が形成され、かつ一方の外表面に
そのフリップチップ１４が実装された基盤１６とを備
え、基盤１６は、一方の外表面に形成され、かつ結合路
１３に接続された導体端子１７と、一方の外表面に対向
する他方の外表面の内、外部素子１２が配置されるべき
空間に対向する領域に形成され、その外部素子１２に結
合すると共に、導体端子１７に接続された導体線路１８
とを有して構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波回路が
形成されたフリップチップが実装され、そのマイクロ波
回路に接続されるべき周辺回路が形成されたマイクロ波
集積回路と、このマイクロ波集積回路が搭載されたマイ
クロ波装置とに関する。

【０００２】

【従来の技術】近年、数十ギガヘルツ帯の無線周波数が
適用されることによって、ＡＴＭ伝送系とのシームレス
な伝送を可能とする高速の無線ＬＡＮシステムや車載型
の衝突予防レーダが実用化されつつある。

【０００３】また、これらの装置に搭載されたマイクロ
波回路には、フリップチップの適用の下でワイヤレスボ
ンディングが達成され、かつ高密度実装が実現されるこ
とによって、特性のバラツキが少ないマイクロ波集積回
路が積極的に適用されつつある。しかし、このようなマ
イクロ波回路の内、例えば、周波数変換回路で発生した
スプリアスの抑圧その他に供されるフィルタとしては、
マイクロストリップ線路等で構成され、かつ無負荷Ｑの
値が数百程度である濾波回路では所望の濾波特性が達成
されない場合には、高い比誘電率と「５０００」ないし
「１００００」程度の無負荷Ｑを有すると共に、その比
誘電率の温度に対する変化率が極めて小さい誘電体が共
振素子として組み込まれた誘電体共振器が多く適用され
ている。

【０００４】図１２は、マイクロ波集積回路として構成
された誘電体共振器装荷型発振器の構成例を示す図(1)
である。図において、ＧａＡｓ基板１７０の一方の面に
は、ＧａＡｓＦＥＴ１７１、バイアス供給回路１７２、
出力整合回路１７３および誘電体共振器１７４に併せ
て、これらの間に誘電体共振器装荷型発振器を構成する
パターン１７５が形成される。

【０００５】さらに、ＧａＡｓ基板１７０は、上述した
誘電体共振器装荷型発振器が搭載されるべき金属版１７
６の特定の面にそのＧａＡｓ基板１７０の他方の面が接
する状態で、取り付けられる。なお、以下では、図１２
に示す従来例を「第一の従来例」という。図１３は、マ
イクロ波集積回路として構成された誘電体共振器装荷型
発振器の構成列を示す図(2) である。

【０００６】図において、図１２に示すものと機能およ
び構成が同じものについては、同じ符号を付与して示
し、ここではその説明を省略する。図１３に示す従来例
と図１２に従来例との構成の相違点は、ＧａＡｓ基板１
７０に代わるＧａＡｓ基板１８０には、誘電体共振器１
７４が実装されることなくＧａＡｓＦＥＴ１７１、バイ
アス供給回路１７２および出力整合回路１７３が配置さ
れると共に、これらのＧａＡｓＦＥＴ１７１、バイアス
供給回路１７２および出力整合回路１７３の間にを結ぶ
パターン１８１として、この誘電体共振器１７４との接
続に供される線路１８１ａが形成され、さらに、誘電体
共振器１７４はその線路１８１ａとの結合路となる線路
１８１ｂが形成されたアルミナ・セラミック基板１８２
の上に配置され、これらのＧａＡｓ基板１８０およびア
ルミナ・セラミック基板１８２は互いに隣接する状態で
既述の金属版１７６の特定の面に取り付けられ、かつ線
路１８１ａ、１８１ｂの間が金からなるボンディングワ
イヤ（断面の径は、数十ミクロンである。）１８３を介
して直結された点にある。

【０００７】なお、以下では、図１３に示す従来例を
「第二の従来例」という。また、上述した第一および第
二の従来例における誘電体共振器装荷型発振器としての
各部の連係動作については、本願発明に関係がないの
で、ここではその説明を省略する。

【０００８】

【発明が解決しようとする課題】ところで、上述した従
来例の内、第一の従来例では、ＧａＡｓＦＥＴ１７１、
バイアス供給回路１７２および出力整合回路１７３に併
せて誘電体共振器１７４がＧａＡｓ基板１７０の上に配
置されるために、そのＧａＡｓ基板１７０の面積が大き
くなってコスト高であった。

【０００９】さらに、ＧａＡｓ基板１７０の面の内、誘
電体共振器１７４が配置された面では、一般に、その誘
電体共振器１７４の厚みがＧａＡｓＦＥＴ１７１、バイ
アス供給回路１７２および出力整合回路１７３の厚みに
比べて大きいために、高密度実装が厳しく要求される機
器ほど、他の構成要素の配置が阻まれる可能性が高く、
その配置の検証が三次元に亘って厳密に行われることが
必要であった。

【００１０】また、第二の従来例では、誘電体共振器装
荷型発振器はＧａＡｓ基板１８０とアルミナ・セラミッ
ク基板１８２とに分割され、かつＧａＡｓＦＥＴ１７１
およびバイアス供給回路１７２と誘電体共振器１７４と
の間の結合路が既述のボンディングワイヤ１８３によっ
て達成される。すなわち、製造の工程においてボンディ
ングに多くの工数を要し、かつボンディングワイヤ１８
３の長さが実際には必ずしも一定とはならないために、
上述した結合路のインダクタンスには偏差が伴い易かっ
た。

【００１１】したがって、第二の従来例は、第一の従来
例に比べて、コスト高であり、かつ性能のバラツキが生
じ易かった。本発明は、実装にかかわる制約およびコス
トの増加が抑えられ、かつ性能が低下することなく別体
の素子との組み合わせが柔軟に達成されるマイクロ波集
積回路およびマイクロ波装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】図１は、請求項１、３〜
７に記載の発明の原理構成図である。請求項１に記載の
発明は、マイクロ波回路１１に併せて、そのマイクロ波
回路１１と外部に配置されるべき外部素子１２との結合
に供され、かつ導電体からなる結合路１３が形成された
フリップチップ１４と、フリップチップ１４に接続され
る付加回路１５が形成され、かつ一方の外表面にそのフ
リップチップ１４が実装された基板１６とを備え、基板
１６は、一方の外表面に形成され、かつ結合路１３に接
続された導体端子１７と、一方の外表面に対向する他方
の外表面の内、外部素子１２が配置されるべき空間に対
向する領域に形成され、その外部素子１２に結合すると
共に、導体端子１７に接続された導体線路１８とを有す
ることを特徴とする。

【００１３】図２は、請求項２〜７に記載の発明の原理
構成図である。請求項２に記載の発明は、マイクロ波回
路２１に併せて、そのマイクロ波回路２１と外部に配置
されるべき外部素子２２との結合に供され、かつ導電体
からなる結合路２３が形成されたフリップチップ２４
と、前記フリップチップ２４に接続されるべき付加回路
２５が形成され、かつ一方の外表面にそのフリップチッ
プ２４が実装された基板２６とを備え、基板２６は、一
方の外表面に形成され、かつ結合路２３に接続された第
一の導体線路２７と、一方の外表面に対向する他方の外
表面の内、外部素子２２が配置されるべき空間に対向す
る領域に形成され、かつ第一の導体線路２７に電磁的に
あるいは静電的に結合すると共に、その外部素子２７に
結合する第二の導体線路２８とを有することを特徴とす
る。

【００１４】請求項３に記載の発明は、請求項１または
請求項２に記載のマイクロ波集積回路において、外部素
子１２、２２は、マイクロ波回路１１、２１と付加回路
１５、２５との双方もしくは何れか一方の半導体プロセ
スに適さず、または別途製造されるべき素子であること
を特徴とする。請求項４に記載の発明は、請求項３に記
載のマイクロ波集積回路において、外部素子１２、２２
は、マイクロ波回路１１、２１に組み合わせられるべき
共振器３１Ａであることを特徴とする。

【００１５】請求項５に記載の発明は、請求項３に記載
のマイクロ波集積回路において、外部素子１２、２２
は、誘電体共振器を構成する誘電体ブロック３１Ｂであ
ることを特徴とする。請求項６に記載の発明は、請求項
４に記載のマイクロ波集積回路において、共振器３１Ａ
に一体化され、かつインピーダンスに応じてその共振器
３１Ａの特性を可変する可変素子４１と、フリップチッ
プ１４、２４と基板１６、２６との双方あるいは何れか
一方に形成され、かつ可変素子４１のインピーダンスを
可変する制御回路４２と、基板１６、２６に形成され、
かつ制御回路４２に接続されると共に、可変素子４１に
結合する結合路４３とを備えたことを特徴とする。

【００１６】請求項７に記載の発明は、請求項１ないし
請求項５の何れか１項に記載のマイクロ波集積回路にお
いて、マイクロ波回路１１、２１と付加回路１５、２５
との双方あるいは何れか一方は、外部素子１２、２２の
特性を可変する回路を含むことを特徴とする。

【００１７】図３は、請求項８、９に記載の発明の原理
構成図である。請求項８に記載の発明は、請求項１ない
し請求項７の何れか１項に記載のマイクロ波集積回路６
１と、マイクロ波集積回路６１に含まれる基板１６、２
６の他方の外表面が内壁に対向する状態でそのマイクロ
波集積回路６１が収納される筐体６２と、筐体６２の内
壁の内、基板１６、２６の他方の外表面が対向し、かつ
外部素子１２、２２が配置されるべき領域に形成される
と共に、その外部素子１２、２２が収納される孔６３と
を備えたことを特徴とする。

【００１８】請求項９に記載の発明は、請求項５に記載
のマイクロ波集積回路７１と、マイクロ波集積回路７１
を構成する基板１６、２６の他方の外表面が内壁に対応
する状態でそのマイクロ波集積回路７１が収納され、か
つ導電体からなる筐体７２と、筐体７２の内壁の内、基
板１６、２６の他方の外表面が対向し、かつ誘電体ブロ
ック３１Ｂが配置されるべき領域に形成されると共に、
その誘電体ブロック３１Ｂが収納される孔７３とを備え
たことを特徴とする。

【００１９】図４は、請求項１０、１１に記載の発明の
原理構成図である。請求項１０に記載の発明は、請求項
８に記載のマイクロ波装置において、孔６３は、外部素
子１２、２２が筐体６２の外側壁から挿通あるいは嵌通
する連通孔６３Ａであり、外部素子１２、２２の位置を
連通孔６３Ａの内部に支持し、その連通孔６３Ａの開口
部を閉塞する蓋部材８１を備えたことを特徴とする。

【００２０】請求項１１に記載の発明は、請求項９に記
載のマイクロ波装置において、孔７３は、誘電体ブロッ
ク３１Ｂが筐体７２の外側壁から挿通あるいは嵌通する
連通孔７３Ａであり、導電体で構成され、かつ誘電体ブ
ロック３１Ｂを連通孔７３Ａの内部に支えると共に、そ
の連通孔７３Ａの開口部を密閉する蓋部材９１を備えた
ことを特徴とする。

【００２１】請求項１に記載の発明にかかわるマイクロ
波集積回路では、マイクロ波回路１１に併せて、そのマ
イクロ波回路１１と外部に配置されるべき外部素子１２
との結合に供され、かつ導電体からなる結合路１３がフ
リップチップ１４に形成される。また、基板１６には、
その一方の外表面に上述したフリップチップ１４が実装
され、このフリップチップ１４に接続された付加回路１
５が形成される。

【００２２】さらに、基板１６の一方の外表面には、上
述した結合路１３に接続された導体端子１７が形成さ
れ、その一方の外表面に対向する他方の外表面の内、外
部素子１２が配置されるべき空間に対向する領域には、
導体端子１７に接続され、かつその外部素子１２に結合
する導体線路１８が形成される。すなわち、フリップチ
ップ１４に形成されたマイクロ波回路１１は、そのフリ
ップチップ１４に形成された結合路１３と、このフリッ
プチップ１４が実装された基板１６に形成された導体端
子１７とに併せて、導体線路１８を介して外部素子１２
に結合し、その外部素子１２はこれらのフリップチップ
１４および基板１６に対して積層状に配置される。

【００２３】したがって、フリップチップ１４の適用の
下でマイクロ波帯の信号に所望の処理を施す回路が柔軟
に形成される。請求項２に記載の発明にかかわるマイク
ロ波集積回路では、マイクロ波回路２１に併せて、その
マイクロ波回路２１と外部に配置されるべき外部素子２
２との結合に供され、かつ導電体からなる結合路２３が
フリップチップ２４に形成される。また、基板２６に
は、その一方の外表面に上述したフリップチップ２４が
実装され、このフリップチップ２４に接続された付加回
路２５が形成される。

【００２４】さらに、基板２６の一方の外表面には、上
述した結合路２３に接続された第一の導体線路２７が形
成され、その一方の外表面に対向する他方の外表面の
内、外部素子２２が配置されるべき空間に対向する領域
には、第一の導体線路２７に電磁的にあるいは静電的に
結合し、かつその外部素子２７に結合する第二の導体線
路２８が形成される。

【００２５】すなわち、フリップチップ２４に形成され
たマイクロ波回路２１は、そのフリップチップ２４に形
成された結合路２３に併せて、このフリップチップ２４
が実装された基板１６の対向する２つの外表面にそれぞ
れ形成され、かつバイアホールその他を介して直結され
ない第一の導体線路２７と第二の導体線路２８とを介し
て外部素子１２に結合し、その外部素子２２はこれらの
フリップチップ２４および基板２６に対して積層状に配
置される。

【００２６】したがって、請求項１に記載のマイクロ波
集積回路と同様にしてマイクロ波帯の信号に所望の処理
を施す回路が柔軟に形成され、そのマイクロ波集積回路
に比べて基板１６に適用されるべき半導体プロセスの簡
略化がはかられる。請求項３に記載の発明にかかわるマ
イクロ波集積回路では、請求項１または請求項２に記載
のマイクロ波集積回路において、マイクロ波回路１１、
２１と付加回路１５、２５との双方もしくは何れか一方
の半導体プロセスに適さず、または別途製造されるべき
素子が外部素子１２、２２として適用される。

【００２７】したがって、このような素子が外部素子１
２、２２として上述した半導体プロセスの下で形成され
たことによって生じるコスト高に併せて、特性の低下や
バラツキが回避され、その外部素子１２、２２の選定に
かかわる柔軟性や自由度が確保される。請求項４に記載
の発明にかかわるマイクロ波集積回路では、請求項３に
記載のマイクロ波集積回路において、マイクロ波回路１
１、２１に組み合わせられるべき共振器３１Ａが外部素
子１２、２２として適用される。

【００２８】したがって、リング共振器あるいは伝送路
共振回路では達成され得ない先鋭な選択特性が要求さ
れ、あるいはフリップチップ１４、２４と基板１６、２
６との双方にこれらのリング共振器や伝送路共振回路が
形成されることが何らかの制約によって阻まれる場合で
あっても、その先鋭な選択特性が柔軟に確度高く達成さ
れる。

【００２９】請求項５に記載の発明にかかわるマイクロ
波集積回路では、請求項３に記載のマイクロ波集積回路
において、誘電体共振器を構成する誘電体ブロック３１
Ｂが外部素子１２、２２として適用される。このような
誘電体ブロック３１Ｂは、その内部に電磁エネルギーが
確度高く封じ込められ、かつ外部空間との境界面におけ
る磁界の接線方向の成分がほぼ「０」となる電磁界モー
ドが形成される場合には、形状および寸法に適応した共
振周波数を有する誘電体共振器を構成する。

【００３０】したがって、誘電体ブロック３１Ｂが配置
される空間が接地された導電性の壁面を有する空洞とし
て形成される限り、その空洞を形成する部材が活用され
ることによって、構成の簡略化がはかられ、かつ所望の
先鋭な選択特性が達成される。請求項６に記載の発明に
かかわるマイクロ波集積回路では、請求項４に記載のマ
イクロ波集積回路において、制御回路４２は、フリップ
チップ１４、２４と基板１６、２６との双方あるいは何
れか一方に形成され、かつ可変素子４１のインピーダン
スを可変する。さらに、可変素子４１は、共振器３１Ａ
に一体化され、かつこのようにして可変されるインピー
ダンスに応じてその共振器３１Ａの特性を可変する。

【００３１】また、結合路４３は、基板１６、２６に形
成され、かつ上述した制御回路４２に接続されると共
に、可変素子４１に結合する。すなわち、共振器３１Ａ
と可変素子４１との双方がマイクロ波回路１１、２１と
付加回路１５、２５との双方もしくは何れか一方の半導
体プロセスに適さず、または別途製造されるべき場合で
あっても、そのマイクロ波回路１１、２１は、所望の選
択特性を有する共振器３１Ａと連係して作動し、この共
振器３１Ａの特性を可変する。

【００３２】したがって、これらの共振器３１Ａと可変
素子４１とが上述した半導体プロセスの下で外部素子１
２、２２として形成されたことによって生じるコスト高
に併せて、特性の低下やバラツキが回避され、所望の特
性の達成に適した素子の選定にかかわる柔軟性や自由度
が確保される。

【００３３】請求項７に記載の発明にかかわるマイクロ
波集積回路では、請求項１ないし請求項５の何れか１項
に記載のマイクロ波集積回路において、マイクロ波回路
１１、２１と付加回路１５、２５との双方あるいは何れ
か一方に、外部素子１２、２２の特性を可変する回路が
含まれる。すなわち、フリップチップ１４、２４および
基板１６、２６に積層状に配置されるべき共振器３１Ａ
は、これらのフリップチップ１４、２４および基板１
６、２６の半導体プロセスの下で達成される集積度の範
囲で柔軟に活用されるので、実装効率が高く維持され
る。

【００３４】請求項８に記載の発明にかかわるマイクロ
波装置では、請求項１〜７の何れか１項に記載のマイク
ロ波集積回路６１は、そのマイクロ波集積回路６１に含
まれる基板１６、２６の他方の外表面が筐体６２の内壁
に対向する状態でこの筐体６２に収納される。さらに、
その内壁の内、基板１６、２６の他方の外表面が対向
し、かつ外部素子１２、２２が配置されるべき領域に形
成された孔６３には、その外部素子１２、２２が収納さ
れる。

【００３５】すなわち、外部素子１２、２２が配置され
るべき空間は筐体６２の内壁に形成された孔６３として
確保され、かつマイクロ波集積回路６１に組み合わせら
れる外部素子１２、２２はそのマイクロ波集積回路６１
に積層状に配置される。したがって、マイクロ波集積回
路６１に組み込まれ、あるいは共通の半導体プロセスの
下で形成される場合に比べて、外部素子１２、２２とし
て多様な素子の適用が可能となり、かつ筐体６２の内部
の実装効率が高められる。

【００３６】請求項９に記載の発明にかかわるマイクロ
波装置では、請求項５に記載に記載のマイクロ波集積回
路７１は、そのマイクロ波集積回路７１を構成する基板
１６、２６の他方の外表面が導電体からなる筐体７２の
内壁に対向する状態で収納される。

【００３７】さらに、その内壁の内、基板１６、２６の
他方の外表面が対向し、かつ誘電体ブロック３１Ｂが配
置されるべき領域に形成された孔７３には、その誘電体
ブロック３１Ｂが収納される。すなわち、マイクロ波集
積回路７１に組み合わせられるべき誘電体ブロック３１
Ｂは、そのマイクロ波集積回路７１に積層状に配置さ
れ、この誘電体ブロック３１Ｂが配置されるべき空間が
筐体７２の内壁に形成された孔７３として確保される。

【００３８】したがって、マイクロ波集積回路７１とは
一体化され難く、そのマイクロ波集積回路７１と共通の
半導体プロセスの下では形成されない誘電体ブロック３
１Ｂには、上述した孔７３の内壁によって電磁エネルギ
ーが確度高く封じ込められ、かつ筐体７２の内部の実装
効率の向上がはかられる。請求項１０に記載の発明にか
かわるマイクロ波装置では、請求項８に記載のマイクロ
波装置において、筐体６２の内壁には 外部素子１２、
２２がその筐体６２の外側壁から挿通あるいは嵌通する
連通孔６３Ａとして孔６３が形成され、かつ蓋部材８１
は外部素子１２、２２の位置をその連通孔６３Ａの内部
に支持すると共に、この連通孔６３Ａの開口部を閉塞す
る。

【００３９】すなわち、外部素子１２、２２の着脱が筐
体６２の外側から可能となるので、組み立てや保守にか
かわる工程が簡略化され、その外部素子１２、２２の標
準化に対する柔軟な適応が可能となる。請求項１１に記
載の発明にかかわるマイクロ波装置では、請求項９に記
載のマイクロ波装置において、筐体７２の内壁には、誘
電体ブロック３１Ｂがその筐体７２の外側壁から挿通あ
るいは嵌通する連通孔７３Ａとして孔７３が形成され、
かつ蓋部材９１は誘電体ブロック３１Ｂの位置をその連
通孔７３Ａの内部に支持すると共に、この連通孔７３の
開口部を密閉する。

【００４０】すなわち、誘電体ブロック３１Ｂの着脱が
筐体７２の外側から可能となるので、組み立てや保守に
かかわる工程が簡略化され、その誘電体ブロック３１Ｂ
の標準化に対する柔軟な適応が可能となると共に、誘電
体ブロック３１Ｂにはこれらの連通孔７３Ａと蓋部材９
１との連係の下で電磁エネルギーが確度高く封じ込めら
れる。

【００４１】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態について詳細に説明する。図５は、請求項１、３
〜５、８に記載の発明に対応した実施形態を示す図(1)
である。図６は、請求項１、３〜５、８に記載の発明に
対応した実施形態を示す図(2)である。

【００４２】図５において、ＧａＡｓ基板１００は、図
１２に示すＧａＡｓＦＥＴ１７１、バイアス供給回路１
７２、出力整合回路１７３およびパターン１７５（ここ
では、簡単のため、これらの図示を省略する。）が形成
され、かつ出力端子（ここでは、簡単のため、これらの
図示を省略する。）が形成されることによってフリップ
チップＭＭＩＣ(Monolithic Microwave Integrated Cir
cuit)(以下、単に「フリップチップ」と称し、全ての図
面においても「フリップチップ」と表記することとす
る。）１０１を構成する。

【００４３】さらに、アルミナ・セラミック基板１０２
の一方の面の内、上述したパターン１７５および出力端
子に対応する領域には、個別にパッド１０３-1〜１０３
-4が形成され、これらのパッド１０３-1〜１０３-4の
内、パッド１０３-1〜１０３-3にはそれぞれ引き出し線
路１０４-1〜１０４-3が一体に形成される。また、パッ
ド１０３-4は、図１２に示す誘電体共振器１７４に代え
て備えられた誘電体共振器（ここでは、簡単のため、本
体部分に相当し、比誘電率が約「３０」である円柱状の
誘電体ブロック１０５ａに併せて、その誘電体ブロック
１０５ａの一端に一体化され、かつ薄円柱状に形成され
ると共に、比誘電率が約「３」である低誘電体１０５ｂ
から構成されると仮定する。）１０５に至る結合路の中
継点として配置される。パッド１０３-4の上にはアルミ
ナ・セラミック基板１０２の他方の面に連通するバイア
ホール（ここでは、簡単のため、金の支柱が充填され、
あるいは内壁に金メッキが施されてなると仮定する。）
１０６が形成され、そのアルミナ・セラミック基板１０
２の他方の面には、バイアホール１０６に連なる線路１
０７が形成される。

【００４４】さらに、これらのフリップチップ１０１と
アルミナ・セラミック基板１０２との間には、フリップ
チップ１０１に取り付けられ、かつバイアホール１０６
に挿通した状態で線路１０７との間に線路を形成するピ
ラー１０８（金で構成され、かつ熱圧着（フリップチッ
プ実装）の過程における加熱に応じて、バイアホール１
０６、パッド１０３-4およびパターン１７５に予め施さ
れた錫メッキに融合する。）と、パッド１０３-1〜１０
３-3に個別に配置されて加熱に応じて溶融するバンプと
を介して電気的な接続が達成される。

【００４５】また、アルミナ・セラミック基板１０２が
収納され、かつ導電体からなる筐体１１０の内壁の内、
そのアルミナ・セラミック基板１０２の他方の面に対向
する領域には空洞部１１１が形成され、その空洞部１１
１には、このアルミナ・セラミック基板１０２が収納さ
れる工程に先行して、上述した誘電体共振器１０５が収
納される。

【００４６】なお、本実施形態と図１〜図３に示すブロ
ック図との対応関係については、ＧａＡｓ基板１００お
よびピラー１０８を含むフリップチップ１０１はマイク
ロ波回路１１、フリップチップ１４および制御回路４２
に対応し、誘電体共振器１０５は外部素子１２、共振器
３１Ａおよび誘電体ブロック３１Ｂに対応し、線路１０
７は結合路１３は対応し、アルミナ・セラミック基板１
０２、パッド１０３-1〜１０３-3および引き出し線路１
０４-1〜１０４-3は付加回路１５および基板１６に対応
し、パッド１０３-4は導体端子１７に対応し、線路１０
７およびバイアホール１０６は導体線路１８に対応し、
フリップチップ１０１およびアルミナ・セラミック基板
１０２はマイクロ波集積回路６１、７１に対応し、筐体
１１０は筐体６２，７２に対応し、空洞部１１１は孔６
３，７３に対応する。

【００４７】以下、図５および図６を参照して本実施形
態の動作を説明する。本実施形態の特徴は、フリップチ
ップ１０１として形成されたＧａＡｓＦＥＴ１７１、バ
イアス供給回路１７２、出力整合回路１７３およびパタ
ーン１７５と誘電体共振器１０５との間の結合路と、そ
の誘電体共振器１０５が実装される空間とにある。した
がって、以下では、これらの結合路および空間以外にか
かわる事項については、従来例と同様であるので、ここ
ではその説明を省略する。

【００４８】誘電体共振器１０５は線路１０７に電磁界
結合し、その線路１０７とフリップチップ１０１を構成
するＧａＡｓ基板１００に形成されたＧａＡｓＦＥＴ１
７１や出力整合回路１７３との間には、図６に示すよう
に、バイアホール１０６、パッド１０３-4、ピラー１０
８および既述の出力端子を介して結合路が形成される。
また、誘電体共振器１０５は、図６に示すように、筐体
１１０の内壁の内、フリップチップ１０１が実装された
アルミナ・セラミック基板１０２が対向すべき領域に予
め形成された空洞部１１１に収納される。

【００４９】以下に、フリップチップ１０１、アルミナ
・セラミック基板１０２、誘電体共振器１０５および空
洞部１１１と、これらの間に形成される間隙との寸法を
例示する。フリップチップ１０１の厚みは、一般に、１
００ミクロンないし２００ミクロンであり、かつ誘電体
共振器１０５の高さと直径とはそれぞれ約１ミリメート
ルと０．５ミリメートルとである。

【００５０】また、アルミナ・セラミック基板１０２の
厚みは、約１００ミクロンである。さらに、ピラー１０
８の直径は約４０ミクロンであり、フリップチップ１０
１（ＧａＡｓ基板１００）とアルミナ・セラミック基板
１０２との間に形成される間隙の寸法は約２０ミクロン
である。

【００５１】すなわち、高さが上述した厚みおよび間隙
の総和より大幅に大きい誘電体共振器１０５がフリップ
チップ１０１やアルミナ・セラミック基板１０２と共に
積層状に実装され、その誘電体共振器１０５は筐体１１
０の内壁に形成された空洞部１１１に収納される。さら
に、誘電体共振器１０５の底部および側面は、一般に、
その筐体１１０に収納される回路（誘電体共振器１０５
を含む。）の接地点となり、この筐体１１０が導電体か
ら構成されるので、この誘電体共振器１０５に線路１０
７を介して供給された電磁エネルギーは効率的に封じ込
められる。

【００５２】したがって、本実施形態によれば、筐体１
１０の厚みが誘電体共振器１０５の高さに比べて大きい
限り、その筐体１１０の内部における実装効率が高めら
れ、かつワイヤレスボンディング方式の適用に基づく高
密度実装が達成されると共に、マイクロ波帯において高
い無負荷Ｑを有する共振器１０５との組み合わせによる
多様な回路が実現される。

【００５３】なお、本実施形態では、空洞部１１１に誘
電体共振器１０５が収納されているが、例えば、バラク
タダイオードのように、フリップチップ１０１やアルミ
ナ・セラミック基板１０２の半導体プロセスの下では形
成が困難であり、あるいは形成されてもコストや性能に
何らかの制約が生じる素子については、筐体１１０の厚
みの範囲で収納に必要な空洞部が形成され、かつ所望の
結合路が形成される限り、本願発明は同様にして適用可
能である。

【００５４】また、本実施形態では、空洞部１１１に既
製の誘電体共振器１０５が収納されているが、このよう
な誘電体共振器１０５に代えて、例えば、空洞部１１１
に填装され、かつ線路１０７やバイアホール１０６を介
して結合することによって所望の共振周波数の誘電体共
振器を構成する誘電体ブロックであってもよい。図７
は、請求項２、９に記載の発明に対応した実施形態を示
す図である。

【００５５】図において、図５および図６に示すものと
機能および構成が同じものについては、同じ符号を付与
して示し、ここではその説明を省略する。本実施形態と
図５および図６に示す実施形態との構成の相違点は、バ
イアホール１０６およびピラー１０８が備えられず、パ
ッド１０３-4が他のパッド１０３-1〜１０３-3と同様に
してバンプを介してフリップチップ１０１に接続され、
さらに、アルミナ・セラミック基板１０２の一方の面に
は、そのパッド１０３-4に連なり、かつ誘電体共振器１
０５の共振波長λに対して幅（あるいは長さ）が(λ／
２)に等しいスリット１２１ａを有する線路１２１が形
成され、そのアルミナ・セラミック基板１０２の他方の
面の内、このスリット１２１ａの中央部に対向する領域
で直交すると共に、誘電体共振器１０５の頂部に対向す
べき領域に線路１０７に代わる線路１２２が形成された
点にある。

【００５６】また、本実施形態と図２〜図３に示すブロ
ック図との対応関係については、ＧａＡｓ基板１００を
含むフリップチップ１０１はマイクロ波回路２１、フリ
ップチップ２４および制御回路４２に対応し、誘電体共
振器１０５は外部素子２２、共振器３１Ａおよび誘電体
ブロック３１Ｂに対応し、線路１２１およびスリット１
２１ａは結合路２３は対応し、アルミナ・セラミック基
板１０２、パッド１０３-1〜１０３-3および引き出し線
路１０４-1〜１０４-3は付加回路２５および基板２６に
対応し、パッド１０３-4、線路１２１およびスリット１
２１ａは導体線路２７に対応し、線路１２２は導体線路
２８に対応し、フリップチップ１０１およびアルミナ・
セラミック基板１０２はマイクロ波集積回路６１，７１
に対応し、筐体１１０は筐体６２，７２に対応し、空洞
部１１１は孔６３，７３に対応する。

【００５７】以下、本実施形態の動作を説明する。本実
施形態と図５および図６に示す実施形態との相違点は、
パッド１０３-4から誘電体共振器１０５に至る結合路の
構成にある。したがって、このような結合路以外の事項
については、基本的に図５および図６に示す実施形態と
同じであるから、以下では、その説明を省略する。

【００５８】パッド１０３-4は、アルミナ・セラミック
基板１０２の一方の面において線路１２１にパターンと
して直結される。さらに、線路１２１は、その線路１２
１を伝搬する信号に応じてスリット１２１ａに直交して
生じる交番磁界に応じて線路１２２に電磁的に結合す
る。また、線路１２２は、図５および図６に示す実施形
態における線路１０７と同様にして誘電体共振器１０５
に結合する。

【００５９】すなわち、フリップチップ１０１と誘電体
共振器１０５との間には、パッド１０３-4および線路１
２２に併せて、アルミナ・セラミック基板１０２の対向
する面に形成されたスリット１２１ａと線路１２２とを
介して結合路が構成される。さらに、本実施形態では、
アルミナ・セラミック基板１０２にバイアホール１０６
が形成されないので、そのアルミナ・セラミック基板１
０２に対してフリップチップ１０１が実装される過程で
は、ピラー１０８とパッド１０３-4との位置合わせが別
途行われることなくバンプを介する接合が行われる。

【００６０】このように本実施形態によれば、図５およ
び図６に示す実施形態に比べて、構造の簡略化がはから
れ、かつ製造および組み立てに要する工程が簡略化され
るので、コストの削減と信頼性の向上とがはかられる。
図８は、請求項６に記載の発明に対応した実施形態を示
す図である。図において、図６に示すものと機能および
構成が同じものについては、同じ符号を付与して示し、
ここではその説明を省略する。

【００６１】本実施形態と図５および図６に示す実施形
態との構成の相違点は、誘電体共振器１０５にバラクタ
ダイオード１３１と、そのバラクタダイオード１３１の
両端に直結された電極１３２-1、１３２-2とが一体化さ
れてなる共振器モジュール１３３がこの誘電体共振器１
０５に代えて備えられ、フリップチップ１０１に搭載さ
れた回路の接地点にバンプを介して接続されるべきパッ
ド１３４-1がアルミナ・セラミック基板１０２の一方の
面に形成され、電極１３２-2に接続されるべきパッド１
３４-2がそのアルミナ・セラミック基板１０２の他方の
面に形成され、これらのパッド１３４-1、１３４-2の間
にバイアホール１３５が形成されると共に、線路１０７
が誘電体共振器１０５との電磁的な結合に併せて、電極
１３２-1との接続が達成される位置に形成された点にあ
る。

【００６２】なお、本実施形態と図１〜図４に示すブロ
ック図との対応関係については、バラクタダイオード１
３１および電極１３２-1、１３２-2が可変素子４１に対
応し、後述するように「バラクタダイオード１３１に逆
方向のバイアス電圧を与える回路（図示されない。）」
が制御回路４２に対応し、パッド１３４-1、１３４-2お
よびバイアホール１３５が結合路４３に対応する点を除
いて、図４〜図６に示す実施形態における対応関係と同
じである。

【００６３】以下、本実施形態の動作を説明する。バラ
クタダイオード１３１の一方の端子（ここでは、簡単の
ため「アノード」であると仮定する。）は、フリップチ
ップ１０１に形成された回路の接地点に、電極１３２-
2、パッド１３４-2、バイアホール１３５およびパッド
１３４-1を介して直結される。

【００６４】また、バラクタダイオード１３１の他方の
端子（カソード）は、フリップチップ１０１に形成され
た回路の内、このバラクタダイオード１３１に逆方向の
バイアス電圧を与える回路に、電極１３２-1、線路１０
７、バイアホール１０６、パッド１０３-4およびピラー
１０８を介して接続される。さらに、フリップチップ１
０１と誘電体共振器１０５との間には、図５および図６
に示す実施形態と同様にして、ピラー１０８、パッド１
０３-4、バイアホール１０６および線路１０７を介して
結合路が形成される。

【００６５】このように本実施形態によれば、バラクタ
ダイオード１３１のアノードおよびカソードとフリップ
チップ１０１とはそれぞれ全長が２００ミクロン程度で
ある短い線路を介して接続されるので、共振器モジュー
ル１３３の収容に必要な形状および寸法で空洞部１１１
が形成される程度に筐体１１０の厚みが大きい限り、こ
れらのフリップチップ１０１およびアルミナ・セラミッ
ク基板１０２の半導体プロセスで形成されても、コスト
高であるバラクタダイオード１３１に併せて、その半導
体プロセスでは形成され難い誘電体共振器１０５が安価
に、かつ高密度に実装される。

【００６６】なお、本実施形態では、バラクタダイオー
ド１３１を含む共振器モジュール１３３が空洞部１１１
に収納されているが、上述した半導体プロセスになじま
ず、あるいはその半導体プロセスでは形成され得ない素
子であって、フリップチップ１０１やアルミナ・セラミ
ック基板１０２に形成された回路に確実に結合し、かつ
空洞部１１１に収納されるならば、その共振器モジュー
ル１３３に代えて如何なる素子が適用されてもよい。

【００６７】図９は、請求項７に記載の発明に対応した
実施形態を示す図である。図において、図５に示すもの
と機能および構成が同じものについては、同じ符号を付
与して示し、ここではその説明を省略する。本実施形態
と図５および図６に示す実施形態との構成の相違点は、
フリップチップ１０１を構成するＧａＡｓ基板１００に
は、誘電体共振器１０５の共振周波数の可変に供される
可変容量ダイオードに併せて、その可変容量ダイオード
を含む周波数可変回路（図示されない。）が形成され、
この周波数可変回路に接続されるべきパッド１４１と、
そのパッド１４１に接続され、かつ誘電体共振器１０５
に電磁結合する線路１４２とがそれぞれアルミナ・セラ
ミック基板１０２の一方の面と他方の面とに形成され、
これらのパッド１４１と線路１４２との間にバイアホー
ル１４３が形成され、そのパッド１４１とフリップチッ
プ１０１との間がピラー１０８と同じ構成のピラー（図
示されない。）を介して接続される点にある。

【００６８】なお、本実施形態と図１〜図４に示すブロ
ック図との対応関係については、上述した周波数可変回
路が請求項７に示す「外部素子１２、２２の特性を可変
する回路」に対応する点を除いて、図５〜図７に示す実
施形態における対応関係と同じである。

【００６９】以下、本実施形態の動作を説明する。上述
した周波数可変回路は、パッド１４１、バイアホール１
４３および線路１４２を介して誘電体共振器１０５に結
合することによって、その誘電体共振器１０５の共振周
波数を可変する。このような共振周波数の可変に供され
る線路１４２の長さは、図５および図６に示す実施形態
においてピラー１０８、パッド１０３-4、バイアホール
１０６および線路１０７を介して形成される結合路の長
さに比べて、大きな差は生じない。

【００７０】したがって、空洞部１１１が図５および図
６に示す誘電体共振器１０５の収納に必要な形状や寸法
で形成されるならば、その誘電体共振器１０５の製造や
フリップチップ１０１のパターン配置について何らかの
制約がある場合であっても、共振周波数の可変や微調整
が電子的に可能であるマイクロ波回路が実現される。な
お、本実施形態では、誘電体共振器１０５の共振周波数
を可変する周波数可変回路がフリップチップ１０１に形
成されているが、その周波数可変回路は、このフリップ
チップ１０１とアルミナ・セラミック基板１０２との双
方あるいは何れか一方の上に形成されてもよい。

【００７１】また、パッド１４１、バイアホール１４３
および線路１４２を介して誘電体共振器１０５に結合す
べき回路については、上述した周波数可変回路に限定さ
れず、この誘電体共振器１０５の共振周波数以外の特性
を変更し、あるいは設定する回路であってもよい。図１
０は、請求項１０、１１に記載の発明に対応した実施形
態を示す図である。

【００７２】図において、図６に示すものと機能および
構成が同じであるものについては、同じ符号を付与して
示し、ここではその説明を省略する。本実施形態と図
５、６に示す実施形態との構成の相違点は、筐体１１０
の内壁から対応する外側面に連通する連通孔１５１が空
洞部１１１に代えて形成され、筐体１１０の外側面側に
おけるその連通孔１５１の開口部に嵌合し、この連通孔
１５１の内部に誘電体共振器１０５を支持すると共に、
その開口部の周辺に穿孔されたねじ孔に螺合するネジに
よって筐体１１０に取り付けられ、かつ導電体からなる
蓋部材１５２が備えられた点にある。

【００７３】なお、本実施形態と図３および図４に示す
ブロック図との対応関係については、連通孔１５１が孔
６３、７３に対応し、空洞部１１１が連通孔６３Ａ，７
３Ａに対応し、蓋部材１５２が蓋部材８１，９１に対応
する点を除いて図５〜図７に示す実施形態における対応
関係と同様である。以下、本実施形態の動作を説明す
る。

【００７４】本実施形態では、フリップチップ１０１が
実装されたアルミナ・セラミック基板１０２が筐体１１
０の内部に収納された後に、蓋部材１５２がその筐体１
１０から取り外されることによって、誘電体共振器１０
５の着脱と連通孔１５１の内部における位置の調整とが
可能である。したがって、本実施形態によれば、図５〜
図９に示すように、アルミナ・セラミック基板１０２の
実装に先行して誘電体共振器１０５が実装されなければ
ならない実施形態に比べて、そのアルミナ・セラミック
基板１０２の取り外しにかかわる工程が伴うことなく、
その誘電体共振器１０５の交換や位置の微調整が自在
に、かつ効率的に行われ、さらに、この誘電体共振器１
０５の標準化に対して柔軟に適応した検査や保守が可能
となる。

【００７５】なお、本実施形態では、誘電体共振器１０
５が連通孔１５１に装着されているが、このような誘電
体共振器１０５に代えて、例えば、図８に示す共振器モ
ジュール１３３その他の多様なディスクリート部品が同
様にして装着されてもよい。また、本実施形態では、誘
電体共振器１０５は、一般に、既述の誘電体ブロック１
０５ａおよび低誘電体１０５ｂからなる円柱状の誘電体
の表面の内、所定の部分に導電性の膜が形成されること
によって構成され、空洞部１１１や連通孔１５１によっ
て誘電体ブロック１０５ａ内に電磁エネルギーが確度高
く封じ込められるならば、誘電体ブロック１０５ａおよ
び低誘電体１０５ｂは空洞部１１１あるいは連通孔１５
１に直接収納されてもよい。

【００７６】さらに、上述した各実施形態では、誘電体
共振器１０５と線路１０７との結合の程度に応じた特性
のバラツキが許容され、あるいは電子的に補償されてい
るが、例えば、図１１に示すように、その誘電体共振器
１０５がアルミナ・セラミック基板１０２の他方の面に
接着され、かつ空洞部１１１の底部に形成されたネジ孔
１６１に筐体１１０の外側面からねじ込まれたネジ１６
２の先端部によってこの誘電体共振器１０５の位置が微
調整されてもよい。

【００７７】また、上述した各実施形態では、アルミナ
・セラミック基板１０２に単一のフリップチップ１０１
が実装されているが、このような構成に限定されず、複
数のフリップチップが配置されてもよく、さらに、この
ような場合には、個々のフリップチップについて本願発
明は適用可能である。さらに、上述した各実施形態で
は、フリップチップ１０１は、モノリシック集積回路と
して構成されているが、例えば、マルチチップ集積回
路、膜集積回路、ハイブリッド集積回路として構成され
てもよく、かつＧａＡｓ集積回路に限らず、化合物半導
体その他に適応した如何なる半導体プロセスが適用され
た集積回路として構成されてもよい。

【００７８】また、上述した各実施形態では、図１２に
示すように、ＧａＡｓ基板１７０の上にＧａＡｓＦＥＴ
１７１が実装されているが、このような半導体について
は、ＨＥＭＴ、ＨＢＴその他の如何なるものであっても
よく、かつアルミナ・セラミック基板１０２の上に実装
されてもよい。さらに、上述した各実施形態では、適用
されるべき装置やシステムが何ら示されていないが、既
述の無線ＬＡＮシステムや衝突予防レーダに限定され
ず、マイクロ波帯において信号の生成を含む所望の処理
を行い、かつフリップチップ１０１が適用されることに
よって高密度実装がはかられるならば、通信機器や航法
機器に限定されず、医療機器、電子応用機器その他の如
何なる装置やシステムにも本願発明は適用可能である。

【００７９】

【発明の効果】上述したように請求項１に記載の発明で
は、フリップチップの適用の下でマイクロ波帯の信号に
所望の処理を施す回路が柔軟に形成される。また、請求
項２に記載の発明では、半導体プロセスの簡略化がはか
られ、かつ請求項１に記載の発明と同様にしてマイクロ
波帯の信号に所望の処理を施す回路が柔軟に形成され
る。

【００８０】さらに、請求項３に記載の発明では、適用
された半導体プロセスに整合せず、あるいは整合し難い
素子がその半導体プロセスの下で外部素子として形成さ
れることによって生じるコスト高に併せて、特性の劣化
やバラツキが回避され、その外部素子の選定にかかわる
柔軟性や自由度が高められる。また、請求項４に記載の
発明では、リング共振器あるいは伝送路共振回路では達
成され得ない先鋭な選択特性が要求され、あるいはフリ
ップチップと基板との双方にこれらのリング共振器や伝
送路共振回路が形成されることが何らかの制約に阻まれ
る場合であっても、所望の先鋭な選択特性が達成され
る。

【００８１】さらに、請求項５に記載の発明では、誘電
体ブロックが配置される空間が接地された導電性の空洞
として形成される限り、その空洞を形成する部材が活用
されることによって構造の簡略化がはかられ、かつ所望
の先鋭な選択特性が達成される。また、請求項６に記載
の発明では、外部素子である共振器と可変素子とが共通
の半導体プロセスの下で形成されることによって生じる
コスト高に併せて、特性の劣化やバラツキが回避され、
所望の特性の達成に適した素子の選定にかかわる柔軟性
や自由度が確保される。

【００８２】さらに、請求項７に記載の発明では、実装
効率が高く維持される。また、請求項８に記載の発明で
は、外部素子として多様な素子の適用が可能となり、筐
体の内部の実装効率が高められる。

【００８３】さらに、請求項９に記載の発明では、筐体
に形成された孔の内壁によって誘電体ブロックには電磁
エネルギーが確度高く封じ込められ、その筐体の内部の
実装効率が高められる。また、請求項１０、１１に記載
の発明では、組み立てや保守にかかわる工程が簡略化さ
れ、かつ外部素子の標準化に対する柔軟な適応が可能と
なる。

【００８４】したがって、これらの発明の適用の下でマ
イクロ波帯の信号に所望の処理を施す装置では、低廉化
に併せて小型化がはかられ、かつ性能および信頼性が高
められる。

【図面の簡単な説明】

【図１】請求項１、３〜７に記載の発明の原理構成図で
ある。

【図２】請求項２〜７に記載の発明の原理構成図であ
る。

【図３】請求項８、９に記載の発明の原理構成図であ
る。

【図４】請求項１０、１１に記載の発明の原理構成図で
ある。

【図５】請求項１、３〜５、８に記載の発明に対応した
実施形態を示す図(1) である。

【図６】請求項１、３〜５、８に記載の発明に対応した
実施形態を示す図(2) である。

【図７】請求項２、９に記載の発明に対応した実施形態
を示す図である。

【図８】請求項６に記載の発明に対応した実施形態を示
す図である。

【図９】請求項７に記載の発明に対応した実施形態を示
す図である。

【図１０】請求項１０、１１に記載の発明に対応した実
施形態を示す図である。

【図１１】共振周波数の微調整が可能である構成の一例
を示す図である。

【図１２】マイクロ波集積回路として構成された誘電体
共振器装荷型発振器の構成例を示す図(1) である。

【図１３】マイクロ波集積回路として構成された誘電体
共振器装荷型発振器の構成例を示す図(2) である。

【符号の説明】

１１，２１ マイクロ波回路 １２，２２ 外部素子 １３，２３，４３ 結合路 １４，２４ フリップチップ １５，２５ 付加回路 １６，２６ 基板 １７ 導体端子 １８ 導体線路 ２７ 第一の導体線路 ２８ 第二の導体線路 ３１Ａ 共振器 ３１Ｂ 誘電体ブロック ４１ 可変素子 ４２ 制御回路 ６１，７１ マイクロ波集積回路 ６２，７２，１１０ 筐体 ６３，７３ 孔 ６３Ａ，７３Ａ 連通孔 ８１，９１ 蓋部材 １００，１８０ ＧａＡｓ基板 １０１ フリップチップ １０２，１８２ アルミナ・セラミック基板 １０３，１３４，１４１ パッド １０４ 引き出し線路 １０５ 誘電体共振器 １０５ａ 誘電体ブロック図 １０５ｂ 低誘電体 １０６，１３５，１４３ バイアホール １０７，１２１，１２２，１４２，１８１ａ，１８１ｂ
線路 １０８ ピラー １１１ 空洞部 １２１ａ スリット １３１ バラクタダイオード １３２ 電極 １３３ 共振器モジュール １５１ 連通孔 １５２ 蓋部材 １６１ ネジ孔 １６２ ネジ １７０ ＧａＡｓ基板 １７１ ＧａＡｓＦＥＴ １７２ バイアス供給回路 １７３ 出力整合回路 １７５ パターン １７６ 金属板 １８３ ボンディングワイヤ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 マイクロ波回路に併せて、そのマイクロ
   波回路と外部に配置されるべき外部素子との結合に供さ
   れ、かつ導電体からなる結合路が形成されたフリップチ
   ップと、 前記フリップチップに接続される付加回路が形成され、
   かつ一方の外表面にそのフリップチップが実装された基
   板とを備え、 前記基板は、 前記一方の外表面に形成され、かつ前記結合路に接続さ
   れた導体端子と、 前記一方の外表面に対向する他方の外表面の内、前記外
   部素子が配置されるべき空間に対向する領域に形成さ
   れ、その外部素子に結合すると共に、前記導体端子に接
   続された導体線路とを有することを特徴とするマイクロ
   波集積回路。
2. 【請求項２】 マイクロ波回路に併せて、そのマイクロ
   波回路と外部に配置されるべき外部素子との結合に供さ
   れ、かつ導電体からなる結合路が形成されたフリップチ
   ップと、 前記フリップチップに接続されるべき付加回路が形成さ
   れ、かつ一方の外表面にそのフリップチップが実装され
   た基板とを備え、 前記基板は、 前記一方の外表面に形成され、かつ前記結合路に接続さ
   れた第一の導体線路と、 前記一方の外表面に対向する他方の外表面の内、前記外
   部素子が配置されるべき空間に対向する領域に形成さ
   れ、かつ前記第一の導体線路に電磁的にあるいは静電的
   に結合すると共に、その外部素子に結合する第二の導体
   線路とを有することを特徴とするマイクロ波集積回路。
3. 【請求項３】 請求項１または請求項２に記載のマイク
   ロ波集積回路において、 外部素子は、 マイクロ波回路と付加回路との双方もしくは何れか一方
   の半導体プロセスに適さず、または別途製造されるべき
   素子であることを特徴とするマイクロ波集積回路。
4. 【請求項４】 請求項３に記載のマイクロ波集積回路に
   おいて、 外部素子は、 マイクロ波回路に組み合わせられるべき共振器であるこ
   とを特徴とするマイクロ波集積回路。
5. 【請求項５】 請求項３に記載のマイクロ波集積回路に
   おいて、 外部素子は、 誘電体共振器を構成する誘電体ブロックであることを特
   徴とするマイクロ波集積回路。
6. 【請求項６】 請求項４に記載のマイクロ波集積回路に
   おいて、 共振器に一体化され、かつインピーダンスに応じてその
   共振器の特性を可変する可変素子と、 フリップチップと基板との双方あるいは何れか一方に形
   成され、かつ前記可変素子のインピーダンスを可変する
   制御回路と、 前記基板に形成され、かつ前記制御回路に接続されると
   共に、前記可変素子に結合する結合路とを備えたことを
   特徴とするマイクロ波集積回路。
7. 【請求項７】 請求項１ないし請求項５の何れか１項に
   記載のマイクロ波集積回路において、 マイクロ波回路と付加回路との双方あるいは何れか一方
   は、 外部素子の特性を可変する回路を含むことを特徴とする
   マイクロ波集積回路
8. 【請求項８】 請求項１ないし請求項７の何れか１項に
   記載のマイクロ波集積回路と、 前記マイクロ波集積回路に含まれる基板の他方の外表面
   が内壁に対向する状態でそのマイクロ波集積回路が収納
   される筐体と、 前記筐体の内壁の内、前記基板の他方の外表面が対向
   し、かつ外部素子が配置されるべき領域に形成されると
   共に、その外部素子が収納される孔とを備えたことを特
   徴とするマイクロ波装置。
9. 【請求項９】 請求項５に記載のマイクロ波集積回路
   と、 前記マイクロ波集積回路を構成する基板の他方の外表面
   が内壁に対応する状態でそのマイクロ波集積回路が収納
   され、かつ導電体からなる筐体と、 前記筐体の内壁の内、前記基板の他方の外表面が対向
   し、かつ誘電体ブロックが配置されるべき領域に形成さ
   れると共に、その誘電体ブロックが収納される孔とを備
   えたことを特徴とするマイクロ波装置。
10. 【請求項１０】 請求項８に記載のマイクロ波装置にお
    いて、 孔は、 外部素子が筐体の外側壁から挿通あるいは嵌通する連通
    孔であり、 前記外部素子の位置を前記連通孔の内部に支持し、その
    連通孔の開口部を閉塞する蓋部材を備えたことを特徴と
    するマイクロ波装置。
11. 【請求項１１】 請求項９に記載のマイクロ波装置にお
    いて、 孔は、 誘電体ブロックが筐体の外側壁から挿通あるいは嵌通す
    る連通孔であり、 導電体で構成され、かつ前記誘電体ブロックを前記連通
    孔の内部に支えると共に、その連通孔の開口部を密閉す
    る蓋部材を備えたことを特徴とするマイクロ波装置。