JPH11249894A - 処理デバイスに命令ストリームを供給する方法及び装置 - Google Patents

処理デバイスに命令ストリームを供給する方法及び装置

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JPH11249894A
JPH11249894A JP10357686A JP35768698A JPH11249894A JP H11249894 A JPH11249894 A JP H11249894A JP 10357686 A JP10357686 A JP 10357686A JP 35768698 A JP35768698 A JP 35768698A JP H11249894 A JPH11249894 A JP H11249894A
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Abstract

(57)【要約】 【課題】処理テ゛ハ゛イスに命令ストリームを供給するための回路
を提供する。 【解決手段】回路の実施形態は、RISC CPUに使用するの
に適しているが、一方、他の実施形態は、フィールト゛フ゜ロク゛ラ
マフ゛ルアレイにおいて使用される小さな処理テ゛ハ゛イスのよう
な、他の処理テ゛ハ゛イスに使用することもできる。この回路
は、第1の命令値のセットを供給する外部の命令ストリームを受
信すると共に、第2の命令値のセットを含むメモリを備えてい
る。複数の出力部が、処理テ゛ハ゛イス3に命令ストリーム13、14を
供給する。この回路は、選択手段11に、第1及び第2の命
令値のセットからのヒ゛ットを、処理テ゛ハ゛イスへのそれぞれの命
令ストリームに割り当てるようにさせる制御入力12をマスクの形
式で備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、処理デバイス（ま
たは処理装置）に対する命令ストリームの供給に関す
る。好ましい実施形態では、本発明は、処理デバイスに
利用することができる命令ストリームを拡張し、それに
よって命令サイズを縮小することを可能にする方法に関
する。
【０００２】
【従来の技術】一般に、プログラマブル（プログラム可
能な）デバイスは、命令のストリームによって制御され
る演算を行う。このようなストリームは、一般に、命令
ストリームと呼ばれる。こういったプログラマブルデバ
イスは、複数のマイクロプロセッサを含むが、それに限
定されるものではない。ストリーム内の各命令は、典型
的には、予め決められた長さのビットのパターンであ
り、これは命令語と呼ばれる。ビットの各パターンは、
符号化されたものであり、それは、プログラマブルデバ
イスに対する特定の命令を表している。大抵のプログラ
マブルデバイスでは、１サイクル規準で動作を制御す
る。通常はそうであるが、ある種のフィールドプログラ
マブルゲートアレイ（ＦＰＧＡ）のように、１サイクル
規準で制御されることには意味が無いプログラマブルデ
バイスがある。後述する例では１サイクル単位の制御を
示すが、本発明のいくつかの実施形態では、フィールド
プログラマブルデバイスが特別に関係がある。
【０００３】命令の符号化は、いくつかの要素を均等に
満たしたものである。第1に、デバイスのプログラマが
豊富な機能を利用することができるように、多くの異な
る演算を符号化する必要がある。第2に、命令の復号化
が容易である必要がある。すなわち、比較的小さい回路
が、外部命令を必要な内部制御信号に変換する必要があ
る。これら２つの要因により、各命令語のビット数が多
くなる。しかしながら、第3の要因は、一般に、各命令
語のビットの数を小さくする必要があるということであ
る。そうでなければ、必要とされる広いデータチャネル
に適応するために、多くの時間と回路空間を消費するこ
とになる。
【０００４】満足に命令を処理するにあたりこれらの引
張り合いが特に明らかである領域は、RISC（Reduced In
struction Set Computer：縮小命令セットコンピュー
タ）プロセッサの設計にある。1980年代半ばまで普及し
ていたCISC（Complex Instruction Set Computer：複雑
命令セットコンピュータ）の命令セットとは異なり、RI
SCは、簡略化した命令セットを処理する限定された複数
の命令セットを使用する。一般に、CISCデザインでは、
各々の有効な結果に対して命令を指定する必要があると
考えられている。速度を上昇させ（個々の処理ユニット
は、限定された命令を処理しているために簡単にするこ
とができるため）、コストを削減する（RISCデザイン
は、一般に、同等のCISCデザインより必要なトランジス
タの数が少ないため）ために、一般のマイクロプロセッ
サの設計は、RISCの設計に移行してきている。しかしな
がら、RISCにはCISCにある命令選択の豊富さが欠けてい
るため、RISCプロセッサのために書かれたコードは、CI
SCプロセッサのために書かれたコードよりかなり長くな
る傾向がある。この点に関して、RISCプロセッサはCISC
プロセッサに対して欠点を有している。
【０００５】このような欠点は、命令サイズが小さい豊
富な命令セットを与えることで、事前に十分に除去する
ことができる。命令サイズを縮小することは、それによ
って命令経路のためのメモリからプロセッサへの全体の
帯域幅が縮小され、プログラムを格納するためのメモリ
量も縮小することができる（特に、組み込みアプリケー
ションにおいて重要である）ため、有利である。命令サ
イズを縮小する方法の一つとして、例えば、World Wide
Webサイトhttp://www.devcom.com/riscm/Pro+Peripher
als/ArchExt/Thumb/Flyer/、及び米国特許第5568646号
に示されているような拡張RISCマシンリミテッド（Adva
nced RISC Machines Limited：ARM）の「Thumb」アーキ
テクチャがある。ARMプロセッサは、３２ビットのプロ
セッサであり、32ビットの命令セットを備えている。Th
umb命令セットは、この３２ビット命令セットにおいて
最も使用される命令の一揃いからなり、それは16ビット
形式に圧縮されている。これら16ビット命令は、プロセ
ッサにおいて32ビットコードに復元される。このソリュ
ーション（解決策）によって、32ビットのプロセッサに
対して16ビットの命令経路を使用することが可能になる
が、命令パイプラインが余計に複雑になる。さらに、こ
のソリューションは、命令セットの選択された命令グル
ープへの縮小に依存する。
【０００６】
【発明が解決しようとする課題】従って、処理デバイス
に対する命令の供給を最適化する他の方法を見つける必
要があり、それによって、命令サイズを縮小すると同時
に、豊富な機能性と復号化の容易性を達成することがで
きる。
【０００７】
【課題を解決するための手段】このため、本発明は、処
理デバイスに命令ストリームを供給する回路を提供する
ものであって、第1の命令値のセットを供給するために
外部命令ストリームを受信する入力部と、第2の命令値
のセットを含むように構成されたメモリと、処理デバイ
スに出力命令ストリームを供給するための複数の出力部
と、制御入力部と、上記制御入力部により、複数の出力
部間に第1の命令値のセットと第2の命令値のセットを振
り分けるように構成された選択手段とを具備する。
【０００８】ここで、「処理デバイス」という用語は、
命令を受け入れて情報処理機能を実行することができる
任意の処理要素に対して基本的に使用され、明らかに、
CPUのような要素を含むが、フィールドプログラマブル
アレイ内の処理要素をも含む。そのような構造について
の本発明の適用例を、以下に示す。
【０００９】第2の命令のセットを使用することによっ
て、外部命令ストリームにおいて与えられたワード長で
利用可能な命令セットの機能を向上させることが可能と
なる。有利なことには、命令語の「伸長（拡張）」が可
能となり、そのため、出力命令ストリームが全体として
外部命令ストリームより多くのビットを含むようにな
る。代替的には、ビットを命令ストリームから転用し
て、処理デバイスの周辺回路を駆動することができ、そ
れによって、それ自身で、命令セットを効果的に伸長す
ることができる。この周辺回路は、複数の機能の範囲で
使用することができ、その一例として、処理デバイスへ
のデータ入力を許可又は禁止する機能がある。
【００１０】好ましい構成では、選択手段は、第1の命
令値のセットと第2の命令値のセットとの間でビット単
位の値を選択し、値の各選択について、第1の命令値の
セット及び第2の命令値のセットからの1ビットを、複数
の出力の１つに割り当て、他方の第1の命令値のセット
と第2の命令値のセットからの対応するビットを、複数
の出力の他の１つに割り当てる。この構成において、第
2の命令値のセットは、変数で与えることができるが、
有利な実施形態では、一つ又は複数の定数（例えば、外
部命令ストリームの開始前の、おそらくは、構成可能な
又は再構成可能なデバイスの場合におけるデバイス構成
時に定義された値）として与えられる。
【００１１】より大きい回路内での利用率を向上させ得
る更に有益な特徴は、外部命令ストリームからの命令又
は第2の命令値のセットからの命令の供給のいずれかを
禁止する手段を使用することである。これらの特徴によ
り、デバイスの機能のいずれかを「無視」することによ
り、プログラミングの困難性を低減することができる。
【００１２】このアプローチは、命令とデータの両方に
対して同じデータ経路幅を有するプロセッサデバイスで
あって、レジスタの使用を命令機能から独立して指定す
る（RISCプロセッサの場合、一般的であるが）ようなプ
ロセッサデバイスを使用する場合に効果的であるが、ま
た、同様な問題が存在する他の形態のプロセッサ設計に
おいても明らかな利点がある。本発明の適用例として、
RISC設計に関してのみでなく、複数のプロセッサ要素を
備えたフィールドプログラマブルデバイスの設計に関し
ても述べる。
【００１３】本発明の適用例に対するフィールドプログ
ラマブルデバイスの特に適した形態は、複数の処理デバ
イスが構成可能な配線ネットワークによって互いに接続
されており、処理デバイスが、複数のＡＬＵ、特に比較
的小さいＡＬＵ（たとえば4ビットＡＬＵ）である（又
はそれらを含むものである）ことにある。
【００１４】本発明の特有の実施形態について、以下
に、例を用いて添付図面を参照して説明する。
【００１５】
【発明の実施の形態】まず、本発明を用いるプログラマ
ブルシステムの主な要素を、従来技術のプログラマブル
システムと対比させる。そのような従来技術のプログラ
マブルシステムの要素を、図１に示す。命令は、命令ス
トリーム１により、制御中のデバイスに対して外部のメ
モリ（図示せず）から供給され、命令ストリーム内の別
々の命令の要素（例えば、命令語のビット）で表される
命令値のセットは、命令復号器２によって復号され、制
御中のデバイス３に意味のある復号済み命令６として出
力される。制御中のデバイス３は、例えば、RISCプロセ
ッサとしてもよい。従って、復号済み命令６は、制御中
のデバイス３へ供給され、また、デバイス３は、受信デ
ータ４を受信して、それが使用する復号済み命令６及び
受信データ４からデータ出力５を供給する。
【００１６】図２は、本発明の一実施形態を用いるプロ
グラマブルシステムの構成要素を示す。このシステムの
大部分の外観は図１に示すものと同じである（それらの
図において同じ参照番号を用いている）が、命令復号器
２への命令の供給が異なっている。命令は、従来と同様
に命令ストリーム１で供給されるが、選択手段１１を介
して供給される命令の出所が追加されている。ここで、
選択手段１１は、命令サイズを効果的に伸長するように
構成することができるため、命令伸長要素と呼ぶ。命令
伸長要素１１への制御入力は、後述するように、命令マ
スク１２によって供給される。命令伸長要素１１は、Ｊ
及びＫという２つの出力を有しており、これらは命令復
号器２に対して２つの命令ストリーム１３，１４を供給
する。命令伸長要素１１が３つ以上の出力、つまりは３
つ以上の命令ストリームを利用する他の実施形態は、本
発明の他の実施形態の適用例として容易に提供すること
ができる。
【００１７】命令マスク１２は、第1及び第2の命令値の
セットをＪ出力とＫ出力との間でどのように振り分ける
かを決定する。この機能を実行する基本的な回路（第2
の命令値のセットの可能な出所をも示す）を、図３に示
す。図３に示す回路は、命令入力１の1ビットを操作す
るために必要な回路である。基本的な回路に必須なのは
1組のマルチプレクサ４３，４４である。各マルチプレ
クサ４３，４４に対する制御入力は、命令入力１の関連
したビットに適した命令マスク１２の値によって与えら
れる。外部入力は、第1のマルチプレクサ４３の「１」
入力と、第2のマルチプレクサ４４の「０」入力とに供
給される。第1のマルチプレクサ４３の出力は、命令伸
長要素１１のＫ出力であり、第2のマルチプレクサ４４
の出力は、命令伸長要素１１のＪ出力である。従って、
この実施形態では、外部命令入力の各ビットの経路は、
命令伸長要素１１のＪ又はＫ出力のいずれかに定められ
ている。
【００１８】各マルチプレクサへの他の入力によって、
Ｊ出力とＫ出力のうち、外部命令ストリーム１からの関
連したビットによって出力値が与えられないのがどちら
であるかの情報が与えられる。すなわち、命令マスク値
が１である場合、第2のマルチプレクサ４４への「１」
入力によって、Ｊ出力に出力値が与えられ、命令マスク
値が０である場合、第1のマルチプレクサ４３への
「０」入力によって、Ｋ出力に出力値が与えられる。こ
こでは、これら追加のマルチプレクサ入力４１，４２
は、双方とも定数値で供給される（しかし、より複雑な
実施形態では、これらは変数とするか、もしくはデータ
依存とすることができる）。第1のマルチプレクサへの
「０」入力４１は、第1の定数Ｃ1によって供給され、第
2のマルチプレクサへの「１」入力４２は、第2の定数Ｃ
2によって供給される。
【００１９】図３に示す構成では、ｎビットの外部入力
１とｎビットの命令マスク１２とが供給されているが、
その結果は２ｎビットの命令値となり、そのうちのｎビ
ットがＫ出力によって供給され、ｎビットがＪ出力によ
って供給される。命令マスク１２は、効果的に、外部命
令ストリーム内のビットをビット単位でＪ又はＫのいず
れかに送るように機能する。
【００２０】明らかに、利用可能なビット数を自由に増
加させることはできない。所定のマスク値について、Ｊ
及びＫ出力においてあり得る値のサブセットだけを、外
部の値を変化させることによって簡単に供給することが
できる。しかしながら、実際的な多くの場合において、
命令の符号化をしかるべく配置することが容易にできる
ことが分かっている。具体的な例を以下に示す。
【００２１】この基本的なメカニズムを拡張したもの
を、図4及び図５に示す。図４及び図５の回路の要素
は、概して図３の要素と同じであるが、各場合におい
て、イネーブル入力５１及び追加の論理ゲート５２，５
３が設けられている。図4及び図５に示す回路によっ
て、単一ビットのイネーブル信号５１により外部命令入
力１と命令マスク１２をそれぞれ禁止するオプションを
加えることができる。回路を主入力のいずれか一方によ
り完全に制御することができるメカニズムを供給する動
作を、かなり簡略化することができるため、このような
拡張は望ましいものである。
【００２２】図２に示す基本的なメカニズムには、２つ
の主な代替バージョンがある。これらは、命令マスク１
２の設定方法によって異なる。これは図６に示すように
構成することができ、ここでは、マスク値は、外部命令
ストリーム１に命令が与えられるほど頻繁ではないが、
外部的に設定される。この状態の一例は、再構成可能な
回路内にあり、ここでは命令マスク設定命令２１を、デ
バイスの動作中に与えられる構成又は再構成情報の一部
として、供給することができる。例２は、図２のメカニ
ズムのこのバージョンを示しており、以下でさらに説明
する。他の代替バージョンは、図７に示すものであり、
ここでは、マスク設定信号２２が制御中のデバイス３自
体によって供給される。この制御形式は、通常のプロセ
ッサ環境におけるより複雑なプロセッサ、すなわち、RI
SC CPUのような、例１に更に説明する構成に適してい
る。
【００２３】ここで、本発明の２つの詳細な適用例をそ
れぞれのコンテキストに対して以下に示す。
【００２４】例１：RISCアーキテクチャ RISCプロセッサ設計の重要な特徴は、比較的単純な命令
の符号化を使用することである。典型的には、すべての
命令は同じサイズであり、とのビットを特定の目的（例
えば、レジスタ指定子、即値定数、演算指定子等）に使
用することができるかに関する非常に限定されたフォー
マットに従う。この方式の利点は、命令を復号するのに
必要なロジックを簡単にすることができ、それによって
小さくかつ高速なプロセッサを構成し得ることである。
一方、対応する不利な点は、多くの命令が厳密に必要な
大きさよりも大きくなることであり、例えば、関連した
2オペランド命令を命令セットに適合させることができ
ないため、2オペランド命令を、3オペランド命令として
１つの入力を複製して符号化する必要がある。また、典
型的なサイズではなく、必要とされる可能な限り大きな
サイズに応じて、即値定数又は分岐オフセット値のため
のスペースを割り当てる必要がある。
【００２５】個々の命令が必要以上に大きい場合、プロ
グラム全体が必要以上に大きくなる。上述したように、
この結果、メモリからプロセッサへのより高い帯域幅が
必要となり、メモリサイズが全体のシステムコストに影
響を与える場合ある。
【００２６】本発明の実施形態による命令マスキング
は、命令のサイズを縮小するのに用いることができ、そ
れによって、命令セットを豊富に持つという利点を保持
しながら、これらの不利な点が発生しなくなる。このア
プローチの適用例を示すために、これをDLXアーキテク
チャのコンテキストにおいて述べる。DLXは、「Compute
rArchitecture, A Quantitative Approach」、J.L. Hen
nessy & D.A.Patterson,p160〜166及びAppendix E 199
0, Morgan Kaufmann Publishers, Inc. San Mateo, CA,
USA ISBN 1-55860-069-8に述べられている簡略化した
汎用RISCプロセッサである。DLXプロセッサの命令フォ
ーマットを以下に示す。
【００２７】
【表１】
【００２８】Ｉタイプ命令は、オペランドとしてのレジ
スタを１つ持っており、他のレジスタは一般に即値定数
である。Ｒタイプ命令は２つのレジスタオペランドを持
っている。Ｒｓ１及びＲｓ２は送信元のレジスタ指定子
であり、Ｒｄは宛先のレジスタ指定子である。命令の基
本タイプは３つともすべて、３２ビット長であり、6ビ
ットの重要な演算コードは最上位ビットにある。レジス
タ指定子は、一般に命令内の同じ位置にあり、常に５ビ
ット長である。
【００２９】ここで、このプロセッサに対する本発明の
一実施形態の適用例を示す。本発明の一実施形態を適用
した結果、この場合には、命令毎のビットの数が２１に
減るが、マスキングメカニズムを使用してこれを４２に
伸長する。使用する回路は、図５に示すものであり、Ｃ
2＝０、Ｃ1＝０である。制御信号の出所については後述
する。伸長された４２ビット内の命令ビットの可能なレ
イアウトを、以下の表２の３つの命令フォーマットのそ
れぞれについて示す。
【００３０】
【表２】
【００３１】表２の具体的な特徴及び図５に示す回路の
適用例について、さらに下記する。内部のマスク値１２
は、Ｒ０プロセッサレジスタから取り出される。このレ
ジスタは、DLXにおいて、この特別な制御目的に適した
選択を可能にするため、（他の多くのRISCプロセッサに
おける同等のレジスタと同様に）ある「魔法のような
（magic）」特性を有している。このレジスタは特別な
特性を有しているので、本目的に適した特性をそれに与
えるためにわずかな変更を加えることは、簡単なことで
ある。これらの適した特性は以下の通りである。
【００３２】Ｉタイプ命令におけるＲ０からの読出し
は、すべて０に戻る。これによって、式Ｒｘ＝Ｒ０＋定
数の演算がＲｘ＝０＋定数となるため、定数のロードが
可能になる。Ｒタイプ命令におけるＲ０への書込みは、
まったく起こらない。全ての状態フラグの設定を含む残
りの命令は、普通に発生し、レジスタファイルへの最後
の再書込み（write back）のみが阻止される。これによ
って、比較演算を安価に実施することができる（Ａ＞Ｂ
は、Ｒ０＝Ｂ−Ａとして、「負の」フラグをチェックす
ることによって実施することができる）。この結果、Ｒ
０はＩタイプ命令によってのみ書込むことができ、Ｒタ
イプ命令によってのみ読み出すことができる。
【００３３】Ｉタイプ命令において、Ｒｓ１ａとＲｓ１
ｂとは、互いにＯＲをとることにより、Ｒｓ１レジスタ
指定子を形成する。これにより、より柔軟に、命令定数
とレジスタ指定子との間にビットを割り当てることがで
きる。例えば、5ビットまでの長さの定数は、Ｒｓ１ａ
をレジスタ指定子として使用し、Ｋ4...Ｋ0を定数とし
て使用することができ、一方、より大きい定数は、Ｒｓ
１ｂをレジスタ指定子として使用し、Ｋ9...Ｋ5を定数
として使用することができる。
【００３４】ここで、演算コード拡張（opcode extensi
on）フィールドは、１１ビットではなく２１ビットから
なる。これによって、伸長済みのセットにおいてビット
位置をより柔軟に割り当てることができ、そのため、レ
ジスタ指定子と演算コード拡張の間でビットを交換する
必要が特に制限されない。
【００３５】分岐オフセットフィールドは、４つの領域
に分割され、Ｋ20...Ｋ16，Ｋ9...Ｋ0，Ｊ20...Ｊ16，
Ｊ9...Ｊ0という３０ビット量に再構成される。短い分
岐は、Ｊビットのみで表すことができる。より長い分岐
は、Ｋビットが必要であるが、非常に長い分岐のすべて
を単純に表すことができるとは限らない。
【００３６】命令が２１ビット長であるため、３つの命
令を１ビット残して６４ビットのグループに適合させる
ことができる。この余分のビットを制御信号５１として
使用することにより、マスクをオンとすべきかオフとす
べきかを決定することは、適切である。このため、３つ
の命令群は、同じ制御値を共用しなければならないが、
実際にはこれは重要な制限ではなく、命令の順序を再度
付け直すことによって、プログラムの正確性を保ちつ
つ、このような種類の制約を満たすようにする方法が知
られている。３つの命令を６４ビットに適合させること
により、分岐先のアラインメントを制限することにもな
る。命令をフェッチするのに使用するワードアドレス
は、６４ビットメモリアクセスにおいてどちらの３２ビ
ット命令を使用すべきかを指定することができるが、提
案された方式において３つの命令のいずれを使用すべき
かを指定するための追加のメモリアドレスビットは無
い。簡単な解決法は、３つの命令のうちの最初の命令に
のみ分岐することであるが、アドレスビットを操作する
ためのより複雑な他の方法もまた可能である。
【００３７】レジスタの初期化について、演算コード０
０００００（２進数）を有する命令は、入力の一方を、
他方が０である時に伝えるＩタイプの命令（例えばＡｄ
ｄ、ＸＯＲ、ＯＲ等）である。これは、Ｒ０の値を、以
下の表３に示す命令シーケンスを使用して容易に設定す
ることができるということを意味する。
【００３８】
【表３】
【００３９】命令モードは、２つのキャラクタで表す。
１つめは、命令がＩ、Ｒ又はＪタイプのいずれであるか
を示し、２つめは、制御信号の状態を示す（Ｍ：マスク
がアクティブである、Ｎ：マスクがアクティブでない、
Ｘ：関係無し）。これらの命令の重要なものは、一般に
タイプＩＮであるが、実際には、マスクは多くの場合不
都合無くアクティブにすることができる。
【００４０】上記技術の変形例を使用して、いずれかの
レジスタに１６ビット値をロードすることができる。Ｒ
０が００００ＦＦＦＦ（１６進数）である場合、命令の
２１ビットは（５ビットのレジスタ番号）（１６ビット
の定数値）のように解釈される。この方式で、３１の汎
用レジスタすべてを、レジスタ毎に１命令と４つの追加
の命令（開始時に１回と終了時に１回、Ｒ０を初期化す
る２つの命令が２組）によって設定することができる。
３５×２／３の３２ビットワード、すなわち２３ １／
３ワードの総計は、圧縮されていない場合に必要な３１
ワードと比較して有利であり、２５％の節約となる。
【００４１】プログラム例：単一ループ 以下のプログラム（以下の全てのプログラム例と同様、
Ｃで書かれている）は、単一ループを表している。
【００４２】 このループについての命令シーケンスを、以下の表４に
示す。
【００４３】
【表４】
【００４４】この命令方式についてのレジスタ配置を、
以下の表５に示す。
【００４５】
【表５】
【００４６】命令は、表４において、６４ビット境界に
適合する３つの命令群の中に示されている。ループ本体
は、１１の命令が必要であり、それらは、従来の形式の
１１ワードに比較して、８×３２ビットワードに収ま
る。従って、分岐先の正確なアラインメントを保証する
ための余分なＮＯＰ命令が必要であるにも関わらず、全
体としてサイズを２７％節約することができる。
【００４７】例２：ＣＨＥＳＳアーキテクチャ ＣＨＥＳＳは、データ経路集中型（datapath-intensiv
e）アプリケーションのためのフィールドプログラマブ
ルアレイ構造である。ＣＨＥＳＳアーキテクチャは、以
下の出願に記載されており、それらはすべて本出願に参
照によって組み込まれている。この出願は、米国を指定
した１９９８年１月２８日に提出された国際特許出願第
ＧＢ９８／００２４８号と、１９９７年１２月１７日に
提出された欧州特許出願第９７３１０２２０．５号及び
その対応米国出願である。アーキテクチャ全体のレイア
ウトは、本例では重要ではないが、本発明の目的のため
に、ＣＨＥＳＳは、各ＡＬＵを各入出力を介して他のＡ
ＬＵに接続することができるように経路スイッチを有す
る４ビットのＡＬＵのアレイからなっていると考えるこ
とができる。
【００４８】図８は、ＣＨＥＳＳの４ビットＡＬＵの入
力及び出力を示す。各ＡＬＵは、Ａ，Ｂ及びＩ入力への
３つの４ビット入力経路３２，３３，３４と、ＡＬＵの
出力Ｆを運ぶ１つの４ビット出力経路３７とを有してい
る。これら入出力経路は、経路スイッチに接続されてい
る。また、桁上げ（carry）信号のための１ビットの入
力経路３５と１ビットの出力経路３６が設けられてお
り、それ自体経路スイッチのネットワークを有してい
る。これらは、それぞれＡＬＵの入力Ｃinと出力Ｃout
とに接続されている。
【００４９】Ａ及びＢはデータ入力であり、ＦはＡ及び
Ｂ入力から導出されるデータ出力である。ＡＬＵは、表
６において下記するようにＡ及びＢの算術及び論理機能
を生成することができる。また、桁上げ入出力の効果も
示されている。一般に、これらを、桁上げ連鎖（carry
chain）を生成するために使用して、ＡＬＵをより広い
ワードの並列計算に使用することができるが、これら
は、比較機能にも使用することができる。
【００５０】
【表６】
【００５１】Ｉ入力は、命令入力である。その機能は、
ＡＬＵの可能な機能のうちいずれを実際に実行するかを
選択することである。ＣＨＥＳＳにおいて、Ｉ入力は、
Ａ，Ｂ入力及びＦ出力と同じ幅のものが選択される。す
なわち、４ビットである。このことは、以下の理由から
大きな利点である。すなわち、これによって、ひとつの
ＡＬＵのＩ入力を他のＡＬＵのＦ出力で駆動することが
でき（上述した欧州特許出願第９７３１０２２０．５号
に記載されているように、命令を動的に与えることがで
き）、経路ネットワークのみが、Ａ、Ｂ又はＩ入力に対
する経路であるかどうかに関係なく、１つのタイプのデ
ータを桁上げすればよいからである。これは、命令の数
に厳しい制約を与える。すなわち、４ビットのＩ入力
は、最大でも１６の命令であることを意味している。し
かしながら、表６は２１より多くの入力を示している。
４ビットの命令入力で十分な命令セットを供給するとい
う問題は、本発明の一実施形態による命令マスク方式を
用いることによって、解決することができる。
【００５２】外部Ｉ入力は、図４に示す回路を使用する
ことにより、８ビット（４×Ｊビット及び４×Ｋビッ
ト）に伸長することができる。マスク値１２及び制御信
号５１は、両方とも、フィールドプログラマブルアレイ
の初期構成の一部として内部レジスタに格納される。こ
こで、定数は、Ｃ1＝１及びＣ2＝０のように選択され
る。このように選択した結果、制御信号５１が外部命令
入力Ｉを禁止すると、Ｊは格納されたマスク値に従うと
いうことになる。これにより、Ｉ入力に定数値を必要と
することなく、従ってＩに定数値を供給する経路ネット
ワークの必要を無くして、ＡＬＵの機能を定数演算に対
して設定することができる。
【００５３】構成例１：入力イネーブルとして使用する
Ｋビット この例では、４ビットＡＬＵに対する主命令を決定する
ためにＪビットを使用するが、周辺回路を制御するた
め、特にＡおよびＢ入力を許可するためにＫビットを使
用する。これによって、構成例１に含まれる適用例に示
すように、命令セットを効果的に伸長することができ
る。
【００５４】必要な構成を得るために、Ｊ及びＫビット
に以下の機能を割り当てる。
【００５５】４つのＪビットを、表７（以下を参照）に
示す１６の機能のうち１つを選択するために使用する。
Ｋ0及びＫ2を、Ａ入力に対する入力イネーブルを与える
ために使用する。ここで、Ｋ0及びＫ2が両方ともローで
ある場合、入力はオンとなり、そうでない場合はオフと
なる（表７においてＡ＝００００に相当する）。Ｋ1及
びＫ3をＢ入力に対する入力イネーブルを与えるために
使用する。ここで、Ｋ1及びＫ3が両方ともローである場
合、入力はオンとなり、そうでない場合はオフとなる。
【００５６】
【表７】
【００５７】この命令セットの選択は、命令セットを有
効に追加した結果、命令マスク値の特定の値が選択され
るように慎重になされている。例えば、マスク値が００
１１である場合、Ｊ1及びＪ0は両方とも１でなければな
らないが、ＡおよびＢ入力は両方ともオフにすることが
できる。有効な命令セット（外部命令ストリームから認
識される命令セット）を表８に示す。
【００５８】
【表８】
【００５９】「入力が両方とも禁止」である列に示す値
は、すべて算術演算において有効な定数である。ある場
合に結果として生じる定数値１１１１は、２の補数計算
において−１を示すが、これはしばしば必要な値であ
る。
【００６０】代わりに、マスク値が１１００である場
合、Ａ及びＢ入力の両方とも再びオフとすることができ
るが、この場合、Ｊ３及びＪ２は両方とも１であり、命
令セットは表９に示すものとなる。
【００６１】
【表９】
【００６２】０１０１のマスク値を使用する場合、更に
有効な命令セットを得ることができる。このマスク値を
用いると、Ａをオフにする２つの方法がある。その有効
な命令セットを表１０に示す。
【００６３】
【表１０】
【００６４】従って、Ｋビットを使用してＡ，Ｂ入力を
許可することにより有効な命令セットを変更するための
命令マスクを使用するので、ＡＬＵ３１によって（Ｉ入
力で受信されるものに関して）認識されるのと同じ命令
セットについて、さまざまな種類の異なる命令セット
を、外部命令ストリーム１で認識することができるとい
うことがわかる。基本的な命令セットを慎重に選択する
ことにより（Ｊビットの組合わせのうちのどれをどの命
令に割り当てるかに関して）、これらの異なる有効な命
令セットを工夫して、特定の機能として使用するために
特に有効なものとすることができる。このため、フィー
ルドプログラマブルアレイの構成において、所定のプロ
セッサ要素についてのマスク値を、そのプロセッサ要素
に対して利用可能な命令が、実行する必要のある（１つ
又は複数の）演算に特に適したセットとなるように選択
することができる。
【００６５】このことは、その全てが構成例１、及び表
７から表１０に示す命令セットに関連する一連の適用例
によって最も良く示される。なお、表７における命令の
選択は、例示的なものであることを強調しておく。すな
わち、当業者は、この明細書の開示内容から、貴重で有
効な命令セットを生成する他の選択を考案する方法を十
分に認識するであろう。
【００６６】適用例としての回路を、図９に示す。この
回路は、２つのＡＬＵを有している。１つはＡＬＵ１０
４であり、これは００００のマスク値を有し、従って、
表７に示す有効な命令セットを有している。もう１つは
ＡＬＵ１０３であり、これは００１１のマスク値を有
し、従って表８に示す有効な命令セットを有している。
この回路は、４つの入力によって制御される。これら
は、ＡＬＵ１０３及びＡＬＵ１０４それぞれへの外部命
令入力１０８，１０９と、回路と共に使用するメモリ１
０２（ＣＨＥＳＳアーキテクチャにおいて、このメモリ
は、欧州特許出願第９７３１０２２０．５号に記載され
ているようにユーザプレーンメモリ（user plane memor
y）に変換されるスイッチメモリによって構成すること
ができる）へのアドレス入力１１０及び読出し／書込み
入力１１１である。また、３つのレジスタ、すなわちレ
ジスタ１（１０５）、レジスタ２（１０６）、及びＣ
outレジスタ１０７が設けられており、これらもまた、
ＣＨＥＳＳアーキテクチャの構成要素から容易に供給す
ることができる。以下の例において、明確には示してい
ないが、メモリ１０２に対する書込みはすべてレジスタ
１（１０５）に書込まれるようになっている。
【００６７】応用例１：ビット計数 以下のビット計数プログラム（これも後のすべてのプロ
グラムと同様にＣで書かれている） は、以下の表１１に示す入力シーケンスに従って実現す
ることができる。表１１は、命令値、及び結果として生
じるレジスタ値を示している。
【００６８】
【表１１】
【００６９】変数Ｑは、第１のＡＬＵが実行する比較演
算の結果を表す。この値は、当然０又は１である。従っ
て、計数値がインクリメントされるかインクリメントさ
れないかは、比較の結果による。
【００７０】応用例２：パターン照合 以下のコードは、いくつかのパターンに対して入力値を
比較し、合致した数を記録する演算を示す。
【００７１】 このコードは、図９に示す回路により、以下の表１２に
示す入力シーケンスによって達成することができる。
【００７２】
【表１２】
【００７３】以前と同様に、変数Ｑは比較演算の結果を
表すために使用される。また、計数の変数値は、各比較
の後でＱだけ再度インクリメントされ、合致した数を表
す。
【００７４】構成例２：Ｋビットが即値定数を与える 本構成例は、ＫビットのいくつかがＡ及びＢ入力につい
ての入力許可機能を与えるという点で、構成例１と類似
している。しかしながら、この場合は、すべてのＫビッ
トをその目的に使用するのではなく、代わりに他のビッ
トを、即値定数を供給するために使用する。利用可能な
命令タイプの範囲は、第１の構成例より制限されている
が、即値定数を供給するメカニズムはいくつかの適用例
についてのプログラミングを直接的にかなり簡略化す
る。
【００７５】この場合、Ｊ及びＫビットに以下のように
機能を割り当てる。
【００７６】４つのＪビットは、表７に設定されている
ように１６の命令の１つを選択する。Ｋ0はＡ入力につ
いて入力許可を与えるために使用される。Ｋ0がローで
ある場合、入力はオンとなり、他の場合には、Ａ入力は
定数値Ｋ3Ｋ200となる。Ｋ1は、Ｂ入力について入力許
可を与えるために使用する。Ｋ1がローである場合、入
力はオンとなり、他の場合はＢ入力はオフとなる（値０
０００に設定されるのと同じである）。
【００７７】命令マスクが１１１１に設定された場合、
Ｊビットはすべて１に設定され、ＡＬＵは常に命令Ａ＋
Ｂ＋Ｃinを実行しなければならない。追加すべき値の選
択は、以下の表１３に示すように、Ｋビットによって決
定される。
【００７８】
【表１３】
【００７９】言い換えると、利用可能な命令セットは、
以下の通りである。
【００８０】A+B、A、B+定数０，４，８，１２のいずれ
か、定数０，４，８，１２のいずれか（もしくは、Ｃin
によって与えられる可能性を含み、０，１，４，５，
８，９，１２，１３からのいずれかの定数）。
【００８１】応用例３：ヒストグラム化 以下のコードにより、入力をその上位の２ビットの可能
な値と突き合わせてチェックし、チェックの結果に応じ
てカウンタをインクリメントすることによって、ヒスト
グラムを生成することができる。
【００８２】 if ((z & 12) == 12) count 3 ++; if ((z & 12) == 8) count 2 ++; if ((z & 12) == 4) count 1 ++; if ((z & 12) == 0) count 0 ++; 図９に示す回路は、Ｋビットが構成例２で示した機能を
有するように構成されており、上記コードを実行するた
めに使用することができる。図９に示す場合ともう１つ
違いがある。すなわち、ＡＬＵ１０３は、００１１でな
く１１１１のマスク値を有するように構成されている。
従って、このＡＬＵは、表１３に示す命令セットを有し
ている。このコードを実行するのに必要な入力シーケン
スを、以下の表１４に示す。
【００８３】
【表１４】
【００８４】このように、各ビット単位の比較の後、Ｃ
outは内部変数Ｑに設定される。この内部変数Ｑは、テ
スト中の入力の最初の２ビットが比較値と等しい場合は
値０を有し、等しくない場合は値１を有する。Ｃoutの
これらの値は、次の演算で反転する。その結果、テスト
中の入力の最初の２ビットと一致する比較値に対する適
切なカウンタがインクリメントされる。
【００８５】構成例３：最下位ビットでの加算／減算操
作 本発明による命令マスク回路の異なる表現を図１０に示
す。このゲートの組合わせは、図４に示すものと論理的
には同様である。この場合、外部命令ストリームからの
ビットは入力３０１で受信され、構成ＲＡＭ３０３の単
一ビットが外部命令入力を許可するために使用される。
命令マスク値は、４ビット制御レジスタ３１３によって
与えられ、マスク回路自体はＯＲゲート３１１及びＡＮ
Ｄゲート３１２から構成される。ＯＲゲート３１１の出
力は、ＡＬＵのＩ入力に対する関連した命令ビット（こ
の明細書を通して一貫してＪiとして示す）であり、Ａ
ＮＤゲート３１２の出力は、以前と同様にＡＬＵの他の
部分に供給するために利用可能なＫiビットとして供給
される。入力イネーブルビット３０３がローである場
合、出力Ｋiはすべてローであり、ビットスライスのた
めの命令ビットＪiは４ビット制御レジスタ３１３に従
う。入力イネーブルビット３０３がハイであり、制御レ
ジスタ３１３のビットがローである場合、外部入力Ｉi
は命令ビットＪiに対して関連する出力に経路が定めら
れ、関連したＫiはローに設定される。入力イネーブル
ビット３０３がハイであり制御レジスタ３１３のビット
がハイである場合、外部入力Ｉiは関連したＫiに経路が
定められ、命令ビットＪiに対して関連した出力はハイ
に設定される。
【００８６】命令マスクにより、他の回路をＡＬＵに同
期して制御することができる。実際の場合は、ＡＬＵの
加算と減算のスワッピングである。これが実行される
と、桁上げ連鎖の最下位ビットに与えられる定数を、減
算では１、加算では０に設定する必要がしばしばある。
マスク回路を提供することにより、図１１に示すよう
に、周辺回路を制御するために入力を追加する必要がな
く、これを実現することができる。
【００８７】この例では、ＡＬＵに関して、表７に示す
命令セットと異なる命令セットについて考える。命令セ
ットの完全な詳細はこの例では重要ではない。ＡＤＤに
必要なＪビットが００１１であり、ＳＵＢに必要なＪビ
ットが１１１１であるということを示すことで十分であ
る。制御レジスタ３１３が保持する命令マスク値が００
１１に設定された場合、このことは、外部命令ストリー
ムビット（Ｉiと称する）のうち、Ｉ3及びＩ2はＪ3及び
Ｊ2にそれぞれ結合するが、Ｉ1及びＩ0はＫ1及びＫ0に
結合するという効果を有する。Ｊ1及びＪ0は、両方とも
１の値に固定される。これによって、最下位ビットを操
作するように適合されたＡＤＤ＿ＬＳＢ及びＳＵＢ＿Ｌ
ＳＢコードを含むＡＤＤ及びＳＵＢの命令コードの伸長
したセットが得られる。この機能コードのセットを実現
するための外部命令Ｉについて結果として得られるコー
ドは、以下の通りである。
【００８８】 Ｉ入力ＡＤＤ命令コード ００００ Ｉ入力ＡＤＤ＿ＬＳＢ命令コード ０００１ Ｉ入力ＳＵＢ命令コード １１００ Ｉ入力ＳＵＢ＿ＬＳＢ命令コード １１１１ ＡＬＵ命令コードＪは、ＡＤＤとＡＤＤ＿ＬＳＢの両方
について同じ（００１１）であるが、ＡＤＤではＣinは
ビットスライスのためのＣinとなるように単純に伝搬さ
れる一方、ＡＤＤ＿ＬＳＢではビットスライスのための
Ｃinの値は常に０である。ＳＵＢ命令の場合も同様であ
り、ＳＵＢ＿ＬＳＢについて、ビットスライスのための
Ｃinの値は常に１である。
【００８９】従って、周辺回路が動的な命令入力によっ
て制御されるため、同時に使用することができるＡＬＵ
命令の組合せは、制限される。しかしながら、制限され
た数の場合のみをカバーすればよいため、これによって
実際的な困難は生じない。例えば、上述した場合では、
ＡＤＤ命令とＳＵＢ命令の間に２つの共通したビットが
必要である。この場合は、ビットＪ1とＪ0は両方とも１
の値を有している。
【００９０】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。
【００９１】１．処理デバイスに命令ストリームを供給
するための回路であって、第１の命令値のセットを供給
するために外部命令ストリームを受信する入力部と、第
２の命令値のセットを含むように構成されたメモリと、
前記処理デバイスに出力命令ストリームを供給するため
の複数の出力部と、制御入力部と、前記制御入力部によ
り、前記複数の出力部間に前記第１の命令値のセットと
前記第２の命令値のセットと分配するように構成された
選択手段とからなる回路。
【００９２】２．前記出力命令ストリームは、全体とし
て前記外部命令ストリームより多くのビットを含むこと
からなる上項１の回路。
【００９３】３．前記選択手段は、前記第１の命令値の
セットと前記第２の命令値のセットとの間でビット毎に
値を選択するものであって、ここで、値の各選択につい
て、前記第１の命令値のセット及び前記第２の命令値の
セットのいずれかからの１ビットは、前記複数の出力部
の１つに送られ、他方の前記第１の命令値のセット及び
前記第２の命令値のセットからの対応する１ビットは、
前記複数の出力部の他方に送られることからなる上項１
又は２の回路。
【００９４】４．前記制御入力部は、前記外部命令スト
リームと同数のビットを有する値を供給し、前記ビット
毎の値の選択を、前記外部命令ストリームの等しく重要
なビットに対応する前記制御入力値のビットに関連して
行うことからなる上項３の回路。
【００９５】５．前記複数の出力部の１つは、前記処理
デバイスに命令入力を供給し、一方、前記複数の出力部
の他方は、前記処理デバイスの周辺回路に入力を供給す
ることからなる上項３又は４の回路。
【００９６】６．前記周辺回路は、前記処理デバイスへ
の１つ又は複数のデータ入力を許可又は禁止するための
回路を備えることからなる上項５の回路。
【００９７】７．前記周辺回路は、前記処理デバイスへ
の１つ又は複数のデータ入力に対して、演算定数を供給
するための回路を備えることからなる上項５又は６の回
路。
【００９８】８．前記回路は、命令とデータの両方につ
いて同じデータ経路幅を有し、レジスタの使用が命令機
能から独立して指定される処理デバイス、と共に使用さ
れるように構成されていることからなる上項１乃至７の
いずれの回路。
【００９９】９．前記選択手段への前記第１の命令値の
セットの供給を禁止する手段が供給され、それによって
前記処理デバイスが前記第２の命令値のセットに従って
制御されることからなる上項１乃至８のいずれかの回
路。
【０１００】１０．前記選択手段への前記第２の命令値
のセットの供給を禁止する手段が供給され、それによっ
て前記処理デバイスが前記第１の命令値のセットに従っ
て制御されることからなる上項１乃至９のいずれかの回
路。
【０１０１】１１．前記処理デバイスは、単一の集積回
路における複数の処理ユニットの１つであることからな
る上項１乃至１０のいずれかの回路。
【０１０２】１２．複数の処理デバイスと、前記複数の
処理デバイスのうちの１つ又は複数のための、上項１乃
至１１のいずれかの回路とからなる集積回路。
【０１０３】１３．前記複数の処理デバイスは、構成可
能な配線ネットワークにより互いに接続されていること
からなる上項１２の集積回路。
【０１０４】１４．前記処理デバイスは、フィールドプ
ログラマブルアレイ内の処理要素であることからなる上
項１２又は１３の集積回路。
【０１０５】１５．前記処理デバイスは、複数のＡＬＵ
であることからなる上項１４の集積回路。
【０１０６】１６．前記処理デバイスは、複数の４ビッ
トＡＬＵであり、命令及びデータに４ビット幅が必要で
あることからなる上項１５の集積回路。
【０１０７】
【発明の効果】上述した複数の実施例から分かるよう
に、本発明の実施形態による命令マスク方式を使用し
て、意図した目的に関する命令セットを十分豊富に持つ
ことと、復号化を容易に行うことの両方を維持しつつ、
命令語内の少数のビットの利点を組み合わせることがで
きる。これらの利点は、命令マスクを使用して有効な命
令セットを調整し、命令語長を効果的に伸長することに
より、あるいはビットを周辺回路に転用することによっ
て、意図した１つ又は一群の目的に特に適合するように
することができる。これらのオプションのそれぞれによ
って、残りの命令セットに制約を与えることとなるが、
この制約は基本的な命令セットを好適に選択することに
よって比較的容易に遵守することができるということが
一般的に理解される。
【図面の簡単な説明】
【図１】従来のプログラマブルシステムの命令及びデー
タの流れを示す図である。
【図２】本発明の一実施形態を用いたプログラマブルシ
ステムの命令及びデータの流れを示す図である。
【図３】本発明の実施形態に使用する選択回路を示す図
である。
【図４】入力を禁止することができるように変更した図
３に示す選択回路を示す図である。
【図５】入力を禁止することができるように変更した図
３の選択回路を示す図である。
【図６】第２の命令セットの出所を示すために変更した
図２の命令の流れを示す図である。
【図７】第2の命令セットの出所を示すために変更した
図２の命令の流れを示す図である。
【図８】本発明の実施形態が使用することのできるフィ
ールドプログラマブル演算アレイの基本的な処理デバイ
スを示す図である。
【図９】図８に示す基本的な処理デバイスを備えたフィ
ールドプログラマブル演算アレイにおける本発明の一実
施形態の適用例を示す図である。
【図１０】図８に示す基本的な処理デバイスを備えたフ
ィールドプログラマブル演算アレイに使用するよう構成
された本発明の別の実施形態による命令マスク回路を示
す図である。
【図１１】図１０に示す命令マスク回路によって実現さ
れるビットの転用を利用した桁上げ入出力経路を示す図
である。
【符号の説明】
１ 命令ストリーム ２ 命令復号器 ３ デバイス ４ 受信データ ５ 出力データ ６ 復号済み命令 １１ 選択手段 １２ 命令マスク １３、１４ 命令ストリーム
フロントページの続き (72)発明者 アラン・デイヴィッド・マーシャル イギリス国ブリストル・ビーエス１・４ア ールジェイ，マーシャンツ・ランディン グ，トリン・ヒルズ（番地表示なし) (72)発明者 ジャン・ビュレミ フランス国75116−パリ，リュ・ドゥ・ ラ・トゥール・76

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】処理デバイスに命令ストリームを供給する
    ための回路であって、 第１の命令値のセットを供給するために外部命令ストリ
    ームを受信する入力部と、 第２の命令値のセットを含むように構成されたメモリ
    と、 前記処理デバイスに出力命令ストリームを供給するため
    の複数の出力部と、 制御入力部と、 前記制御入力部により前記複数の出力部間に、前記第１
    の命令値のセットと前記第２の命令値のセットを分配す
    るように構成された選択手段とからなる回路。
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