JPH11239246A - 光電変換装置と半導体デバイス - Google Patents
光電変換装置と半導体デバイスInfo
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- JPH11239246A JPH11239246A JP10038871A JP3887198A JPH11239246A JP H11239246 A JPH11239246 A JP H11239246A JP 10038871 A JP10038871 A JP 10038871A JP 3887198 A JP3887198 A JP 3887198A JP H11239246 A JPH11239246 A JP H11239246A
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Abstract
(57)【要約】
【課題】 光照射時においても電源投入時に正常に動作
するＣＭＯＳ定電流源回路や半導体デバイスを提供する
ことを課題とする。 【解決手段】 ソースが正電源に接続された第１ＰＭＯ
Ｓと、ソースが前記正電源に接続され、ゲート及びドレ
インが前記第１ＰＭＯＳのゲートに接続された第２ＰＭ
ＯＳと、ソースが基準電位に接続され、ゲート及びドレ
インが前記第１ＰＭＯＳのドレインと接続された第１Ｎ
ＭＯＳと、ソースが抵抗を介して前記基準電位に接続さ
れ、ゲートが前記第１ＮＭＯＳのゲートに接続され、ド
レインが、前記第２ＰＭＯＳのドレインに接続された第
２ＮＭＯＳと、で構成されるカレントミラー回路を有す
る光電変換装置や半導体デバイスにおいて、前記第２Ｐ
ＭＯＳのドレインにカソードが接続され、かつ逆バイア
スが印加されたホトダイオードを設けたことを特徴とす
る。
するＣＭＯＳ定電流源回路や半導体デバイスを提供する
ことを課題とする。 【解決手段】 ソースが正電源に接続された第１ＰＭＯ
Ｓと、ソースが前記正電源に接続され、ゲート及びドレ
インが前記第１ＰＭＯＳのゲートに接続された第２ＰＭ
ＯＳと、ソースが基準電位に接続され、ゲート及びドレ
インが前記第１ＰＭＯＳのドレインと接続された第１Ｎ
ＭＯＳと、ソースが抵抗を介して前記基準電位に接続さ
れ、ゲートが前記第１ＮＭＯＳのゲートに接続され、ド
レインが、前記第２ＰＭＯＳのドレインに接続された第
２ＮＭＯＳと、で構成されるカレントミラー回路を有す
る光電変換装置や半導体デバイスにおいて、前記第２Ｐ
ＭＯＳのドレインにカソードが接続され、かつ逆バイア
スが印加されたホトダイオードを設けたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳカレント
ミラー回路から成るＣＭＯＳ定電流源回路を有する一次
元及び２次元の光電変換装置及びこれを用いた画像読み
取り装置にかかわるものであり、特に電源電圧印加時に
おける定電流源回路の立ち上がり特性が良好なＣＭＯＳ
定電流源回路や定電流源回路を含む半導体デバイスの回
路構成に関わるものである。
ミラー回路から成るＣＭＯＳ定電流源回路を有する一次
元及び２次元の光電変換装置及びこれを用いた画像読み
取り装置にかかわるものであり、特に電源電圧印加時に
おける定電流源回路の立ち上がり特性が良好なＣＭＯＳ
定電流源回路や定電流源回路を含む半導体デバイスの回
路構成に関わるものである。
【０００２】
【従来の技術】近年、光電変換装置の分野においては、
受光素子と周辺回路を同一基板中に形成した光電変換装
置の開発が積極的に行われている。
受光素子と周辺回路を同一基板中に形成した光電変換装
置の開発が積極的に行われている。
【０００３】例えば、演算増幅器を受光素子と同一半導
体基板中に形成したリニアセンサ（テレビジョン学会誌
Ｖｏｌ．４７、Ｎｏ９（１９９３）ｐｐ．１１８
０）、サンプルホールド回路を有するイメージセンサ
（特開平４−２２３７７１号公報）、演算増幅器で構成
された内部基準電圧発生回路を有する固体撮像装置（特
開平９−６５２１５号公報）、等が提案されている。
体基板中に形成したリニアセンサ（テレビジョン学会誌
Ｖｏｌ．４７、Ｎｏ９（１９９３）ｐｐ．１１８
０）、サンプルホールド回路を有するイメージセンサ
（特開平４−２２３７７１号公報）、演算増幅器で構成
された内部基準電圧発生回路を有する固体撮像装置（特
開平９−６５２１５号公報）、等が提案されている。
【０００４】また、演算増幅器のバイアス電流は一般的
に定電流源回路を用いて生成されるが、この定電流源回
路をＭＯＳトランジスタを用いて形成する場合には、例
えば図３に示すようなＣＭＯＳ定電流源回路（R.Gregor
ian,G.C.Temes Analog MOS Integrated Circuits for S
ignal Processing P.127 Figs. 4 and 5.）を用いるの
が一般的であるが、その他にも特開平７−４４２５４号
公報に開示されているようなＣＭＯＳ定電流源回路も提
案されている。
に定電流源回路を用いて生成されるが、この定電流源回
路をＭＯＳトランジスタを用いて形成する場合には、例
えば図３に示すようなＣＭＯＳ定電流源回路（R.Gregor
ian,G.C.Temes Analog MOS Integrated Circuits for S
ignal Processing P.127 Figs. 4 and 5.）を用いるの
が一般的であるが、その他にも特開平７−４４２５４号
公報に開示されているようなＣＭＯＳ定電流源回路も提
案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術に開示されているＣＭＯＳ定電流源回路と受光素子と
を同一半導体基板中に形成した光電変換装置において
は、光照射時にＣＭＯＳ定電流源回路が動作しない場合
がある。
術に開示されているＣＭＯＳ定電流源回路と受光素子と
を同一半導体基板中に形成した光電変換装置において
は、光照射時にＣＭＯＳ定電流源回路が動作しない場合
がある。
【０００６】図３に示した、従来のＣＭＯＳ定電流源回
路に電源電圧が印加された状態においては、 （１）定電流が流れている状態（図３においてＱ２、Ｑ
４のＭＯＳトランジスタが飽和領域で動作している状
態） （２）定電流がほとんど流れない状態（図３において、
約Ｖ01＝ＧＮＤ、約Ｖ02＝ＶＤＤ） の２つの安定点が存在する。
路に電源電圧が印加された状態においては、 （１）定電流が流れている状態（図３においてＱ２、Ｑ
４のＭＯＳトランジスタが飽和領域で動作している状
態） （２）定電流がほとんど流れない状態（図３において、
約Ｖ01＝ＧＮＤ、約Ｖ02＝ＶＤＤ） の２つの安定点が存在する。
【０００７】当然のことながら、（２）の状態において
は、バイアス電流がほとんど流れないため、回路は正常
に動作しない。
は、バイアス電流がほとんど流れないため、回路は正常
に動作しない。
【０００８】通常、電源電圧を印加すると、（１）の状
態で安定するが、図３に示したＣＭＯＳ定電流源回路を
光電変換装置に適用した場合、このＣＭＯＳ定電流源回
路に光が照射されると、（２）の状態で安定する場合が
ある。
態で安定するが、図３に示したＣＭＯＳ定電流源回路を
光電変換装置に適用した場合、このＣＭＯＳ定電流源回
路に光が照射されると、（２）の状態で安定する場合が
ある。
【０００９】この理由を以下に説明する。
【００１０】例えば、Ｑ３のＰＭＯＳトランジスタのド
レイン（Ｐ型）とウエル（Ｎ型）で形成されるＰＮ接合
部で光キャリアが発生すると、図３のＶ01には光生成ホ
ールが蓄積され、電位が上昇し、上昇しすぎれば、Ｑ
３，Ｑ４のＰＭＯＳトランジスタはオフ状態となる。そ
れに伴って、Ｖ02の電位も下降し、最終的には上記の定
電流がほとんど流れない（２）の状態で安定する。
レイン（Ｐ型）とウエル（Ｎ型）で形成されるＰＮ接合
部で光キャリアが発生すると、図３のＶ01には光生成ホ
ールが蓄積され、電位が上昇し、上昇しすぎれば、Ｑ
３，Ｑ４のＰＭＯＳトランジスタはオフ状態となる。そ
れに伴って、Ｖ02の電位も下降し、最終的には上記の定
電流がほとんど流れない（２）の状態で安定する。
【００１１】また、Ｑ１のＮＭＯＳトランジスタのドレ
イン（Ｎ型）とウエル（Ｐ型）で形成されるＰＮ接合部
で、光キャリアが発生する場合も、同様に、上記の
（２）の状態で安定することになる。
イン（Ｎ型）とウエル（Ｐ型）で形成されるＰＮ接合部
で、光キャリアが発生する場合も、同様に、上記の
（２）の状態で安定することになる。
【００１２】従って、パターンレイアウトやデザインル
ールの制約で、この定電流源回路の遮光が十分にできな
い場合には、定電流源回路が正常に動作しないという問
題が発生するのである。
ールの制約で、この定電流源回路の遮光が十分にできな
い場合には、定電流源回路が正常に動作しないという問
題が発生するのである。
【００１３】［発明の目的］本発明の目的は、定電流源
回路を遮光する以外に、光照射時においても電源投入時
に正常に動作するＣＭＯＳ定電流源回路を有する光電変
換装置を提供することにある。
回路を遮光する以外に、光照射時においても電源投入時
に正常に動作するＣＭＯＳ定電流源回路を有する光電変
換装置を提供することにある。
【００１４】
【課題を解決するための手段】上記の問題を解決するた
めに、本発明は、ソースが正電源に接続された第１ＰＭ
ＯＳトランジスタと、ソースが前記正電源に接続され、
ゲート及びドレインが前記第１ＰＭＯＳトランジスタの
ゲートに接続された第２ＰＭＯＳトランジスタと、ソー
スが負電源に接続され、ゲート及びドレインが前記第１
ＰＭＯＳトランジスタのドレインと接続された第１ＮＭ
ＯＳトランジスタと、ソースが抵抗を介して前記負電源
に接続され、ゲートが前記第１ＮＭＯＳトランジスタの
ゲートに接続され、ドレインが、前記第２ＰＭＯＳトラ
ンジスタのドレインに接続された、第２ＮＭＯＳトラン
ジスタと、で構成されるカレントミラー回路を有する光
電変換装置において、前記第２ＰＭＯＳトランジスタの
ドレインにカソードが接続され、かつ逆バイアスが印加
されたホトダイオードを設けたことを特徴とする。
めに、本発明は、ソースが正電源に接続された第１ＰＭ
ＯＳトランジスタと、ソースが前記正電源に接続され、
ゲート及びドレインが前記第１ＰＭＯＳトランジスタの
ゲートに接続された第２ＰＭＯＳトランジスタと、ソー
スが負電源に接続され、ゲート及びドレインが前記第１
ＰＭＯＳトランジスタのドレインと接続された第１ＮＭ
ＯＳトランジスタと、ソースが抵抗を介して前記負電源
に接続され、ゲートが前記第１ＮＭＯＳトランジスタの
ゲートに接続され、ドレインが、前記第２ＰＭＯＳトラ
ンジスタのドレインに接続された、第２ＮＭＯＳトラン
ジスタと、で構成されるカレントミラー回路を有する光
電変換装置において、前記第２ＰＭＯＳトランジスタの
ドレインにカソードが接続され、かつ逆バイアスが印加
されたホトダイオードを設けたことを特徴とする。
【００１５】また、本発明は、ソースが正電源に接続さ
れた第１ＰＭＯＳトランジスタと、ソースが前記正電源
に接続され、ゲート及びドレインが前記第１ＰＭＯＳト
ランジスタのゲートに接続された第２ＰＭＯＳトランジ
スタと、ソースが負電源に接続され、ゲート及びドレイ
ンが前記第１ＰＭＯＳトランジスタのドレインと接続さ
れた第１ＮＭＯＳトランジスタと、ソースが抵抗を介し
て前記負電源に接続され、ゲートが前記第１ＮＭＯＳト
ランジスタのゲートに接続され、ドレインが、前記第２
ＰＭＯＳトランジスタのドレインに接続された、第２Ｎ
ＭＯＳトランジスタと、で構成されるカレントミラー回
路を有する光電変換装置において、前記第１ＮＭＯＳト
ランジスタのドレインにアノードが接続され、かつ逆バ
イアスが印加されたホトダイオードを設けたことを特徴
とする。
れた第１ＰＭＯＳトランジスタと、ソースが前記正電源
に接続され、ゲート及びドレインが前記第１ＰＭＯＳト
ランジスタのゲートに接続された第２ＰＭＯＳトランジ
スタと、ソースが負電源に接続され、ゲート及びドレイ
ンが前記第１ＰＭＯＳトランジスタのドレインと接続さ
れた第１ＮＭＯＳトランジスタと、ソースが抵抗を介し
て前記負電源に接続され、ゲートが前記第１ＮＭＯＳト
ランジスタのゲートに接続され、ドレインが、前記第２
ＰＭＯＳトランジスタのドレインに接続された、第２Ｎ
ＭＯＳトランジスタと、で構成されるカレントミラー回
路を有する光電変換装置において、前記第１ＮＭＯＳト
ランジスタのドレインにアノードが接続され、かつ逆バ
イアスが印加されたホトダイオードを設けたことを特徴
とする。
【００１６】さらに、少なくとも第１導電型である第１
の領域と、第２導電型である第２の領域が接合した構成
からなる複数の制御手段を含む半導体デバイスにおい
て、前記半導体デバイス外部の外乱によりいずれかの前
記第１の領域又は前記第２の領域の電位の変動に対し
て、前記制御手段に誤動作をさせる前記第１の領域又は
前記第２の領域に、前記半導体デバイス外部の外乱によ
っての前記第１の領域又は前記第２の領域の電位の変動
と逆の変動をする変動手段を接続したことを特徴とす
る。
の領域と、第２導電型である第２の領域が接合した構成
からなる複数の制御手段を含む半導体デバイスにおい
て、前記半導体デバイス外部の外乱によりいずれかの前
記第１の領域又は前記第２の領域の電位の変動に対し
て、前記制御手段に誤動作をさせる前記第１の領域又は
前記第２の領域に、前記半導体デバイス外部の外乱によ
っての前記第１の領域又は前記第２の領域の電位の変動
と逆の変動をする変動手段を接続したことを特徴とす
る。
【００１７】［作用］本発明によれば、例えば、Ｑ３の
ＰＭＯＳトランジスタのドレイン（Ｐ型）とウエル（Ｎ
型）で形成されるＰＮ接合部で光キャリアが発生した場
合においても、このノードに接続されたホトダイオード
で発生する光生成電子によって、このノードの電位上昇
を抑制することが可能となるため、Ｑ３、Ｑ４のＰＭＯ
Ｓトランジスタはオフ状態にはならず、定電流源回路は
正常な状態で安定する。
ＰＭＯＳトランジスタのドレイン（Ｐ型）とウエル（Ｎ
型）で形成されるＰＮ接合部で光キャリアが発生した場
合においても、このノードに接続されたホトダイオード
で発生する光生成電子によって、このノードの電位上昇
を抑制することが可能となるため、Ｑ３、Ｑ４のＰＭＯ
Ｓトランジスタはオフ状態にはならず、定電流源回路は
正常な状態で安定する。
【００１８】また、Ｑ１のＮＭＯＳトランジスタのドレ
イン（Ｎ型）とウエル（Ｐ型）で形成されるＰＮ接合部
で光キャリアが発生した場合においても、同様に、この
ノードに接続されたホトダイオードで発生する光生成ホ
ールによって、このノードの電位下降を抑制することが
可能となるため、Ｑ１、Ｑ２のＮＭＯＳトランジスタは
オフ状態にはならず、定電流源回路は正常な状態で安定
する。
イン（Ｎ型）とウエル（Ｐ型）で形成されるＰＮ接合部
で光キャリアが発生した場合においても、同様に、この
ノードに接続されたホトダイオードで発生する光生成ホ
ールによって、このノードの電位下降を抑制することが
可能となるため、Ｑ１、Ｑ２のＮＭＯＳトランジスタは
オフ状態にはならず、定電流源回路は正常な状態で安定
する。
【００１９】本発明においては、定電流源を構成するＭ
ＯＳトランジスタのドレインとウエルで発生する光電源
より、ホトダイオードに流れる光電流が多ければ、その
効果を十分に発揮できる。しかしながら、ホトダイオー
ドに流れる光電流が大き過ぎる場合は、定電流源回路の
電流精度を悪化させ、かつ、暗時と光照射時で定電流が
変化するというような不都合も生じる。従って、本発明
において、ホトダイオードに流れる光電流は、定電流回
路に流れる電流に対して、十分小さくすることが好まし
い。
ＯＳトランジスタのドレインとウエルで発生する光電源
より、ホトダイオードに流れる光電流が多ければ、その
効果を十分に発揮できる。しかしながら、ホトダイオー
ドに流れる光電流が大き過ぎる場合は、定電流源回路の
電流精度を悪化させ、かつ、暗時と光照射時で定電流が
変化するというような不都合も生じる。従って、本発明
において、ホトダイオードに流れる光電流は、定電流回
路に流れる電流に対して、十分小さくすることが好まし
い。
【００２０】また、本発明は、１次元、２次元の光電変
換装置のみならず、種々の光電変換装置や半導体デバイ
スに適用することが可能であることはいうまでもない。
換装置のみならず、種々の光電変換装置や半導体デバイ
スに適用することが可能であることはいうまでもない。
【００２１】以上述べたように、パターンレイアウトや
デザインルールの制約で、定電流源回路部分の遮光が十
分にできない場合においても、本発明の構成を用いるこ
とにより、光照射時に定電流源回路が正常に動作しない
という問題を解決することが可能になるのである。
デザインルールの制約で、定電流源回路部分の遮光が十
分にできない場合においても、本発明の構成を用いるこ
とにより、光照射時に定電流源回路が正常に動作しない
という問題を解決することが可能になるのである。
【００２２】
【発明の実施の形態】以下、実施形態を用いて、本発明
の具体的な構成の説明を行う。
の具体的な構成の説明を行う。
【００２３】〔第１の実施形態〕本発明の第１の実施形
態における３画素分の等価回路図を、図１に示して説明
する。
態における３画素分の等価回路図を、図１に示して説明
する。
【００２４】本実施形態は、光電変換素子のホトダイオ
ード１０、１０’１０”と、ＰＭＯＳトランジスタ１
１、１１’１１”のゲート、リセットスイッチ１２、１
２’１２”が接続され、ホトダイオード１０、１０’１
０”で発生した信号電荷を、ＰＭＯＳトランジスタ１
１、１１’１１”をソースホロアで読み出す光電変換装
置である。ここで、ソースホロアはＰＭＯＳトランジス
タ１３、１３’１３”の定電流負荷を用いている。この
定電流負荷のＰＭＯＳトランジスタ１３、１３’１３”
のゲートに定電流源２０が接続されている。
ード１０、１０’１０”と、ＰＭＯＳトランジスタ１
１、１１’１１”のゲート、リセットスイッチ１２、１
２’１２”が接続され、ホトダイオード１０、１０’１
０”で発生した信号電荷を、ＰＭＯＳトランジスタ１
１、１１’１１”をソースホロアで読み出す光電変換装
置である。ここで、ソースホロアはＰＭＯＳトランジス
タ１３、１３’１３”の定電流負荷を用いている。この
定電流負荷のＰＭＯＳトランジスタ１３、１３’１３”
のゲートに定電流源２０が接続されている。
【００２５】この光電変換装置は、まずリセットパルス
φＲＥＳをハイとして、リセットスイッチ１２、１２’
１２”をオンとして、ホトダイオード１０、１０’１
０”のアノードを一括してリセット電位ＶＲＥＳにリセ
ットする。次に、所定時間映像光をホトダイオード１
０、１０’１０”に照射し、この映像光量に応じてホト
ダイオード１０、１０’１０”のアノード電位がＰＭＯ
Ｓトランジスタ１１、１１’１１”のしきい値以下に下
がり、ＰＭＯＳトランジスタ１１、１１’１１”をオン
して、映像光量に応じた電流を流す。その電流に応じた
電圧を出力電圧として出力電圧Ｖ０１，Ｖ０２，Ｖ０３
を出力する。
φＲＥＳをハイとして、リセットスイッチ１２、１２’
１２”をオンとして、ホトダイオード１０、１０’１
０”のアノードを一括してリセット電位ＶＲＥＳにリセ
ットする。次に、所定時間映像光をホトダイオード１
０、１０’１０”に照射し、この映像光量に応じてホト
ダイオード１０、１０’１０”のアノード電位がＰＭＯ
Ｓトランジスタ１１、１１’１１”のしきい値以下に下
がり、ＰＭＯＳトランジスタ１１、１１’１１”をオン
して、映像光量に応じた電流を流す。その電流に応じた
電圧を出力電圧として出力電圧Ｖ０１，Ｖ０２，Ｖ０３
を出力する。
【００２６】上記定電流負荷の電流を生成する定電流源
２０は、ソースが正電源に接続された第１ＰＭＯＳトラ
ンジスタ２と、ソースが該正電源に接続され、ゲート及
びドレインが該第１ＰＭＯＳトランジスタ２のゲートに
接続された第２ＰＭＯＳトランジスタ１と、ソースが負
電源に接続され、ゲート及びドレインが該第１ＰＭＯＳ
トランジスタのドレインと接続された第１ＮＭＯＳトラ
ンジスタ４と、ソースが抵抗Ｒを介して基準電圧の負電
源に接続され、ゲートが該第１ＮＭＯＳトランジスタの
ゲートに接続され、ドレインが、該第２ＰＭＯＳトラン
ジスタのドレインに接続された第２ＮＭＯＳトランジス
タ３と、で構成されるカレントミラー回路と、該第２Ｐ
ＭＯＳトランジスタのドレインにカソードが接続され、
かつ逆バイアスが印加されるホトダイオード５とから構
成される。特に、このホトダイオード５を、ＰＭＯＳト
ランジスタ１のドレインとＧＮＤとの間で逆バイアスが
印加されるように設けていることに特徴がある。
２０は、ソースが正電源に接続された第１ＰＭＯＳトラ
ンジスタ２と、ソースが該正電源に接続され、ゲート及
びドレインが該第１ＰＭＯＳトランジスタ２のゲートに
接続された第２ＰＭＯＳトランジスタ１と、ソースが負
電源に接続され、ゲート及びドレインが該第１ＰＭＯＳ
トランジスタのドレインと接続された第１ＮＭＯＳトラ
ンジスタ４と、ソースが抵抗Ｒを介して基準電圧の負電
源に接続され、ゲートが該第１ＮＭＯＳトランジスタの
ゲートに接続され、ドレインが、該第２ＰＭＯＳトラン
ジスタのドレインに接続された第２ＮＭＯＳトランジス
タ３と、で構成されるカレントミラー回路と、該第２Ｐ
ＭＯＳトランジスタのドレインにカソードが接続され、
かつ逆バイアスが印加されるホトダイオード５とから構
成される。特に、このホトダイオード５を、ＰＭＯＳト
ランジスタ１のドレインとＧＮＤとの間で逆バイアスが
印加されるように設けていることに特徴がある。
【００２７】本実施形態における、ＰＭＯＳトランジス
タ１のドレイン面積、ドレインの遮光率、ホトダイオー
ド面積、ホトダイオード遮光率を以下に示す。
タ１のドレイン面積、ドレインの遮光率、ホトダイオー
ド面積、ホトダイオード遮光率を以下に示す。
【００２８】
【表１】 この場合、定電流源回路２０のＰＭＯＳ１、及びＰＭＯ
Ｓ２を流れる定電流は約２０μＡであるのに対し、光照
射時にホトダイオード５に流れる光電流は１ｐＡ以下で
あるため、ホトダイオード５の光電流は定電流源の精度
に影響を及ぼさない。
Ｓ２を流れる定電流は約２０μＡであるのに対し、光照
射時にホトダイオード５に流れる光電流は１ｐＡ以下で
あるため、ホトダイオード５の光電流は定電流源の精度
に影響を及ぼさない。
【００２９】本実施形態において、光照射時に電源電圧
を印加した場合でも定電流源は正常に動作し、光電変換
装置は正常に光反応を示した。しかし、ホトダイオード
５が無い、従来の定電流源回路を用いた場合、電源電圧
印加後も定電流源回路は遮断状態となり、光電変換装置
は光反応を示さなかった。
を印加した場合でも定電流源は正常に動作し、光電変換
装置は正常に光反応を示した。しかし、ホトダイオード
５が無い、従来の定電流源回路を用いた場合、電源電圧
印加後も定電流源回路は遮断状態となり、光電変換装置
は光反応を示さなかった。
【００３０】尚、図１には３画素分のみの等価回路を示
しているが、本実施形態は、実際には１チップ当たり２
３４画素から構成される１次元ラインセンサチップであ
り、該１次元ラインセンサチップを複数個１列に接続す
ることにより、密着型イメージセンサとして光電変換装
置を形成している。
しているが、本実施形態は、実際には１チップ当たり２
３４画素から構成される１次元ラインセンサチップであ
り、該１次元ラインセンサチップを複数個１列に接続す
ることにより、密着型イメージセンサとして光電変換装
置を形成している。
【００３１】〔実施形態２〕図２は本発明の第２の実施
形態における等価回路図である。本実施形態は受光素子
アレイ２３の共通出力線２１の出力をオペアンプ２４を
用いてインピーダンス変換をして信号を出力する光電変
換装置である。
形態における等価回路図である。本実施形態は受光素子
アレイ２３の共通出力線２１の出力をオペアンプ２４を
用いてインピーダンス変換をして信号を出力する光電変
換装置である。
【００３２】受光素子アレイ２３で各受光素子で光電変
換された信号出力は、シフトレジスタ２２により共通出
力線２１に順次出力される。また共通出力線２１はオペ
アンプ２４の入力に接続されている。本実施形態におい
ては、オペアンプ２４のバイアス電流を生成する定電流
源２０のＮＭＯＳ４のドレインと電源電圧との間で逆バ
イアスが印加されるようにホトダイオード５を設けてい
る。
換された信号出力は、シフトレジスタ２２により共通出
力線２１に順次出力される。また共通出力線２１はオペ
アンプ２４の入力に接続されている。本実施形態におい
ては、オペアンプ２４のバイアス電流を生成する定電流
源２０のＮＭＯＳ４のドレインと電源電圧との間で逆バ
イアスが印加されるようにホトダイオード５を設けてい
る。
【００３３】このオペアンプ２４は、定電流源２０の出
力に接続されたＰＭＯＳ２５のゲートに接続され、ＰＭ
ＯＳ２５のドレインにはカレントミラー効果によりＰＭ
ＯＳ１のドレイン電流と同一電流が流れ、ＰＭＯＳ２５
のドレインに接続されたカレントミラー回路のＮＭＯＳ
２６，２７，３０に写像され、ＮＭＯＳ２７のドレイン
に接続された負荷としてのカレントミラー回路のＰＭＯ
Ｓ２８，２９で再度写像され、ＮＭＯＳ３０のドレイン
に接続されたカレントミラー回路のＰＭＯＳ３１，３２
で、ＰＭＯＳ３２のドレインには、結果的にＰＭＯＳ１
のドレイン電流と同一電流が流れる。受光素子アレイの
信号出力はＰＭＯＳ３３のゲートに入力され、そのドレ
インから反転出力として出力段ＮＭＯＳ３７のゲートに
入力され、受光素子アレイの信号出力と同相の画像信号
出力Ｖｏｕｔを得る。なお、ＮＭＯＳ３５，３６は入力
段の差動ＰＭＯＳ３３，３４の負荷となり、キャパシタ
３８は当該オペアンプの位相補償用コンデンサである。
力に接続されたＰＭＯＳ２５のゲートに接続され、ＰＭ
ＯＳ２５のドレインにはカレントミラー効果によりＰＭ
ＯＳ１のドレイン電流と同一電流が流れ、ＰＭＯＳ２５
のドレインに接続されたカレントミラー回路のＮＭＯＳ
２６，２７，３０に写像され、ＮＭＯＳ２７のドレイン
に接続された負荷としてのカレントミラー回路のＰＭＯ
Ｓ２８，２９で再度写像され、ＮＭＯＳ３０のドレイン
に接続されたカレントミラー回路のＰＭＯＳ３１，３２
で、ＰＭＯＳ３２のドレインには、結果的にＰＭＯＳ１
のドレイン電流と同一電流が流れる。受光素子アレイの
信号出力はＰＭＯＳ３３のゲートに入力され、そのドレ
インから反転出力として出力段ＮＭＯＳ３７のゲートに
入力され、受光素子アレイの信号出力と同相の画像信号
出力Ｖｏｕｔを得る。なお、ＮＭＯＳ３５，３６は入力
段の差動ＰＭＯＳ３３，３４の負荷となり、キャパシタ
３８は当該オペアンプの位相補償用コンデンサである。
【００３４】本実施形態において、定電流源２０に対し
て光照射時に電源電圧を印加した場合でも、定電流源２
０は正常に動作して、オペアンプ２４にバイアス電流を
供給できるため、光電変換装置は光反応を示したが、ホ
トダイオード５を有さない、従来の定電流源回路を用い
た光電変換装置の場合は、光照射時に電源電圧を印加し
た後も定電流源回路は遮断状態となって、オペアンプ２
４にバイアス電流を供給できなくなるため、光電変換装
置は光反応を示さなかった場合と同様に、信号出力電圧
を得ることはできなかった。
て光照射時に電源電圧を印加した場合でも、定電流源２
０は正常に動作して、オペアンプ２４にバイアス電流を
供給できるため、光電変換装置は光反応を示したが、ホ
トダイオード５を有さない、従来の定電流源回路を用い
た光電変換装置の場合は、光照射時に電源電圧を印加し
た後も定電流源回路は遮断状態となって、オペアンプ２
４にバイアス電流を供給できなくなるため、光電変換装
置は光反応を示さなかった場合と同様に、信号出力電圧
を得ることはできなかった。
【００３５】なお、本実施形態においても、逆バイアス
のホトダイオード５をＮＭＯＳ３のドレイン／ソース間
に配置してもよい。また、本実施形態のラインセンサー
は１チップ構成とすることが可能である。また、定電流
源に限らず、差動増幅回路や他の回路であっても、ＰＮ
接合部で発生する光キャリアの電子と正孔に対して、そ
れを打ち消す素子を持ち得れば、特に光等の外乱の影響
による誤動作を防止することができる。また、素材面に
おいても、ＣＭＯＳ、ＭＯＳＦＥＴ、バイポーラトラン
ジスタ等であってもよく、半導体デバイスとして本発明
を適用できるものである。
のホトダイオード５をＮＭＯＳ３のドレイン／ソース間
に配置してもよい。また、本実施形態のラインセンサー
は１チップ構成とすることが可能である。また、定電流
源に限らず、差動増幅回路や他の回路であっても、ＰＮ
接合部で発生する光キャリアの電子と正孔に対して、そ
れを打ち消す素子を持ち得れば、特に光等の外乱の影響
による誤動作を防止することができる。また、素材面に
おいても、ＣＭＯＳ、ＭＯＳＦＥＴ、バイポーラトラン
ジスタ等であってもよく、半導体デバイスとして本発明
を適用できるものである。
【００３６】また、本実施形態に用いた受光素子アレイ
を１センサーチップとし、該１センサーチップを複数個
一列に配置して密着型イメージセンサを形成する。この
密着型イメージセンサの１列を主走査方向とし、該主走
査方向に対して垂直方向を副走査方向として、読み取ら
れる画像と対照的に副走査方向に走査することにより、
２次元の画像を読み取ることができる。この２次元の画
像信号の読み取りを画像読み取り装置の機能として出力
することにより、例えばスキャナーやファクシミリ、電
子複写機に用いることが出来、高精細で高密度な画像を
読み取り可能となる。
を１センサーチップとし、該１センサーチップを複数個
一列に配置して密着型イメージセンサを形成する。この
密着型イメージセンサの１列を主走査方向とし、該主走
査方向に対して垂直方向を副走査方向として、読み取ら
れる画像と対照的に副走査方向に走査することにより、
２次元の画像を読み取ることができる。この２次元の画
像信号の読み取りを画像読み取り装置の機能として出力
することにより、例えばスキャナーやファクシミリ、電
子複写機に用いることが出来、高精細で高密度な画像を
読み取り可能となる。
【００３７】
【発明の効果】以上示したように、本発明により、定電
流源を搭載する例えば光電変換素子の光電荷電圧の増幅
回路に用いて、当該定電流源を光照射した時において
も、電源電圧印加後に飽和状態に至らず、正常に動作す
る。よって、このＣＭＯＳ定電流源を有する光電変換装
置を実現することが可能となり、その効果は絶大であ
る。
流源を搭載する例えば光電変換素子の光電荷電圧の増幅
回路に用いて、当該定電流源を光照射した時において
も、電源電圧印加後に飽和状態に至らず、正常に動作す
る。よって、このＣＭＯＳ定電流源を有する光電変換装
置を実現することが可能となり、その効果は絶大であ
る。
【００３８】また、本発明により、半導体デバイスに加
わる、例えば光等の外乱の影響によって半導体デバイス
が誤作動しないようにすることが可能である。
わる、例えば光等の外乱の影響によって半導体デバイス
が誤作動しないようにすることが可能である。
【図１】本発明の第１の実施形態における３画素分の等
価回路図である。
価回路図である。
【図２】本発明の第２の実施形態における等価回路図で
ある。
ある。
【図３】従来技術のＣＭＯＳ定電流源回路の等価回路図
である。
である。
１、２ ＰＭＯＳトランジスタ ３、４ ＮＭＯＳトランジスタ ５ ホトダイオード １０、１０’１０” ホトダイオード １１、１１’１１” ＰＭＯＳトランジスタ １２、１２’１２” リセットスイッチ １３、１３’１３” 定電流負荷用ＰＭＯＳトランジ
スタ ２０ 定電流源 ２１ 共通出力線 ２２ シフトレジスタ ２３ 受光素子アレイ ２４ オペアンプ
スタ ２０ 定電流源 ２１ 共通出力線 ２２ シフトレジスタ ２３ 受光素子アレイ ２４ オペアンプ
Claims (8)
- 【請求項１】 ソースが正電源に接続された第１ＰＭＯ
Ｓトランジスタと、 ソースが前記正電源に接続され、ゲート及びドレインが
前記第１ＰＭＯＳトランジスタのゲートに接続された第
２ＰＭＯＳトランジスタと、 ソースが基準電位に接続され、ゲート及びドレインが前
記第１ＰＭＯＳトランジスタのドレインと接続された第
１ＮＭＯＳトランジスタと、 ソースが抵抗を介して前記基準電位に接続され、ゲート
が前記第１ＮＭＯＳトランジスタのゲートに接続され、
ドレインが、前記第２ＰＭＯＳトランジスタのドレイン
に接続された第２ＮＭＯＳトランジスタと、で構成され
る２つのカレントミラー回路を有する光電変換装置にお
いて、 前記第２ＰＭＯＳトランジスタのドレインにカソードが
接続され、かつ逆バイアスが印加されたホトダイオード
を設けたことを特徴とする光電変換装置。 - 【請求項２】 前記ホトダイオードは前記第２ＰＭＯＳ
トランジスタのドレインと前記基準電位の間で逆バイア
スが印加されていることを特徴とする請求項１記載の光
電変換装置。 - 【請求項３】 請求項１又は２に記載の光電変換装置に
おいて、前記２つのカレントミラー回路と同一電流を流
すカレントミラー回路を構成する第３ＰＭＯＳトランジ
スタと、該ＰＭＯＳトランジスタのドレインと出力端と
にソースを接続し前記基準電位にドレインを接続した第
４ＰＭＯＳトランジスタと、該第４ＰＭＯＳトランジス
タのゲートにアノードを前記正電源にカソードを接続し
たラインセンサのフォトダイオードと、を備えたことを
特徴とする光電変換装置。 - 【請求項４】 ソースが正電源に接続された第１ＰＭＯ
Ｓトランジスタと、 ソースが前記正電源に接続され、ゲート及びドレインが
前記第１ＰＭＯＳトランジスタのゲートに接続された第
２ＰＭＯＳトランジスタと、 ソースが負電源に接続され、ゲート及びドレインが前記
第１ＰＭＯＳトランジスタのドレインと接続された第１
ＮＭＯＳトランジスタと、 ソースが抵抗を介して前記負電源に接続され、ゲートが
前記第１ＮＭＯＳトランジスタのゲートに接続され、ド
レインが、前記第２ＰＭＯＳトランジスタのドレインに
接続された、第２ＮＭＯＳトランジスタと、で構成され
るカレントミラー回路を有する光電変換装置において、 前記第１ＮＭＯＳトランジスタのドレインにアノードが
接続され、かつ逆バイアスが印加されたホトダイオード
を設けたことを特徴とする光電変換装置。 - 【請求項５】 前記ホトダイオードは前記第１ＮＭＯＳ
トランジスタのドレインと前記正電源の間で逆バイアス
が印加されていることを特徴とする請求項４記載の光電
変換装置。 - 【請求項６】 請求項１又は２に記載の光電変換装置に
おいて、前記２つのカレントミラー回路と同一電流を流
すカレントミラー回路を構成する第３ＰＭＯＳトランジ
スタと、該ＰＭＯＳトランジスタのドレインと出力端と
にソースを接続し前記基準電位にドレインを接続した第
４ＰＭＯＳトランジスタと、該第４ＰＭＯＳトランジス
タのゲートにアノードを前記正電源にカソードを接続し
たラインセンサのフォトダイオードと、を備えたことを
特徴とする光電変換装置。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
光電変換装置を用いたことを特徴とする画像読み取り装
置。 - 【請求項８】 少なくとも第１導電型である第１の領域
と、第２導電型である第２の領域が接合した構成からな
る複数の制御手段を含む半導体デバイスにおいて、 前記半導体デバイス外部の外乱によりいずれかの前記第
１の領域又は前記第２の領域の電位の変動に対して、前
記制御手段に誤動作をさせる前記第１の領域又は前記第
２の領域に、前記半導体デバイス外部の外乱によっての
前記第１の領域又は前記第２の領域の電位の変動と逆の
変動をする変動手段を接続したことを特徴とする半導体
デバイス。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03887198A JP3280616B2 (ja) | 1998-02-20 | 1998-02-20 | 光電変換装置 |
| TW088101905A TW396707B (en) | 1998-02-20 | 1999-02-08 | Semiconductor device |
| EP99301005A EP0938229B1 (en) | 1998-02-20 | 1999-02-11 | Photoelectric conversion element driven by a current mirror circuit |
| EP10183823.3A EP2271075A3 (en) | 1998-02-20 | 1999-02-11 | Photoelectric conversion element driven by a current mirror circuit |
| US09/247,949 US6002157A (en) | 1998-02-20 | 1999-02-11 | Semiconductor device having a CMOS current mirror circuit |
| CN99102268.8A CN1213483C (zh) | 1998-02-20 | 1999-02-15 | 半导体器件 |
| CNB2004100856687A CN1331231C (zh) | 1998-02-20 | 1999-02-15 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03887198A JP3280616B2 (ja) | 1998-02-20 | 1998-02-20 | 光電変換装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002001492A Division JP3880399B2 (ja) | 2002-01-08 | 2002-01-08 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11239246A true JPH11239246A (ja) | 1999-08-31 |
| JP3280616B2 JP3280616B2 (ja) | 2002-05-13 |
Family
ID=12537285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03887198A Expired - Fee Related JP3280616B2 (ja) | 1998-02-20 | 1998-02-20 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3280616B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010004026A (ja) * | 2008-05-22 | 2010-01-07 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
-
1998
- 1998-02-20 JP JP03887198A patent/JP3280616B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010004026A (ja) * | 2008-05-22 | 2010-01-07 | Semiconductor Energy Lab Co Ltd | 光電変換装置、及び当該光電変換装置を具備する電子機器 |
| JP2014017522A (ja) * | 2008-05-22 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3280616B2 (ja) | 2002-05-13 |
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