JPH11239050A - 信号伝送回路 - Google Patents
信号伝送回路Info
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- JPH11239050A JPH11239050A JP10040719A JP4071998A JPH11239050A JP H11239050 A JPH11239050 A JP H11239050A JP 10040719 A JP10040719 A JP 10040719A JP 4071998 A JP4071998 A JP 4071998A JP H11239050 A JPH11239050 A JP H11239050A
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Abstract
(57)【要約】
【課題】 必要な振幅を確保したままで信号レベルを変
換して高速に信号伝送する信号伝送回路を提供する。 【解決手段】 入力信号ＩＮが駆動回路１０に入力さ
れ、例えば“Ｈ”が２．５Ｖで“Ｌ”が１．６Ｖの出力
信号Ｓ１０が出力される。出力信号Ｓ１０はレシーバ回
路２１に入力され、レシーバ回路２１からは、例えば
“Ｈ”が３．３Ｖで“Ｌ”が０Ｖの出力信号Ｓ２１が出
力される。出力信号Ｓ２１は駆動回路２２ａで例えば
“Ｈ”が３．３Ｖで“Ｌ”が０Ｖの正相駆動信号Ｓ２２
ａ1 及び反転駆動信号Ｓ２２ａ2 に変換されてＮＭＯＳ
２２ｂ，２２ｃの各ゲートにそれぞれ入力される。出力
端子２３から例えば“Ｈ”が０．９Ｖで“Ｌ”が０．３
Ｖの出力信号Ｓ２０が出力される。出力信号Ｓ２０は増
幅部３０に入力され、例えば“Ｈ”が３．３Ｖで“Ｌ”
が０Ｖの出力信号Ｓ３０が出力される。
換して高速に信号伝送する信号伝送回路を提供する。 【解決手段】 入力信号ＩＮが駆動回路１０に入力さ
れ、例えば“Ｈ”が２．５Ｖで“Ｌ”が１．６Ｖの出力
信号Ｓ１０が出力される。出力信号Ｓ１０はレシーバ回
路２１に入力され、レシーバ回路２１からは、例えば
“Ｈ”が３．３Ｖで“Ｌ”が０Ｖの出力信号Ｓ２１が出
力される。出力信号Ｓ２１は駆動回路２２ａで例えば
“Ｈ”が３．３Ｖで“Ｌ”が０Ｖの正相駆動信号Ｓ２２
ａ1 及び反転駆動信号Ｓ２２ａ2 に変換されてＮＭＯＳ
２２ｂ，２２ｃの各ゲートにそれぞれ入力される。出力
端子２３から例えば“Ｈ”が０．９Ｖで“Ｌ”が０．３
Ｖの出力信号Ｓ２０が出力される。出力信号Ｓ２０は増
幅部３０に入力され、例えば“Ｈ”が３．３Ｖで“Ｌ”
が０Ｖの出力信号Ｓ３０が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、通信シス
テムにおける交換装置や信号伝送装置等に設けられ、信
号レベルの異なるデバイス間で信号レベルを変換して高
速伝送する信号伝送回路に関するものである。
テムにおける交換装置や信号伝送装置等に設けられ、信
号レベルの異なるデバイス間で信号レベルを変換して高
速伝送する信号伝送回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；特開平8-228142号公報 図２は、前記文献に記載された従来の信号伝送回路の一
構成例を示す回路図である。
例えば、次のような文献に記載されるものがあった。 文献；特開平8-228142号公報 図２は、前記文献に記載された従来の信号伝送回路の一
構成例を示す回路図である。
【０００３】この信号伝送回路は、例えば３．３Ｖの電
源電位ＶＣＣが供給され、入力信号ＩＮを入力して出力
信号Ｓ１を出力するエミッタ・カップルド・ロジック
（以下、ＥＣＬという）回路で構成された駆動部１を有
している。駆動部１は、入力信号ＩＮのレベルに応じて
スイッチング動作するトランジスタ等で構成された入力
部１ａを有している。入力部１ａの出力側にはＮＰＮ型
トランジスタ１ｂのベースが接続され、トランジスタ１
ｂのコレクタが電源電位ＶＣＣに接続されている。トラ
ンジスタ１ｂのエミッタはレベルシフト部２中のノード
Ｎ１に接続されている。ノードＮ１は、抵抗２ａを介し
て電源電位ＶＣＣに接続されると共に、抵抗２ｂを介し
てノードＮ２に接続されている。ノードＮ２は、抵抗２
ｃを介してグランドに接続されると共に、増幅部３中の
Ｐチャネル型MOSFET（以下、ＰＭＯＳという）３ａのゲ
ートに接続されている。ＰＭＯＳ３ａのソースは、ＰＭ
ＯＳ３ｂのソースに接続されると共に、電源電位ＶＣＣ
に接続されている。ＰＭＯＳ３ｂのゲートには、参照電
位Ｖｒが入力されるようになっている。ＰＭＯＳ３ａの
ドレインにはＮチャネル型MOSFET（以下、ＮＭＯＳとい
う）３ｃのドレインが接続され、ＰＭＯＳ３ｂのドレイ
ンにはＮＭＯＳ３ｄのドレイン、ゲート及びＮＭＯＳ３
ｃのゲートが接続されている。ＮＭＯＳ３ｃ，３ｄのソ
ースはグランドに接続されている。更に、ＰＭＯＳ３ａ
のドレインにはバッファ３ｅの入力側が接続され、該バ
ッファ３ｅの出力側からは出力信号Ｓ３が出力されるよ
うになっている。
源電位ＶＣＣが供給され、入力信号ＩＮを入力して出力
信号Ｓ１を出力するエミッタ・カップルド・ロジック
（以下、ＥＣＬという）回路で構成された駆動部１を有
している。駆動部１は、入力信号ＩＮのレベルに応じて
スイッチング動作するトランジスタ等で構成された入力
部１ａを有している。入力部１ａの出力側にはＮＰＮ型
トランジスタ１ｂのベースが接続され、トランジスタ１
ｂのコレクタが電源電位ＶＣＣに接続されている。トラ
ンジスタ１ｂのエミッタはレベルシフト部２中のノード
Ｎ１に接続されている。ノードＮ１は、抵抗２ａを介し
て電源電位ＶＣＣに接続されると共に、抵抗２ｂを介し
てノードＮ２に接続されている。ノードＮ２は、抵抗２
ｃを介してグランドに接続されると共に、増幅部３中の
Ｐチャネル型MOSFET（以下、ＰＭＯＳという）３ａのゲ
ートに接続されている。ＰＭＯＳ３ａのソースは、ＰＭ
ＯＳ３ｂのソースに接続されると共に、電源電位ＶＣＣ
に接続されている。ＰＭＯＳ３ｂのゲートには、参照電
位Ｖｒが入力されるようになっている。ＰＭＯＳ３ａの
ドレインにはＮチャネル型MOSFET（以下、ＮＭＯＳとい
う）３ｃのドレインが接続され、ＰＭＯＳ３ｂのドレイ
ンにはＮＭＯＳ３ｄのドレイン、ゲート及びＮＭＯＳ３
ｃのゲートが接続されている。ＮＭＯＳ３ｃ，３ｄのソ
ースはグランドに接続されている。更に、ＰＭＯＳ３ａ
のドレインにはバッファ３ｅの入力側が接続され、該バ
ッファ３ｅの出力側からは出力信号Ｓ３が出力されるよ
うになっている。
【０００４】この信号伝送回路では、入力信号ＩＮが駆
動部１に入力され、駆動部１から入力信号ＩＮに対応し
た出力信号Ｓ１が出力される。出力信号Ｓ１はレベルシ
フト部２に入力され、抵抗２ａ，２ｂ，２ｃによってレ
ベルシフトされて出力信号Ｓ２として出力される。出力
信号Ｓ２は増幅部３に入力され、増幅部３で参照電位Ｖ
ｒとの差電圧が増幅されてバッファ３ｅに入力される。
バッファ３ｅからは、出力信号Ｓ３が出力される
動部１に入力され、駆動部１から入力信号ＩＮに対応し
た出力信号Ｓ１が出力される。出力信号Ｓ１はレベルシ
フト部２に入力され、抵抗２ａ，２ｂ，２ｃによってレ
ベルシフトされて出力信号Ｓ２として出力される。出力
信号Ｓ２は増幅部３に入力され、増幅部３で参照電位Ｖ
ｒとの差電圧が増幅されてバッファ３ｅに入力される。
バッファ３ｅからは、出力信号Ｓ３が出力される
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
図２の信号伝送回路では、レベルシフト部２において、
出力信号Ｓ１を抵抗２ａ，２ｂ，２ｃによって分圧して
レベルシフトを行うので、出力信号Ｓ２の振幅が出力信
号Ｓ１の振幅よりも小さくなる。そのため、ＰＭＯＳ３
ａのドレインのレベルがバッファ３ｅの閾値よりも低く
なり、電源電圧や温度等の動作環境の変動によって出力
信号Ｓ３が正常に出力されないことがあるという課題が
あった。
図２の信号伝送回路では、レベルシフト部２において、
出力信号Ｓ１を抵抗２ａ，２ｂ，２ｃによって分圧して
レベルシフトを行うので、出力信号Ｓ２の振幅が出力信
号Ｓ１の振幅よりも小さくなる。そのため、ＰＭＯＳ３
ａのドレインのレベルがバッファ３ｅの閾値よりも低く
なり、電源電圧や温度等の動作環境の変動によって出力
信号Ｓ３が正常に出力されないことがあるという課題が
あった。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、信号伝送回路におい
て、第１のレベル及び該第１のレベルと相補的な第２の
レベルを有する入力信号を入力し、高入力インピーダン
スで且つ低出力インピーダンスの出力段から該入力信号
に対応した第１の振幅の信号を所定の直流レベルに重畳
した第１の出力信号を出力する駆動部と、前記第１の出
力信号の直流レベルをシフトして第２の振幅の第２の出
力信号を出力するレベルシフト部と、前記第２の出力信
号を増幅して第３の振幅の第３の出力信号を出力する増
幅部とを、備えている。
に、本発明のうちの第１の発明は、信号伝送回路におい
て、第１のレベル及び該第１のレベルと相補的な第２の
レベルを有する入力信号を入力し、高入力インピーダン
スで且つ低出力インピーダンスの出力段から該入力信号
に対応した第１の振幅の信号を所定の直流レベルに重畳
した第１の出力信号を出力する駆動部と、前記第１の出
力信号の直流レベルをシフトして第２の振幅の第２の出
力信号を出力するレベルシフト部と、前記第２の出力信
号を増幅して第３の振幅の第３の出力信号を出力する増
幅部とを、備えている。
【０００７】前記レベルシフト部は、前記第１の出力信
号を受信して前記第１及び第２の振幅よりも大きい第４
の振幅の第４の出力信号を出力するレシーバ回路と、前
記第４の出力信号に基づいて前記第１及び第２の振幅よ
りも大きい第５の振幅の正相駆動信号及び該正相駆動信
号と相補的な反転駆動信号を出力する駆動回路と、前記
第２の振幅に基づいて設定された第１の電源電位が印加
される第１の電極、出力端子に接続された第２の電極、
及び前記正相駆動信号が入力され、該第１と該第２の電
極間の導通状態を制御する制御電極を有する第１の出力
トランジスタと前記出力端子に接続された第１の電極、
前記第２の振幅に基づいて設定された前記第１の電源電
位と異なる第２の電源電位が印加される第２の電極、及
び前記反転駆動信号が入力され、該第１と該第２の電極
間の導通状態を制御する制御電極を有する第２の出力ト
ランジスタとを、備えている。
号を受信して前記第１及び第２の振幅よりも大きい第４
の振幅の第４の出力信号を出力するレシーバ回路と、前
記第４の出力信号に基づいて前記第１及び第２の振幅よ
りも大きい第５の振幅の正相駆動信号及び該正相駆動信
号と相補的な反転駆動信号を出力する駆動回路と、前記
第２の振幅に基づいて設定された第１の電源電位が印加
される第１の電極、出力端子に接続された第２の電極、
及び前記正相駆動信号が入力され、該第１と該第２の電
極間の導通状態を制御する制御電極を有する第１の出力
トランジスタと前記出力端子に接続された第１の電極、
前記第２の振幅に基づいて設定された前記第１の電源電
位と異なる第２の電源電位が印加される第２の電極、及
び前記反転駆動信号が入力され、該第１と該第２の電極
間の導通状態を制御する制御電極を有する第２の出力ト
ランジスタとを、備えている。
【０００８】このような構成を採用したことにより、入
力信号が駆動部に入力され、該駆動部から第１の出力信
号が出力される。第１の出力信号はレシーバ回路に入力
され、該レシーバ回路から第４の出力信号が出力され
る。第４の出力信号は駆動回路に入力され、該駆動回路
から正相駆動信号及び反転駆動信号が出力される。正相
駆動信号は第１の出力トランジスタの制御電極に入力さ
れ、反転駆動信号が第２の出力トランジスタの制御電極
に入力される。そのため、第１及び第２の出力トランジ
スタは導通状態が相補的に制御され、出力端子から第１
及び第２の電源電位に対応した第２の振幅の第２の出力
信号が出力される。第２の出力信号は、増幅部で増幅さ
れて第３の出力信号として出力される。
力信号が駆動部に入力され、該駆動部から第１の出力信
号が出力される。第１の出力信号はレシーバ回路に入力
され、該レシーバ回路から第４の出力信号が出力され
る。第４の出力信号は駆動回路に入力され、該駆動回路
から正相駆動信号及び反転駆動信号が出力される。正相
駆動信号は第１の出力トランジスタの制御電極に入力さ
れ、反転駆動信号が第２の出力トランジスタの制御電極
に入力される。そのため、第１及び第２の出力トランジ
スタは導通状態が相補的に制御され、出力端子から第１
及び第２の電源電位に対応した第２の振幅の第２の出力
信号が出力される。第２の出力信号は、増幅部で増幅さ
れて第３の出力信号として出力される。
【０００９】第２の発明では、第１の発明の駆動部はＥ
ＣＬ回路で構成し、第１及び第２の出力トランジスタは
MOSFETで構成している。このような構成を採用したこと
により、入力信号がＥＣＬ回路で構成された駆動部に入
力され、該駆動部から第１の出力信号が出力される。第
１の出力信号はレシーバ回路に入力され、該レシーバ回
路から第４の出力信号が出力される。第４の出力信号は
駆動回路に入力され、該駆動回路から正相駆動信号及び
反転駆動信号が出力される。正相駆動信号は第１のMOSF
ETのゲートに入力され、反転駆動信号が第２のMOSFETの
ゲートに入力される。そのため、第１及び第２のMOSFET
は導通状態が相補的に制御され、出力端子から第１及び
第２の電源電位に対応した第２の振幅の第２の出力信号
が出力される。第２の出力信号は、増幅部で増幅されて
第３の出力信号として出力される。
ＣＬ回路で構成し、第１及び第２の出力トランジスタは
MOSFETで構成している。このような構成を採用したこと
により、入力信号がＥＣＬ回路で構成された駆動部に入
力され、該駆動部から第１の出力信号が出力される。第
１の出力信号はレシーバ回路に入力され、該レシーバ回
路から第４の出力信号が出力される。第４の出力信号は
駆動回路に入力され、該駆動回路から正相駆動信号及び
反転駆動信号が出力される。正相駆動信号は第１のMOSF
ETのゲートに入力され、反転駆動信号が第２のMOSFETの
ゲートに入力される。そのため、第１及び第２のMOSFET
は導通状態が相補的に制御され、出力端子から第１及び
第２の電源電位に対応した第２の振幅の第２の出力信号
が出力される。第２の出力信号は、増幅部で増幅されて
第３の出力信号として出力される。
【００１０】第３の発明では、第１又は第２の発明の駆
動部、レベルシフト部及び増幅部は、半導体集積回路の
内部に形成している。このような構成を採用したことに
より、第１又は第２の発明の信号伝送回路が半導体集積
回路の内部で実現される。
動部、レベルシフト部及び増幅部は、半導体集積回路の
内部に形成している。このような構成を採用したことに
より、第１又は第２の発明の信号伝送回路が半導体集積
回路の内部で実現される。
【００１１】
【発明の実施の形態】図１は、本発明の実施形態を示す
信号伝送回路の回路図である。この信号伝送回路は半導
体集積回路の内部に形成され、例えば３．３Ｖの電源電
位ＶＣＣが供給され、第１のレベル（例えば、高レベ
ル、以下これを“Ｈ”という）及び第２のレベル（例え
ば、低レベル、以下これを“Ｌ”という）を有する入力
信号ＩＮを入力してエミッタフォロアの出力段から第１
の出力信号Ｓ１０を出力するＥＣＬ回路１０ａで構成さ
れた駆動部１０を有している。駆動部１０の出力側に
は、レベルシフト部２０中のレシーバ回路２１の入力側
が接続されている。レシーバ回路２１は、電源電位ＶＣ
Ｃとグランドとの間に接続され、出力信号Ｓ１０を受信
して第４の出力信号Ｓ２１を出力するものである。レシ
ーバ回路２１の出力側には、ドライバ回路２２中の駆動
回路２２ａの入力側が接続されている。駆動回路２２ａ
は電源電位ＶＣＣとグランドとの間に接続され、出力信
号Ｓ２１に基づき、正相出力端子から正相駆動信号Ｓ２
２ａ1 を出力し、反転出力端子から該正相駆動信号Ｓ２
２ａ1 と相補的な反転駆動信号Ｓ２２ａ2 を出力する回
路である。駆動回路２２ａの正相出力端子には第１の出
力トランジスタ（例えば、ＮＭＯＳ）２２ｂのゲートが
出力され、反転出力端子には第２の出力トランジスタ
（例えば、ＮＭＯＳ）２２ｃのゲートが接続されてい
る。ＮＭＯＳ２２ｂのドレインは例えば１．２Ｖの電源
電位Ｖttに接続され、該ＮＭＯＳ２２ｂのソースが出力
端子２３に接続されている。ＮＭＯＳ２２ｃのドレイン
は出力端子２３に接続され、該ＮＭＯＳ２２ｃのソース
がグランドに接続されている。出力端子２３からは第２
の出力信号Ｓ２０が出力されるようになっている。
信号伝送回路の回路図である。この信号伝送回路は半導
体集積回路の内部に形成され、例えば３．３Ｖの電源電
位ＶＣＣが供給され、第１のレベル（例えば、高レベ
ル、以下これを“Ｈ”という）及び第２のレベル（例え
ば、低レベル、以下これを“Ｌ”という）を有する入力
信号ＩＮを入力してエミッタフォロアの出力段から第１
の出力信号Ｓ１０を出力するＥＣＬ回路１０ａで構成さ
れた駆動部１０を有している。駆動部１０の出力側に
は、レベルシフト部２０中のレシーバ回路２１の入力側
が接続されている。レシーバ回路２１は、電源電位ＶＣ
Ｃとグランドとの間に接続され、出力信号Ｓ１０を受信
して第４の出力信号Ｓ２１を出力するものである。レシ
ーバ回路２１の出力側には、ドライバ回路２２中の駆動
回路２２ａの入力側が接続されている。駆動回路２２ａ
は電源電位ＶＣＣとグランドとの間に接続され、出力信
号Ｓ２１に基づき、正相出力端子から正相駆動信号Ｓ２
２ａ1 を出力し、反転出力端子から該正相駆動信号Ｓ２
２ａ1 と相補的な反転駆動信号Ｓ２２ａ2 を出力する回
路である。駆動回路２２ａの正相出力端子には第１の出
力トランジスタ（例えば、ＮＭＯＳ）２２ｂのゲートが
出力され、反転出力端子には第２の出力トランジスタ
（例えば、ＮＭＯＳ）２２ｃのゲートが接続されてい
る。ＮＭＯＳ２２ｂのドレインは例えば１．２Ｖの電源
電位Ｖttに接続され、該ＮＭＯＳ２２ｂのソースが出力
端子２３に接続されている。ＮＭＯＳ２２ｃのドレイン
は出力端子２３に接続され、該ＮＭＯＳ２２ｃのソース
がグランドに接続されている。出力端子２３からは第２
の出力信号Ｓ２０が出力されるようになっている。
【００１２】出力端子２３には、増幅部３０中のＰＭＯ
Ｓ３１のゲートが接続されている。ＰＭＯＳ３１のソー
スは、ＰＭＯＳ３２のソースに接続されると共に、電源
電位ＶＣＣに接続されている。ＰＭＯＳ３２のゲートに
は、参照電位Ｖｒが入力されるようになっている。ＰＭ
ＯＳ３１，３２で差動増幅器が構成されている。ＰＭＯ
Ｓ３１のドレインにはＮＭＯＳ３３のドレインが接続さ
れ、ＰＭＯＳ３２のドレインにはＮＭＯＳ３４のドレイ
ン、ゲート及びＮＭＯＳ３３のゲートが接続されてい
る。ＮＭＯＳ３３，３４のソースはグランドに接続され
ている。ＮＭＯＳ３３，３４でＰＭＯＳ３１，３２に同
一の電流を流すカレントミラー回路が構成されている。
更に、ＰＭＯＳ３１のドレインにはバッファ３５の入力
側が接続され、該バッファ３５の出力側からは第３の出
力信号Ｓ３０が出力されるようになっている。
Ｓ３１のゲートが接続されている。ＰＭＯＳ３１のソー
スは、ＰＭＯＳ３２のソースに接続されると共に、電源
電位ＶＣＣに接続されている。ＰＭＯＳ３２のゲートに
は、参照電位Ｖｒが入力されるようになっている。ＰＭ
ＯＳ３１，３２で差動増幅器が構成されている。ＰＭＯ
Ｓ３１のドレインにはＮＭＯＳ３３のドレインが接続さ
れ、ＰＭＯＳ３２のドレインにはＮＭＯＳ３４のドレイ
ン、ゲート及びＮＭＯＳ３３のゲートが接続されてい
る。ＮＭＯＳ３３，３４のソースはグランドに接続され
ている。ＮＭＯＳ３３，３４でＰＭＯＳ３１，３２に同
一の電流を流すカレントミラー回路が構成されている。
更に、ＰＭＯＳ３１のドレインにはバッファ３５の入力
側が接続され、該バッファ３５の出力側からは第３の出
力信号Ｓ３０が出力されるようになっている。
【００１３】図３は、図１の動作を説明するための各部
の信号のタイムチャートであり、縦軸に電圧、及び横軸
に時間がとられている。この図を参照しつつ、図１の動
作を説明する。例えば“Ｈ”が３．３Ｖで、“Ｌ”が０
Ｖの入力信号ＩＮが駆動部１０に入力される。駆動部１
０からは、第１の振幅（例えば、“Ｈ”が２．５Ｖで
“Ｌ”が１．６Ｖ）の出力信号Ｓ１０が出力される。出
力信号Ｓ１０はレシーバ回路２１に入力され、該レシー
バ回路２１からは、第４の振幅（例えば、“Ｈ”が３．
３Ｖで“Ｌ”が０Ｖ）の出力信号Ｓ２１が出力される。
出力信号Ｓ２１は、駆動回路２２ａで第５の振幅（例え
ば、“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の正相駆動信号
Ｓ２２ａ1 及び反転駆動信号Ｓ２２ａ2 に変換されてＮ
ＭＯＳ２２ｂ，２２ｃの各ゲートにそれぞれ入力され
る。ＮＭＯＳ２２ｂは、正相駆動信号Ｓ２２ａ1 が
“Ｈ”のときにオン状態になり、“Ｌ”のときにオフ状
態になる。ＮＭＯＳ２２ｃは、ＮＭＯＳ２２ｂに対して
相補的にオン状態及びオフ状態になる。ＮＭＯＳ２２
ｃ，２２ｂがオン状態のとき、オン抵抗による電圧降下
を例えば０．３Ｖとすると、出力端子２３から第２の振
幅（例えば“Ｈ”が０．９Ｖで“Ｌ”が０．３Ｖ）の出
力信号Ｓ２０が出力される。出力信号Ｓ２０は増幅部３
０に入力され、ＰＭＯＳ３１，３２で構成された差動増
幅器で参照電位Ｖｒとの差電圧が増幅された後、ＰＭＯ
Ｓ３１のドレインのレベルがバッファ３５に入力され
る。このＰＭＯＳ３１のドレインのレベルはバッファ３
５の閾値以上になっているので、バッファ３５からは第
３の振幅（例えば“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の
出力信号Ｓ３０が正常に出力される。
の信号のタイムチャートであり、縦軸に電圧、及び横軸
に時間がとられている。この図を参照しつつ、図１の動
作を説明する。例えば“Ｈ”が３．３Ｖで、“Ｌ”が０
Ｖの入力信号ＩＮが駆動部１０に入力される。駆動部１
０からは、第１の振幅（例えば、“Ｈ”が２．５Ｖで
“Ｌ”が１．６Ｖ）の出力信号Ｓ１０が出力される。出
力信号Ｓ１０はレシーバ回路２１に入力され、該レシー
バ回路２１からは、第４の振幅（例えば、“Ｈ”が３．
３Ｖで“Ｌ”が０Ｖ）の出力信号Ｓ２１が出力される。
出力信号Ｓ２１は、駆動回路２２ａで第５の振幅（例え
ば、“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の正相駆動信号
Ｓ２２ａ1 及び反転駆動信号Ｓ２２ａ2 に変換されてＮ
ＭＯＳ２２ｂ，２２ｃの各ゲートにそれぞれ入力され
る。ＮＭＯＳ２２ｂは、正相駆動信号Ｓ２２ａ1 が
“Ｈ”のときにオン状態になり、“Ｌ”のときにオフ状
態になる。ＮＭＯＳ２２ｃは、ＮＭＯＳ２２ｂに対して
相補的にオン状態及びオフ状態になる。ＮＭＯＳ２２
ｃ，２２ｂがオン状態のとき、オン抵抗による電圧降下
を例えば０．３Ｖとすると、出力端子２３から第２の振
幅（例えば“Ｈ”が０．９Ｖで“Ｌ”が０．３Ｖ）の出
力信号Ｓ２０が出力される。出力信号Ｓ２０は増幅部３
０に入力され、ＰＭＯＳ３１，３２で構成された差動増
幅器で参照電位Ｖｒとの差電圧が増幅された後、ＰＭＯ
Ｓ３１のドレインのレベルがバッファ３５に入力され
る。このＰＭＯＳ３１のドレインのレベルはバッファ３
５の閾値以上になっているので、バッファ３５からは第
３の振幅（例えば“Ｈ”が３．３Ｖで“Ｌ”が０Ｖ）の
出力信号Ｓ３０が正常に出力される。
【００１４】以上のように、本実施形態では、駆動部１
０の出力信号Ｓ１０をレシーバ回路２１で出力信号Ｓ２
１に変換し、この出力信号Ｓ２１に基づいて生成した正
相駆動信号Ｓ２２ａ1 及び反転駆動信号Ｓ２２ａ2 でＮ
ＭＯＳ２２ｃ，２２ｂをそれぞれ駆動するようにしたの
で、増幅部３０が正常に動作する振幅をもち、且つ出力
信号Ｓ１０の“Ｌ”（即ち、１．６Ｖ）よりもレベルの
低い出力信号Ｓ２０が出力される。しかも、本実施形態
では、駆動部１０、レベルシフト部２０及び増幅部３０
を半導体集積回路の内部に形成したので、出力信号Ｓ２
０を高速で伝送でき、且つ低消費電力の信号伝送回路を
半導体集積回路の内部で実現できる。
０の出力信号Ｓ１０をレシーバ回路２１で出力信号Ｓ２
１に変換し、この出力信号Ｓ２１に基づいて生成した正
相駆動信号Ｓ２２ａ1 及び反転駆動信号Ｓ２２ａ2 でＮ
ＭＯＳ２２ｃ，２２ｂをそれぞれ駆動するようにしたの
で、増幅部３０が正常に動作する振幅をもち、且つ出力
信号Ｓ１０の“Ｌ”（即ち、１．６Ｖ）よりもレベルの
低い出力信号Ｓ２０が出力される。しかも、本実施形態
では、駆動部１０、レベルシフト部２０及び増幅部３０
を半導体集積回路の内部に形成したので、出力信号Ｓ２
０を高速で伝送でき、且つ低消費電力の信号伝送回路を
半導体集積回路の内部で実現できる。
【００１５】尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 駆動部１０は、その出力段を例えばMOSFETのソ
ースフォロア等で構成してもよい。 （ｂ） ＮＭＯＳ２２ｂ，２２ｃは、ＰＭＯＳで構成し
てもよい。但し、この場合、図３中の出力信号Ｓ２０と
逆位相の出力信号が出力される。 （ｃ） 図１中の増幅部３０は、接合型ＦＥＴやバイポ
ーラトランジスタ等で構成してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 駆動部１０は、その出力段を例えばMOSFETのソ
ースフォロア等で構成してもよい。 （ｂ） ＮＭＯＳ２２ｂ，２２ｃは、ＰＭＯＳで構成し
てもよい。但し、この場合、図３中の出力信号Ｓ２０と
逆位相の出力信号が出力される。 （ｃ） 図１中の増幅部３０は、接合型ＦＥＴやバイポ
ーラトランジスタ等で構成してもよい。
【００１６】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、駆動部から出力された第１の出力信
号をレシーバ回路で第４の出力信号に変換し、この第４
の出力信号に基づいて生成した正相駆動信号及び反転駆
動信号で第１及び第２のトランジスタをそれぞれ駆動す
るようにしたので、増幅部が正常に動作する振幅をも
ち、且つ第１の出力信号の“Ｌ”のレベルよりもレベル
の低い第２の出力信号を出力できる。そのため、信号レ
ベルを変換して高速伝送する信号伝送回路を実現でき
る。第３の発明によれば、レベルシフト部を半導体集積
回路の内部に形成したので、第２の出力信号を高速で伝
送でき、且つ低消費電力の信号伝送回路を半導体集積回
路の内部で実現できる。
２の発明によれば、駆動部から出力された第１の出力信
号をレシーバ回路で第４の出力信号に変換し、この第４
の出力信号に基づいて生成した正相駆動信号及び反転駆
動信号で第１及び第２のトランジスタをそれぞれ駆動す
るようにしたので、増幅部が正常に動作する振幅をも
ち、且つ第１の出力信号の“Ｌ”のレベルよりもレベル
の低い第２の出力信号を出力できる。そのため、信号レ
ベルを変換して高速伝送する信号伝送回路を実現でき
る。第３の発明によれば、レベルシフト部を半導体集積
回路の内部に形成したので、第２の出力信号を高速で伝
送でき、且つ低消費電力の信号伝送回路を半導体集積回
路の内部で実現できる。
【図１】本発明の実施形態の信号伝送回路の回路図であ
る。
る。
【図２】従来の信号伝送回路の回路図である。
【図３】図１のタイムチャートである。
１０ 駆動部 ２０ レベルシフト部 ２１ レシーバ回路 ２２ａ 駆動回路 ２２ｂ，２２ｃ ＮＭＯＳ（出力トランジス
タ） ３０ 増幅部 Ｓ２２ａ1 正相駆動信号 Ｓ２２ａ2 反転駆動信号
タ） ３０ 増幅部 Ｓ２２ａ1 正相駆動信号 Ｓ２２ａ2 反転駆動信号
Claims (3)
- 【請求項１】 第１のレベル及び該第１のレベルと相補
的な第２のレベルを有する入力信号を入力し、高入力イ
ンピーダンスで且つ低出力インピーダンスの出力段から
該入力信号に対応した第１の振幅の信号を所定の直流レ
ベルに重畳した第１の出力信号を出力する駆動部と、 前記第１の出力信号の直流レベルをシフトして第２の振
幅の第２の出力信号を出力するレベルシフト部と、 前記第２の出力信号を増幅して第３の振幅の第３の出力
信号を出力する増幅部とを備え、 前記レベルシフト部は、 前記第１の出力信号を受信して前記第１及び第２の振幅
よりも大きい第４の振幅の第４の出力信号を出力するレ
シーバ回路と、 前記第４の出力信号に基づいて前記第１及び第２の振幅
よりも大きい第５の振幅の正相駆動信号及び該正相駆動
信号と相補的な反転駆動信号を出力する駆動回路と、 前記第２の振幅に基づいて設定された第１の電源電位が
印加される第１の電極、出力端子に接続された第２の電
極、及び前記正相駆動信号が入力され、該第１と該第２
の電極間の導通状態を制御する制御電極を有する第１の
出力トランジスタと、 前記出力端子に接続された第１の電極、前記第２の振幅
に基づいて設定された前記第１の電源電位と異なる第２
の電源電位が印加される第２の電極、及び前記反転駆動
信号が入力され、該第１と該第２の電極間の導通状態を
制御する制御電極を有する第２の出力トランジスタと
を、備えたことを特徴とする信号伝送回路。 - 【請求項２】 前記駆動部は、エミッタ・カップルド・
ロジック回路で構成し、 前記第１及び第２の出力トランジスタは、MOSFETで構成
したことを特徴とする請求項１記載の信号伝送回路。 - 【請求項３】 前記駆動部、レベルシフト部及び増幅部
は、半導体集積回路の内部に形成したことを特徴とする
請求項１又は２記載の信号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04071998A JP3901328B2 (ja) | 1998-02-23 | 1998-02-23 | 信号伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04071998A JP3901328B2 (ja) | 1998-02-23 | 1998-02-23 | 信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11239050A true JPH11239050A (ja) | 1999-08-31 |
| JP3901328B2 JP3901328B2 (ja) | 2007-04-04 |
Family
ID=12588416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04071998A Expired - Fee Related JP3901328B2 (ja) | 1998-02-23 | 1998-02-23 | 信号伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3901328B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7508165B2 (en) | 2004-10-19 | 2009-03-24 | Denso Corporation | Cell voltage equalization apparatus for combined battery pack including circuit driven by power supplied by the combined battery pack |
| JP2018101882A (ja) * | 2016-12-20 | 2018-06-28 | Ｎｅｃプラットフォームズ株式会社 | 出力ドライバ回路 |
-
1998
- 1998-02-23 JP JP04071998A patent/JP3901328B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7508165B2 (en) | 2004-10-19 | 2009-03-24 | Denso Corporation | Cell voltage equalization apparatus for combined battery pack including circuit driven by power supplied by the combined battery pack |
| JP2018101882A (ja) * | 2016-12-20 | 2018-06-28 | Ｎｅｃプラットフォームズ株式会社 | 出力ドライバ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3901328B2 (ja) | 2007-04-04 |
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