JPH1123638A - Ｔｆｔアレー検査方法および検査装置 - Google Patents
Ｔｆｔアレー検査方法および検査装置Info
- Publication number
- JPH1123638A JPH1123638A JP9175532A JP17553297A JPH1123638A JP H1123638 A JPH1123638 A JP H1123638A JP 9175532 A JP9175532 A JP 9175532A JP 17553297 A JP17553297 A JP 17553297A JP H1123638 A JPH1123638 A JP H1123638A
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- JP
- Japan
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- tft array
- pixel electrode
- ito
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】
【課題】 液晶組み込み前にＴＦＴアレーのＩＴＯ画素
電極と画素トランジスタとの接続不良の検出を可能とす
るＴＦＴアレー検査方法および検査装置を得る。 【解決手段】 ＴＦＴアレーチップの外部取り出し電極
パッド６にプローブ針１６を接触させ、同時にＴＦＴア
レーチップのＩＴＯ画素電極５に積層膜１７の最表面の
誘電体薄膜１１を接触させ、プローブ針１６および導電
体薄膜１２に電位を与え、画素トランジスタを導通させ
てＩＴＯ画素電極に電荷を蓄え、画素トランジスタを非
導通とした後、再度画素トランジスタを導通させて蓄え
た電荷を放出させ、電荷が放出された信号線の電位変化
を検出するものである。
電極と画素トランジスタとの接続不良の検出を可能とす
るＴＦＴアレー検査方法および検査装置を得る。 【解決手段】 ＴＦＴアレーチップの外部取り出し電極
パッド６にプローブ針１６を接触させ、同時にＴＦＴア
レーチップのＩＴＯ画素電極５に積層膜１７の最表面の
誘電体薄膜１１を接触させ、プローブ針１６および導電
体薄膜１２に電位を与え、画素トランジスタを導通させ
てＩＴＯ画素電極に電荷を蓄え、画素トランジスタを非
導通とした後、再度画素トランジスタを導通させて蓄え
た電荷を放出させ、電荷が放出された信号線の電位変化
を検出するものである。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶駆動用ＴＦ
Ｔアレーの検査方法および検査装置に関するものであ
る。
Ｔアレーの検査方法および検査装置に関するものであ
る。
【０００２】
【従来の技術】近年、液晶表示装置は、ビデオのファイ
ンダーや液晶テレビあるいは液晶プロジェクタ等に多く
使用され、画素数も平成９年現在、１００万画素レベル
の素子もあり、さらに拡大の一途をたどっている。画素
数の増加とともに加工最小寸法ともあいまって、拡散工
程での不良画素の発生も増加している。
ンダーや液晶テレビあるいは液晶プロジェクタ等に多く
使用され、画素数も平成９年現在、１００万画素レベル
の素子もあり、さらに拡大の一途をたどっている。画素
数の増加とともに加工最小寸法ともあいまって、拡散工
程での不良画素の発生も増加している。
【０００３】従来、ＴＦＴアレー拡散終了後、液晶組立
前のＴＦＴアレー動作確認検査は、電極パッドにプロー
ブカードに付属した針を当て、電極パッドに電位を与え
ることで、導通，短絡や各画素への書き込み，読み出し
等の検査を行い、不良画素を検出していた。以下図面を
参照しながら、従来のＴＦＴアレーの評価方法の一例に
ついて説明する。
前のＴＦＴアレー動作確認検査は、電極パッドにプロー
ブカードに付属した針を当て、電極パッドに電位を与え
ることで、導通，短絡や各画素への書き込み，読み出し
等の検査を行い、不良画素を検出していた。以下図面を
参照しながら、従来のＴＦＴアレーの評価方法の一例に
ついて説明する。
【０００４】図４は液晶組み込み前のＴＦＴアレーチッ
プの一画素分の断面模式図である。５１は透明基板、５
２はＩＴＯ画素電極、５３は画素トランジスタ、５４は
付加容量、５５はシリコン薄膜、５６はゲート絶縁膜、
５７はトランジスタゲート線、５８は容量ゲート線、５
９は画素電極側コンタクト、６０は信号線側コンタク
ト、６１は信号線、６２は画素電極下配線である。
プの一画素分の断面模式図である。５１は透明基板、５
２はＩＴＯ画素電極、５３は画素トランジスタ、５４は
付加容量、５５はシリコン薄膜、５６はゲート絶縁膜、
５７はトランジスタゲート線、５８は容量ゲート線、５
９は画素電極側コンタクト、６０は信号線側コンタク
ト、６１は信号線、６２は画素電極下配線である。
【０００５】図５は液晶組み込み前のＴＦＴアレーチッ
プの等価回路概念図である。７１は信号線選択回路、７
２はゲート線選択回路、７３は外部取り出し電極パッド
である。従来、外部取り出し電極パッド７３にプローブ
カードを用いてプローブ針を当て、電圧を印可し、信号
線選択回路７１，ゲート線選択回路７２を動作させて特
定の信号線６１，トランジスタゲート線５７を選択する
ことによりセルの不良検査を行っていた。
プの等価回路概念図である。７１は信号線選択回路、７
２はゲート線選択回路、７３は外部取り出し電極パッド
である。従来、外部取り出し電極パッド７３にプローブ
カードを用いてプローブ針を当て、電圧を印可し、信号
線選択回路７１，ゲート線選択回路７２を動作させて特
定の信号線６１，トランジスタゲート線５７を選択する
ことによりセルの不良検査を行っていた。
【０００６】
【発明が解決しようとする課題】しかし、従来の構成で
は、ＩＴＯ画素電極５２の容量は下層配線とのごく小さ
な寄生容量のみで、ある画素トランジスタ５３を導通さ
せて付加容量５４に電荷を書き込めても、ＩＴＯ画素電
極５２には電荷を書き込むことはできなかった。したが
って、ＩＴＯ画素電極５２と画素トランジスタ５３が電
気的に接続しているかどうかの検査が不可能で、液晶組
み込み前にＩＴＯ画素電極５２と画素トランジスタ５３
との接続不良を検出できないという課題を有していた。
は、ＩＴＯ画素電極５２の容量は下層配線とのごく小さ
な寄生容量のみで、ある画素トランジスタ５３を導通さ
せて付加容量５４に電荷を書き込めても、ＩＴＯ画素電
極５２には電荷を書き込むことはできなかった。したが
って、ＩＴＯ画素電極５２と画素トランジスタ５３が電
気的に接続しているかどうかの検査が不可能で、液晶組
み込み前にＩＴＯ画素電極５２と画素トランジスタ５３
との接続不良を検出できないという課題を有していた。
【０００７】この発明は上記課題に鑑み、液晶組み込み
前にＴＦＴアレーのＩＴＯ画素電極と画素トランジスタ
との接続不良の検出を可能とするＴＦＴアレー検査方法
および検査装置を提供するものである。
前にＴＦＴアレーのＩＴＯ画素電極と画素トランジスタ
との接続不良の検出を可能とするＴＦＴアレー検査方法
および検査装置を提供するものである。
【０００８】
【課題を解決するための手段】請求項１記載のＴＦＴア
レー検査方法は、ＩＴＯ画素電極とともにキャパシタを
形成するための導電体をＩＴＯ画素電極に接近させた状
態で電位を与え、画素トランジスタを導通させてＩＴＯ
画素電極に電荷を与え、画素トランジスタを非導通とし
た後に画素トランジスタを導通させて画素トランジスタ
を通して電荷を放出させ、この放出電荷を検出すること
を特徴とするものである。
レー検査方法は、ＩＴＯ画素電極とともにキャパシタを
形成するための導電体をＩＴＯ画素電極に接近させた状
態で電位を与え、画素トランジスタを導通させてＩＴＯ
画素電極に電荷を与え、画素トランジスタを非導通とし
た後に画素トランジスタを導通させて画素トランジスタ
を通して電荷を放出させ、この放出電荷を検出すること
を特徴とするものである。
【０００９】請求項２記載のＴＦＴアレー検査装置は、
ＴＦＴアレーチップの外部取り出し電極パッドに接触し
て電流電圧を印可および測定するプローブ針と、プロー
ブ針と外部取り出し電極パッドとの接触時にＴＦＴアレ
ーチップのＩＴＯ画素電極と接触する積層膜とを備え、
積層膜は最表面の誘電体薄膜と、その下層の電位を与え
ることが可能な導電体薄膜とからなることを特徴とする
ものである。
ＴＦＴアレーチップの外部取り出し電極パッドに接触し
て電流電圧を印可および測定するプローブ針と、プロー
ブ針と外部取り出し電極パッドとの接触時にＴＦＴアレ
ーチップのＩＴＯ画素電極と接触する積層膜とを備え、
積層膜は最表面の誘電体薄膜と、その下層の電位を与え
ることが可能な導電体薄膜とからなることを特徴とする
ものである。
【００１０】この発明のＴＦＴアレー検査方法および検
査装置によると、ＴＦＴアレーのＩＴＯ画素電極と導電
体とでキャパシタを形成してＩＴＯ画素電極に電荷を書
き込み蓄積することが可能となり、ＩＴＯ画素電極に蓄
積した電荷の放出による信号線の電位変化の有無の検出
により、液晶組み込み前の画素トランジスタとＩＴＯ画
素電極の接続不良の判定が行える。
査装置によると、ＴＦＴアレーのＩＴＯ画素電極と導電
体とでキャパシタを形成してＩＴＯ画素電極に電荷を書
き込み蓄積することが可能となり、ＩＴＯ画素電極に蓄
積した電荷の放出による信号線の電位変化の有無の検出
により、液晶組み込み前の画素トランジスタとＩＴＯ画
素電極の接続不良の判定が行える。
【００１１】
【発明の実施の形態】この発明の一実施の形態を図１な
いし図３に基づいて説明する。図１は、ＴＦＴアレー検
査装置の断面模式図を示している。図１において、１は
石英やガラス等からなる透明基板、２はＴＦＴの一チッ
プ領域、３は画素セルアレー領域、４は周辺回路領域、
５はＩＴＯ画素電極、６はアルミニウムやアルミニウム
合金等からなる外部取り出し電極パッドである。また、
１０はプローブカード、１１はポリエステルやポリエチ
レン等からなり厚みが０．１μｍ〜５μｍ程度の誘電体
薄膜、１２はＡｌ，Ｃｕ，Ａｕ等あるいはそれらの合金
からなり厚みが０．５μｍ〜１０μｍ程度の導電体薄
膜、１３はスポンジやゴム等からなる弾性体、１４は裏
打ち板、１５は固定アーム、１６はタングステン等から
なるプローブ針である。なお、誘電体薄膜１１，導電体
薄膜１２にて積層膜１７が構成されている。
いし図３に基づいて説明する。図１は、ＴＦＴアレー検
査装置の断面模式図を示している。図１において、１は
石英やガラス等からなる透明基板、２はＴＦＴの一チッ
プ領域、３は画素セルアレー領域、４は周辺回路領域、
５はＩＴＯ画素電極、６はアルミニウムやアルミニウム
合金等からなる外部取り出し電極パッドである。また、
１０はプローブカード、１１はポリエステルやポリエチ
レン等からなり厚みが０．１μｍ〜５μｍ程度の誘電体
薄膜、１２はＡｌ，Ｃｕ，Ａｕ等あるいはそれらの合金
からなり厚みが０．５μｍ〜１０μｍ程度の導電体薄
膜、１３はスポンジやゴム等からなる弾性体、１４は裏
打ち板、１５は固定アーム、１６はタングステン等から
なるプローブ針である。なお、誘電体薄膜１１，導電体
薄膜１２にて積層膜１７が構成されている。
【００１２】図２は、ＴＦＴアレー検査装置適用時の液
晶組み込み前のＴＦＴアレーチップの一画素分の断面模
式図である。２１は画素トランジスタ、２２は付加容
量、２３はシリコン薄膜、２４はゲート絶縁膜、２５は
トランジスタゲート線、２６は容量ゲート線、２７は画
素電極側コンタクト、２８は信号線側コンタクト、２９
は信号線、３０は画素電極下配線である。
晶組み込み前のＴＦＴアレーチップの一画素分の断面模
式図である。２１は画素トランジスタ、２２は付加容
量、２３はシリコン薄膜、２４はゲート絶縁膜、２５は
トランジスタゲート線、２６は容量ゲート線、２７は画
素電極側コンタクト、２８は信号線側コンタクト、２９
は信号線、３０は画素電極下配線である。
【００１３】図２から解るように、導電体薄膜１２が存
在しなければＩＴＯ画素電極５は下層における信号線２
９等との間のわずかな寄生容量しか持たない。そこで、
図１に示すように、プローブカード１０に誘電体薄膜１
１，導電体薄膜１２の積層膜１７を具備し、プローブ針
１６が透明基板１上の外部取り出し電極パッド６に接触
する時に、誘電体薄膜１１の表面がＩＴＯ画素電極５に
接触するように構成する。導電体薄膜１２の裏側に弾性
体１３を設けることにより、ＴＦＴアレー基板表面の凹
凸に合わせて誘電体薄膜１１の表面が自由に変形し、誘
電体薄膜１１とＩＴＯ画素電極５の接触面積を大きくす
ることができるが、ＴＦＴアレー表面の凹凸が小さけれ
ば弾性体１３は必ずしも必要ではない。なお、ここでは
誘電体薄膜１１，導電体薄膜１２の積層膜１７をプロー
ブカード１０に具備したが、プローブカード１０とは切
り離した構造としてもよい。
在しなければＩＴＯ画素電極５は下層における信号線２
９等との間のわずかな寄生容量しか持たない。そこで、
図１に示すように、プローブカード１０に誘電体薄膜１
１，導電体薄膜１２の積層膜１７を具備し、プローブ針
１６が透明基板１上の外部取り出し電極パッド６に接触
する時に、誘電体薄膜１１の表面がＩＴＯ画素電極５に
接触するように構成する。導電体薄膜１２の裏側に弾性
体１３を設けることにより、ＴＦＴアレー基板表面の凹
凸に合わせて誘電体薄膜１１の表面が自由に変形し、誘
電体薄膜１１とＩＴＯ画素電極５の接触面積を大きくす
ることができるが、ＴＦＴアレー表面の凹凸が小さけれ
ば弾性体１３は必ずしも必要ではない。なお、ここでは
誘電体薄膜１１，導電体薄膜１２の積層膜１７をプロー
ブカード１０に具備したが、プローブカード１０とは切
り離した構造としてもよい。
【００１４】図２に示すように、誘電体薄膜１１とＩＴ
Ｏ画素電極５が接触した時、導電体薄膜１２とＩＴＯ画
素電極５とでキャパシタが形成される。以下、このキャ
パシタの容量をＩＴＯ画素電極容量と称する。ＴＦＴア
レー検査装置の適用時におけるＴＦＴアレーの等価回路
概念図を図３に示す。３１はゲート線選択回路、３２は
信号線選択回路、３３ａ，３３ｂ，３３ｃ，３３ｄは付
加された第１，第２，第３，第４のＩＴＯ画素電極容
量、２１ａ，２１ｂ，２１ｃ，２１ｄは第１，第２，第
３，第４の画素トランジスタである。図３においては図
面の都合上、画素は４画素しか示されていないが実際の
素子では数十万画素を有するものである。ＴＦＴアレー
検査装置の導電体薄膜１２には電位が与えられる構造と
なっており、導電体薄膜１２を接地し容量ゲート線２６
をフローティング状態とし、各画素トランジスタ２１ａ
〜２１ｄを導通させることで、各ＩＴＯ画素電極容量３
３ａ〜３３ｄに電荷を蓄積することが可能となる。
Ｏ画素電極５が接触した時、導電体薄膜１２とＩＴＯ画
素電極５とでキャパシタが形成される。以下、このキャ
パシタの容量をＩＴＯ画素電極容量と称する。ＴＦＴア
レー検査装置の適用時におけるＴＦＴアレーの等価回路
概念図を図３に示す。３１はゲート線選択回路、３２は
信号線選択回路、３３ａ，３３ｂ，３３ｃ，３３ｄは付
加された第１，第２，第３，第４のＩＴＯ画素電極容
量、２１ａ，２１ｂ，２１ｃ，２１ｄは第１，第２，第
３，第４の画素トランジスタである。図３においては図
面の都合上、画素は４画素しか示されていないが実際の
素子では数十万画素を有するものである。ＴＦＴアレー
検査装置の導電体薄膜１２には電位が与えられる構造と
なっており、導電体薄膜１２を接地し容量ゲート線２６
をフローティング状態とし、各画素トランジスタ２１ａ
〜２１ｄを導通させることで、各ＩＴＯ画素電極容量３
３ａ〜３３ｄに電荷を蓄積することが可能となる。
【００１５】次に、このＴＦＴアレー検査装置を使っ
て、実際のＴＦＴアレーの検査方法について説明する。
図３において導電体薄膜１２の電位を例えば０Ｖとし、
容量ゲート線２６ａ，２６ｂはフローティング状態とす
る。そして、信号線選択回路３２を用いて例えば第２の
信号線２９ｂのみ１０Ｖとし他の信号線２９は０Ｖとす
る。そして、ゲート線選択回路３１で例えば第２のトラ
ンジスタゲート線２５ｂの電位を１４Ｖとする。すると
第４の画素トランジスタ２１ｄが導通して第４のＩＴＯ
画素電極容量３３ｄに電荷が書き込まれる。次に、第２
のトランジスタゲート線２５ｂの電位をしきい値以下に
下げ第４の画素トランジスタ２１ｄを非導通とした後、
第２の信号線２９ｂの電位を例えば０Ｖとし、再び第２
のトランジスタゲート線２５ｂを例えば１４Ｖに引き上
げ第４の画素トランジスタ２１ｄを導通状態とし、第４
のＩＴＯ画素電極容量３３ｄに書き込まれた電荷を第２
の信号線２９ｂに放出させる。
て、実際のＴＦＴアレーの検査方法について説明する。
図３において導電体薄膜１２の電位を例えば０Ｖとし、
容量ゲート線２６ａ，２６ｂはフローティング状態とす
る。そして、信号線選択回路３２を用いて例えば第２の
信号線２９ｂのみ１０Ｖとし他の信号線２９は０Ｖとす
る。そして、ゲート線選択回路３１で例えば第２のトラ
ンジスタゲート線２５ｂの電位を１４Ｖとする。すると
第４の画素トランジスタ２１ｄが導通して第４のＩＴＯ
画素電極容量３３ｄに電荷が書き込まれる。次に、第２
のトランジスタゲート線２５ｂの電位をしきい値以下に
下げ第４の画素トランジスタ２１ｄを非導通とした後、
第２の信号線２９ｂの電位を例えば０Ｖとし、再び第２
のトランジスタゲート線２５ｂを例えば１４Ｖに引き上
げ第４の画素トランジスタ２１ｄを導通状態とし、第４
のＩＴＯ画素電極容量３３ｄに書き込まれた電荷を第２
の信号線２９ｂに放出させる。
【００１６】この時、第２の信号線２９ｂの電位変化を
検出する。もし、図２に示す画素電極側コンタクト２７
が導通していない、あるいは画素電極下配線３０が断線
している等の不良があれば、図３における第４のＩＴＯ
画素電極３３ｄには電荷は書き込まれていないため、電
荷の放出による第２の信号線２９ｂの電位変化は検出さ
れず、不良画素として判定することが可能である。この
ように、液晶組み込み前の画素トランジスタ２１とＩＴ
Ｏ画素電極５の接続不良の判定が可能となる。
検出する。もし、図２に示す画素電極側コンタクト２７
が導通していない、あるいは画素電極下配線３０が断線
している等の不良があれば、図３における第４のＩＴＯ
画素電極３３ｄには電荷は書き込まれていないため、電
荷の放出による第２の信号線２９ｂの電位変化は検出さ
れず、不良画素として判定することが可能である。この
ように、液晶組み込み前の画素トランジスタ２１とＩＴ
Ｏ画素電極５の接続不良の判定が可能となる。
【００１７】
【発明の効果】この発明のＴＦＴアレー検査方法および
検査装置によると、ＴＦＴアレーのＩＴＯ画素電極と導
電体とでキャパシタを形成してＩＴＯ画素電極に電荷を
書き込み蓄積することが可能となり、ＩＴＯ画素電極に
蓄積した電荷の放出による信号線の電位変化の有無の検
出により、液晶組み込み前の画素トランジスタとＩＴＯ
画素電極の接続不良の判定が行える。よって、接続不良
を有する不良チップに液晶を組み込むという大きなコス
トロスを避けることができ、生産コストの低減が図れる
という効果がある。
検査装置によると、ＴＦＴアレーのＩＴＯ画素電極と導
電体とでキャパシタを形成してＩＴＯ画素電極に電荷を
書き込み蓄積することが可能となり、ＩＴＯ画素電極に
蓄積した電荷の放出による信号線の電位変化の有無の検
出により、液晶組み込み前の画素トランジスタとＩＴＯ
画素電極の接続不良の判定が行える。よって、接続不良
を有する不良チップに液晶を組み込むという大きなコス
トロスを避けることができ、生産コストの低減が図れる
という効果がある。
【図１】この発明の一実施の形態におけるＴＦＴアレー
検査装置の断面模式図である。
検査装置の断面模式図である。
【図２】この発明の一実施の形態におけるＴＦＴアレー
の一画素分の断面模式図である。
の一画素分の断面模式図である。
【図３】この発明の一実施の形態におけるＴＦＴアレー
の等価回路図である。
の等価回路図である。
【図４】従来例のＴＦＴアレーの一画素分の断面模式図
である。
である。
【図５】従来例のＴＦＴアレーの等価回路図である。
１ 透明基板 ２ ＴＦＴの一チップ領域 ３ 画素セルアレー領域 ４ 周辺回路領域 ５ ＩＴＯ画素電極 ６ 外部取り出し電極パッド １０ プローブカード １１ 誘電体薄膜 １２ 導電体薄膜 １３ 弾性体 １４ 裏打ち板 １５ 固定アーム １６ プローブ針 １７ 積層膜 ２１ 画素トランジスタ ２２ 付加容量 ２３ シリコン薄膜 ２４ ゲート絶縁膜 ２５ トランジスタゲート線 ２６ 容量ゲート線 ２７ 画素電極側コンタクト ２８ 信号線側コンタクト ２９ 信号線 ３０ 画素電極下配線 ３１ ゲート線選択回路 ３２ 信号線選択回路 ３３ ＩＴＯ画素電極容量
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２４
Claims (2)
- 【請求項１】 ＩＴＯ画素電極とともにキャパシタを形
成するための導電体を前記ＩＴＯ画素電極に接近させた
状態で電位を与え、画素トランジスタを導通させて前記
ＩＴＯ画素電極に電荷を与え、前記画素トランジスタを
非導通とした後に前記画素トランジスタを導通させて前
記画素トランジスタを通して前記電荷を放出させ、この
放出電荷を検出することを特徴とするＴＦＴアレー検査
方法。 - 【請求項２】 ＴＦＴアレーチップの外部取り出し電極
パッドに接触して電流電圧を印可および測定するプロー
ブ針と、前記プローブ針と前記外部取り出し電極パッド
との接触時にＴＦＴアレーチップのＩＴＯ画素電極と接
触する積層膜とを備え、前記積層膜は最表面の誘電体薄
膜と、その下層の電位を与えることが可能な導電体薄膜
とからなることを特徴とするＴＦＴアレー検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175532A JPH1123638A (ja) | 1997-07-01 | 1997-07-01 | Ｔｆｔアレー検査方法および検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175532A JPH1123638A (ja) | 1997-07-01 | 1997-07-01 | Ｔｆｔアレー検査方法および検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1123638A true JPH1123638A (ja) | 1999-01-29 |
Family
ID=15997726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9175532A Pending JPH1123638A (ja) | 1997-07-01 | 1997-07-01 | Ｔｆｔアレー検査方法および検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1123638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004094245A (ja) * | 2002-08-19 | 2004-03-25 | Photon Dynamics Inc | 視覚画像形成および電子感知による総合検査システム |
-
1997
- 1997-07-01 JP JP9175532A patent/JPH1123638A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004094245A (ja) * | 2002-08-19 | 2004-03-25 | Photon Dynamics Inc | 視覚画像形成および電子感知による総合検査システム |
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