JPH11232176A - 半導体装置、論理書き換え防止方法、論理書き換え方法、符号処理方法、及び記憶媒体 - Google Patents

Abstract

(57)【要約】 【課題】 書換可能な論理集積回路の論理の破壊を確実
に防ぐことを可能とした半導体装置を提供する。 【解決手段】 外部からの命令信号により論理が書き換
え可能な論理集積回路１００を備えた半導体装置におい
て、論理集積回路１００の現在の第１の論理状態に係わ
る第１の情報と、命令信号に含まれる論理集積回路１０
０の第２の論理状態に係わる第２の情報とを比較し、第
１、第２の情報が一致しないときは、論理集積回路１０
０の論理の第１の論理状態から第２の論理状態への書き
換えを禁止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理を電気的に変
更可能な論理集積回路や機密保持機能を備えた半導体装
置、該論理集積回路の論理の破壊を防ぐための論理書き
換え防止方法、論理書き換え方法、符号処理方法、及び
そのソフトウェアを記憶した記憶媒体に関するものであ
る。

【０００２】

【従来の技術】近年では、論理集積回路の開発期間の短
縮や、消費者への出荷後の更新等を目的として、論理を
変更可能（書換可能）な論理集積回路の需要が高まって
きている。この書換可能な論理集積回路は、その論理を
自在に書換可能なものであり、これにより、全く異なる
論理機能を有する回路をも実現できるものである。この
ような論理集積回路は、携帯電話等の通信機器、コンピ
ュータのアドオンボード、ビデオゲーム装置やカラオケ
機器等に幅広く用いられている。

【０００３】一方、近年では特に、コンピュータの書換
可能な記憶装置、例えば、ハードディスク装置やフロッ
ピーディスク装置、或いはＢＩＯＳ記憶用フラッシュメ
モリ等を不正に書き換えるプログラムが拡がっており、
問題となっている。このようなプログラムは、ウィルス
プログラムとも呼ばれており、通信媒体や、フロッピー
ディスク等の入替可能な記憶媒体等を介して、他のコン
ピュータに次々と感染して拡散するようになされてい
る。そして、ウィルスプログラムによっては、コンピュ
ータの記憶内容を破壊することで、動作を不能にしたり
するものもあり、コンピュータの使用者に多大な損害を
与えている。そこで、コンピュータの書換可能な記憶装
置に対しては、ワクチンプログラム等、ウィルスプログ
ラムの感染を予防したり治癒させる手段が開発され、広
く用いられるようになっている。例えば、特開平８−１
７９９４２号公報には、ウィルスプログラムの存在を検
出するようになされたコンピュータシステムが開示され
ている。また、特開平８−２２３９０号公報には、ウィ
ルスプログラムによりコンピュータ内のデータソフトウ
ェアが書き換えられたかを検出するシステムが開示され
ている。

【０００４】また、従来より、機密保持機能を有する半
導体装置が提案されている。例えば、特開平４−２３２
５８８号公報に開示されている装置は、特に、ＩＣカー
ドを使用する際のセキュリティ保持に関するもので、基
本ソフトウエア等が格納されるＲＯＭ、暗号化ソフト及
び暗号化キーを記憶するＥＥＰＲＯＭ、製造者の識別番
号等が記憶されるＲＡＭ、暗号化動作を制御するＣＰＵ
を備えている。また、特開平４−１１４２０号公報に
は、暗号化対象のＩＤデータを記憶する不揮発性メモリ
と、ＩＤデータを暗号化する暗号化回路、制御回路等を
備えたワンチップマイクロコンピュータが開示されてい
る。また、特開昭６３−２９３６３７号公報には、暗号
化されたプログラム及びデータを格納する不揮発性メモ
リ（ＲＯＭ）、暗号化及び復号化のためのキーを記憶す
る揮発性メモリ（ＲＡＭ）、この暗号化キーを用いて暗
号化されたデータを記憶する書換え可能なメモリ（ＥＥ
ＰＲＯＭ）を備えたマイクロコンピュータが開示されて
いる。このような半導体装置では、ＥＥＰＲＯＭは、電
荷蓄積の有無によって情報を保持しているので、構造解
析によって記憶しているプログラムを解読することは不
可能である。このため、機密データを暗号化・復号化す
るための論理を解読することはできない。したがって、
マスクＲＯＭ内の暗号化された機密データを復号化する
ことは極めて困難であり、解読されることは殆どない。

【０００５】

【発明が解決しようとする課題】ところで、前述したよ
うな書換可能な論理集積回路は、その需要の高まりと、
より安全性が求められる用途に用いられるようになった
ことから、コンピュータの記憶装置と同様に、ウィルス
プログラムに対する対抗（免疫）機能、すなわちウィル
スプログラムによる論理の破壊に対する論理防衛機能を
有する必要が生じるようになった。しかしながら、書換
可能な論理集積回路でのウィルスプログラムに対する対
抗方法（論理防衛方法）が存在しなかった。すなわち、
特開平８−１７９９４２号公報や特開平８−２２３９０
号公報等に開示されているような従来のウィルスプログ
ラムに対する対抗方法は、ＣＰＵで用いられるコンピュ
ータシステム全体の動作制御を行うためのデータを対象
としており、書換可能な論理集積回路の論理がウィルス
プログラムにより書き換えられることを防ぐことはでき
なかった。したがって、従来の書換可能な論理集積回路
は、ウィルスプログラムにより論理が不正に書き換えら
れてしまう、というウィルスによる論理の破壊の問題を
避けることができなかった。

【０００６】一方、前述したような機密保持機能を有す
る半導体装置において、この装置が具備するＥＥＰＲＯ
Ｍは、１ビットの情報を記憶するのに必要な面積が大き
いので、高集積化が困難であるという問題があった。ま
た、この装置では、機密データを暗号化・復号化するた
めにＣＰＵにプログラムを処理させなくてはならないた
め、データの出力に時間がかかる上に、データを出力し
ている間はＣＰＵが他の処理を行うことができない問題
があった。さらには、この装置でも、ウィルスプログラ
ムに感染する可能性が充分あり、ウィルスプログラムの
感染により、装置の記憶内容が破壊され、動作不能とな
る問題があった。したがって、従来の機密保持機能を有
する不揮発性半導体装置では、高集積化が難しく、安価
に提供することができない問題があった。また、記憶デ
ータを高速に出力できない上に、データを出力している
間は演算装置が他の処理を行うことができないという問
題もあった。さらには、ウィルスによる記憶内容の破壊
の問題もあり、正確な動作を常に保証することができな
かった。

【０００７】そこで、本発明は、上記の欠点を除去する
ために成されたもので、書換可能な論理集積回路の論理
の破壊を確実に防ぐことを可能とすることを第１の目的
とする。また、論理の破壊を確実に防ぐ機能を書換可能
な論理集積回路に具備させるための論理防衛の方法を提
供することを第２の目的とする。また、論理の破壊を確
実に防ぐ機能を書換可能な論理集積回路に具備させるた
めのソフトウェアを記憶した記憶媒体を提供することを
第３の目的とする。また、記憶内容の機密保持機能を備
えた半導体装置の高速動作を可能にするとともに、安価
に製造できるようにし、さらには正確なその動作を常に
保証することを可能とすることを第４の目的とする。ま
た、記憶内容の機密保持機能、及び正確な動作を常に保
証するための機能を半導体装置に具備させるための暗号
化及び復号化の方法を提供することを第５の目的とす
る。また、記憶内容の機密保持機能、及び正確な動作を
常に保証するための機能を半導体装置に具備させるため
のソフトウエアを記憶した記憶媒体を提供することを第
６の目的とする。また、端末機との間で非接触でデータ
の送受信を行うことができる機密保持機能、及び正確な
動作を常に保証するための機能を備えた半導体装置を提
供することを第７の目的とする。

【０００８】

【課題を解決するための手段】斯かる目的下において、
第１の発明は、外部からの命令信号により論理が書き換
え可能な論理集積回路と、前記論理集積回路の現在の第
１の論理状態に係わる第１の情報と、前記命令信号に含
まれる前記論理集積回路の第２の論理状態に係わる第２
の情報とを比較し、前記第１、第２の情報が一致しない
ときは前記論理集積回路の論理の前記第１の論理状態か
ら第２の論理状態への書き換えを禁止する手段とを備え
たことを特徴とする。

【０００９】第２の発明は、上記第１の発明において、
前記論理集積回路に含まれる複数論理素子の中で前記第
１の論理状態を構成するために用いられる第１の素子
数、前記第１の論理状態を構成するためには用いられな
い第２の素子数、前記第１又は第２の素子数を示す信号
に圧縮を施して得た符号、又は前記論理集積回路が前記
第１の論理状態に書き換えられた日付けの少なくともい
ずれか一つを前記第１の情報として記憶する記憶手段を
さらに備えたことを特徴とする。

【００１０】第３の発明は、外部からの命令信号により
論理が書き換え可能な論理集積回路と、前記命令信号に
応じて、前記論理集積回路の現在の第１の論理状態に係
わる第１の情報を検出し、前記現在より前の前記論理集
積回路の第２の論理状態に係わる第２の情報と比較し、
前記第１、第２の情報が一致しないときは前記論理集積
回路の論理が前記第２の論理状態から前記第１の論理状
態へ書き換えられたと判定する判定手段とを備えたこと
を特徴とする。

【００１１】第４の発明は、上記第３の発明において、
前記判定手段は、前記論理集積回路の論理が書き換えら
れたと判定した場合に判定信号を出力することを特徴と
する。

【００１２】第５の発明は、上記第３の発明において、
前記判定手段は、定期的に前記判定動作を行うことを特
徴とする。

【００１３】また、本発明は、上記第３の発明におい
て、前記論理集積回路に含まれる複数の論理素子の中で
前記第２の論理状態を構成するために用いられた第１の
素子数、前記第２の論理状態を構成するためには用いら
れなかった第２の素子数、前記第２の論理状態を構成す
るために用いられた素子又は用いられなかった素子のア
ドレス、前記第１又は第２の素子数又は前記アドレスを
示す信号に圧縮を施して得た符号、又は前記論理集積回
路が前記第２の論理状態に書き換えられた日付けの少な
くともいずれか１つを前記第２の情報として記憶する記
憶手段をさらに備えたことを特徴とする。

【００１４】第６の発明は、外部からの命令信号により
論理が書き換え可能な論理集積回路と、前記命令信号と
少なくとも１つの基準信号とを比較し、前記命令信号と
前記基準信号が同じ信号である場合に前記論理集積回路
の論理の書き換えを禁止する禁止手段とを備えたことを
特徴とする。

【００１５】第７の発明は、上記第６の発明において、
前記基準信号として複数種類の信号を予め記憶する記憶
手段をさらに備え、前記禁止手段は、前記命令信号と前
記複数種類の信号とを比較することを特徴とする。

【００１６】第８の発明は、上記第６の発明において、
前記論理集積回路は、各々が所定の演算機能を有する複
数の演算手段と、前記命令信号に従って前記複数の演算
手段の相互配線を変更して前記論理を書き換える配線手
段とを備えたことを特徴とする。

【００１７】第９の発明は、上記第６の発明において、
前記論理集積回路は、ＦＰＧＡ（Field Programmable G
ate Array ）を含むことを特徴とする。

【００１８】第１０の発明は、上記第６の発明におい
て、前記論理集積回路は、制御ゲートと浮遊ゲートとを
有する多値メモリを含むことを特徴とする。

【００１９】第１１の発明は、上記第６の発明におい
て、前記論理集積回路は、ＭＮＯＳ、マスクＲＯＭ、Ｅ
ＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、及びフ
ラッシュ不揮発性メモリの少なくともいずれか一つによ
る多値メモリを含むことを特徴とする。

【００２０】第１２の発明は、上記第６の発明におい
て、前記命令信号に応じて前記論理集積回路の論理を書
き換える書き換え手段をさらに備えたことを特徴とす
る。

【００２１】第１３の発明は、上記第６の発明におい
て、前記論理集積回路の論理を読み出す読み出し手段を
さらに備えたことを特徴とする。

【００２２】第１４の発明は、外部からの命令信号によ
り論理が書き換え可能な論理集積回路の現在の第１の論
理状態に係わる第１の情報と、前記命令信号に含まれる
前記論理集積回路の第２の論理状態に係わる第２の情報
とを比較し、前記第１、第２の情報が一致しないときは
前記論理集積回路の論理の前記第１の論理状態から前記
第２の論理状態への書き換えを禁止するステップを含む
ことを特徴とする。

【００２３】また、本発明は、上記第１４の発明におい
て、前記比較ステップは、前記論理集積回路に含まれる
複数論理素子の中で前記第１の論理状態を構成するため
に用いられる第１の素子数、前記第１の論理状態を構成
するためには用いられない第２の素子数、前記第１又は
第２の素子数を示す信号に圧縮を施して得た符号、又は
前記論理集積回路が前記第１の論理状態に書き換えられ
た日付けの少なくともいずれか一つを前記第１の情報と
して、前記第２の情報と比較することを特徴とする。

【００２４】また、本発明は、外部からの命令信号によ
り論理が書き換え可能な論理集積回路の現在の第１の論
理状態に係わる第１の情報を前記命令信号に応じて検出
し、前記第１の情報と、前記現在より前の前記論理集積
回路の第２の論理状態に係わる第２の情報と比較し、前
記第１、第２の情報が一致しないときは前記論理集積回
路の論理が前記第２の論理状態から前記第１の論理状態
へ書き換えられたと判定するステップを含む方法である
ことを特徴とする。

【００２５】また、前記判定ステップは、前記論理集積
回路の論理が書き換えられたと判定した場合に判定信号
を出力するステップを含むことを特徴とする。

【００２６】また、前記各ステップを定期的に行うこと
を特徴とする。

【００２７】また、前記比較ステップは、前記論理集積
回路に含まれる複数の論理素子の中で前記第２の論理状
態を構成するために用いられた第１の素子数、前記第２
の論理状態を構成するためには用いられなかった第２の
素子数、前記第２の論理状態を構成するために用いられ
た素子又は用いられなかった素子のアドレス、前記第１
又は第２の素子数又は前記アドレスを示す信号に圧縮を
施して得た符号、又は前記論理集積回路が前記第２の論
理状態に書き換えられた日付けの少なくともいずれか一
つを前記第２の情報として前記第１の情報と比較するこ
とを特徴とする。

【００２８】また、本発明は、外部からの命令信号によ
り論理が書き換え可能な論理集積回路における前記命令
信号と少なくとも一つの基準信号とを比較し、前記命令
信号が前記基準信号と同じ信号である場合に前記論理集
積回路の論理の書き換えを禁止するステップを含む方法
であることを特徴とする。

【００２９】また、前記比較ステップは、複数種類の基
準信号を前記命令信号と比較するステップを含むことを
特徴とする。

【００３０】また、本発明は、外部からの命令信号によ
り論理が書き換え可能な論理集積回路の論理書き換えを
防止するプログラムをコンピュータにより読み出し可能
に格納した記憶媒体であって、前記プログラムは、前記
論理集積回路の現在の第１の論理状態に係わる第１の情
報と、前記命令信号に含まれる前記論理集積回路の第２
の論理状態に係わる第２の情報とを比較するプログラム
コード手段と、前記第１、第２の情報が一致しないとき
は前記論理集積回路の論理の前記第１の論理状態から前
記第２の論理状態への書き換えを禁止するプログラムコ
ード手段とを備えたことを特徴とする。

【００３１】また、前記比較プログラムコード手段は、
前記論理集積回路に含まれる複数論理素子の中で前記第
１の論理状態を構成するために用いられる第１の素子
数、前記第１の論理状態を構成するためには用いられな
い第２の素子数、前記第１又は第２の素子数を示す信号
に圧縮を施して得た符号、又は前記論理集積回路が前記
第１の論理状態に書き換えられた日付けの少なくともい
ずれか一つを前記第１の情報として、前記第２の情報と
比較するプログラムコード手段を含むことを特徴とす
る。

【００３２】また、本発明は、外部からの命令信号によ
り論理が書き換え可能な論理集積回路の論理を判定する
プログラムをコンピュータにより読み出し可能に格納し
た記憶媒体であって、前記プログラムは、前記論理集積
回路の現在の第１の論理状態に係わる第１の情報を前記
命令信号に応じて検出するプログラムコード手段と、前
記第１の情報と、前記現在より前の前記論理集積回路の
第２の論理状態に係わる第２の情報と比較するプログラ
ムコード手段と、前記第１、第２の情報が一致しないと
きは前記論理集積回路の論理が前記第２の論理状態から
前記第１の論理状態へ書き換えられたと判定するプログ
ラムコード手段とを備えたことを特徴とする。

【００３３】また、前記判定プログラムコード手段は、
前記論理集積回路の論理が書き換えられたと判定した場
合に判定信号を出力するプログラムコード手段を含むこ
とを特徴とする。

【００３４】また、前記検出、比較、判定プログラムを
定期的に繰り返すプログラムコード手段をさらに含むこ
とを特徴とする。

【００３５】また、前記比較プログラムコード手段は、
前記論理集積回路に含まれる複数の論理素子の中で前記
第２の論理状態を構成するために用いられた第１の素子
数、前記第２の論理状態を構成するためには用いられな
かった第２の素子数、前記第２の論理状態を構成するた
めに用いられた素子又は用いられなかった素子のアドレ
ス、前記第１又は第２の素子数又は前記アドレスを示す
信号に圧縮を施して得た符号、又は前記論理集積回路が
前記第２の論理状態に書き換えられた日付けの少なくと
もいずれか一つを前記第２の情報として前記第１の情報
と比較するプログラムコード手段を含むことを特徴とす
る。

【００３６】第１５の発明は、外部からの命令信号によ
り論理が書き換え可能な論理集積回路の論理書き換えを
防止するプログラムをコンピュータにより読み出し可能
に格納した記憶媒体であって、前記プログラムは、前記
論理集積回路における前記命令信号と少なくとも一つの
基準信号とを比較するプログラムコード手段と、前記命
令信号が前記基準信号と同じ信号である場合に前記論理
集積回路の論理の書き換えを禁止するプログラムコード
手段とを備えたことを特徴とする。

【００３７】また、本発明は、上記第１５の発明におい
て、前記比較プログラムコード手段は、複数種類の基準
信号を前記命令信号と比較するプログラムコード手段を
含むことを特徴とする。

【００３８】第１６の発明は、機密保持機能を有する半
導体装置であって、少なくとも一時的に符号処理プログ
ラムを保持し、前記符号処理プログラムに対応した命令
信号を出力する制御手段と、前記命令信号が与えられて
前記プログラムに従って論理を変更して、少なくともデ
ータ及び前記データに関わるアドレスの何れか一方に符
号処理を施す論理が可変な論理手段と、前記データを記
憶する第１の記憶手段と、前記論理手段の現在の第１の
論理状態に係わる第１の情報と、前記命令信号に含まれ
る前記論理手段の第２の論理状態に係わる第２の情報と
を比較し、前記第１、第２の情報が一致しないときは前
記論理手段の論理の前記第１の論理状態から前記第２の
論理状態への書き換えを禁止する手段とを備えたことを
特徴とする。

【００３９】また、本発明は、上記第１６の発明におい
て、前記論理手段に含まれる複数論理素子の中で前記第
１の論理状態を構成するために用いられる第１の素子
数、前記第１の論理状態を構成するためには用いられな
い第２の素子数、前記第１又は第２の素子数を示す信号
に圧縮を施して得た符号、又は前記論理手段が前記第１
の論理状態に書き換えられた日付けの少なくともいずれ
か一つを前記第１の情報として記憶する第２の記憶手段
をさらに備えたことを特徴とする。

【００４０】また、本発明は、機密保持機能を有する半
導体装置であって、少なくとも一時的に符号処理プログ
ラムを保持し、前記符号処理プログラムに対応した命令
信号を出力する制御手段と、前記命令信号が与えられて
前記プログラムに従って論理を変更して、少なくともデ
ータ及び前記データに関わる第１のアドレスの何れか一
方に符号処理を施す論理が可変な論理手段と、前記デー
タを記憶する第１の記憶手段と、前記命令信号に応じ
て、前記論理手段の現在の第１の論理状態に係わる第１
の情報を検出し、前記現在より前の前記論理手段の第２
の論理状態に係わる第２の情報と比較し、前記第１、第
２の情報が一致しないときは前記論理手段の論理が前記
第２の論理状態から前記第１の論理状態へ書き換えられ
たと判定する判定手段とを備えたことを特徴とする。

【００４１】また、前記判定手段は、前記論理集積回路
の論理が書き換えられたと判定した場合に判定信号を出
力することを特徴とする。

【００４２】また、前記判定手段は、定期的に前記判定
動作を行う

【００４３】また、前記論理手段に含まれる複数の論理
素子の中で前記第２の論理状態を構成するために用いら
れた第１の素子数、前記第２の論理状態を構成するため
には用いられなかった第２の素子数、前記第２の論理状
態を構成するために用いられた素子又は用いられなかっ
た素子の第２のアドレス、前記第１又は第２の素子数又
は前記第２のアドレスを示す信号に圧縮を施して得た符
号、又は前記論理手段が前記第２の論理状態に書き換え
られた日付けの少なくともいずれか一つを前記第２の情
報として記憶する第２の記憶手段をさらに備えたことを
特徴とする。

【００４４】第１７の発明は、機密保持機能を有する半
導体装置であって、少なくとも一時的に符号処理プログ
ラムを保持し、前記符号処理プログラムに対応した命令
信号を出力する制御手段と、前記命令信号が与えられて
前記プログラムに従って論理を変更して、少なくともデ
ータ及び前記データに関わるアドレスの何れか一方に符
号処理を施す論理が可変な論理手段と、前記データを記
憶する第１の記憶手段と、前記命令信号と少なくとも一
つの基準信号とを比較し、前記命令信号と前記基準信号
が同じ信号である場合に前記論理手段の論理の書き換え
を禁止する禁止手段とを備えたことを特徴とする。

【００４５】第１８の発明は、上記第１７の発明におい
て、前記基準信号として複数種類の信号を予め記憶する
第２の記憶手段をさらに備え、前記禁止手段は、前記命
令信号と前記複数種類の信号とを比較することを特徴と
する。

【００４６】第１９の発明は、上記第１７の発明におい
て、前記論理手段は、各々が所定の演算機能を有する複
数の演算手段と、前記命令信号に従って前記複数の演算
手段の相互配線を変更して前記論理を書き換える配線手
段とを備えたことを特徴とする。

【００４７】第２０の発明は、上記第１７の発明におい
て、前記論理手段は、ＦＰＧＡ（Field Programmable G
ate Array ）を含むことを特徴とする。

【００４８】第２１の発明は、上記第１７の発明におい
て、前記論理手段は、制御ゲートと浮遊ゲートとを有す
る多値メモリを含むことを特徴とする。

【００４９】また、本発明は、上記第１７の発明におい
て、前記論理手段は、ＭＮＯＳ,マスクＲＯＭ、ＥＥＰ
ＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、フラッシュ
不揮発性メモリの少なくともいずれか一つによる多値メ
モリを含むことを特徴とする。

【００５０】第２２の発明は、上記第１７の発明におい
て、前記命令信号に応じて前記論理手段の論理を書き換
える書き換え手段をさらに備えたことを特徴とする。

【００５１】第２３の発明は、上記第１７の発明におい
て、前記論理手段の論理を読み出す読み出し手段をさら
に備えたことを特徴とする。

【００５２】第２４の発明は、上記第１７の発明におい
て、前記論理手段は、少なくとも暗号化及び復号化処理
の何れか一方を含む前記符号処理を行うことを特徴とす
る。

【００５３】第２５の発明は、上記第１７の発明におい
て、前記論理手段は、前記データが前記第１の記憶手段
に記憶される前に少なくとも前記データ及び前記アドレ
スの何れか一方を暗号化する前記符号処理を行うことを
特徴とする。

【００５４】第２６の発明は、上記第１７の発明におい
て、前記論理手段は、前記データが前記第１の記憶手段
から出力される際に少なくとも前記データ及び前記デー
タに関わるアドレスの何れか一方を暗号化する前記符号
処理を行うことを特徴とする。

【００５５】第２７の発明は、上記第１７の発明におい
て、前記論理手段は、前記データが前記第１の記憶手段
から出力される際に少なくとも前記データ及び前記デー
タに関わるアドレスの何れか一方を復号化する前記符号
処理を行うことを特徴とする。

【００５６】第２８の発明は、上記第１７の発明におい
て、前記第１の記憶手段は、少なくともマスクＲＯＭ及
び電気的に書き換え可能な不揮発性記憶装置の何れか一
方を含むことを特徴とする。

【００５７】第２９の発明は、上記第１７の発明におい
て、前記半導体装置は、端末機との間で非接触で前記デ
ータの送受信を行うアンテナ手段と、前記アンテナ手段
の受信出力から電源電圧を発生し、且つ前記端末機から
送られた信号を復調すると共に、前記端末機に送信する
前記データを重畳した高周波電流を生成して前記アンテ
ナ手段に出力する高周波処理手段とを備えたことを特徴
とする。

【００５８】第３０の発明は、機密保持機能を有し、論
理が変更可能な論理回路と、前記論理回路を制御する制
御装置とを備えた半導体装置の符号処理方法であって、
前記制御装置に符号処理プログラムを供給する供給ステ
ップと、前記制御装置から前記プログラムに対応した命
令信号を出力させる出力ステップと、前記命令信号を前
記論理回路に与えて前記プログラムに従って前記論理回
路の論理を変更する論理変更ステップと、前記変更した
論理によって少なくともデータ及び前記データに関わる
アドレスの何れか一方に符号処理を施す符号処理ステッ
プと、前記データを記憶装置に記憶するステップとを含
み、前記論理変更ステップは、前記論理回路の現在の第
１の論理状態に係わる第１の情報と、前記命令信号に含
まれる前記論理回路の第２の論理状態に係わる第２の情
報とを比較し、前記第１、第２の情報が一致しないとき
は前記論理回路の論理の前記第１の論理状態から前記第
２の論理状態への書き換えを禁止するステップを含むこ
とを特徴とする。

【００５９】また、本発明は、上記第３０の発明におい
て、前記比較ステップは、前記論理回路に含まれる複数
論理素子の中で前記第１の論理状態を構成するために用
いられる第１の素子数、前記第１の論理状態を構成する
ためには用いられない第２の素子数、前記第１又は第２
の素子数を示す信号に圧縮を施して得た符号、又は前記
論理回路が前記第１の論理状態に書き換えられた日付け
の少なくともいずれか一つを前記第１の情報として、前
記第２の情報と比較することを特徴とする。

【００６０】また、本発明は、機密保持機能を有し、論
理が変更可能な論理回路と、前記論理回路を制御する制
御装置とを備えた半導体装置の符号処理方法であって、
前記制御装置に符号処理プログラムを供給する供給ステ
ップと、前記制御装置から前記プログラムに対応した命
令信号を出力させる出力ステップと、前記命令信号を前
記論理回路に与えて前記プログラムに従って前記論理回
路の論理を変更する論理変更ステップと、前記変更した
論理によって少なくともデータ及び前記データに関わる
第１のアドレスの何れか一方に符号処理を施す符号処理
ステップと、前記データを記憶装置に記憶するステップ
とを含み、前記論理変更ステップは、前記論理回路の現
在の第１の論理状態に係わる第１の情報を前記命令信号
に応じて検出し、前記第１の情報と、前記現在より前の
前記論理回路の第２の論理状態に係わる第２の情報と比
較し、前記第１、第２の情報が一致しないときは前記論
理回路の論理が前記第２の論理状態から前記第１の論理
状態へ書き換えられたと判定するステップを含むことを
特徴とする。

【００６１】また、前記判定ステップは、前記論理回路
の論理が書き換えられたと判定した場合に判定信号を出
力することを特徴とする。

【００６２】また、前記論理変更ステップに含まれる各
ステップを定期的に行うことを特徴とする。

【００６３】また、前記比較ステップは、前記論理回路
に含まれる複数の論理素子の中で前記第２の論理状態を
構成するために用いられた第１の素子数、前記第２の論
理状態を構成するためには用いられなかった第２の素子
数、前記第２の論理状態を構成するために用いられた素
子又は用いられなかった素子の第２のアドレス、前記第
１又は第２の素子数又は前記第２のアドレスを示す信号
に圧縮を施して得た符号、又は前記論理回路が前記第２
の論理状態に書き換えられた日付けの少なくともいずれ
か一つを前記第２の情報として前記第１の情報と比較す
ることを特徴とする。

【００６４】第３１の発明は、機密保持機能を有し、論
理が変更可能な論理回路と、前記論理回路を制御する制
御装置とを備えた半導体装置の符号処理方法であって、
前記制御装置に符号処理プログラムを供給する供給ステ
ップと、前記制御装置から前記プログラムに対応した命
令信号を出力させる出力ステップと、前記命令信号を前
記論理回路に与えて前記プログラムに従って前記論理回
路の論理を変更する論理変更ステップと、前記変更した
論理によって少なくともデータ及び前記データに関わる
アドレスの何れか一方に符号処理を施す符号処理ステッ
プと、前記データを記憶装置に記憶するステップとを含
み、前記論理変更ステップは、前記命令信号と少なくと
も一つの基準信号とを比較し、前記命令信号が前記基準
信号と同じ信号である場合に前記論理回路の論理の書き
換えを禁止するステップを含むことを特徴とする。

【００６５】また、本発明は、上記第３１の発明におい
て、前記比較ステップは、複数種類の基準信号を前記命
令信号と比較するステップを含むことを特徴とする。

【００６６】また、前記符号処理ステップは、少なくと
も暗号化及び復号化処理の何れか一方を含む前記符号化
処理を行うステップを含むことを特徴とする。

【００６７】また、前記符号処理ステップは、前記デー
タが前記記憶装置に記憶される前に、少なくとも前記デ
ータ及び前記データに関わるアドレスの何れか一方を暗
号化する前記符号化処理を行うステップを含むことを特
徴とする。

【００６８】また、前記符号処理ステップは、前記デー
タが前記記憶装置から出力される際に、少なくとも前記
データ及び前記データに関わるアドレスの何れか一方を
暗号化する前記符号化処理を行うステップを含むことを
特徴とする。

【００６９】また、前記符号処理ステップは、前記デー
タが前記記憶装置から出力される際に、少なくとも前記
データ及び前記データに関わるアドレスの何れか一方を
復号化する前記符号化処理を行うステップを含むことを
特徴とする。

【００７０】また、前記記憶ステップは、前記記憶装置
の前記暗号化されたアドレス上に前記データを記憶する
ステップを含むことを特徴とする。

【００７１】また、本発明は、機密保持機能を有し、論
理が変更可能な論理回路と、前記論理回路を制御する制
御装置とを備えた半導体装置におけるデータに符号処理
を施すためのプログラムをコンピュータが読み出し可能
に格納した記憶媒体であって、前記プログラムは、前記
制御装置に符号処理プログラムを供給するプログラムコ
ード手段と、前記制御装置から前記プログラムに対応し
た命令信号を出力させるプログラムコード手段と、前記
命令信号を前記論理回路に与えて前記プログラムに従っ
て前記論理回路の論理を変更するプログラムコード手段
と、前記変更した論理によって少なくともデータ及び前
記データに関わるアドレスの何れか一方に符号処理を施
すプログラムコード手段と、前記データを記憶装置に記
憶するプログラムコード手段とを含み、前記論理変更プ
ログラムコード手段は、前記論理回路の現在の第１の論
理状態に係わる第１の情報と、前記命令信号に含まれる
前記論理回路の第２の論理状態に係わる第２の情報とを
比較するプログラムコード手段と、前記第１、第２の情
報が一致しないときは前記論理回路の論理の前記第１の
論理状態から前記第２の論理状態への書き換えを禁止す
るプログラムコード手段を含むことを特徴とする。

【００７２】また、前記比較プログラムコード手段は、
前記論理回路に含まれる複数論理素子の中で前記第１の
論理状態を構成するために用いられる第１の素子数、前
記第１の論理状態を構成するためには用いられない第２
の素子数、前記第１又は第２の素子数を示す信号に圧縮
を施して得た符号、又は前記論理集積回路が前記第１の
論理状態に書き換えられた日付けの少なくともいずれか
一つを前記第１の情報として、前記第２の情報と比較す
るプログラムコード手段を含むことを特徴とする。

【００７３】また、本発明は、機密保持機能を有し、論
理が変更可能な論理回路と、前記論理回路を制御する制
御装置とを備えた半導体装置におけるデータに符号処理
を施すためのプログラムをコンピュータが読み出し可能
に格納した記憶媒体であって、前記プログラムは、前記
制御装置に符号処理プログラムを供給するプログラムコ
ード手段と、前記制御装置から前記プログラムに対応し
た命令信号を出力させるプログラムコード手段と、前記
命令信号を前記論理回路に与えて前記プログラムに従っ
て前記論理回路の論理を変更するプログラムコード手段
と、前記変更した論理によって少なくともデータ及び前
記データに関わる第１のアドレスの何れか一方に符号処
理を施すプログラムコード手段と、前記データを記憶装
置に記憶するプログラムコード手段とを含み、前記論理
変更プログラムコード手段は、前記論理集積回路の現在
の第１の論理状態に係わる第１の情報を前記命令信号に
応じて検出するプログラムコード手段と、前記第１の情
報と、前記現在より前の前記論理回路の第２の論理状態
に係わる第２の情報と比較するプログラムコード手段
と、前記第１、第２の情報が一致しないときは前記論理
回路の論理が前記第２の論理状態から前記第１の論理状
態へ書き換えられたと判定するプログラムコード手段と
を含むことを特徴とする。

【００７４】また、前記判定プログラムコード手段は、
前記論理回路の論理が書き換えられたと判定した場合に
判定信号を出力するプログラムコード手段を含むことを
特徴とする。

【００７５】また、前記検出、比較、判定プログラムを
定期的に繰り返すプログラムコード手段をさらに含むこ
とを特徴とする。

【００７６】また、前記比較プログラムコード手段は、
前記論理回路に含まれる複数の論理素子の中で前記第２
の論理状態を構成するために用いられた第１の素子数、
前記第２の論理状態を構成するためには用いられなかっ
た第２の素子数、前記第２の論理状態を構成するために
用いられた素子又は用いられなかった素子の第２のアド
レス、前記第１又は第２の素子数又は前記第２のアドレ
スを示す信号に圧縮を施して得た符号、又は前記論理回
路が前記第２の論理状態に書き換えられた日付けの少な
くともいずれか一つを前記第２の情報として前記第１の
情報と比較するプログラムコード手段を含むことを特徴
とする。

【００７７】また、本発明は、機密保持機能を有し、論
理が変更可能な論理回路と、前記論理回路を制御する制
御装置とを備えた半導体装置におけるデータに符号処理
を施すためのプログラムをコンピュータが読み出し可能
に格納した記憶媒体であって、前記プログラムは、前記
制御装置に符号処理プログラムを供給するプログラムコ
ード手段と、前記制御装置から前記プログラムに対応し
た命令信号を出力させるプログラムコード手段と、前記
命令信号を前記論理回路に与えて前記プログラムに従っ
て前記論理回路の論理を変更するプログラムコード手段
と、前記変更した論理によって少なくともデータ及び前
記データに関わるアドレスの何れか一方に符号処理を施
すプログラムコード手段と、前記データを記憶装置に記
憶するプログラムコード手段とを含み、前記論理変更プ
ログラムコード手段は、前記命令信号と少なくとも一つ
の基準信号とを比較するプログラムコード手段と、前記
命令信号が前記基準信号と同じ信号である場合に前記論
理回路の論理の書き換えを禁止するプログラムコード手
段とを含むことを特徴とする。

【００７８】また、前記比較プログラムコード手段は、
複数種類の基準信号を前記命令信号と比較するプログラ
ムコード手段を含むことを特徴とする。

【００７９】また、前記符号処理プログラムコード手段
は、少なくとも暗号化及び復号化処理の何れか一方を含
む前記符号化処理を行うプログラムコード手段を含むこ
とを特徴とする。

【００８０】また、前記符号処理プログラムコード手段
は、前記データが前記記憶装置に記憶される前に、少な
くとも前記データ及び前記第１のアドレスの何れか一方
を暗号化する前記符号化処理を行うプログラムコード手
段を含むことを特徴とする。

【００８１】また、前記符号処理プログラムコード手段
は、前記データが前記記憶装置から出力される際に、少
なくとも前記データ及び前記データに関わるアドレスの
何れか一方を暗号化する前記符号化処理を行うプログラ
ムコード手段を含むことを特徴とする。

【００８２】また、前記符号処理プログラムコード手段
は、前記データが前記記憶装置から出力される際に、少
なくとも前記データ及び前記データに関わるアドレスの
何れか一方を復号化する前記符号化処理を行うプログラ
ムコード手段を含むことを特徴とする。

【００８３】また、前記記憶プログラムコード手段は、
前記記憶装置の前記暗号化されたアドレス上に前記デー
タを記憶するステップを含むことを特徴とする。

【００８４】また、本発明は、論理が変更可能であっ
て、暗号化プログラム及び復号化プログラムの何れか一
方が与えられ、前記プログラムに対応した命令信号によ
り前記論理が変更され、前記変更された論理により信号
を処理する論理手段を備えた機密保持機能を有する半導
体装置であって、前記論理手段は、前記命令信号により
論理が書き換え可能な論理集積回路と、前記論理集積回
路の現在の第１の論理状態に係わる第１の情報と、前記
命令信号に含まれる前記論理集積回路の第２の論理状態
に係わる第２の情報とを比較し、前記第１、第２の情報
が一致しないときは前記論理集積回路の論理の前記第１
の論理状態から前記第２の論理状態への書き換えを禁止
する手段とを備えた装置であることを特徴とする。

【００８５】また、前記論理集積回路に含まれる複数論
理素子の中で前記第１の論理状態を構成するために用い
られる第１の素子数、前記第１の論理状態を構成するた
めには用いられない第２の素子数、前記第１又は第２の
素子数を示す信号に圧縮を施して得た符号、又は前記論
理集積回路が前記第１の論理状態に書き換えられた日付
けの少なくともいずれか一つを前記第１の情報として記
憶する記憶手段をさらに備えたことを特徴とする。

【００８６】また、本発明は、論理が変更可能であっ
て、暗号化プログラム及び復号化プログラムの何れか一
方が与えられ、前記プログラムに対応した命令信号によ
り前記論理が変更され、前記変更された論理により信号
を処理する論理手段を備えた機密保持機能を有する半導
体装置であって、前記論理手段は、前記命令信号により
論理が書き換え可能な論理集積回路と、前記命令信号に
応じて、前記論理集積回路の現在の第１の論理状態に係
わる第１の情報を検出し、前記現在より前の前記論理集
積回路の第２の論理状態に係わる第２の情報と比較し、
前記第１、第２の情報が一致しないときは前記論理集積
回路の論理が前記第２の論理状態から前記第１の論理状
態へ書き換えられたと判定する判定手段を備えた装置で
あることを特徴とする。

【００８７】また、前記判定手段は、前記論理集積回路
の論理が書き換えられたと判定した場合に判定信号を出
力することを特徴とする。

【００８８】また、前記判定手段は、定期的に前記判定
動作を行うことを特徴とする。

【００８９】また、前記論理集積回路に含まれる複数の
論理素子の中で前記第２の論理状態を構成するために用
いられた第１の素子数、前記第２の論理状態を構成する
ためには用いられなかった第２の素子数、前記第２の論
理状態を構成するために用いられた素子又は用いられな
かった素子のアドレス、前記第１又は第２の素子数又は
前記アドレスを示す信号に圧縮を施して得た符号、又は
前記論理集積回路が前記第２の論理状態に書き換えられ
た日付けの少なくともいずれか一つを前記第２の情報と
して記憶する記憶手段をさらに備えたことを特徴とす
る。

【００９０】第３２の発明は、論理が変更可能であっ
て、暗号化プログラム及び復号化プログラムの何れか一
方が与えられ、前記プログラムに対応した命令信号によ
り前記論理が変更され、前記変更された論理により信号
を処理する論理手段を備えた機密保持機能を有する半導
体装置であって、前記論理手段は、前記命令信号により
論理が書き換え可能な論理集積回路と、前記命令信号と
少なくとも一つの基準信号とを比較し、前記命令信号と
前記基準信号が同じ信号である場合に前記論理集積回路
の論理の書き換えを禁止する禁止手段とを備えたことを
特徴とする。

【００９１】また、本発明は、上記第３２の発明におい
て、前記基準信号として複数種類の信号を予め記憶する
記憶手段をさらに備え、前記禁止手段は前記命令信号と
前記複数種類の信号とを比較することを特徴とする。

【００９２】また、前記論理集積回路は、各々が所定の
演算機能を有する複数の演算手段と、前記命令信号に従
って前記複数の演算手段の相互配線を変更して前記論理
を書き換える配線手段とを備えたことを特徴とする。

【００９３】また、前記論理集積回路は、ＦＰＧＡ（Fi
eld Programmable Gate Array ）を含むことを特徴とす
る。

【００９４】また、前記論理集積回路は、制御ゲートと
浮遊ゲートとを有する多値メモリを含むことを特徴とす
る。

【００９５】また、前記論理集積回路は、ＭＮＯＳ、マ
スクＲＯＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭ、Ｆ
ＲＡＭ、フラッシュ不揮発性メモリの少なくともいずれ
か一つによる多値メモリを含むことを特徴とする。

【００９６】また、前記命令信号に応じて前記論理集積
回路の論理を書き換える書き換え手段をさらに備えたこ
とを特徴とする。

【００９７】また、前記論理集積回路の論理を読み出す
読み出し手段をさらに備えたことを特徴とする。

【００９８】また、前記半導体装置は、少なくとも接触
式及び非接触式の何れかであることを特徴とする。

【００９９】また、前記半導体装置は、外部装置との間
で前記信号の交換を電磁波により行うアンテナ手段を備
えたことを特徴とする。

【０１００】第３３の発明は、上記第１の発明におい
て、前記論理集積回路は、３値以上の異なる記憶状態の
一つを保持する複数の多値メモリセルを備え、前記半導
体装置はさらに、前記第１、第２の情報が一致したとき
に、任意の符号化方法によって符号化された少なくとも
第１の符号と第２の符号が与えられ、前記第１の符号を
構成する複数の第１のビット情報と前記第２の符号を構
成する複数の第２のビット情報のうち、桁が同じビット
情報同士が一組として前記複数の多値メモリセルの一つ
に記憶されるように前記複数の第１と第２のビット情報
を並べ替える手段と、前記並べ替えられたビット情報が
与えられて、これらの情報に対応した複数の電圧を発生
する手段と、アドレス情報を受けて、前記電圧を前記複
数の多値メモリセルの内の前記アドレス情報に対応する
メモリセルに印加して前記論理を書き換える手段とを備
えたことを特徴とする。

【０１０１】第３４の発明は、上記第６の発明におい
て、前記論理集積回路は３値以上の異なる記憶状態の一
つを保持する複数の多値メモリセルを備え、前記半導体
装置はさらに、前記命令信号が前記基準信号とは異なる
場合に、任意の符号化方法によって符号化された少なく
とも第１の符号と第２の符号が与えられ、前記第１の符
号を構成する複数の第１のビット情報と前記第２の符号
を構成する複数の第２のビット情報の内、桁が同じビッ
ト情報同士が一組として前記複数の多値メモリセルの一
つに記憶されるように前記複数の第１と第２のビット情
報を並べ替える手段と、前記並べ替えられたビット情報
が与えられて、これらの情報に対応した複数の電圧を発
生する手段と、アドレス情報を受けて、前記電圧を前記
複数の多値メモリセルの内の前記アドレス情報に対応す
るメモリセルに印加して前記論理を書き換える手段とを
備えたことを特徴とする。

【０１０２】第３５の発明は、上記第３４の発明におい
て、前記ビット情報並替え手段は、前記一つの符号の誤
り訂正能力に応じて、前記複数の多値メモリセルの一つ
に記憶する同一符号におけるビットの数を制御すること
を特徴とする。

【０１０３】第３６の発明は、上記第３４の発明におい
て、前記ビット情報並替え手段は、前記複数の多値メモ
リセルの一つが記憶するビット数がｍであるときに、ｍ
個のビット情報を前記１個の多値メモリセルに記憶させ
るように、符号長ｎの符号ｍ個をｍ×ｎ配列の各行とし
て並べ替えることを特徴とする。

【０１０４】また、本発明は、外部からの命令信号によ
り論理が書き換え可能で、３値以上の異なる記憶状態の
一つを保持する複数の多値メモリセルを備えた論理集積
回路の現在の第１の論理状態に係わる第１の情報と、前
記命令信号に含まれる前記論理集積回路の第２の論理状
態に係わる第２の情報とを比較し、前記第１、第２の情
報が一致しないときは前記論理集積回路の論理の前記第
１の論理状態から前記第２の論理状態への書き換えを禁
止し、前記第１、第２の情報が一致したときは、任意の
符号化方法によって符号化された少なくとも第１の符号
と第２の符号を入力し、前記第１の符号を構成する複数
の第１のビット情報と前記第２の符号を構成する複数の
第２のビット情報の内、桁が同じビット情報同士が一組
として前記複数の多値メメモリセルの一つに記憶される
ように前記複数の第１と第２のビット情報を並べ替え、
前記並べ替えられたビット情報に対応する複数の電圧を
発生し、アドレス情報を受けて、前記電圧を、前記複数
の多値メモリセルの内の前記アドレス情報に対応するメ
モリセルに印加して、前記第１の論理状態から前記第２
の論理状態への書き換えを行うステップを含む方法であ
ることを特徴とする。

【０１０５】第３７の発明は、外部からの命令信号によ
り論理が書き換え可能で、３値以上の異なる記憶状態の
一つを保持する複数の多値メモリセルを備えた論理集積
回路の論理集積回路における前記命令信号と少なくとも
一つの基準信号とを比較し、前記命令信号が前記基準信
号と同じ信号である場合に、前記論理集積回路の論理の
書き換えを禁止し、前記命令信号が前記基準信号とは異
なる信号である場合に、第１の符号を構成する複数の第
１のビット情報と前記第２の符号を構成する複数の第２
のビット情報の内、桁が同じビット情報同士が一組とし
て前記複数の多値メメモリセルの一つに記憶されるよう
に前記複数の第１と第２のビット情報を並べ替え、前記
並べ替えられたビット情報に対応する複数の電圧を発生
し、アドレス情報を受けて、前記電圧を、前記複数の多
値メモリセルの内の前記アドレス情報に対応するメモリ
セルに印加して、前記論理の書き換えを行うステップを
含むことを特徴とする。

【０１０６】また、本発明は、外部からの命令信号によ
り論理が書き換え可能で、３値以上の異なる記憶状態の
一つを保持する複数の多値メモリセルを備えた論理集積
回路の論理を書き換えるプログラムをコンピュータによ
り読み出し可能に格納した記憶媒体であって、前記プロ
グラムは、前記論理集積回路の現在の第１の論理状態に
係わる第１の情報と、前記命令信号に含まれる前記論理
集積回路の第２の論理状態に係わる第２の情報とを比較
するプログラムコード手段と、前記第１、第２の情報が
一致しないときは前記論理集積回路の論理の前記第１の
論理状態から前記第２の論理状態への書き換えを禁止す
るプログラムコード手段と、前記第１、第２の情報が一
致したときは、任意の符号化方法によって符号化された
少なくとも第１の符号と第２の符号を入力するプログラ
ムコード手段と、前記第１の符号を構成する複数の第１
のビット情報と前記第２の符号を構成する複数の第２の
ビット情報の内、桁が同じビット情報同士が一組として
前記複数の多値メメモリセルの一つに記憶されるように
前記複数の第１と第２のビット情報を並べ替えるプログ
ラムコード手段と、前記並べ替えられたビット情報に対
応する複数の電圧を発生するプログラムコード手段と、
アドレス情報を受けて、前記電圧を、前記複数の多値メ
モリセルの内の前記アドレス情報に対応するメモリセル
に印加して、前記第１の論理状態から前記第２の論理状
態への書き換えを行うプログラムコード手段とを備えた
ことを特徴とする。

【０１０７】第３８の発明は、外部からの命令信号によ
り論理が書き換え可能で、３値以上の異なる記憶状態の
一つを保持する複数の多値メモリセルを備えた論理集積
回路の論理書き換えを防止するプログラムをコンピュー
タにより読み出し可能に格納した記憶媒体であって、前
記プログラムは、前記論理集積回路における前記命令信
号と少なくとも一つの基準信号とを比較するプログラム
コード手段と、前記命令信号が前記基準信号と同じ信号
である場合に、前記論理集積回路の論理の書き換えを禁
止するプログラムコード手段と、前記命令信号が前記基
準信号とは異なる場合に、任意の符号化方法によって符
号化された少なくとも第１の符号と第２の符号を入力す
るプログラムコード手段と、前記第１の符号を構成する
複数の第１のビット情報と前記第２の符号を構成する複
数の第２のビット情報の内、桁が同じビット情報同士が
一組として前記複数の多値メメモリセルの一つに記憶さ
れるように前記複数の第１と第２のビット情報を並べ替
えるプログラムコード手段と、前記並べ替えられたビッ
ト情報に対応する複数の電圧を発生するプログラムコー
ド手段と、アドレス情報を受けて、前記電圧を、前記複
数の多値メモリセルの内の前記アドレス情報に対応する
メモリセルに印加して、前記論理を書き換えを行うプロ
グラムコード手段とを備えたことを特徴とする。

【０１０８】また、本発明は、機密保持機能を有し、論
理が変更可能で３値以上の多値メモリを備えた論理回路
と、前記論理回路を制御する制御装置とを備えた半導体
装置の符号処理方法であって、前記制御装置に符号処理
プログラムを供給するステップし、前記制御装置から前
記プログラムに対応した命令信号を出力するステップ
と、前記命令信号を前記論理回路に与えて前記プログラ
ムに従って前記論理回路の論理を変更する論理変更ステ
ップと、前記変更した論理によって少なくともデータ及
び前記データに関わるアドレスの何れか一方に符号処理
を施す符号処理ステップと、前記データを記憶装置に記
憶するステップとを含み、前記論理変更ステップは、前
記論理回路の現在の第１の論理状態に係わる第１の情報
と、前記命令信号に含まれる前記論理回路の第２の論理
状態に係わる第２の情報とを比較するステップと、前記
第１、第２の情報が一致しないときは前記論理回路の論
理の前記第１の論理状態から前記第２の論理状態への書
き換えを禁止するステップと、前記第１、第２の情報が
一致したときは、任意の符号化方法によって符号化され
た少なくとも第１の符号と第２の符号を入力するステッ
プと、前記第１の符号を構成する複数の第１のビット情
報と前記第２の符号を構成する複数の第２のビット情報
の内、桁が同じビット情報同士が一組として前記複数の
多値メメモリセルの一つに記憶されるように前記複数の
第１と第２のビット情報を並べ替えるステップと、前記
並べ替えられたビット情報に対応する複数の電圧を発生
するステップと、 アドレス情報を受けて、前記電圧
を、前記複数の多値メモリセルの内の前記アドレス情報
に対応するメモリセルに印加して、前記第１の論理状態
から前記第２の論理状態への書き換えを行うステップを
含むことを特徴とする。

【０１０９】また、本発明は、機密保持機能を有し、論
理が変更可能で３値以上の多値メモリを備えた論理回路
と、前記論理回路を制御する制御装置とを備えた半導体
装置の符号処理方法であって、前記制御装置に符号処理
プログラムを供給する供給ステップと、前記制御装置か
ら前記プログラムに対応した命令信号を出力させる出力
ステップと、前記命令信号を前記論理回路に与えて前記
プログラムに従って前記論理回路の論理を変更する論理
変更ステップと、前記変更した論理によって少なくとも
データ及び前記データに関わるアドレスの何れか一方に
符号処理を施す符号処理ステップと、前記データを記憶
装置に記憶するステップとを含み、前記論理変更ステッ
プは、前記命令信号と少なくとも一つの基準信号とを比
較するステップと、前記命令信号が前記基準信号と同じ
信号である場合に前記論理回路の論理の書き換えを禁止
するステップと、前記命令信号が前記基準信号とは異な
る信号である場合に、第１の符号を構成する複数の第１
のビット情報と前記第２の符号を構成する複数の第２の
ビット情報の内、桁が同じビット情報同士が一組として
前記複数の多値メメモリセルの一つに記憶されるように
前記複数の第１と第２のビット情報を並べ替えるステッ
プと、前記並べ替えられたビット情報に対応する複数の
電圧を発生するステップと、アドレス情報を受けて、前
記電圧を、前記複数の多値メモリセルの内の前記アドレ
ス情報に対応するメモリセルに印加して、前記論理の書
き換えを行うステップを含むことを特徴とする。

【０１１０】また、本発明は、機密保持機能を有し、論
理が変更可能で３値以上の多値メモリを備えた論理回路
と、前記論理回路を制御する制御装置とを備えた半導体
装置におけるデータに符号処理を施すためのプログラム
をコンピュータが読み出し可能に格納した記憶媒体であ
って、前記プログラムは、前記制御装置に符号処理プロ
グラムを供給するプログラムコード手段と、前記制御装
置から前記プログラムに対応した命令信号を出力させる
プログラムコード手段と、前記命令信号を前記論理回路
に与えて前記プログラムに従って前記論理回路の論理を
変更するプログラムコード手段と、前記変更した論理に
よって少なくともデータ及び前記データに関わるアドレ
スの何れか一方に符号処理を施すプログラムコード手段
と、前記データを記憶装置に記憶するプログラムコード
手段とを含み、前記論理変更プログラムコード手段は、
前記論理回路の現在の第１の論理状態に係わる第１の情
報と、前記命令信号に含まれる前記論理回路の第２の論
理状態に係わる第２の情報とを比較するプログラムコー
ド手段と、前記第１、第２の情報が一致しないときは前
記論理回路の論理の前記第１の論理状態から前記第２の
論理状態への書き換えを禁止するプログラムコード手段
と、前記第１、第２の情報が一致したときは、任意の符
号化方法によって符号化された少なくとも第１の符号と
第２の符号を入力するプログラムコード手段と、前記第
１の符号を構成する複数の第１のビット情報と前記第２
の符号を構成する複数の第２のビット情報の内、桁が同
じビット情報同士が一組として前記複数の多値メメモリ
セルの一つに記憶されるように前記複数の第１と第２の
ビット情報を並べ替えるプログラムコード手段と、前記
並べ替えられたビット情報に対応する複数の電圧を発生
するプログラムコード手段と、アドレス情報を受けて、
前記電圧を、前記複数の多値メモリセルの内の前記アド
レス情報に対応するメモリセルに印加して、前記第１の
論理状態から前記第２の論理状態への書き換えを行うプ
ログラムコード手段とを含むことを特徴とする。

【０１１１】また、本発明は、機密保持機能を有し、論
理が変更可能で３値以上の多値メモリを備えた論理回路
と、前記論理回路を制御する制御装置とを備えた半導体
装置におけるデータに符号処理を施すためのプログラム
をコンピュータが読み出し可能に格納した記憶媒体であ
って、前記プログラムは、前記制御装置に符号処理プロ
グラムを供給するプログラムコード手段と、前記制御装
置から前記プログラムに対応した命令信号を出力させる
プログラムコード手段と、前記命令信号を前記論理回路
に与えて前記プログラムに従って前記論理回路の論理を
変更するプログラムコード手段と、前記変更した論理に
よって少なくともデータ及び前記データに関わるアドレ
スの何れか一方に符号処理を施すプログラムコード手段
と、前記データを記憶装置に記憶するプログラムコード
手段とを含み、前記論理変更プログラムコード手段は、
前記命令信号と少なくとも一つの基準信号とを比較する
プログラムコード手段と、前記命令信号が前記基準信号
と同じ信号である場合に前記論理回路の論理の書き換え
を禁止するプログラムコード手段と、前記命令信号が前
記基準信号とは異なる場合に、任意の符号化方法によっ
て符号化された少なくとも第１の符号と第２の符号を入
力するプログラムコード手段と、前記第１の符号を構成
する複数の第１のビット情報と前記第２の符号を構成す
る複数の第２のビット情報の内、桁が同じビット情報同
士が一組として前記複数の多値メメモリセルの一つに記
憶されるように前記複数の第１と第２のビット情報を並
べ替えるプログラムコード手段と、前記並べ替えられた
ビット情報に対応する複数の電圧を発生するプログラム
コード手段と、アドレス情報を受けて、前記電圧を、前
記複数の多値メモリセルの内の前記アドレス情報に対応
するメモリセルに印加して、前記論理を書き換えを行う
プログラムコード手段とを備えたことを特徴とする。

【０１１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。

【０１１３】（１）第１の実施の形態 本発明に係る半導体装置は、例えば、図１に示すような
論理集積回路１００により実施される。

【０１１４】すなわち、論理集積回路１００は、論理防
衛機能を有し、ＥＥＰＲＯＭ型の書換可能な論理集積回
路であり、配線行列（ＰＩＡ：Programable Interconne
ct Array）１０１と、ＰＩＡ１０１に接続された複数の
マクロセル１０２1 〜１０２n と、複数のマクロセル１
０２1 〜１０２n に対応して接続された複数のＩ／Ｏ回
路１０４1 〜１０４n と、ＰＩＡ１０１の書換制御回路
１０３とを具備している。

【０１１５】まず、マクロセル１０２1 〜１０２n は各
々、カウンタ機能、ＡＮＤ機能、ラッチ機能等、演算ロ
ジックの標準的なライブラリからなり、ＰＩＡ１０１に
より、高速且つ一定の遅延で相互に接続可能なようにな
されている。

【０１１６】ＰＩＡ１０１は、グローバルなバスからな
り、このＰＩＡ１０１によるマクロセル１０２1 〜１０
２n の接続は、書換制御回路１０３により制御される。

【０１１７】具体的には、ＰＩＡ１０１は、例えば、図
２に示すように、ｍ本の信号線０〜ｍからなるバスライ
ン２０１と、バスライン２０１に接続された入力部２０
０xin 及び出力部２００xoutとを具備している。入力部
２００xin 及び出力部２００xoutは、複数のマクロセル
１０２1 〜１０２n のうち、任意のマクロセル１０２x
に対応するものであり、他のマクロセルについても、出
力部２００xout及び入力部２００xin と同様の構成をし
た出力部及び入力部が各々対応して設けられている。
尚、この図２では、説明の簡単のために、マクロセル１
０２x に対応した入力部２００xin 及び出力部２００xo
utを図示した。他のマクロセルに対応した入力部及び出
力部についても、マクロセル１０２x に対応した入力部
２００xin 及び出力部２００xoutと同様であるため、そ
の詳細は省略するものとする。

【０１１８】入力部２００xin は、信号線０〜ｍに対応
して接続されたＥＥＰＲＯＭメモリセル２０２x0〜２０
２xmと、信号線０〜ｍに対応して接続されると共にＥＥ
ＰＲＯＭメモリセル２０２x0〜２０２xmに対応して接続
されたＡＮＤ回路２０３x0〜２０３xmと、ＡＮＤ回路２
０３x0〜２０３xmに接続されたＯＲ回路２０４x とを具
備しており、ＯＲ回路２０４x は、マクロセル１０２x
に対して出力するようになされている。出力部２００xo
utは、ＥＥＰＲＯＭメモリセル２０５x0，２０５x1，・
・・と、マクロセル１０２x 及びＥＥＰＲＯＭメモリセ
ル２０５x0，２０５x1，・・・に対応して接続されたＡ
ＮＤ回路２０３x0，２０３x1，・・・と、ＡＮＤ回路２
０３x0，２０３x1，・・・に接続されたＯＲ回路２０７
x とを具備しており、ＯＲ回路２０４x は、信号線０に
対して出力するようになされている。

【０１１９】さらに、図３に示すように、各メモリセル
２０２は、マルチプレクサ４０１、選択回路４０２に接
続され、マルチプレクサ４０１には書込み回路４０３、
センス回路４０４が接続されている。さらに、これらの
回路４０１、４０２、４０３、４０４は、書換制御回路
１０３に含まれる制御回路３０１に接続されている。
尚、図２では、メモリセル２０２xo、２０２x1、・・
・、２０２xmと上記各回路との接続関係のみを示してい
るが、図２のメモリセル２０５xo、２０５x1、・・・も
当然上記各回路と接続されている。

【０１２０】このようなＰＩＡ１０１では、特に、ＥＥ
ＰＲＯＭメモリセル２０２x0〜２０２xmは、その記憶状
態によって、２入力のＡＮＤ回路２０３x0〜２０３xmの
一方の入力をコントロールしており、これにより、マク
ロセル１０２x と他のマクロセルの接続が制御される。
具体的には、例えば、ＥＥＰＲＯＭメモリセル２０２x0
のしきい値が”Ｌ”のとき、ＡＮＤ回路２０３x0には”
Ｌ”が入力されるため、バス線のデータがマクロセル１
０２x に出力されない。一方、”Ｈ”であれば出力され
る。このようにしてＥＥＰＲＯＭメモリセル２０２0 〜
２０２m に設定されている値を書き換えることで、マク
ロセル１０２x と他のマクロセルの接続を制御できる。

【０１２１】したがって、マクロセル１０２1 〜１０２
n の相互の接続は、ＰＩＡ１０１の各マクロセルに対応
したＥＥＰＲＯＭメモリセル（以下、これを総称して
「複数のＥＥＰＲＯＭメモリセル２０２」と言う）の記
憶状態によって制御される。すなわち、複数のＥＥＰＲ
ＯＭメモリセル２０２の記憶状態を書き換えることで、
マクロセル１０２1 〜１０２n の相互の接続を変更する
ことが可能となる。この結果、全く異なる論理（論理機
能）を有する論理集積回路１００を得ることも可能とな
る。

【０１２２】このような複数のＥＥＰＲＯＭメモリセル
２０２の記憶状態の書換え（以下、「ＰＩＡ１０１の書
換え」とも言う）は、書換制御回路１０３によって行わ
れる。

【０１２３】書換制御回路１０３には、例えば、図示し
ていない外部回路からの命令信号が入力用の信号線１０
５を介して与えられている。書換制御回路１０３は、そ
の命令信号が書換命令信号であった場合に、その書換命
令信号に従ってＰＩＡ１０１を書き換える。

【０１２４】ここで、例えば、書換制御回路１０３に与
えられる外部からの書換命令信号が、論理集積回路１０
０の論理の破壊を目的とした書換命令信号（ウィルス）
である場合が考えられる。そこで、書換制御回路１０３
は、以下のような構成により、書換命令信号（ウィル
ス）から論理集積回路１００の論理が破壊されることを
防ぐ機能（論理防衛機能）を実現している。

【０１２５】例えば、図４に示すように、書換制御回路
１０３は、信号線１０５からの命令信号が供給される制
御回路３０１と、制御回路３０１の制御プログラムが格
納されるプログラム用メモリ３０２と、ＰＩＡ１０１の
記憶状態が記憶されるメモリ３０４と、所定のタイマ値
が設定されるタイマ３０３とを具備している。そして、
プログラム用メモリ３０２には、例えば、図５、６に示
すようなフローチャートに従った制御プログラムが予め
設定されており、これらの制御プログラムのいずれかが
制御回路３０１により読み出され実行されることで、書
換制御回路１０３は、以下のように動作する。尚、、第
１の実施の形態では、図５に示すフローチャートに従っ
た制御プログラムが制御回路３０１により読み出され実
行されるものとして説明する。

【０１２６】先ず、制御回路３０１は、ＰＩＡ１０１の
現在の記憶状態、例えば、複数のＥＥＰＲＯＭメモリセ
ル２０２のうち、例えば、”Ｈ”の値をマルチプレクサ
４０１、センス回路４０４を介して検出し”Ｈ”の値が
設定されているＥＥＰＲＯＭメモリセルの数（ゲート
数）を第１の暗号鍵（第１の情報）として、ＥＥＰＲＯ
Ｍ等からなるメモリ３０４に記憶する（ステップＳ４０
０）。

【０１２７】次に、制御回路３０１は、信号線１０５を
介して外部から書換命令信号が入力されたか否かを判別
し（ステップＳ４１０）、該書換命令信号が入力された
場合には、次のステップＳ４２０に進み、入力されてい
ない場合には、ステップＳ４１０に戻り命令信号判別動
作を繰り返す。

【０１２８】ステップＳ４２０では、制御回路３０１
は、入力された書換命令信号を受け取る。そして、制御
回路３０１は、ステップＳ４２０で受け取った書換命令
信号に含まれる、使用者又は第三者が書き換え時に設定
した第２の暗号鍵（第２の情報）であるＥＥＰＲＯＭメ
モリセルの数（ゲート数）とメモリ３０４に記憶されて
いる第１の暗号鍵である”Ｈ”の値が設定されているＥ
ＥＰＲＯＭメモリセルの数（ゲート数）とを比較する
（ステップＳ４３０）。

【０１２９】ステップＳ４３０の判別の結果、第１の暗
号鍵と第２の暗号鍵が異なる場合、制御回路３０１は、
ステップＳ４２０で受け取った書換命令信号を無効とし
て書き換えを禁止し（ステップＳ４５０）、ステップＳ
４１０に戻る。

【０１３０】一方、ステップＳ４３０の判別の結果、第
１の暗号鍵と第２の暗号鍵とが一致した場合、制御回路
３０１は、ステップＳ４２０で受け取った書換命令信号
を有効として書換命令信号に従って、選択回路４０２を
介して書き換えるべきメモリセルを特定し、書込み回路
４０３によりＥＥＰＲＯＭメモリセル２０２を書き換え
（ステップＳ４４０）、ステップＳ４１０に戻る。

【０１３１】上述のように、本実施の形態では、ＰＩＡ
１０１において、現在”Ｈ”の値が設定されているＥＥ
ＰＲＯＭメモリセルの数を第１の暗号鍵として、使用者
又は第三者が書き換え時に設定し書換命令に含まれる第
２の暗号鍵であるＥＥＰＲＯＭメモリセルの数（ゲート
数）と比較して、第１の暗号鍵の示す数と書換命令によ
る第２の暗号鍵の示す数とに相違がないか否かを検査し
て、その検査結果が「相違有り」の場合には、論理集積
回路１００の論理の書き換えを禁止するように構成し
た。このように構成することで、ＰＩＡ１０１を書き換
えるためには、すなわち論理集積回路１００の論理を変
えるためには、現在”Ｈ”の値が設定されているＥＥＰ
ＲＯＭメモリセルの数を正確に知らないと書き換えが禁
止される。そして、その現在の数は、書き換え可能な論
理集積回路１００の現在の論理を正確に知っている者に
しか知りえないため、論理集積回路１００の論理を変え
られる可能性はない。

【０１３２】（２）第２の実施の形態 本実施例の形態において上述した第１の実施の形態と異
なる点は、第１の実施の形態では上述のように暗号鍵に
よる検査結果が「相違無い」場合は論理集積回路１００
の論理の書き換えを許可し、「相違有り」の場合には書
き換えを禁止して使用者による書き換えを可能にし、一
方第三者による例えば不正な書き換えを防止するように
したのに対し、第２の実施の形態では使用者が当分の
間、書き換えを行わないような場合において、書き換え
られた後に、暗号鍵による検査を行い、検査結果が「相
違有り」の場合には論理集積回路１００を使用すること
に対して警告を発するように構成した。本実施例の形態
においては、図４のプログラム用メモリ３０２に予め設
定された図６に示すフローチャートに従った制御プログ
ラムが制御回路３０１により読み出され実行されること
で、書換制御回路１０３は、以下のように動作する。

【０１３３】先ず、制御回路３０１は、所定のタイマ値
をタイマ３０３に設定する（ステップＳ４０１）。

【０１３４】次に、制御回路３０１は、ＰＩＡ１０１の
記憶状態、例えば、複数のＥＥＰＲＯＭメモリセル２０
２のうち、例えば、”Ｈ”の値をマルチプレクサ４０
１、センス回路４０４を介して検出し、”Ｈ”の値が設
定されているＥＥＰＲＯＭメモリセルの数（ゲート数）
を暗号鍵として（第２の情報）、ＥＥＰＲＯＭ等からな
るメモリ３０４に記憶する（ステップＳ４０２）。

【０１３５】次に、制御回路３０１は、信号線１０５を
介して外部から書換命令信号が入力されたか否かを判別
し（ステップＳ４０３）、該書換命令信号が入力された
場合には、次のステップＳ４０４に進み、入力されてい
ない場合には、後述のステップＳ４０６に進む。

【０１３６】ステップＳ４０４では、制御回路３０１
は、入力された書換命令信号を受け取る。そして、制御
回路３０１は、ステップＳ４０４で受け取った書換命令
信号に従って、選択回路４０２を介して書き換えるべき
メモリセルを特定し、書込み回路４０３によりＥＥＰＲ
ＯＭメモリセル２０２を書き換え（ステップＳ４０
５）、次のステップＳ４０６に進む。

【０１３７】ステップＳ４０６では、制御回路３０１
は、タイマ３０３がタイムアップしたか否かを判別し、
タイムアップでない場合には上述したステップＳ４０３
に戻り、それ以降のステップ処理を繰り返し実行する。

【０１３８】ステップＳ４０６の判別の結果、タイマ３
０３がタイムアップした場合、制御回路３０１は、ステ
ップＳ４０２でメモリ３０４に記憶した暗号鍵であるＰ
ＩＡ１０１の記憶状態と、現在のＰＩＡ１０１の記憶状
態、すなわち”Ｈ”の値が設定されているＥＥＰＲＯＭ
メモリセルの現在の数（第１の情報）とを比較する（ス
テップＳ４０７）。

【０１３９】ステップＳ４０７の判別の結果、メモリ３
０４のＰＩＡ１０１の記憶状態と、現在のＰＩＡ１０１
の記憶状態とが異なる場合、制御回路３０１は、論理集
積回路１００の論理が「不正に」書換えられたと認識
し、その認識を示す警告（判定）信号を外部出力して、
本処理を終了する。この警告信号により、使用者は、こ
の書換可能な論理集積回路１００の論理が「不正に」書
き換えられたことを認識できる。

【０１４０】一方、ステップＳ４０７の判別の結果、メ
モリ３０４のＰＩＡ１０１の記憶状態と、現在のＰＩＡ
１０１の記憶状態とが一致した場合、制御回路３０１
は、書き換えが行われていないと認識し、再度タイマ３
０３を所定のタイマ値に設定し（ステップＳ４０８）、
上述したステップＳ４０３に戻り、それ以降のステップ
処理を繰り返し実行する。

【０１４１】上述のように、本実施の形態では、ＰＩＡ
１０１において、”Ｈ”の値が設定されているＥＥＰＲ
ＯＭメモリセルの数を暗号鍵として用い、設定されたそ
の数と、現在のその数とに相違がないか否かを、定期的
に検査して、その検査結果が「相違有り」の場合には、
論理集積回路１００の論理が書き換えられたと認識し、
継続してこの論理集積回路１００を使用することに対し
て警告を発するように構成した。このように、論理集積
回路１００の論理を定期的に検査することにより、例え
ば、第三者により不正に書き換えられた論理集積回路１
００を使用者が不用意に使用してしまうことを防止でき
る。尚、使用者が論理集積回路１００の論理を書き換え
たい場合は、第１の実施の形態で説明したように、図４
のプログラムメモリ３０２に予め設定された図５に示す
フローチャートに従った制御プログラムを制御回路３０
１により読み出し実行すれば良い。

【０１４２】尚、上述した第１、２の実施の形態で
は、”Ｈ”の値が設定されているＥＥＰＲＯＭメモリセ
ルの数を暗号鍵として用いるようにしたが、これに限ら
ず、例えば、”Ｌ”の数を暗号鍵として用いてもよい
し、或いは、”Ｈ”又は”Ｌ”の値が設定されているＥ
ＥＰＲＯＭメモリセルの数を示す信号に圧縮等を施した
符号を暗号鍵として用いてもよい。或いは、論理が最後
に書き換えられた日付けや論理が最後に書き換えられた
時点での未使用のマクロセルの数等の情報を暗号鍵とし
て用いてもよい。

【０１４３】さらに、第２の実施の形態では、”Ｈ”又
は”Ｌ”の値が設定されているＥＥＰＲＯＭメモリセル
２００のアドレスを暗号鍵として、メモリ３０４のルッ
クアップテーブルに記憶しておき、図６に示すフローチ
ャートのステップＳ４０５において、”Ｈ”又は”Ｌ”
の値が書き換えられたメモリセル２００のアドレスを図
３のセンス回路４０４を介して図４の制御回路３０１に
読み込み、ステップＳ４０７にて、暗号鍵であるアドレ
スと書き換え後の現在のアドレスとを比較し、アドレス
が異なればメモリセル２００の”Ｈ”又は”Ｌ”の値が
書き換えられと認識し、ステップＳ４０９で警告信号を
出力するようにしてもよい。

【０１４４】このように、”Ｈ”又は”Ｌ”の値が設定
されているＥＥＰＲＯＭメモリセル２００のアドレスを
暗号鍵として、メモリ３０４のルックアップテーブルに
記憶しておけば、メモリセル２００の値が書き換えられ
た場合に、ルックアップテーブルのアドレスを参照し
て、図３の選択回路４０２によりメモリセルを選択し、
書込み回路４０３により書き換えられた前の論理状態に
戻すことができる。さらに上記アドレスを示す信号に圧
縮等を施した符号を暗号鍵として用いてもよい。尚、こ
れらの暗号鍵の履歴表を第三者には分からない論理集積
回路１００の内部又は外部のルックアップテーブルに持
ち、履歴表を参照して暗号鍵を定期的に変更することに
より不正な書き換えに対する安全性が高まる。

【０１４５】また、上記第１、第２実施例で説明したメ
モリセル２００を多値メモリで構成すると、メモリセル
に書き込まれる”Ｈ”又は”Ｌ”の値の組合せが複雑に
なり、この複雑な”Ｈ”又は”Ｌ”の値の組合せを暗号
鍵として用いることにより不正な書き換えに対する安全
性がさら高まる。以下に図中のメモリセル２００を多値
メモリで構成した場合の”Ｈ”又は”Ｌ”の値の書き込
み、読み出し方法の一例について説明する。

【０１４６】（書き込み方法：例１）ここでの多値メモ
リは、制御ゲートと、少なくとも３通りの異なる記憶状
態を持たせることが可能な電荷蓄積層とを有し、その少
なくとも３通り以上の記憶状態のうち、ある記憶状態を
格納する多値メモリセルである。このような多値メモリ
として、例えば、ＥＥＰＲＯＭ（フラッシュＥＥＰＲＯ
Ｍ）を用いる。

【０１４７】そこで、まず、ＥＥＰＲＯＭについて説明
すると、該ＥＥＰＲＯＭは、図７に示すようなメモリセ
ル９００（図２のメモリセル２００に対応）を複数配列
した構成としている。メモリセル９００は、上記図７に
示すように、ｐ型シリコン基板９０１の表面領域にｎ型
不純物拡散層からなるドレイン（一対の不純物拡散層）
９０２及びソース９０３が各々形成され、これらの間が
チャネル領域９０４となった構成としている。そして、
チャネル領域９０４の上に、厚さ１０ｎｍ程度のＳｉＯ
₂ 膜からなるトンネル絶縁膜９０５が形成され、その上
に、低抵抗ポリシリコンからなる浮遊ゲート（電荷蓄積
層）９１３、層間絶縁膜９０６、及び低抵抗ポリシリコ
ンからなる制御ゲート９１０が順次形成されている。ま
た、ドレイン９０２には、ビット線９１１が接続され、
ソース９０３には、ソース線９１２が接続されている。

【０１４８】このような構成のメモリセル９００を有す
るＥＥＰＲＯＭに、例えば、”００”〜”１１”の４値
のデータを書き込む場合について説明する。尚、”
１”、”０”は、上述した第１、第２の実施の形態にお
ける”Ｈ”、”Ｌ”に対応する。

【０１４９】対象メモリセルに”１１”を書き込む場
合、図３の選択回路４０２により選択されたビット線９
１１を接地し、ソース線９１２を開放し、選択された制
御ゲート（ワード線）９１０に１０〜１５Ｖ程度のパル
ス電圧を、図３のマルチプレクサ４０１を介して書込回
路４０３により印加する。これにより、対象メモリセル
の浮遊ゲート９１３に電圧が誘起され、この浮遊ゲート
９１３とドレイン９０２の電圧差に応じて、ファウラー
ノルドハイムトンネリングにより、浮遊ゲート９１３に
所定量の電荷が注入されることになる。そして、対象メ
モリセルの閾値が７Ｖ程度に上昇する。この状態を”１
１”とする。このとき、対象メモリセル以外の他のメモ
リセルのビット線に３Ｖ程度の電圧を印加しておくこと
で、他のメモリセルでは、ファウラーノルドハイムトン
ネリングが起こらず、したがって、データの書き込みは
行われない。

【０１５０】また、同様にして、対象メモリセルに”１
０”を書き込む場合、選択されたビット線９１１を接地
し、ソース線９１２を開放し、選択された制御ゲート
（ワード線）９１０に１Ｖ程度のパルス電圧を印加す
る。これにより、対象メモリセルの閾値が５Ｖ程度に上
昇する。この状態を”１０”とする。また、同様にし
て、対象メモリセルに”０１”を書き込む場合、選択さ
れたビット線９１１を接地し、ソース線９１２を開放
し、選択された制御ゲート（ワード線）９１０に２Ｖ程
度のパルス電圧を印加する。これにより、対象メモリセ
ルの閾値が３Ｖ程度に上昇する。この状態を”０１”と
する。また、同様にして、対象メモリセルに”００”を
書き込む場合、選択されたビット線９１１を接地し、ソ
ース線９１２を開放し、選択された制御ゲート（ワード
線）９１０に３Ｖ程度のパルス電圧を印加する。これに
より、対象メモリセルの閾値が１Ｖ程度に上昇する。こ
の状態を”００”とする。

【０１５１】尚、図３の書き込み回路４０３により、上
述のような書き込み動作を行うためには、書き込み回路
４０３を、例えば、特開平６−１９５９８７号に開示さ
れているプログラム回路のように構成すればよい。

【０１５２】（書き込み方法：例２）以下、図８を参照
しながら本発明の書き込み方法の第２の実施形態を具体
的に説明する。

【０１５３】本実施の形態で対象としている多値記憶Ｅ
ＥＰＲＯＭは、各メモリセルのしきい値電圧が、記憶す
る２ビットの情報（００、０１、１０、１１）に対応し
て、４値（０、２、４、６Ｖ）に設定されている４値メ
モリで、バースト誤り訂正符号として、符号長ｎ、バー
スト誤り訂正能力Ｌの符号Ｃをｍ回交錯する交錯法を用
いている。

【０１５４】本装置の書き換えは、まず、図４の制御回
路３０１より記憶内容８ビットの入力を受ける毎に、図
３の書き込み回路４０３は、これを４×２ビットの情報
ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４１）（ｍ１２，
ｍ２２，ｍ３２，ｍ４２）に分割し、この情報ビットか
ら３×２ビットの検査ビット（ｐ１１，ｐ２１，ｐ３
１）（ｐ１２，ｐ２２，ｐ３２）を生成する。そして、
これらの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４
１）（ｍ１２，ｍ２２，ｍ３２，ｍ４２）及び検査ビッ
ト（ｐ１１，ｐ２１，ｐ３１）（ｐ１２，ｐ２２，ｐ３
２）から２個の符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４
１，ｐ１１，ｐ２１，ｐ３１）と、（ｍ１２，ｍ２２，
ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２）とを生成す
る。

【０１５５】このようにして生成した２個の符号語を書
き込み回路４０３に備えられるビット情報分散手段に与
え、図８に示すように、２×７配列の各行に交錯させて
並べる。そして、７個のメモリセルのそれぞれに、ｍ１
１とｍ１２，ｍ２１とｍ２２、ｍ３１とｍ３２、ｍ４１
とｍ４２、ｐ１１とｐ１２、ｐ２１とｐ２２、ｐ３１と
ｐ３２の組み合わせで順次記憶する。

【０１５６】尚、情報ビットの並べ替えが行われた入力
情報は、書き込み回路４０３に備えられる電圧発生及び
電圧制御回路に与えられ、情報ビットに応じた電圧が発
生される。そして、この発生された電圧が図３のマルチ
プレクサ４０１を介してメモリセル２０２に加えられ、
各メモリセルに所定のしきい値電圧が設定される。すな
わち、図８において、メモリセル１の上位ビットがｍ１
１，下位ビットがｍ１２となり、同様にメモリセル２に
ｍ２１とｍ２２、メモリセル３にｍ３１とｍ３２、メモ
リセル４にｍ４１とｍ４２、メモリセル５にｍ５１とｍ
５２、メモリセル６にｐ２１，ｐ２２，メモリセル７に
ｐ３１，ｐ３２が納められる。

【０１５７】それぞれの符号語は、後で詳細に説明する
ように、１個の誤りが生じても訂正が可能であり、図８
のように、例えばメモリセル３のしきい値電圧が変化し
て、長さ２のバースト誤りが生じても、各符号語に対し
ては１個の誤りになるので訂正が可能である。すなわ
ち、７個のメモリセルのうち、１個のメモリセルのしき
い値電圧が変化し、例えば“０１”の記憶内容が“１
０”に変化するバースト誤りが発生しても、一つの符号
語について見れば誤りは１ビットであるから訂正が可能
である。

【０１５８】（書き込み方法：例３）ここで対象とする
装置は、各メモリセルのしきい値電圧が、記憶する３ビ
ットの情報（０００、００１、０１０、０１１、１０
０、１０１、１１０、１１１）に対応して、８値（０、
１、２、３、４、５、６、７Ｖ）に設定される８値メモ
リにも適用できる。

【０１５９】本装置の書き換えは、先ず、記憶内容１２
ビットの入力を受ける毎に、これを４×３ビットの情報
ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４１）（ｍ１２，
ｍ２２，ｍ３２，ｍ４２）（ｍ１３，ｍ２３，ｍ３３，
ｍ４３）に分割し、この情報ビットから３×３ビットの
検査ビット（ｐ１１，ｐ２１，ｐ３１）（ｐ１２，ｐ２
２，ｐ３２）（ｐ１３，ｐ２３，ｐ３３）を得る。

【０１６０】そしてこれら情報ビット、検査ビットから
３個の符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｐ１
１，ｐ２１，ｐ３１）（ｍ１２，ｍ２２，ｍ３２，ｍ４
２，ｐ１２，ｐ２２，ｐ３２）（ｍ１３，ｍ２３，ｍ３
３，ｍ４３，ｐ１３，ｐ２３，ｐ３３）を、３×７配列
の各行に並べ、７個のメモリセルにそれぞれ、ｍ１１と
ｍ１２とｍ１３、ｍ２１とｍ２２とｍ２３、ｍ３１とｍ
３２とｍ３３、ｍ４１とｍ４２とｍ４３、ｐ１１とｐ１
２とｐ１３、ｐ２１とｐ２２とｐ２３、ｐ３１とｐ３２
とｐ３３を記憶する。

【０１６１】すなわち、図９において、メモリセル１の
上位ビットがｍ１１，下位ビットがｍ１２となり、同様
にメモリセル２にｍ２１とｍ２２、メモリセル３にｍ３
１とｍ３２、メモリセル４にｍ４１とｍ４２、メモリセ
ル５にｍ５１とｍ５２、メモリセル６にｐ６１，ｐ６
２，メモリセル７にｐ７１，ｐ７２が納められる。

【０１６２】それぞれの符号語は、１個の誤りが生じて
も訂正が可能であり、したがって、図９に示すように、
長さ３のバースト誤りが生じても、各符号語に対しては
１個の誤りになるので訂正が可能である。すなわち、７
個のメモリセルのうち、１個のメモリセルのしきい値電
圧が変化して、例えば“１００”の記憶内容が“０１
１”に変化するバースト誤りが発生しても、訂正が可能
である。

【０１６３】（「書き込み方法：例３」の変形例１）こ
こで対象とする装置は、各メモリセルの閾値電圧が、記
憶する３ビット情報（０００，００１，０１０，０１
１，１００，１０１，１１０，１１１）に対応して、８
値（０，１，２，３，４，５，６，７Ｖ）に設定される
８値メモリである。この変形例１においては、符号語を
構成する各ビットのうち、２個の誤りまでは誤り訂正が
可能な所定の線型符号化規則に従った場合について例示
する。

【０１６４】本装置による書き換えにおいては、先ず、
記憶内容が所定ビット、例えば、ｋビットの入力を受け
る毎に、これを３つの（ｋ／３）ビットの各情報ビット
に分割する。そして、各情報ビットから冗長ビットを得
て、１４ビットの符号語（ｍ１１，ｍ２１，ｍ３１，ｍ
４１，ｍ５１，ｍ６１，ｍ７１，ｍ１２，ｍ２２，ｍ３
２，ｍ４２，ｍ５２，ｍ６２，ｍ７２）と、７ビットの
符号語（ｍ１３，ｍ２３，ｍ３３，ｍ４３，ｍ５３，ｍ
６３，ｍ７３）を作成する。すなわち、この１４ビット
及び７ビットの各符号語のうち、各々所定数のビットが
情報ビットであり、残りが誤り訂正用の冗長ビットであ
る。

【０１６５】次に、１４ビットの符号語（ｍ１１，ｍ２
１，ｍ３１，ｍ４１，ｍ５１，ｍ６１，ｍ７１，ｍ１
２，ｍ２２，ｍ３２，ｍ４２，ｍ５２，ｍ６２，ｍ７
２）を、７ビットずつの符号列（ｍ１１，ｍ２１，ｍ３
１，ｍ４１，ｍ５１，ｍ６１，ｍ７１）（ｍ１２，ｍ２
２，ｍ３２，ｍ４２，ｍ５２，ｍ６２，ｍ７２）に分割
する。そして、符号列ａ（ｍ１１，ｍ２１，ｍ３１，ｍ
４１，ｍ５１，ｍ６１，ｍ７１）及び符号列ｂ（ｍ１
２，ｍ２２，ｍ３２，ｍ４２，ｍ５２，ｍ６２，ｍ７
２）と、１個の符号列ｃ（ｍ１３，ｍ２３，ｍ３３，ｍ
４３，ｍ５３，ｍ６３，ｍ７３）とを、３×７配列の各
行に並べ、図１０（Ａ）に示すように、７個のメモリセ
ルに各々、ｍ１１とｍ１２とｍ１３、ｍ２１とｍ２２と
ｍ２３、ｍ３１とｍ３２とｍ３３、ｍ４１とｍ４２とｍ
４３、ｍ５１とｍ５２とｍ５３、ｍ６１とｍ６２とｍ６
３、ｍ７１とｍ７２とｍ７３を記憶する。

【０１６６】すなわち、図１０（Ａ）において、メモリ
セル１の上位ビットがｍ１１、中位ビットがｍ１２、下
位ビットがｍ１３となり、同様にメモリセル２にｍ２１
とｍ２２とｍ２３、メモリセル３にｍ３１とｍ３２とｍ
３３、メモリセル４にｍ４１とｍ４２とｍ４３、メモリ
セル５にｍ５１とｍ５２とｍ５３、メモリセル６にｍ６
１とｍ６２とｍ６３、メモリセル７にｍ７１とｍ７２と
ｍ７３が収められる。

【０１６７】符号列ａ，ｂ及び符号語ｃは、１個の誤り
が生じても訂正が可能であり、したがって、図１０
（Ａ）に示すように、例えば、３番目のメモリセルの長
さ３のバースト誤りが生じても、各符号列ａ，ｂ及び符
号語ｃに対しては、各々１個の誤りとなり、このとき符
号列ａ，ｂから構成される符号語に対しては、２個の誤
りとなるので、訂正が可能となる。すなわち、７個のメ
モリセルのうち、１個のメモリセルの閾値電圧が変化し
て、例えば、”１００”の記憶内容が”０１１”に変化
するバースト誤りが発生しても、訂正が可能となる。

【０１６８】（「書き込み方法：例３」の変形例２）こ
こでの対象とする装置は、各メモリセルの閾値電圧が、
記憶する３ビットの情報（０００，００１，０１０，０
１１，１００，１０１，１１０，１１１）に対応して、
８値（０，１，２，３，４，５，６，７Ｖ）に設定され
る８値メモリである。この変形例２においては、符号語
を構成する各ビットのうち、１個の誤りまでは誤り訂正
が可能であり、２個の誤りまでは誤り検出が可能な符号
化規則に従った場合について例示する。

【０１６９】本装置による書き換えにおいては、先ず、
記憶内容が１２ビットの入力を受ける毎に、これを４×
３ビットの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４
１）（ｍ１２，ｍ２２，ｍ３２，ｍ４２）（ｍ１３，ｍ
２３，ｍ３３，ｍ４３）に分割し、ハミング符号化によ
り、この情報ビットから３×３ビットの冗長ビット（ｐ
１１，ｐ２１，ｐ３１）（ｐ１２，ｐ２２，ｐ３２）
（ｐ１３，ｐ２３，ｐ３３）を得る。

【０１７０】続いて、３個の符号列（ｍ１１，ｍ２１，
ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１）（ｍ１２，
ｍ２２，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２）
（ｍ１３，ｍ２３，ｍ３３，ｍ４３，ｐ１３，ｐ２３，
ｐ３３）の各々について、各ビット全てのＥＸ−ＯＲを
算出し、その結果として得られた各冗長ビットｑ１，ｑ
２，ｑ３を各符号列に付加して、３個の符号語（ｍ１
１，ｍ２１，ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３
１，ｑ１）（ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｐ１
２，ｐ２２，ｐ３２，ｑ２）（ｍ１３，ｍ２３，ｍ３
３，ｍ４３，ｐ１３，ｐ２３，ｐ３３，ｑ３）を作成す
る。

【０１７１】そして、これら３個の符号語を３×８配列
の各行に並べ、図１０（Ｂ）に示すように、８個のメモ
リセルに各々、ｍ１１とｍ１２とｍ１３、ｍ２１とｍ２
２とｍ２３、ｍ３１とｍ３２とｍ３３、ｍ４１とｍ４２
とｍ４３、ｐ１１とｐ１２とｐ１３、ｐ２１とｐ２２と
ｐ２３、ｐ３１とｐ３２とｐ３３、ｑ１とｑ２とｑ３を
記憶する。

【０１７２】すなわち、図１０（Ｂ）において、メモリ
セル１の上位ビットがｍ１１、中位ビットがｍ１２、下
位ビットがｍ１３となり、同様にメモリセル２にｍ２１
とｍ２２とｍ２３、メモリセル３にｍ３１とｍ３２とｍ
３３、メモリセル４にｍ４１とｍ４２とｍ４３、メモリ
セル５にｐ１１とｐ１２とｐ１３、メモリセル６にｐ２
１とｐ２２とｐ２３、メモリセル７にｐ３１とｐ３２と
ｐ３３、メモリセル８にｑ１とｑ２とｑ３が収められ
る。

【０１７３】各々の符号語は、１個の誤りが生じても訂
正可能であり、したがって、図１０（Ｂ）に示すよう
に、例えば、３番目のメモリセルに長さ３のバースト誤
りが生じても、各符号語に対しては、１個の誤りとなる
ので、訂正が可能となる。すなわち、８個のメモリセル
のうち、１個のメモリセルの閾値電圧が変化して、例え
ば、”１００”の記憶内容が”０１１”に変化するバー
スト誤りが発生しても、訂正が可能となる。さらに、極
めて稀なことであるとは思われるが、例えば、もう１つ
のメモリセルに１〜３のバースト誤りが生じた場合、少
なくとも１つの符号語に対しては、２個の誤りとなる
が、このとき当該２個の誤りを検出することができ、そ
のうち１個については訂正可能となる。

【０１７４】（書き込み方法：例４）ここでの対象とす
る装置は、各メモリセルの閾値電圧が、記憶する４ビッ
トの情報（００００，０００１，００１０，００１１，
０１００，０１０１，０１１０，０１１１，１０００，
１００１，１０１０，１０１１，１１００，１１０１，
１１１０，１１１１）に対応して、１６値（０，１，
２，３，４，５，６，７，８，９，１０，１１，１２，
１３，１４，１５Ｖ）に設定される１６値メモリであ
る。

【０１７５】本装置による書き換えにおいては、先ず、
記憶内容１６ビットの入力を受ける毎に、これを４×４
ビットの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４
１）（ｍ１２，ｍ２２，ｍ３２，ｍ４２）（ｍ１３，ｍ
２３，ｍ３３，ｍ４３）（ｍ１４，ｍ２４，ｍ３４，ｍ
４４）に分割し、この情報ビットから３×４ビットの冗
長ビット（ｐ１１，ｐ２１，ｐ３１）（ｐ１２，ｐ２
２，ｐ３２）（ｐ１３，ｐ２３，ｐ３３）（ｐ１４，ｐ
２４，ｐ３４）を作成する。

【０１７６】そして、４個の符号語（ｍ１１，ｍ２１，
ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１）（ｍ１２，
ｍ２２，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２）
（ｍ１３，ｍ２３，ｍ３３，ｍ４３，ｐ１３，ｐ２３，
ｐ３３）（ｍ１４，ｍ２４，ｍ３４，ｍ４４，ｐ１４，
ｐ２４，ｐ３４）を、４×７配列の各行に並べ、図１１
に示すように、７個のメモリセルに各々、ｍ１１とｍ１
２とｍ１３とｍ１４、ｍ２１とｍ２２とｍ２３とｍ２
４、ｍ３１とｍ３２とｍ３３とｍ３４、ｍ４１とｍ４２
とｍ４３とｍ４４、ｐ１１とｐ１２とｐ１３とｐ１４、
ｐ２１とｐ２２とｐ２３とｐ２４、ｐ３１とｐ３２とｐ
３３とｐ３４を記憶する。

【０１７７】すなわち、図１１において、メモリセル１
の１位ビットがｍ１１、２位ビットがｍ１２、３位ビッ
トがｍ１３、４位ビットがｍ１４となり、同様にメモリ
セル２にｍ２１とｍ２２とｍ２３とｍ２４、メモリセル
３にｍ３１とｍ３２とｍ３３とｍ３４、メモリセル４に
ｍ４１とｍ４２とｍ４３とｍ４４、メモリセル５にｐ１
１とｐ１２とｐ１３とｐ１４、メモリセル６にｐ２１と
ｐ２２とｐ２３とｐ２４、メモリセル７にｐ３１とｐ３
２とｐ３３とｐ３４が収められる。

【０１７８】各々の符号列は、１個の誤りが生じても訂
正が可能であり、したがって、図１１に示すように、例
えば、３番目のメモリセルの長さ４のバースト誤りが生
じても、各符号列に対しては、各々１個の誤りとなるの
で、訂正が可能となる。すなわち、７個のメモリセルの
うち、１個のメモリセルの閾値電圧が変化して、例え
ば、”１０００”の記憶内容が”００１１”に変化する
バースト誤りが発生しても、訂正が可能となる。

【０１７９】（「書き込み方法：例４」の変形例１）こ
こでの対象とする装置は、各メモリセルの閾値電圧が、
記憶する４ビットの情報（００００，０００１，００１
０，００１１，０１００，０１０１，０１１０，０１１
１，１０００，１００１，１０１０，１０１１，１１０
０，１１０１，１１１０，１１１１）に対応して、１６
値（０，１，２，３，４，５，６，７，８，９，１０，
１１，１２，１３，１４，１５Ｖ）に設定される１６値
メモリである。この変形例３においては、符号語を構成
する各ビットのうち、２個の誤りまでは誤り訂正が可能
な所定の線型符号化規則に従った場合について例示す
る。

【０１８０】本装置による書き換えにおいては、先ず、
記憶内容が所定ビット、例えば、ｐビットの入力を受け
る毎に、これを４つの（ｐ／３）ビットの各情報ビット
に分割する。そして、各情報ビットから冗長ビットを得
て、２つの１４ビットの符号語（ｍ１１，ｍ２１，ｍ３
１，ｍ４１，ｍ５１，ｍ６１，ｍ７１，ｍ１２，ｍ２
２，ｍ３２，ｍ４２，ｍ５２，ｍ６２，ｍ７２）（ｍ１
３，ｍ２３，ｍ３３，ｍ４３，ｍ５３，ｍ６３，ｍ７
３，ｍ１４，ｍ２４，ｍ３４，ｍ４４，ｍ５４，ｍ６
４，ｍ７４）を作成する。すなわち、この１４ビットの
各符号語のうち、各々所定数のビットが情報ビットであ
り、残りが誤り訂正用の冗長ビットである。

【０１８１】次に、１４ビットの各符号語（ｍ１１，ｍ
２１，ｍ３１，ｍ４１，ｍ５１，ｍ６１，ｍ７１，ｍ１
２，ｍ２２，ｍ３２，ｍ４２，ｍ５２，ｍ６２，ｍ７
２）（ｍ１３，ｍ２３，ｍ３３，ｍ４３，ｍ５３，ｍ６
３，ｍ７３，ｍ１４，ｍ２４，ｍ３４，ｍ４４，ｍ５
４，ｍ６４，ｍ７４）を、各々７ビットずつの符号列
（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｍ５１，ｍ６１，
ｍ７１）（ｍ１２，ｍ２２，ｍ３２，ｍ４２，ｍ５２，
ｍ６２，ｍ７２）及び（ｍ１３，ｍ２３，ｍ３３，ｍ４
３，ｍ５３，ｍ６３，ｍ７３）（ｍ１４，ｍ２４，ｍ３
４，ｍ４４，ｍ５４，ｍ６４，ｍ７４）に分割する。そ
して、各符号列を、４×７配列の各行に並べ、図１２
（Ａ）に示すように、７個のメモリセルに各々、ｍ１１
とｍ１２とｍ１３とｍ１４、ｍ２１とｍ２２とｍ２３と
ｍ２４、ｍ３１とｍ３２とｍ３３とｍ３４、ｍ４１とｍ
４２とｍ４３とｍ４４、ｍ５１とｍ５２とｍ５３とｍ５
４、ｍ６１とｍ６２とｍ６３とｍ６４、ｍ７１とｍ７２
とｍ７３とｍ７４を記憶する。

【０１８２】すなわち、図１２（Ａ）において、メモリ
セル１の１位ビットがｍ１１、２位ビットがｍ１２、３
位ビットがｍ１３、４位ビットがｍ１４となり、同様に
メモリセル２にｍ２１とｍ２２とｍ２３とｍ２４、メモ
リセル３にｍ３１とｍ３２とｍ３３とｍ３４、メモリセ
ル４にｍ４１とｍ４２とｍ４３とｍ４４、メモリセル５
にｍ５１とｍ５２とｍ５３とｍ５４、メモリセル６にｍ
６１とｍ６２とｍ６３とｍ６４、メモリセル７にｍ７１
とｍ７２とｍ７３とｍ７４が収められる。

【０１８３】各々の符号列は、１個の誤りが生じても訂
正が可能であり、したがって、図１２（Ａ）に示すよう
に、例えば、３番目のメモリセルの長さ４のバースト誤
りが生じても、各符号列に対しては、各々１個の誤りと
なり、このとき２つの符号列から構成される各符号語に
対しては、２個の誤りとなるので、訂正が可能となる。
すなわち、７個のメモリセルのうち、１個のメモリセル
の閾値電圧が変化して、例えば、”１０００”の記憶内
容が”００１１”に変化するバースト誤りが発生して
も、訂正が可能となる。

【０１８４】（「書き込み方法：例４」の変形例２）こ
こでの対象とする装置は、各メモリセルの閾値電圧が、
記憶する４ビットの情報（００００，０００１，００１
０，００１１，０１００，０１０１，０１１０，０１１
１，１０００，１００１，１０１０，１０１１，１１０
０，１１０１，１１１０，１１１１）に対応して、１６
値（０，１，２，３，４，５，６，７，８，９，１０，
１１，１２，１３，１４，１５Ｖ）に設定される１６値
メモリである。この変形例４においては、符号語を構成
する各ビットのうち、１個の誤りまでは誤り訂正が可能
であり、２個の誤りまでは誤り検出が可能な符号化規則
に従った場合について例示する。

【０１８５】本装置による書き換えにおいては、先ず、
記憶内容が１６ビットの入力を受ける毎に、これを４×
４ビットの情報ビット（ｍ１１，ｍ２１，ｍ３１，ｍ４
１）（ｍ１２，ｍ２２，ｍ３２，ｍ４２）（ｍ１３，ｍ
２３，ｍ３３，ｍ４３）（ｍ１４，ｍ２４，ｍ３４，ｍ
４４）に分割し、ハミング符号化により、この情報ビッ
トから３×４ビットの冗長ビット（ｐ１１，ｐ２１，ｐ
３１）（ｐ１２，ｐ２２，ｐ３２）（ｐ１３，ｐ２３，
ｐ３３）（ｐ１４，ｐ２４，ｐ３４）を得る。

【０１８６】続いて、４個の符号列（ｍ１１，ｍ２１，
ｍ３１，ｍ４１，ｐ１１，ｐ２１，ｐ３１）（ｍ１２，
ｍ２２，ｍ３２，ｍ４２，ｐ１２，ｐ２２，ｐ３２）
（ｍ１３，ｍ２３，ｍ３３，ｍ４３，ｐ１３，ｐ２３，
ｐ３３）（ｍ１４，ｍ２４，ｍ３４，ｍ４４，ｐ１４，
ｐ２４，ｐ３４）の各々について、各ビット全てのＥＸ
−ＯＲを算出し、その結果として得られた各冗長ビット
ｑ１，ｑ２，ｑ３，ｑ４を各符号列に付加して、４個の
符号語（ｍ１１，ｍ２１，ｍ３１，ｍ４１，ｐ１１，ｐ
２１，ｐ３１，ｑ１）（ｍ１２，ｍ２２，ｍ３２，ｍ４
２，ｐ１２，ｐ２２，ｐ３２，ｑ２）（ｍ１３，ｍ２
３，ｍ３３，ｍ４３，ｐ１３，ｐ２３，ｐ３３，ｑ３）
（ｍ１４，ｍ２４，ｍ３４，ｍ４４，ｐ１４，ｐ２４，
ｐ３４，ｑ４）を作成する。

【０１８７】そして、これら４個の符号語を４×８配列
の各行に並べ、図１２（Ｂ）に示すように、８個のメモ
リセルに各々、ｍ１１とｍ１２とｍ１３とｍ１４、ｍ２
１とｍ２２とｍ２３とｍ２４、ｍ３１とｍ３２とｍ３３
とｍ３４、ｍ４１とｍ４２とｍ４３とｍ４４、ｐ１１と
ｐ１２とｐ１３とｐ１４、ｐ２１とｐ２２とｐ２３とｐ
２４、ｐ３１とｐ３２とｐ３３とｐ３４、ｑ１とｑ２と
ｑ３とｑ４を記憶する。

【０１８８】すなわち、図１２（Ｂ）において、メモリ
セル１の１位ビットがｍ１１、２位ビットがｍ１２、３
位ビットがｍ１３、４位ビットがｍ１４となり、同様に
メモリセル２にｍ２１とｍ２２とｍ２３とｍ２４、メモ
リセル３にｍ３１とｍ３２とｍ３３とｍ３４、メモリセ
ル４にｍ４１とｍ４２とｍ４３とｍ４４、メモリセル５
にｐ１１とｐ１２とｐ１３とｐ１４、メモリセル６にｐ
２１とｐ２２とｐ２３とｐ２４、メモリセル７にｐ３１
とｐ３２とｐ３３とｐ３４、メモリセル８にｑ１とｑ２
とｑ３とｑ４が収められる。

【０１８９】各々の符号語は、１個の誤りが生じても訂
正可能であり、したがって、図１２（Ｂ）に示すよう
に、例えば、３番目のメモリセルに長さ４のバースト誤
りが生じても、各符号語に対しては、１個の誤りとなる
ので、訂正が可能となる。すなわち、８個のメモリセル
のうち、１個のメモリセルの閾値電圧が変化して、例え
ば、”１０００”の記憶内容が”０１１１”に変化する
バースト誤りが発生しても、訂正が可能となる。さら
に、極めて稀なことであるとは思われるが、例えば、も
う１つのメモリセルに１〜４のバースト誤りが生じた場
合、少なくとも１つの符号語に対しては、２個の誤りと
なるが、このとき当該２個の誤りを検出することがで
き、そのうち１個については訂正可能となる。

【０１９０】尚、上述の変形例３及び４に示した符号化
方法以外にも、有用であると考えられる方法がある。例
えば、先ず、６４個の元データに”０”のデータを５６
ビット付加して、合計１２０ビット長の情報ビットを得
る。続いて、１２０ビットの情報ビットから、１２７ビ
ット長のハミング符号を作成する。続いて、１２７ビッ
ト全てのＥＸ−ＯＲを算出し、その結果を追加１２８ビ
ット長の符号を得る。その後、先に追加した５６ビット
の”０”を除去し、７２ビット長の符号語を得る。この
ような符号化方法は、符号語を構成する各ビットのう
ち、１個の誤りまでは誤り訂正が可能であり、２個の誤
りまでは誤り検出が可能としており、主記憶装置用のＳ
ＥＣ／ＤＥＤ符号（single-error-correcting/double-e
rror-detecting code ）として、頻繁に利用されてい
る。

【０１９１】ここで、１つの符号語について、１個の誤
りが生じても訂正が可能な具体例を説明する。下記の表
１は、４情報ビットに３検査ビットを付加したハミング
符号を示している。 〔表１〕 桁 １２３４５６７ ビットの重み ＣＣ８Ｃ４２１ ０＝０００００００ １＝１１０１００１ ２＝０１０１０１０ ３＝１００００１１ ４＝１００１１００ ５＝０１００１０１ ６＝１１００１１０ ７＝０００１１１１ ８＝１１１００００ ９＝００１１００１ 10＝１０１１０１０ 11＝０１１００１１ 12＝０１１１１００ 13＝１０１０１０１ 14＝００１０１１０ 15＝１１１１１１１ 桁 １２３４５６７ 読み出し符号 ０１０１１００ (4,5,6,7) 桁パリティ ○○○○→０ (2,3,6,7) 桁パリティ ○○ ○○→ １ (1,3,5,7) 桁パリティ ○ ○ ○ ○→ １ 誤りのある桁 ０１１＝３

【０１９２】この符号で、１、２、４桁目は検査ビット
であり、（１、３、５、７）、（２、３、６、７）及び
（４、５、６、７）の各桁の組で偶数パリティになるよ
うに検査ビットが決められている。例えば、１０進数
「１２」に対応する符号“０１１１１００”を書き込ん
でおいたところ、誤りが発生して、“０１０１１００”
と読み出された場合、表１に示したように、誤りがある
桁を２進数（この場合は０１１）で得ることができるの
で、誤りが発生しても容易に、かつ確実に訂正すること
ができる。

【０１９３】尚、この符号は、情報ビット数がさらに多
い場合にまで拡張することができ、ｎ個の情報ビットに
対して必要な検査ビット数ｍは次式で表される。 ２m ＝ｎ＋ｍ＋１ ・・・（１式）

【０１９４】以上の説明では、本発明を浮遊ゲート型の
メモリセルを有する不揮発性記憶装置に実施した場合を
例に挙げて説明をしたが、多値記憶を行わせるメモリセ
ルとしては、浮遊ゲート型のものに限らず、ＭＮＯＳ型
のものでも良い。また、本発明は、ＥＥＰＲＯＭ以外に
も、ＥＰＲＯＭやＰＲＯＭ、更には、例えば、電界効果
トランジスタのチャネル領域にイオン注入する不純物の
量を制御することによりしきい値を変化させて記憶状態
を得るマスクＲＯＭにも適用することが可能である。ま
た、４値と８値の場合を例に挙げたが、決してこの値に
限定されるものでもない。

【０１９５】さらに、本発明の書き込み方法はＤＲＡＭ
にも適用できる。この場合、書き込み時にプリチャージ
を行うことは言うまでもない。

【０１９６】また、誤り訂正符号を得る方法として交錯
法を例に説明をしたが、メモリセルに記憶する情報量に
応じたバースト長の誤りを訂正できる誤り訂正符号であ
れば、交錯法以外の方法、例えば、巡回符号または短縮
化巡回符号でもよい。

【０１９７】一方、上述のようにして、メモリセルへ書
き込まれたデータを暗号鍵として図５のステップＳ４０
０、図６のステップＳ４０２で読み出すには、図３のセ
ンス回路４０４を図１３に示すような回路で構成すれば
良い。以下に図１３に示すセンス回路４０４によりメモ
リセルに書き込まれたデータを暗号鍵として読み出す動
作を説明する。

【０１９８】多値メモリとして構成されたメモリセル２
０２に設定された下位ビットに相当する閾値電圧Ｖｔｈ
１が、インバータ４０、トランジスタ４１、４２からな
る出力バッファを介して、センスアンプ４３の反転入力
端子に与えられる。センスアンプ４３の非反転入力端子
には、トランジスタ４７に設定された判定電圧Ｖ４７
が、インバータ４６、トランジスタ４４、４５からなる
出力バッファを介して与えられる。

【０１９９】閾値電圧Ｖｔｈ１が判定電圧Ｖ４７より小
さい場合、センスアンプ４３の出力は、Ｈｉｇｈｔにな
るので、メモリセル２０２に記憶された下位ビットＤ０
は”１”と判定される。センスアンプ４３の出力がＨｉ
ｇｈｔなので、トランジスタ５２がオンする一方、イン
バータ５３によりトランジスタ５４がオフする。したが
って、トランジスタ５２に設定された判定電圧Ｖ５２
が、インバータ５１、トランジスタ４９、５０からなる
出力バッファを介して、センスアンプ４８の非反転入力
端子に与えられる。そして、メモリセル２０２に設定さ
れた上位ビットに相当する閾値電圧Ｖｔｈ２が、出力バ
ッファ１を介して、センスアンプ４８の反転入力端子に
与えられる。

【０２００】閾値電圧Ｖｔｈ２が判定電圧Ｖ５２より小
さい場合、センスアンプ４８の出力はＨｉｇｈｔになる
ので、メモリセル２０２に記憶された上位ビットＤ１
は”１”と判定される。一方、閾値電圧Ｖｔｈ２が判定
電圧Ｖ５２より大きい場合、センスアンプ４８の出力は
Ｌｏｗになるので、メモリセル２０２に記憶された上位
ビットＤ１は”０”として読み出される。

【０２０１】また、閾値電圧Ｖｔｈ１が判定電圧Ｖ４７
より大きい場合、センスアンプ４３の出力は、Ｌｏｗに
なるので、メモリセル２０２に記憶された下位ビットＤ
０は”０”と判定される。センスアンプ４３の出力がＬ
ｏｗなので、トランジスタ５２がオフする一方、インバ
ータ５３によりトランジスタ５４がオンする。したがっ
て、トランジスタ５２に設定された判定電圧Ｖ５４が、
出力バッファを介して、センスアンプ４８の非反転入力
端子に与えられる。そして、メモリセル２０２に設定さ
れた上位ビットに相当する閾値電圧Ｖｔｈ２が、出力バ
ッファを介して、センスアンプ４８の反転入力端子に与
えられる。

【０２０２】閾値電圧Ｖｔｈ２が判定電圧Ｖ５４より小
さい場合、センスアンプ４８の出力はＨｉｇｈｔになる
ので、メモリセル２０２に記憶された上位ビットＤ１
は”１”として読み出される。一方、閾値電圧Ｖｔｈ２
が判定電圧Ｖ５４より大きい場合、センスアンプ４８の
出力はＬｏｗになるので、メモリセル２０２に記憶され
た上位ビットＤ１は”０”として読み出される。

【０２０３】このようにして、図５のステップＳ４０
０、図６のステップＳ４０２で読み出された値が暗号鍵
として図４に示すメモリ３０４に記憶される。

【０２０４】尚、上記第１、第２の実施の形態では、メ
モリセル２００としてＥＥＰＲＯＭメモリセルを用いた
場合について説明したが、例えば、特開平８ー１２４３
７８に開示されているＦＲＡＭ（強誘電体）多値メモリ
セルを用いても良い。具体的には、ゲート絶縁膜に強誘
電体膜を用いた電解効果型トランジスタ（ＦＥＭＦＥ
Ｔ）で図２の各メモリセル２００を構成し、強誘電体膜
の分極状態が変わることにより各メモリセルのしきい値
電圧の変化を利用して、各１メモリセルに３値”
Ｈ”、”Ｌ”、”ーＨ”を記憶させる。ＦＲＡＭ（強誘
電体）メモリセルをメモリセル２００として用いること
により、ＥＥＰＲＯＭメモリセルよりさらに複雑な暗号
鍵を構成することができ、第３者による不正な書き換え
に対する安全性が一層高まる。さらにメモリセル２００
として、ＭＮＯＳ、マスクＲＯＭ、ＥＰＲＯＭ、ＰＲＯ
Ｍ、フラッシュ不揮発性メモリによる多値メモリセルを
用いてもよい。

【０２０５】（３）第３の実施の形態 本実施の形態において、上述した第１、２の実施の形態
と異なる点は、書換制御回路１０３の構成を、例えば、
図１４に示すような構成としたことである。尚、ここで
は、第１の実施の形態と異なる点についてのみ具体的に
説明する。

【０２０６】すなわち、本実施の形態においては、書換
制御回路１０３は、信号線１０５からの命令信号が供給
される制御回路３１１と、制御回路３１１の制御プログ
ラムが格納されるプログラム用メモリ３１２と、論理集
積回路１００の論理の破壊を目的とした命令信号のパタ
ーンデータ（基準信号）を複数種類記憶されるパターン
メモリ３１３とを具備している。そして、プログラム用
メモリ３１２には、例えば、図１５に示すようなフロー
チャートに従った制御プログラムが予め設定されてお
り、この制御プログラムが制御回路３１１により読み出
され実行されることで、書換制御回路１０３は、以下の
ように動作する。

【０２０７】先ず、制御回路３１１は、信号線１０５を
介して外部から書換命令信号が入力されたか否かを判別
し（ステップＳ４１１）、該書換命令信号が入力された
場合には、次のステップＳ４１２に進み、入力されてい
ない場合には、書換命令信号入力待ち状態となる。

【０２０８】ステップＳ４１２では、制御回路３１１
は、入力された書換命令信号を受け取る。

【０２０９】そして、制御回路３１１は、パターンメモ
リ３１３に記憶されている複数種類のパターンデータの
中に、ステップＳ４１２で受け取った書換命令信号に対
応したパターンデータが存在するか否かを判別する（ス
テップＳ４１３）。具体的には、パターンメモリ３１３
には、論理集積回路１００の論理の破壊を目的とした書
換命令信号（ウィルス）として考えられる信号に対応し
た複数種類のパターンデータが予め記憶されている。こ
のパターンメモリ３１３のパターンデータと、受け取っ
た書換命令信号のパターンデータとを比較することで、
該書換命令信号が書換命令信号（ウィルス）であるか否
かを知ることができる。

【０２１０】このようなステップＳ４１３の判別の結
果、受け取った書換命令信号に対応したパターンデータ
が存在した場合、制御回路３１１は、論理集積回路１０
０の論理の破壊を目的とした書換命令信号（ウィルス）
が入力されたと認識し、該書換命令信号（ウィルス）を
無効として、何も行わずに前述したステップＳ４１１に
戻り、それ以降のステップ処理を繰り返し実行する。

【０２１１】一方、ステップＳ４１３の判別の結果、受
け取った書換命令信号に対応したパターンデータが存在
しない場合、制御回路３１１は、その受け取った書換命
令信号を有効とし、該書換命令信号に従って、複数のＥ
ＥＰＲＯＭメモリセル２０２を書き換え（ステップＳ４
１５）、前述したステップＳ４１１に戻り、それ以降の
ステップ処理を繰り返し実行する。

【０２１２】前述のように、本実施の形態では、外部よ
り書換命令信号を受け取ると、この書換命令信号が、論
理集積回路１００の論理の破壊を目的とした書換命令信
号（ウィルス）であるか否かを判別し、その判別の結
果、書換命令信号（ウィルス）でなかった場合のみ、複
数のＥＥＰＲＯＭメモリセル２０２の書き換えを行うよ
うにする。このように構成することで、論理集積回路１
００の論理の破壊を目的とした書換命令信号（ウィル
ス）が論理集積回路１００に入力されたとしても、その
書換命令信号は、書換命令信号（ウィルス）であると判
別され、複数のＥＥＰＲＯＭメモリセル２０２の書き換
えは行われないため、論理集積回路１００の論理の不正
な書換えは不可能となる。したがって、本実施の形態に
おいても、論理集積回路１００の不正な書換えによる論
理の破壊を確実に防ぐことができるので、書換可能な論
理集積回路１００は論理の破壊に対して耐久性のあるも
のとして提供することができる。尚、パターンメモリ３
１３に記憶するパターンデータは新しいウイルスパター
ンが発見され次第、パターンメモリ３１３に追加記憶す
ることにより論理の破壊に対する耐久性がさらに高ま
る。

【０２１３】尚、前述した第１、２及び第３の実施の形
態では、論理集積回路１００をＥＥＰＲＯＭ型のものと
したが、これに限らず、例えば、ＳＲＡＭ型のものとし
てもよい。

【０２１４】（４）第４の実施の形態 本発明に係るの機密保持機能を備えた半導体装置は、例
えば、図１６に示すような半導体装置５００に適用され
る。

【０２１５】この半導体装置５００は、前記図１６に示
すように、マスクＲＯＭ５０１ａとＥＥＰＲＯＭ５０１
ｂと含む記憶装置５０１を具備し、情報を記憶するため
に必要な面積の小型化を図ることと、記憶内容を書き換
え可能にすることの両方をバランス良く可能にしてい
る。そして、マスクＲＯＭ５０１ａに暗号化された機密
内容のデータを記憶している。このマスクＲＯＭ５０１
ａに記憶した内容は暗号化してあるため、顕微鏡等を用
いて構造解析しても、記憶内容を解読することはほとん
ど不可能である。

【０２１６】また、半導体装置５００は、ＳＲＡＭ型の
ＦＰＧＡ（Field Programmable Gate Array ）５０２
と、演算装置であるＣＰＵ（中央演算装置）５０３とを
具備している。

【０２１７】ここで、ＦＰＧＡとは、汎用論理集積回路
として広く使われるようになってきた大規模ＰＬＤ（Pr
ogrammable Logic Device ）のことであり、入力データ
を演算して出力データを得るための論理をユーザが電気
的にプログラムすることができる回路、すなわち論理を
電気的に書換可能な論理集積回路であり、しかもハード
的に演算を行うため高速な回路である。そこで、ＦＰＧ
Ａ５０２は、第１、第２及び第３の実施の形態における
論理集積回路１００と同様の構成としており、前述した
ような論理防衛機能を有している。尚、ＦＰＧＡ５０２
の構成及びその機能については、第１、第２及び第３の
実施の形態における論理集積回路１００と同様であるた
め、その詳細な説明は省略する。

【０２１８】さらに、記憶されたデータの外部出力先で
ある外部装置６００が、出力端子５０９を介して接続さ
れている。外部装置６００には、記憶再生装置６０１及
び記憶媒体６０２が設けられている。

【０２１９】マスクＲＯＭ５０１ａに記憶された機密内
容のデータの復号化の方法は、ＦＰＧＡ５０２が、ＣＰ
Ｕ５０３で用いる論理上のアドレスＡＤ−１からマスク
ＲＯＭ５０１ａの構造上のアドレス（暗号化されてばら
ばらの位置に記憶された一群のデータを復号化して読み
出すためのアドレス）ＡＤ−２に変換することによって
行う。すなわち、ＦＰＧＡ５０２は、後述するように、
ＣＰＵ５０３から出力された論理上のアドレスＡＤ−１
の入力を受け、それをマスクＲＯＭ５０１ａの構造上の
アドレスＡＤ−２に変換してマスクＲＯＭ５０１ａに出
力する。

【０２２０】以下に、半導体装置５００の動作の一例
を、図１７のフローチャートに基づいて説明する。

【０２２１】前記図１７において、ステップＳ７０１で
電源が投入され、半導体装置５００が記憶内容の外部出
力先と接続されると、ステップＳ７０２でＣＰＵ５０３
が動作し、記憶内容の外部出力先に対してＦＰＧＡ５０
２に設定する論理演算のプログラムＰを指定するように
要求する。

【０２２２】この要求に応答して、記憶再生装置６０１
は、記憶媒体６０２から読み出したプログラムのデータ
を再生し、半導体装置５００に送信する。次に、そのプ
ログラムをステップＳ７０３でデータＩ／Ｏ部５０４に
より受信すると、ＣＰＵ５０３は、ステップＳ５０４で
受信したデータを解釈しながらＦＰＧＡ５０２をプログ
ラムする論理演算のプログラムＰを出力する。

【０２２３】尚、ＦＰＧＡ５０２は、前述した論理防衛
機能により、ＦＰＧＡ５０２をプログラムする論理演算
のプログラムＰ（例えば、ウィルスプログラムであった
の場合）によりＦＰＧＡ５０２の論理が破壊されたか否
か、或いは、該プログラムＰがウィルスプログラムのよ
うなＦＰＧＡ５０２の論理の破壊を目的としたプログラ
ムであるか否かを判別することで、ＦＰＧＡ５０２の論
理の破壊を確実に防ぐようになされている。これによ
り、不正なデータが入力された場合は、半導体装置５０
０に記憶されたデータを正しく出力できる状態にはなら
ないようになっている。ＦＰＧＡ２のプログラムは、前
述した命令信号に対応したものであり、予め多数配置さ
れているトランジスタをＯＮにしたり、ＯＦＦにしたり
することで、ＡＮＤ回路やＯＲ回路を任意に組むことに
よって行う。

【０２２４】ところで、予め固定のロジックを組んであ
る論理回路では、顕微鏡等を用いてゲートアレイの配線
を辿れば、ＡＮＤ回路やＯＲ回路を識別することがで
き、その論理回路に設定されている論理を容易に解読す
ることができる。

【０２２５】これに対して、本実施の形態のように論理
防衛機能を有するＦＰＧＡ５０２を用いた場合は、トラ
ンジスタにチャージされる電荷の有無によって任意のロ
ジックを後から組むので、顕微鏡等を用いて構造解析し
ても、設定された論理を解読することはほとんど不可能
であると共に、その論理を破壊することもほとんど不可
能である。

【０２２６】このプログラムが終了すると、次に、ＣＰ
Ｕ５０３は、ステップＳ７０５でデータの出力が可能に
なったことを示す信号をデータＩ／Ｏ部５０４を介して
外部出力先に送信する。これに対応して、外部出力先か
らあるアドレスのデータの出力が要求され、ステップＳ
６でそのアドレスをデータＩ／Ｏ部５０４で受信する
と、ＣＰＵ５０３は、この受信したアドレスＡＤ−１を
ＦＰＧＡ５０２に出力する。

【０２２７】すると、ＦＰＧＡ５０２は、ステップＳ７
で、ステップＳ７０４にて設定されたプログラムに基づ
いて、論理上のアドレスＡＤ−１を基にマスクＲＯＭ５
０１ａの構造上のアドレスＡＤ−２を演算し、それをマ
スクＲＯＭ５０１ａに出力する。そして、次のステップ
Ｓ７０８で、マスクＲＯＭ５０１ａは、ＦＰＧＡ５０２
により演算された構造上のアドレスＡＤ−２に従ってデ
ータＤをＣＰＵ３に出力する。ＣＰＵ５０３は、入力さ
れたデータＤを、データＩ／Ｏ部５０４を介して外部出
力先に出力する。

【０２２８】このように、第４の実施の形態では、暗号
化された記憶内容を復号化するのにＦＰＧＡ５０２を使
っているため、ＦＰＧＡ５０２のプログラムが終了した
後はデータの出力を高速に行うことができる。しかも、
そのデータ出力の間はＣＰＵ５０３はデータの出力のみ
を行っているので、ＣＰＵ５０３は他の演算を行うこと
ができる。この場合、マスクＲＯＭ５０１ａに記憶され
たデータ等を用いて、ＣＰＵ５０３が独自のデータ処理
を行うことができることは言うまでもない。さらに、Ｆ
ＰＧＡ５０２は、ＥＥＰＲＯＭに比べて回路規模が小さ
く集積化が容易なので、半導体装置５００は安価に提供
することができる。

【０２２９】また、ＦＰＧＡ５０２に論理防衛機能を持
たせることで、ＦＰＧＡ５０２に設定された論理の破壊
を確実に防ぐようになされているため、半導体装置５０
０での正確な動作を常に保証することができ、半導体装
置５００はより高性能に提供することができる。

【０２３０】尚、本実施の形態では、ＦＰＧＡ５０２と
してＳＲＡＭ型のものを用いた。この場合、電源を切る
とＦＰＧＡ５０２の記憶データが破壊されるため、電源
を再び入れたときにはＦＰＧＡ５０２のプログラムをや
り直さなければならない。しかし、この問題はＳＲＡＭ
型のＦＰＧＡの代わりに、ＥＥＰＲＯＭ型のＦＰＧＡを
使用することによって回避することができる。

【０２３１】以下に、前記図１６に示したＥＥＰＲＯＭ
５０１ｂに暗号化されたデータを記憶するための暗号化
動作の一例を、図１８のフローチャートに基づいて説明
する。

【０２３２】前記図１８において、ステップＳ７１０で
電源が投入され、半導体装置５００が記憶すべきデータ
の外部入力元に備えられる、例えば、記憶再生装置６０
１及び記憶媒体６０２と接続されると、ステップＳ７１
１でＣＰＵ５０３が動作し、外部入力先に対してＦＰＧ
Ａ５０２に設定する論理演算のプログラムを指定するよ
うに要求する。

【０２３３】この要求に応答して、記憶再生装置６０１
が記憶媒体６０２からプログラムデータを再生し、半導
体装置に送信する。次に、ステップＳ７１２で、そのプ
ログラムをデータＩ／Ｏ部５０４により受信すると、Ｃ
ＰＵ５０３は、ステップＳ７１３で受信したデータを解
釈しながらＦＰＧＡ５０２をプログラムする。尚、上述
したように、ＦＰＧＡ５０２は、前述した論理防衛機能
を有するため、不正なデータが入力された場合は、半導
体装置５００へデータを正しく入力できる状態にはなら
ないようになっている。

【０２３４】このプログラムが終了すると、次にＣＰＵ
５０３は、ステップＳ７１４で、データの出力が可能に
なったことを示す信号をデータＩ／Ｏ部５０４を介して
外部出力先に送信する。これに応答して、外部入力元か
らあるアドレスのデータの入力が要求され、ステップＳ
７１５でその論理上のアドレスＡＤ−１をデータＩ／Ｏ
部５０４で受信すると、ＣＰＵ５０３は、この受信した
論理上のアドレスＡＤ−１をＦＰＧＡ５０２に出力す
る。

【０２３５】すると、ＦＰＧＡ５０２は、ステップＳ７
１６で、ステップＳ７０４（前記図２０）にて設定され
たプログラムに基づいて、論理上のアドレスＡＤ−１か
らＥＥＰＲＯＭ５０１ｂの構造上のアドレスＡＤ−２を
演算し、それをＥＥＰＲＯＭ５０１ｂに出力する。そし
て、次のステップＳ７１７で外部入力元からデータをデ
ータＩ／Ｏ部５０４を介してＣＰＵ５０３に入力し、こ
れを構造上のアドレスＡＤ−２としてＥＥＰＲＯＭ５０
１ｂに記憶する。尚、ユーザが外部から暗号化キーを変
える場合には、ＦＰＧＡ５０２に記憶させておいてもよ
い。

【０２３６】このように、半導体装置５００では、記憶
すべきデータを暗号化するのにも論理防衛機能を有する
ＦＰＧＡ５０２を使っているため、ＦＰＧＡ５０２のプ
ログラムが終了した後はデータの入力を高速に行うこと
ができ、正確なその動作を常に保証することができる。
しかも、そのデータ入力の間はＣＰＵ５０３を使ってい
ないので、ＣＰＵ５０３は他の演算を行うことができ
る。

【０２３７】ここで、ステップＳ７１６でＦＰＧＡ５０
２による構造上のアドレスＡＤ−２の演算方法の一例を
説明する。

【０２３８】例えば、ＥＥＰＲＯＭ５０１ｂのアドレス
が００００ｈからＦＦＦＦｈまであるとする。この場
合、ＥＥＰＲＯＭ５０１ｂの容量に応じて記憶すべきデ
ータの順列が００００ｈ番からＦＦＦＦｈ番まで存在す
る。そして、記憶すべきデータの順列を一定の法則に基
づいて並べ直し、ＥＥＰＲＯＭ５０１ｂに記憶する。

【０２３９】具体的なデータの並べ直しの方法として、
下記の表１に示すように、例えば、ＡＢＡＢｈのデータ
につき、ＡＢＡＢｈを２進表示して（１０１０ １０１
１１０１０ １０１１）2 とし、さらにこの値を左シフ
トして（０１０１ ０１１１ ０１０１ ０１１１）2
とする。つまり、５７５７ｈ番目に並べなおす。

【０２４０】

【表１】

【０２４１】並べ直されて生成された新しい順列で、外
部から与えられたデータがデータＩ／Ｏ部５０４、ＣＰ
Ｕ５０３を介してＥＥＰＲＯＭ５０１ｂの各番地に記憶
される。したがって、ＥＥＰＲＯＭ５０１ｂに記憶され
るデータの順列は元のデータの順列とは異なる暗号化さ
れたものとなり、元のデータを解読するのは困難とな
る。

【０２４２】前記暗号化処理されて記憶装置６００に記
憶されたデータを復号化（前記図８のステップＳ７０
７）するには、ＣＰＵ５０３からＦＰＧＡ５０２に入力
された論理上のアドレスＡＤ−１から左シフトした構造
上のアドレスＡＤ−２を算出し、そのアドレスをデコー
ドするプログラムをＦＰＧＡ５０２に書き込んでおけ
ば、このプログラムにより復号化されたデータを読み出
すことができる。

【０２４３】具体的なデータの並べ直しのさらなる方法
としては、前述した表１において、例えば、ＡＢＡＢｈ
番地のデータにつき、ＡＢＡＢｈ番地を２進表示して
（１０１０ １０１１ １０１０ １０１１）2 とし、
この値と適当に決めた乱数（１１００ ０１１０ １１
１１ ０１１１）2 との排他的論理和をとって得た値
（０１１０ １１０１ ０１０１ １１００）2 、つま
り６Ｂ５Ａｈ番目に並べ直す。

【０２４４】そして、並べ直され生成された新しい順列
で、外部から与えられたデータをデータＩ／Ｏ部５０
４、ＣＰＵ５０３を介してＥＥＰＲＯＭ５０１ｂの各番
地に記憶する。

【０２４５】例えば、個人情報を記憶する場合におい
て、新たな個人情報を追加したり、既存の個人情報を修
正したりしたいという要求が多くある場合には、マスク
ＲＯＭ５０１ａの容量を小さくするとともに、ＥＥＰＲ
ＯＭ５０１ｂの記憶容量を大きくすることで、書換え可
能なメモリ領域を大きくすることが可能である。なお、
ＥＥＰＲＯＭ５０１ｂの代わりにＤＲＡＭ等の揮発性メ
モリを用いることも可能である。

【０２４６】尚、前述した暗号化、復号化処理におい
て、ＥＥＰＲＯＭ５０１ｂを用いた場合には、ＦＰＧＡ
５０２にアドレッシングのプログラムを書き込んでおけ
ばよい。

【０２４７】ＦＰＧＡを利用した情報処理装置として
は、例えば特開平７−１６８７５０号公報に開示されて
いる。この装置では、プログラムデータが記憶されたメ
モリにＦＰＧＡが接続され、ＣＰＵの制御の下で、メモ
リに記憶されたプログラムデータに従ってＦＰＧＡの論
理回路を制御するようにしている。

【０２４８】しかし、前記公報の図１に示されたよう
に、この装置ではメモリに記憶されたＦＰＧＡによりＣ
ＰＵと周辺機器との間でデータ通信を行うに過ぎないも
のであり、本実施の形態のように、ＦＰＧＡに暗号化・
復号化プログラムを保持しておく。そして、ＣＰＵから
与えられたデータによりプログラムされたＦＰＧＡで暗
号化されたデータをメモリに記憶し、前記記憶された暗
号化データを復号することは開示されていない。また、
ＦＰＧＡに論理防衛機能を持たせることで、装置での正
確な動作を常に保証することも開示されていない。

【０２４９】（５）第５の実施の形態 本発明に係る機密保持機能を備えた半導体装置は、例え
ば、図１９に示すような半導体装置５１０に適用され
る。

【０２５０】この半導体装置５１０は、前記図１９に示
すように、前述した第４の実施の形態における半導体装
置５００と同様に、マスクＲＯＭ５１１ａ及びＥＥＰＲ
ＯＭ５１１ｂよりなる記憶装置５１１と、ＦＰＧＡ５１
２と、ＣＰＵ５１３とを具備しており、ＦＰＧＡ５１２
をデータの暗号化あるいは復号化を行うインタフェース
回路として用いている。また、ＦＰＧＡ５１２は、第４
の実施の形態におけるＦＰＧＡ５０２と同様に、論理防
衛機能を有している。

【０２５１】本実施の形態において、第４の実施の形態
と異なる点は、外部出力先により指定されたアドレスが
ＣＰＵ５１３から記憶装置５１１に直接入力されるとと
もに、そのアドレスに従って記憶装置５１１より出力さ
れる構造上のデータＤ−２がＦＰＧＡ５１２によって論
理上のデータＤ−１に変換され、ＣＰＵ５１３に入力さ
れていることである。

【０２５２】すなわち、本実施の形態においては、記憶
装置５１１に記憶されている機密データの復号化の方法
は、ＦＰＧＡ５１２が、マスクＲＯＭ５１１ａより読み
出された構造上のデータ（暗号化されたままのデータ）
Ｄ−２からＣＰＵ５１３で用いる論理上のデータＤ−１
に変換することによって行う。

【０２５３】換言すれば、ＦＰＧＡ５１２は、マスクＲ
ＯＭ５１１ａからの構造上のデータＤ−２の入力を受
け、それをＣＰＵ５１３の論理上のデータＤ−１に変換
してＣＰＵ５１３に出力する。

【０２５４】半導体装置５１０の動作は、電源が投入さ
れ、データの出力が可能な状態となるまでは、前記図１
２のステップＳ７０１〜Ｓ７０５と同様である。しか
し、この第４の実施の形態では、その後の動作が第３の
実施の形態と異なる。

【０２５５】すなわち、図２０に示すように、外部出力
先からあるアドレスのデータの出力が要求され、ステッ
プＳ７０６ａでそのアドレスをデータＩ／Ｏ部５１４で
受信すると、ＣＰＵ５１３は、この受信したアドレスを
ＦＰＧＡ５１２に出力する。

【０２５６】すると、ＦＰＧＡ５１２は、ステップＳ７
０７ａにおいて、ステップＳ７０４で設定されたプログ
ラムに基づいて論理上のデータを演算する。そして、次
のステップＳ７０８で前記演算した論理上のデータを、
ＣＰＵ５１３から与えられたＥＥＰＲＯＭ５１１ｂのア
ドレスに記憶する。

【０２５７】一方、図２１に示すように、ＦＰＧＡ５１
２からあるアドレスのデータの出力が要求され、ステッ
プＳ７１５ａでそのアドレスをデータＩ／Ｏ部５１４で
受信すると、ＣＰＵ５１３は、この受信したアドレスＡ
Ｄを記憶装置５１１に出力する。

【０２５８】すると、ＦＰＧＡ５１２は、ステップＳ７
１３で設定されたプログラムに基づいて、ステップＳ７
１６ａで構造上のデータＤ−２を演算する。そして、次
のステップＳ７１７で構造上のデータＤ−２をＥＥＰＲ
ＯＭ５１１ｂのＣＰＵ５１３から与えられたアドレスに
記憶する。

【０２５９】このように、第５の実施の形態では、記憶
すべきデータを暗号化するのにも論理防衛機能を有する
ＦＰＧＡ５１２を使っているため、ＦＰＧＡ５１２のプ
ログラムが終了した後はデータの入力を高速に行うこと
ができ、その正確な動作を常に保証することができる。
しかも、そのデータを出力する間はＣＰＵ５１３はデー
タ入力しか行っていないので、ＣＰＵ５１３は他の演算
を行うことができる。

【０２６０】ここで、前記図２１のステップＳ７１６ａ
で行うＦＰＧＡ５１２による構造上のデータの演算方法
の一例を説明する。

【０２６１】ＥＥＰＲＯＭ５１１ｂの一つのアドレスに
つき一つのワード（語長）が取り出され、一つのワード
当たり１６ビットのデータが含まれているとする。この
１６ビットのデータを一定の法則に基づいて並べ直し、
ＥＥＰＲＯＭ５１１ｂに記憶する。

【０２６２】例えば、ＡＢＡＢｈという１６ビットのデ
ータについて、ＡＢＡＢｈを２進表示して（１０１０
１０１１ １０１０ １０１１）2 とし、さらにこの値
を左シフトして（０１０１ ０１１１ ０１０１ ０１
１１）2 とする。つまり、データ５７５７ｈをＥＥＰＲ
ＯＭ５１１ｂに記憶する。

【０２６３】この結果、ＥＥＰＲＯＭ５１１ｂに記憶さ
れたデータは、元のデータとは異なる暗号化されたもの
となり、元のデータを解読するのは困難となる。前記暗
号化処理されてＥＥＰＲＯＭ５１１ｂに記憶されたデー
タを復号化（前記図１５のステップＳ７０７ａ）するに
は、得られた１６ビットのデータを左シフトするプログ
ラムをＦＰＧＡ５１２に書き込んでおけば、このプログ
ラムにより復号化されたデータを読み出すことができ
る。

【０２６４】尚、この第５の実施の形態でも第４の実施
の形態と同様に、ユーザ側で記憶内容を電気的に自由に
書き換えたいとのニーズに対応するために、書換え可能
なＥＥＰＲＯＭ５１１ｂの記憶容量を大きくすることも
可能である。この場合は、ＦＰＧＡ５１２に暗号化のた
めのプログラムを設定し、ＣＰＵ５１３から供給される
データをＦＰＧＡ５１２で暗号化してＥＥＰＲＯＭ５１
１ｂに供給するようにすれば良い。

【０２６５】また、前記暗号化、復号化処理において、
前記図１９のＥＥＰＲＯＭ５１１ｂにデータを書き込ん
だ場合には、ＦＰＧＡ５１２にアドレッシングのプログ
ラムを書き込んでおけばよい。

【０２６６】また、第５の実施の形態でもＦＰＧＡ５１
２として、ＳＲＡＭ型のものを用いる形態を示している
が、この場合は、電源を切るとＦＰＧＡ５１２の記憶デ
ータが破壊されるため、電源を再び入れたときにはＦＰ
ＧＡ５１２のプログラムをやり直さなければならない。
しかし、この問題はＳＲＡＭ型のＦＰＧＡの代わりにＥ
ＥＰＲＯＭ型のＦＰＧＡを使用することによって回避す
ることができる。

【０２６７】この場合には、ＦＰＧＡ５１２にプログラ
ムする複数のプログラムにそれぞれコードを割り当て、
ＦＰＧＡ５１２にプログラムする時にはこの複数のプロ
グラムから選択された１つのプログラムに従ってＦＰＧ
Ａ５１２をプログラムする。このとき、プログラムのコ
ードも記憶しておく。

【０２６８】一旦プログラムされたＦＰＧＡ５１２にア
クセスするときには、まず記憶されたプログラムコード
がＣＰＵ５１３を通じて外部機器に出力され、外部機器
はこのプログラムコードを元に、この半導体装置５１０
に対するアクセスの仕方を変更してアクセスする。すな
わち、半導体装置５１０と外部機器は、プログラムコー
ドを共通の鍵として使用し、秘密情報の解読を協調して
行うことができる。

【０２６９】例えば、外部機器の方で１バイトずつのア
ドレスに対して所定ビットずつビットシフトを施してこ
の半導体装置５１０に供給する。そして、ＦＰＧＡ５１
２では、それを逆方向にビットシフトして記憶装置５１
１に対するアドレスとすることで暗号化する場合に利用
できる。

【０２７０】この場合、ＥＥＰＲＯＭ５１１ｂに記憶す
る内容自体は共通でも、ビットシフト量をＦＰＧＡ５１
２の書き込み時に変更することで複数の暗号化が達成で
き、頻繁にＦＰＧＡ５１２を書き換えることにより、機
密性をより高めることができる。なお、実際の暗号化で
は、ビットシフトと逆シフトといったような単純な変換
ではなく、周辺機器側でより複雑な変換が行われる。

【０２７１】また、前記図１６及び図１９に示した半導
体装置５００及び５１０において、記憶装置５０１及び
５１１には暗号化していないデータを記憶しておき、そ
れをＦＰＧＡ５０２及びＦＰＧＡ５１２で暗号化して出
力するようにすることも可能である。例えば、半導体装
置と外部出力先との間で行われる通信が傍受され機密内
容が漏れることを防止するため、通信内容を暗号化する
必要がある場合にこの方法を応用することができる。

【０２７２】この場合は、例えば、第４の実施の形態に
おいて、ＣＰＵ５０３よりデータＩ／Ｏ部５０４を介し
て外部出力先に出力する機密データの暗号化は、次のよ
うに行う。例えば、ＣＰＵ５０３は、外部出力先から受
信したデータを解釈しながら、暗号化を行うためのプロ
グラムをＦＰＧＡ５０２にセットする。そして、ＦＰＧ
Ａ５０２が、ＣＰＵ５０３から供給される論理上のアド
レスＡＤ−１を構造上のアドレスＡＤ−２に変換するこ
とによって行うようにしても良い。

【０２７３】さらに、例えば、第５の実施の形態におい
て、ＣＰＵ５１３よりデータＩ／Ｏ部５１４を介して外
部出力先に出力する機密データの暗号化は、次のように
行う。例えば、ＣＰＵ５１３は、外部出力先から受信し
たデータを解釈しながら、暗号化を行うためのプログラ
ムをＦＰＧＡ２０にセットする。そして、ＦＰＧＡ５１
２が、その後マスクＲＯＭ５１１ａから読み出される構
造上のデータ（暗号化されていない）Ｄ−２からＣＰＵ
５１３で用いる論理上のデータ（暗号化されたデータ）
Ｄ−１に変換することによって暗号化を行う。

【０２７４】（６）第６の実施の形態 第６の実施の形態として、前記した第４の実施の形態と
第５の実施の形態とを組み合わせることにより、アドレ
スとデータとの両者をＦＰＧＡで暗号化・復号化する演
算を行い、その演算を常に正確に行うことを保証した装
置を考えることができる。この場合は、前記図１６に示
したアドレス変換用のＦＰＧＡ５０２２と、前記図１４
に示したデータ変換用のＦＰＧＡ５１２とを設け、それ
ぞれに対して適当なプログラムをセットすることで実現
することができる。

【０２７５】（７）第７の実施の形態 本発明に係る機密保持機能を備えた半導体装置は、例え
ば、図２２に示すような半導体装置８００に適用され
る。

【０２７６】この半導体装置８００は、前記図２２に示
すように、前記図１９に示した半導体装置５１０にＲＦ
部８１０及びアンテナ回路８２０を設けたものである。
尚、本実施の形態においては、記憶装置５１１としてマ
スクＲＯＭ５１１ａの他に、可変データを格納するＥＥ
ＰＲＯＭ５１１ｂを設けている。また、本実施の形態で
も、ＦＰＧＡ５１２に論理防衛機能を持たせた構成とし
ている。

【０２７７】アンテナ回路８２０は、コイル８２１とコ
ンデンサ８２２からなる並列共振回路からなり、半導体
装置の電源電力を図示しない端末機から受け取る機能
と、端末機との間でデータ信号の送受信を行う機能とを
兼ねたものであり、例えば、１ＭＨｚ以上の高周波のキ
ャリア信号による無線の信号伝送を行うことができるよ
うにしている。

【０２７８】このような構成により、コイル８２１を通
じて端末機からの電波を受信すると、その受信電力がＲ
Ｆ部８１０に供給される。ＲＦ部８１０は高周波処理を
行うために設けられた回路であり、供給された受信電力
から内部で使用する電源電圧を発生するとともに、受信
電力中に含まれる信号成分を復調し、この復調した信号
をＩ／Ｏ部５１４に出力する。Ｉ／Ｏ部５１４から先の
動作は、前述した動作と同様である。

【０２７９】一方、半導体装置８００から信号を出力す
る場合には、前述した動作と逆の動作となる。すなわ
ち、ＲＦ部８１０は、Ｉ／Ｏ部５１４から与えられた信
号成分をキャリアに重畳して高周波電流を生成する。そ
して、生成した高周波電流をアンテナ回路８２０に供給
し、端末機に向けて送信する。尚、端末機との間で信号
の送受信を行うときには、端末機から動作電力が送られ
ているので、半導体装置８００は送信電力を得ることが
できる。

【０２８０】前述したように、本実施の形態における半
導体装置８００は、端末機と非接触でデータの送受信を
行うことができるので、非接触型のＩＣカードに内蔵す
る半導体装置として好適に使用することができる。ま
た、ＦＰＧＡ５１２に論理防衛機能を持たせているの
で、外部からの不正なデータによる記憶内容の破壊を確
実に防ぎ、正確な動作を常に保証した半導体装置として
好適に使用することができる。

【０２８１】例えば、交通手段における定期券として使
用した場合、端末機である改札口を非接触で通過するこ
とができるので、通行がスムースとなり、ラッシュアワ
ー時における改札口の混雑を大幅に緩和することができ
るようになる。このように、定期券として使用した場
合、定期券の有効期限等のように、内部に格納するデー
タを書き換える必要が生じる。また、この場合には、定
期券の記憶内容の破壊に対しても確実に防ぐことができ
る。例えば、第３者によりその記憶内容が書き換えられ
不正に使用されるということも防ぐことができる。

【０２８２】前記図１７に示したように、本実施の形態
の半導体装置８００は、マスクＲＯＭ５１１ａの他にＥ
ＥＰＲＯＭ５１１ｂを有しているので、ＥＥＰＲＯＭ５
１１ｂに可変データを格納するようにしておくことによ
り、何回でも繰り返し使用することができる。尚、デー
タを書き換える場合にも、非接触で行うことができるの
で、金属の接点を介してデータの送受を行う場合と比較
して、内蔵しているデータの秘密を保持し易い利点もあ
る。

【０２８３】また、本実施の形態の場合には、端子８３
０を設けているので、端末機と接触して使用するＩＣカ
ードとしても良好に使用することができる。尚、前記図
１７においては、アンテナ回路８２０が装置本体から突
出して示しているが、アンテナ回路８２０は、実際には
装置本体の表面上に配置される。

【０２８４】尚、前述した実施の形態を実現するため
に、前記図３、図１６、図１９、及び図２２の各デバイ
スを動作させるように、各デバイスと接続された装置或
いはシステム内のコンピュータ（ＣＰＵ或いはＭＰＵ）
に対し、前述した実施の形態を実現するためのソフトウ
ェアのプログラムコードを供給し、そのコンピュータに
格納されたプログラムに従って前記各デバイスを動作さ
せることによって実施したものも本発明の範疇に入る。

【０２８５】この場合、前記ソフトウェアのプログラム
コード自体が前述した実施の形態を実現することにな
り、そのプログラムコード自体及びそのプログラムコー
ドをコンピュータに供給するための手段、例えば、その
プログラムコードを格納した記憶媒体は本発明を構成す
る。

【０２８６】例えば、図３において、制御回路３０１に
は記憶再生装置３０４及び記憶媒体３０５が接続され
る。記憶再生装置３０４により、記憶媒体３０５に格納
されているプログラムコードが読み出され制御回路３０
１を動作させる。さらに、図１６において、外部出力先
（外部入力先）に設けられる記憶再生装置６０１及び記
憶媒体６０２がデータＩ／Ｏ部５０４を介してＣＰＵ５
０３に接続される。記憶再生装置６０１により、記憶媒
体６０２に格納されているプログラムコードが読み出さ
れデータＩ／Ｏ部５０４を介してＣＰＵ５０３を動作さ
せる。

【０２８７】前記プログラムコードを記憶する記憶媒体
としては、例えば、フロッピーディスク、ハードディス
ク、光ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性
のメモリカード、ＲＯＭ等を用いることができる。

【０２８８】

【発明の効果】以上説明したように本発明によれば、論
理防衛機能を有し、論理の破壊に対する耐久性のある電
気的に書換可能な論理集積回路を提供することができ
る。また、書換可能な論理集積回路を備える装置に対し
て、正確な動作を常に保証する機能を持たせることがで
きる。

【０２８９】また、記憶手段と、制御手段（中央演算装
置等）と、電気的に書き換え可能な論理手段とを備え、
前記論理手段は、論理防衛機能を有し、論理の破壊に対
する耐久性のあるものである。そして、暗号化、復号化
の際には、前記制御手段により設定される暗号化、復号
化プログラムに従って論理手段を書き換えるるようにす
るとともに、前記論理が書き換えられた論理手段により
記憶手段へ入力するデータの暗号化、及び前記暗号化さ
れたデータの復号を行うようにしたので、構造解析によ
って論理が解読されないようにする構成を従来よりも小
規模に実現することができると共に、そのときの正確な
動作を常に保証することができる。しかも、前記論理手
段に設定された論理がハードウェア的に実行されるので
処理を速くすることができ、その処理の間に制御手段で
他の処理を行うようにすることもできる。これにより、
記憶内容の機密保持機能、及び正確な動作を常に保証す
る機能を備え、高速な動作が可能でかつ安価な半導体装
置を提供することができる。

【０２９０】さらに、端末機に対して非接触でデータの
送受信を行うことができるので、内部に記憶しているデ
ータを不測に読み取られたり、破壊されたりする危険を
無くすことができる。これにより、例えば、ＩＣカード
に内蔵して使用するのに好適な半導体装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】第１の実施の形態において、本発明を適用した
論理集積回路の構成を示すブロック図である。

【図２】前記論理集積回路のＰＩＡの構成を示す回路図
である。

【図３】前記ＰＩＡの各メモリセルの構成を示す回路図
である。

【図４】前記論理集積回路の書換制御回路の構成を示す
ブロック図である。

【図５】第１の実施の形態において、前記書換制御回路
により実行される処理プログラムの一例を説明するため
のフローチャートである。

【図６】第２の実施の形態において、前記書換制御回路
により実行される処理プログラムの一例を説明するため
のフローチャートである。

【図７】ＥＥＰＲＯＭメモリセルの構造を示す断面図で
ある。

【図８】本発明を適用した書き込み方法の一例（例２）
を説明するための図である。

【図９】本発明を適用した書き込み方法の一例（例３）
を説明するための図である。

【図１０】前記書き込み方法（例３）の変形例１、２を
説明するための図である。

【図１１】本発明を適用した書き込み方法の一例（例
４）を説明するための図である。

【図１２】本発明を適用した書き込み方法の一例（例
４）の変形例１、２を説明するための図である。

【図１３】センス回路の構成を示す回路図である。

【図１４】第３の実施の形態における前記書換制御回路
の構成を示すブロック図である。

【図１５】第３の実施の形態において、前記書換制御回
路により実行される処理プログラムの一例を説明するた
めのフローチャートである。

【図１６】第４の実施の形態において、本発明を適用し
た半導体装置の構成を示すブロック図である。

【図１７】第４の実施の形態において、前記半導体装置
の復号化動作の一例を示すフローチャートである。

【図１８】第４の実施の形態において、前記半導体装置
の暗号化動作の一例を示すフローチャートである。

【図１９】第５の実施の形態において、本発明を適用し
た半導体装置の構成を示すブロック図である。

【図２０】第５の実施の形態において、前記半導体装置
の復号化動作の一例を示すフローチャートである。

【図２１】前記半導体装置の暗号化動作の一例を示すフ
ローチャートである。

【図２２】第７の実施の形態において、本発明を適用し
た半導体装置の構成を示すブロック図である。

【符号の説明】

１００ 論理集積回路 １０１ ＰＩＡ １０２_X マクロセル １０４_X Ｉ／Ｏ回路 １０５ 入力用信号線 １０６ 出力用信号線

Claims (38)

【特許請求の範囲】
1. 【請求項１】 外部からの命令信号により論理が書き換
   え可能な論理集積回路と、 前記論理集積回路の現在の第１の論理状態に係わる第１
   の情報と、前記命令信号に含まれる前記論理集積回路の
   第２の論理状態に係わる第２の情報とを比較し、前記第
   １、第２の情報が一致しないときは前記論理集積回路の
   論理の前記第１の論理状態から第２の論理状態への書き
   換えを禁止する手段とを備えたことを特徴とする半導体
   装置。
2. 【請求項２】 前記論理集積回路に含まれる複数論理素
   子の中で前記第１の論理状態を構成するために用いられ
   る第１の素子数、前記第１の論理状態を構成するために
   は用いられない第２の素子数、前記第１又は第２の素子
   数を示す信号に圧縮を施して得た符号、又は前記論理集
   積回路が前記第１の論理状態に書き換えられた日付けの
   少なくともいずれか一つを前記第１の情報として記憶す
   る記憶手段をさらに備えたことを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】 外部からの命令信号により論理が書き換
   え可能な論理集積回路と、 前記命令信号に応じて、前記論理集積回路の現在の第１
   の論理状態に係わる第１の情報を検出し、前記現在より
   前の前記論理集積回路の第２の論理状態に係わる第２の
   情報と比較し、前記第１、第２の情報が一致しないとき
   は前記論理集積回路の論理が前記第２の論理状態から前
   記第１の論理状態へ書き換えられたと判定する判定手段
   とを備えたことを特徴とする半導体装置。
4. 【請求項４】 前記判定手段は、前記論理集積回路の論
   理が書き換えられたと判定した場合に判定信号を出力す
   ることを特徴とする請求項３記載の半導体装置。
5. 【請求項５】 前記判定手段は、定期的に前記判定動作
   を行うことを特徴とする請求項３記載の半導体装置。
6. 【請求項６】 外部からの命令信号により論理が書き換
   え可能な論理集積回路と、 前記命令信号と少なくとも１つの基準信号とを比較し、
   前記命令信号と前記基準信号が同じ信号である場合に前
   記論理集積回路の論理の書き換えを禁止する禁止手段と
   を備えたことを特徴とする半導体装置。
7. 【請求項７】 前記基準信号として複数種類の信号を予
   め記憶する記憶手段をさらに備え、 前記禁止手段は、前記命令信号と前記複数種類の信号と
   を比較することを特徴とする請求項６記載の半導体装
   置。
8. 【請求項８】 前記論理集積回路は、各々が所定の演算
   機能を有する複数の演算手段と、 前記命令信号に従って前記複数の演算手段の相互配線を
   変更して前記論理を書き換える配線手段とを備えたこと
   を特徴とする請求項６記載の半導体装置。
9. 【請求項９】 前記論理集積回路は、ＦＰＧＡ（Field
   Programmable GateArray ）を含むことを特徴とする請
   求項６記載の半導体装置。
10. 【請求項１０】 前記論理集積回路は、制御ゲートと浮
    遊ゲートとを有する多値メモリを含むことを特徴とする
    請求項６記載の半導体装置。
11. 【請求項１１】 前記論理集積回路は、ＭＮＯＳ、マス
    クＲＯＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ＰＲＯＭ、ＦＲ
    ＡＭ、及びフラッシュ不揮発性メモリの少なくともいず
    れか一つによる多値メモリを含むことを特徴とする請求
    項６記載の半導体装置。
12. 【請求項１２】 前記命令信号に応じて前記論理集積回
    路の論理を書き換える書き換え手段をさらに備えたこと
    を特徴とする請求項６記載の半導体装置。
13. 【請求項１３】 前記論理集積回路の論理を読み出す読
    み出し手段をさらに備えたことを特徴とする請求項６記
    載の半導体装置。
14. 【請求項１４】 外部からの命令信号により論理が書き
    換え可能な論理集積回路の現在の第１の論理状態に係わ
    る第１の情報と、前記命令信号に含まれる前記論理集積
    回路の第２の論理状態に係わる第２の情報とを比較し、 前記第１、第２の情報が一致しないときは前記論理集積
    回路の論理の前記第１の論理状態から前記第２の論理状
    態への書き換えを禁止するステップを含むことを特徴と
    する論理書き換え防止方法。
15. 【請求項１５】 外部からの命令信号により論理が書き
    換え可能な論理集積回路の論理書き換えを防止するプロ
    グラムをコンピュータにより読み出し可能に格納した記
    憶媒体であって、前記プログラムは、 前記論理集積回路における前記命令信号と少なくとも一
    つの基準信号とを比較するプログラムコード手段と、 前記命令信号が前記基準信号と同じ信号である場合に前
    記論理集積回路の論理の書き換えを禁止するプログラム
    コード手段とを備えたことを特徴とする記憶媒体。
16. 【請求項１６】 機密保持機能を有する半導体装置であ
    って、 少なくとも一時的に符号処理プログラムを保持し、前記
    符号処理プログラムに対応した命令信号を出力する制御
    手段と、 前記命令信号が与えられて前記プログラムに従って論理
    を変更して、少なくともデータ及び前記データに関わる
    アドレスの何れか一方に符号処理を施す論理が可変な論
    理手段と、 前記データを記憶する第１の記憶手段と、 前記論理手段の現在の第１の論理状態に係わる第１の情
    報と、前記命令信号に含まれる前記論理手段の第２の論
    理状態に係わる第２の情報とを比較し、前記第１、第２
    の情報が一致しないときは前記論理手段の論理の前記第
    １の論理状態から前記第２の論理状態への書き換えを禁
    止する手段とを備えたことを特徴とする半導体装置。
17. 【請求項１７】 機密保持機能を有する半導体装置であ
    って、 少なくとも一時的に符号処理プログラムを保持し、前記
    符号処理プログラムに対応した命令信号を出力する制御
    手段と、 前記命令信号が与えられて前記プログラムに従って論理
    を変更して、少なくともデータ及び前記データに関わる
    アドレスの何れか一方に符号処理を施す論理が可変な論
    理手段と、 前記データを記憶する第１の記憶手段と、 前記命令信号と少なくとも一つの基準信号とを比較し、
    前記命令信号と前記基準信号が同じ信号である場合に前
    記論理手段の論理の書き換えを禁止する禁止手段とを備
    えたことを特徴とする半導体装置。
18. 【請求項１８】 前記基準信号として複数種類の信号を
    予め記憶する第２の記憶手段をさらに備え、 前記禁止手段は、前記命令信号と前記複数種類の信号と
    を比較することを特徴とする請求項１７記載の半導体装
    置。
19. 【請求項１９】 前記論理手段は、各々が所定の演算機
    能を有する複数の演算手段と、 前記命令信号に従って前記複数の演算手段の相互配線を
    変更して前記論理を書き換える配線手段とを備えたこと
    を特徴とする請求項１７記載の半導体装置。
20. 【請求項２０】 前記論理手段は、ＦＰＧＡ（Field Pr
    ogrammable Gate Array ）を含むことを特徴とする請求
    項１７記載の半導体装置。
21. 【請求項２１】 前記論理手段は、制御ゲートと浮遊ゲ
    ートとを有する多値メモリを含むことを特徴とする請求
    項１７記載の半導体装置。
22. 【請求項２２】 前記命令信号に応じて前記論理手段の
    論理を書き換える書き換え手段をさらに備えたことを特
    徴とする請求項１７記載の半導体装置。
23. 【請求項２３】 前記論理手段の論理を読み出す読み出
    し手段をさらに備えたことを特徴とする請求項１７記載
    の半導体装置。
24. 【請求項２４】 前記論理手段は、少なくとも暗号化及
    び復号化処理の何れか一方を含む前記符号処理を行うこ
    とを特徴とする請求項１７記載の半導体装置。
25. 【請求項２５】 前記論理手段は、前記データが前記第
    １の記憶手段に記憶される前に少なくとも前記データ及
    び前記アドレスの何れか一方を暗号化する前記符号処理
    を行うことを特徴とする請求項１７記載の半導体装置。
26. 【請求項２６】 前記論理手段は、前記データが前記第
    １の記憶手段から出力される際に少なくとも前記データ
    及び前記データに関わるアドレスの何れか一方を暗号化
    する前記符号処理を行うことを特徴とする請求項１７記
    載の半導体装置。
27. 【請求項２７】 前記論理手段は、前記データが前記第
    １の記憶手段から出力される際に少なくとも前記データ
    及び前記データに関わるアドレスの何れか一方を復号化
    する前記符号処理を行うことを特徴とする請求項１７記
    載の半導体装置。
28. 【請求項２８】 前記第１の記憶手段は、少なくともマ
    スクＲＯＭ及び電気的に書き換え可能な不揮発性記憶装
    置の何れか一方を含むことを特徴とする請求項１７記載
    の半導体装置。
29. 【請求項２９】 前記半導体装置は、 端末機との間で非接触で前記データの送受信を行うアン
    テナ手段と、 前記アンテナ手段の受信出力から電源電圧を発生し、且
    つ前記端末機から送られた信号を復調すると共に、前記
    端末機に送信する前記データを重畳した高周波電流を生
    成して前記アンテナ手段に出力する高周波処理手段とを
    備えたことを特徴とする請求項１７記載の半導体装置。
30. 【請求項３０】 機密保持機能を有し、論理が変更可能
    な論理回路と、前記論理回路を制御する制御装置とを備
    えた半導体装置の符号処理方法であって、 前記制御装置に符号処理プログラムを供給する供給ステ
    ップと、 前記制御装置から前記プログラムに対応した命令信号を
    出力させる出力ステップと、 前記命令信号を前記論理回路に与えて前記プログラムに
    従って前記論理回路の論理を変更する論理変更ステップ
    と、 前記変更した論理によって少なくともデータ及び前記デ
    ータに関わるアドレスの何れか一方に符号処理を施す符
    号処理ステップと、 前記データを記憶装置に記憶するステップとを含み、 前記論理変更ステップは、 前記論理回路の現在の第１の論理状態に係わる第１の情
    報と、前記命令信号に含まれる前記論理回路の第２の論
    理状態に係わる第２の情報とを比較し、 前記第１、第２の情報が一致しないときは前記論理回路
    の論理の前記第１の論理状態から前記第２の論理状態へ
    の書き換えを禁止するステップを含むことを特徴とする
    符号処理方法。
31. 【請求項３１】 機密保持機能を有し、論理が変更可能
    な論理回路と、前記論理回路を制御する制御装置とを備
    えた半導体装置の符号処理方法であって、 前記制御装置に符号処理プログラムを供給する供給ステ
    ップと、 前記制御装置から前記プログラムに対応した命令信号を
    出力させる出力ステップと、 前記命令信号を前記論理回路に与えて前記プログラムに
    従って前記論理回路の論理を変更する論理変更ステップ
    と、 前記変更した論理によって少なくともデータ及び前記デ
    ータに関わるアドレスの何れか一方に符号処理を施す符
    号処理ステップと、 前記データを記憶装置に記憶するステップとを含み、 前記論理変更ステップは、 前記命令信号と少なくとも一つの基準信号とを比較し、 前記命令信号が前記基準信号と同じ信号である場合に前
    記論理回路の論理の書き換えを禁止するステップを含む
    ことを特徴とする符号処理方法。
32. 【請求項３２】 論理が変更可能であって、暗号化プロ
    グラム及び復号化プログラムの何れか一方が与えられ、
    前記プログラムに対応した命令信号により前記論理が変
    更され、前記変更された論理により信号を処理する論理
    手段を備えた機密保持機能を有する半導体装置であっ
    て、前記論理手段は、 前記命令信号により論理が書き換え可能な論理集積回路
    と、 前記命令信号と少なくとも一つの基準信号とを比較し、
    前記命令信号と前記基準信号が同じ信号である場合に前
    記論理集積回路の論理の書き換えを禁止する禁止手段と
    を備えたことを特徴とする半導体装置。
33. 【請求項３３】 前記論理集積回路は、３値以上の異な
    る記憶状態の一つを保持する複数の多値メモリセルを備
    え、 前記半導体装置はさらに、 前記第１、第２の情報が一致したときに、任意の符号化
    方法によって符号化された少なくとも第１の符号と第２
    の符号が与えられ、前記第１の符号を構成する複数の第
    １のビット情報と前記第２の符号を構成する複数の第２
    のビット情報のうち、桁が同じビット情報同士が一組と
    して前記複数の多値メモリセルの一つに記憶されるよう
    に前記複数の第１と第２のビット情報を並べ替える手段
    と、 前記並べ替えられたビット情報が与えられて、これらの
    情報に対応した複数の電圧を発生する手段と、 アドレス情報を受けて、前記電圧を前記複数の多値メモ
    リセルの内の前記アドレス情報に対応するメモリセルに
    印加して前記論理を書き換える手段とを備えたことを特
    徴とする請求項１記載の半導体装置。
34. 【請求項３４】 前記論理集積回路は３値以上の異なる
    記憶状態の一つを保持する複数の多値メモリセルを備
    え、 前記半導体装置はさらに、 前記命令信号が前記基準信号とは異なる場合に、任意の
    符号化方法によって符号化された少なくとも第１の符号
    と第２の符号が与えられ、前記第１の符号を構成する複
    数の第１のビット情報と前記第２の符号を構成する複数
    の第２のビット情報の内、桁が同じビット情報同士が一
    組として前記複数の多値メモリセルの一つに記憶される
    ように前記複数の第１と第２のビット情報を並べ替える
    手段と、 前記並べ替えられたビット情報が与えられて、これらの
    情報に対応した複数の電圧を発生する手段と、 アドレス情報を受けて、前記電圧を前記複数の多値メモ
    リセルの内の前記アドレス情報に対応するメモリセルに
    印加して前記論理を書き換える手段とを備えたことを特
    徴とする請求項６記載の半導体装置。
35. 【請求項３５】 前記ビット情報並替え手段は、前記一
    つの符号の誤り訂正能力に応じて、前記複数の多値メモ
    リセルの一つに記憶する同一符号におけるビットの数を
    制御することを特徴とする請求項３４記載の半導体装
    置。
36. 【請求項３６】 前記ビット情報並替え手段は、前記複
    数の多値メモリセルの一つが記憶するビット数がｍであ
    るときに、ｍ個のビット情報を前記１個の多値メモリセ
    ルに記憶させるように、符号長ｎの符号ｍ個をｍ×ｎ配
    列の各行として並べ替えることを特徴とする請求項３４
    記載の半導体装置。
37. 【請求項３７】 外部からの命令信号により論理が書き
    換え可能で、３値以上の異なる記憶状態の一つを保持す
    る複数の多値メモリセルを備えた論理集積回路の論理集
    積回路における前記命令信号と少なくとも一つの基準信
    号とを比較し、 前記命令信号が前記基準信号と同じ信号である場合に、
    前記論理集積回路の論理の書き換えを禁止し、 前記命令信号が前記基準信号とは異なる信号である場合
    に、第１の符号を構成する複数の第１のビット情報と前
    記第２の符号を構成する複数の第２のビット情報の内、
    桁が同じビット情報同士が一組として前記複数の多値メ
    メモリセルの一つに記憶されるように前記複数の第１と
    第２のビット情報を並べ替え、 前記並べ替えられたビット情報に対応する複数の電圧を
    発生し、 アドレス情報を受けて、前記電圧を、前記複数の多値メ
    モリセルの内の前記アドレス情報に対応するメモリセル
    に印加して、前記論理の書き換えを行うステップを含む
    ことを特徴とする論理書き換え方法。
38. 【請求項３８】 外部からの命令信号により論理が書き
    換え可能で、３値以上の異なる記憶状態の一つを保持す
    る複数の多値メモリセルを備えた論理集積回路の論理書
    き換えを防止するプログラムをコンピュータにより読み
    出し可能に格納した記憶媒体であって、前記プログラム
    は、 前記論理集積回路における前記命令信号と少なくとも一
    つの基準信号とを比較するプログラムコード手段と、 前記命令信号が前記基準信号と同じ信号である場合に、
    前記論理集積回路の論理の書き換えを禁止するプログラ
    ムコード手段と、 前記命令信号が前記基準信号とは異なる場合に、任意の
    符号化方法によって符号化された少なくとも第１の符号
    と第２の符号を入力するプログラムコード手段と、 前記第１の符号を構成する複数の第１のビット情報と前
    記第２の符号を構成する複数の第２のビット情報の内、
    桁が同じビット情報同士が一組として前記複数の多値メ
    メモリセルの一つに記憶されるように前記複数の第１と
    第２のビット情報を並べ替えるプログラムコード手段
    と、 前記並べ替えられたビット情報に対応する複数の電圧を
    発生するプログラムコード手段と、 アドレス情報を受けて、前記電圧を、前記複数の多値メ
    モリセルの内の前記アドレス情報に対応するメモリセル
    に印加して、前記論理を書き換えを行うプログラムコー
    ド手段とを備えたことを特徴とする記憶媒体。