JPH11214335A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH11214335A JPH11214335A JP1709298A JP1709298A JPH11214335A JP H11214335 A JPH11214335 A JP H11214335A JP 1709298 A JP1709298 A JP 1709298A JP 1709298 A JP1709298 A JP 1709298A JP H11214335 A JPH11214335 A JP H11214335A
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Abstract
(57)【要約】
【課題】 ダイシングラインを越えて欠けが発生して半
導体素子が不良品となることがあった。 【解決手段】 ダイシングによりウェハーを複数の半導
体素子に分割する工程を有する半導体素子の製造方法に
おいて、そのウェハーにおける半導体素子が形成される
表面側に、その半導体素子のパシベーション膜とダイシ
ング部との間に、ライン状の保護膜を前記ダイシング部
に沿って設け、しかる後そのウェハーをダイシングす
る。
導体素子が不良品となることがあった。 【解決手段】 ダイシングによりウェハーを複数の半導
体素子に分割する工程を有する半導体素子の製造方法に
おいて、そのウェハーにおける半導体素子が形成される
表面側に、その半導体素子のパシベーション膜とダイシ
ング部との間に、ライン状の保護膜を前記ダイシング部
に沿って設け、しかる後そのウェハーをダイシングす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイシングにより
ウェハーを複数の半導体素子に分割する工程を有する半
導体素子の製造方法に関するものである。
ウェハーを複数の半導体素子に分割する工程を有する半
導体素子の製造方法に関するものである。
【０００２】
【従来の技術】一枚のウェハーをダイシングにより複数
の半導体素子に分割する際、その半導体素子に欠けなど
が発生するのを防止する必要がある。そこで、図６に示
すように、そのウェハー１０１に形成される各半導体素
子１０３のパシベーション膜１０４を、ダイシング部に
沿ってエッチングにより除去することで、溝状のダイシ
ングライン１０５を形成している。そのダイシングライ
ン１０５にそってウェハー１０１をダイシングすると、
図７（ａ）に示すように、そのパシベーション膜１０４
を除去した領域では欠け１０６が発生するが、その欠け
１０６の伸びはダイシングライン１０５の縁１０５′に
おいて阻止される。これは、ダイシングの際に欠けが発
生するのは、そのウェハー１０１を構成する硬度の大き
なシリコン（Ｓｉ）などの基板１０２を削るように切断
することで振動が生じ、その振動が衝撃として作用して
生じるストレスに起因するが、その基板１０２と異質の
窒化珪素（ＳｉＮx ）などのパシベーション膜１０４が
存在することで、その振動を吸収して欠けの伸びを阻止
するためと考えられる。
の半導体素子に分割する際、その半導体素子に欠けなど
が発生するのを防止する必要がある。そこで、図６に示
すように、そのウェハー１０１に形成される各半導体素
子１０３のパシベーション膜１０４を、ダイシング部に
沿ってエッチングにより除去することで、溝状のダイシ
ングライン１０５を形成している。そのダイシングライ
ン１０５にそってウェハー１０１をダイシングすると、
図７（ａ）に示すように、そのパシベーション膜１０４
を除去した領域では欠け１０６が発生するが、その欠け
１０６の伸びはダイシングライン１０５の縁１０５′に
おいて阻止される。これは、ダイシングの際に欠けが発
生するのは、そのウェハー１０１を構成する硬度の大き
なシリコン（Ｓｉ）などの基板１０２を削るように切断
することで振動が生じ、その振動が衝撃として作用して
生じるストレスに起因するが、その基板１０２と異質の
窒化珪素（ＳｉＮx ）などのパシベーション膜１０４が
存在することで、その振動を吸収して欠けの伸びを阻止
するためと考えられる。
【０００３】
【発明が解決しようとする課題】しかし、そのダイシン
グライン１０５による欠けの発生防止効果は充分ではな
く、図７（ｂ）に示すように、そのダイシングライン１
０５を越えて欠け１０６が発生して半導体素子１０３が
不良品となることがあった。また、半導体素子１０３の
寸法精度が厳しく要求され、大きな欠けだけでなく小さ
な欠けの発生も抑制する必要がある場合には、そのよう
なダイシングライン１０５では対応できなかった。
グライン１０５による欠けの発生防止効果は充分ではな
く、図７（ｂ）に示すように、そのダイシングライン１
０５を越えて欠け１０６が発生して半導体素子１０３が
不良品となることがあった。また、半導体素子１０３の
寸法精度が厳しく要求され、大きな欠けだけでなく小さ
な欠けの発生も抑制する必要がある場合には、そのよう
なダイシングライン１０５では対応できなかった。
【０００４】本発明は、上記のような従来技術の問題点
に鑑みてなされたものであり、ダイシングラインを越え
て欠けが発生して半導体素子が不良品となることを解消
した半導体素子の製造方法を提供することを目的とす
る。
に鑑みてなされたものであり、ダイシングラインを越え
て欠けが発生して半導体素子が不良品となることを解消
した半導体素子の製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体素子の製造方法では、ダイシン
グによりウェハーを複数の半導体素子に分割する工程を
有する半導体素子の製造方法において、そのウェハーに
おける半導体素子が形成される表面側に、その半導体素
子のパシベーション膜とダイシング部との間に、ライン
状の保護膜を前記ダイシング部に沿って設け、しかる後
そのウェハーをダイシングする。
に、本発明に係る半導体素子の製造方法では、ダイシン
グによりウェハーを複数の半導体素子に分割する工程を
有する半導体素子の製造方法において、そのウェハーに
おける半導体素子が形成される表面側に、その半導体素
子のパシベーション膜とダイシング部との間に、ライン
状の保護膜を前記ダイシング部に沿って設け、しかる後
そのウェハーをダイシングする。
【０００６】また、本発明に係る半導体素子の製造方法
では、前記保護膜を複数本設けてもよい。
では、前記保護膜を複数本設けてもよい。
【０００７】さらに、本発明に係る半導体素子の製造方
法では、前記保護膜が前記パシベーション膜と同一の材
料で形成することが望ましい。
法では、前記保護膜が前記パシベーション膜と同一の材
料で形成することが望ましい。
【０００８】
【作用】上記のように構成すると、ダイシング部に沿っ
てライン状に設けた保護膜で、そのウェハーをダイシン
グする際に生じる振動を吸収して欠けの発生を抑制でき
る。これによって、各半導体素子が欠けにより不良品と
なることが防止され、また、欠けにより寸法精度が低下
することも防止できる。さらに、そのダイシング部に沿
って設けられる部材をそのパシベーション膜と同一の材
料で同時に形成することで、製造工程が多くなることを
防止できる。
てライン状に設けた保護膜で、そのウェハーをダイシン
グする際に生じる振動を吸収して欠けの発生を抑制でき
る。これによって、各半導体素子が欠けにより不良品と
なることが防止され、また、欠けにより寸法精度が低下
することも防止できる。さらに、そのダイシング部に沿
って設けられる部材をそのパシベーション膜と同一の材
料で同時に形成することで、製造工程が多くなることを
防止できる。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１に示すウェハー１は、１枚のｎ
型Ｓｉ基板に複数の半導体発光素子２を作り込むことで
製造されたものである。各半導体発光素子２は、図２、
図３に示すように、そのｎ型Ｓｉ基板４と、そのウェハ
ー１の表面側に形成される複数のＬＥＤ（半導体発光素
子本体）５と、各ＬＥＤ５に接続される個別電極６と、
その基板４の裏面４ｂに接続される共通電極７と、各Ｌ
ＥＤ５と基板４の表面４ａとを覆うパシベーション膜９
とを有し、例えばページプリンタの感光ドラムの露光用
光源として用いられる。
施形態を説明する。図１に示すウェハー１は、１枚のｎ
型Ｓｉ基板に複数の半導体発光素子２を作り込むことで
製造されたものである。各半導体発光素子２は、図２、
図３に示すように、そのｎ型Ｓｉ基板４と、そのウェハ
ー１の表面側に形成される複数のＬＥＤ（半導体発光素
子本体）５と、各ＬＥＤ５に接続される個別電極６と、
その基板４の裏面４ｂに接続される共通電極７と、各Ｌ
ＥＤ５と基板４の表面４ａとを覆うパシベーション膜９
とを有し、例えばページプリンタの感光ドラムの露光用
光源として用いられる。
【００１０】各ＬＥＤ５は、その基板４の表面４ａに半
導体結晶を有機金属化学気相エピタキシー（ＭＯＣＶ
Ｄ）や分子線エピタキシー（ＭＢＥ）などにより成長さ
せ、その成長層をＬＥＤ５となる部分を残してエッチン
グすることで形成できる。例えば、ガリウム砒素（Ｇａ
Ａｓ）、ガリウム砒素リン（ＧａＡｓＰ）、ガリウムリ
ン（ＧａＰ）などの成長層であるバッファ層５ａと、ア
ルミニウムガリウム砒素（ＡｌＧａＡｓ）の成長層であ
るｎ型半導体層５ｂ、ｐ型半導体層５ｃおよびｐ+ 型半
導体層５ｄとで構成される。そのパシベーション膜９
は、プラズマＣＶＤ法などにより形成される窒化シリコ
ン（ＳｉＮx ）や酸化シリコン（ＳｉＯ2 ）などから成
る。各個別電極６は、そのパシベーション膜９の一部を
エッチングで除去して開口９ａを形成することで前記ｐ
+ 型半導体層５ｄを露出させた後に、そのｐ+ 型半導体
層５ｄに接続される金属層を蒸着によって成長させてパ
ターニングすることで形成される。その個別電極6 の材
料としては、ｐ+ 型半導体層５ｄにオーミック接合する
導電材料、例えば金（Ａｕ) などが用いられる。各共通
電極７は、蒸着法によって成長させた金属層により基板
４にオーミック接合する導電材料、例えばクロム・アン
チモン・金( Ｃｒ−Ｓｂ−Ａｕ) などの３層の金属材料
などが用いられる。
導体結晶を有機金属化学気相エピタキシー（ＭＯＣＶ
Ｄ）や分子線エピタキシー（ＭＢＥ）などにより成長さ
せ、その成長層をＬＥＤ５となる部分を残してエッチン
グすることで形成できる。例えば、ガリウム砒素（Ｇａ
Ａｓ）、ガリウム砒素リン（ＧａＡｓＰ）、ガリウムリ
ン（ＧａＰ）などの成長層であるバッファ層５ａと、ア
ルミニウムガリウム砒素（ＡｌＧａＡｓ）の成長層であ
るｎ型半導体層５ｂ、ｐ型半導体層５ｃおよびｐ+ 型半
導体層５ｄとで構成される。そのパシベーション膜９
は、プラズマＣＶＤ法などにより形成される窒化シリコ
ン（ＳｉＮx ）や酸化シリコン（ＳｉＯ2 ）などから成
る。各個別電極６は、そのパシベーション膜９の一部を
エッチングで除去して開口９ａを形成することで前記ｐ
+ 型半導体層５ｄを露出させた後に、そのｐ+ 型半導体
層５ｄに接続される金属層を蒸着によって成長させてパ
ターニングすることで形成される。その個別電極6 の材
料としては、ｐ+ 型半導体層５ｄにオーミック接合する
導電材料、例えば金（Ａｕ) などが用いられる。各共通
電極７は、蒸着法によって成長させた金属層により基板
４にオーミック接合する導電材料、例えばクロム・アン
チモン・金( Ｃｒ−Ｓｂ−Ａｕ) などの３層の金属材料
などが用いられる。
【００１１】そのウェハー１は、高速回転するダイヤモ
ンドブレードにより各半導体発光素子２の間においてダ
イシングされ、そのダイシングにより複数の半導体発光
素子２に分割される。そのウェハー１の表面側のパシベ
ーション膜９とダイシング部Ｄとの間にライン状の保護
膜１０がダイシング部Ｄに沿って設けられている。この
保護膜１０はパシベーション膜９の一部をライン状にエ
ッチング除去することにより形成され、その材料はパシ
ベーション膜９と同一材料とされ、その形成はパシベー
ション膜９の堆積およびパターニングと同時になされ
る。
ンドブレードにより各半導体発光素子２の間においてダ
イシングされ、そのダイシングにより複数の半導体発光
素子２に分割される。そのウェハー１の表面側のパシベ
ーション膜９とダイシング部Ｄとの間にライン状の保護
膜１０がダイシング部Ｄに沿って設けられている。この
保護膜１０はパシベーション膜９の一部をライン状にエ
ッチング除去することにより形成され、その材料はパシ
ベーション膜９と同一材料とされ、その形成はパシベー
ション膜９の堆積およびパターニングと同時になされ
る。
【００１２】図４は、その分割された半導体発光素子２
のダイシング部Ｄの縁２´を示し、従来に比べて欠けの
発生が抑制されている。
のダイシング部Ｄの縁２´を示し、従来に比べて欠けの
発生が抑制されている。
【００１３】上記構成によれば、ウェハー１の表面側
に、ライン状の保護膜１０をダイシング部Ｄに沿って設
けるので、その保護膜１０により、そのウェハー１をダ
イシングする際に基板４に生じる振動を吸収して欠けの
発生を抑制できる。これにより、各半導体発光素子２が
欠けにより不良品となることが防止され、また、欠けに
より寸法精度が低下することを防止できる。さらに、そ
のダイシング部Ｄに沿って設けられる保護膜１０を、各
ＬＥＤ５の表面部に形成されるパシベーション膜９と同
一の材料により同時に形成することで、製造工程が多く
なることを防止できる。
に、ライン状の保護膜１０をダイシング部Ｄに沿って設
けるので、その保護膜１０により、そのウェハー１をダ
イシングする際に基板４に生じる振動を吸収して欠けの
発生を抑制できる。これにより、各半導体発光素子２が
欠けにより不良品となることが防止され、また、欠けに
より寸法精度が低下することを防止できる。さらに、そ
のダイシング部Ｄに沿って設けられる保護膜１０を、各
ＬＥＤ５の表面部に形成されるパシベーション膜９と同
一の材料により同時に形成することで、製造工程が多く
なることを防止できる。
【００１４】なお、本発明は上記実施例に限定されるも
のではない。ライン状の保護膜１０を複数設けてもよ
く、またこの保護膜１０は二酸化シリコン（ＳｉＯ2 ）
などパシベーション膜９とは異なる材料で形成してもよ
い。さらに、基板１に作り込まれる半導体素子２であれ
ば本発明を適用でき、半導体発光素子に限定されない。
のではない。ライン状の保護膜１０を複数設けてもよ
く、またこの保護膜１０は二酸化シリコン（ＳｉＯ2 ）
などパシベーション膜９とは異なる材料で形成してもよ
い。さらに、基板１に作り込まれる半導体素子２であれ
ば本発明を適用でき、半導体発光素子に限定されない。
【００１５】図５は他の実施形態を示す図であり、同図
（ａ）は平面図、同図（ｂ）は断面図である。この半導
体発光素子では、基板４の表面側に個別電極６と共通電
極７の双方を設けており、隣接する半導体層５毎に同一
の個別電極６に接続され、同じ個別電極６に接続された
下層の半導体層が異なる共通電極７に接続されるように
構成されている。
（ａ）は平面図、同図（ｂ）は断面図である。この半導
体発光素子では、基板４の表面側に個別電極６と共通電
極７の双方を設けており、隣接する半導体層５毎に同一
の個別電極６に接続され、同じ個別電極６に接続された
下層の半導体層が異なる共通電極７に接続されるように
構成されている。
【００１６】半導体膜５はパシベーション膜９で被覆さ
れており、このパシベーション膜９の外側にライン状の
保護膜１０が形成されている。このライン状の保護膜１
０の外側がダイシング部Ｄとなる。この場合も、保護膜
１０が欠けを発生するための阻止材料として機能する。
れており、このパシベーション膜９の外側にライン状の
保護膜１０が形成されている。このライン状の保護膜１
０の外側がダイシング部Ｄとなる。この場合も、保護膜
１０が欠けを発生するための阻止材料として機能する。
【００１７】
【実施例】シリコン基板上に形成されたパシベーション
膜の端部から３μｍ離れ、且つダイシング部から８μｍ
離れたところに、厚み３０００Åで幅４μｍの窒化シリ
コン膜から成るライン状の保護膜１０をダイシング部に
沿って設けた。なお、半導体素子の電極はパシベーショ
ン膜の端部から４μｍ内側に形成されている。このよう
な状態の半導体素子を８９７００個ダイシングしたとこ
ろ、ダイシング部から電極まで到達した欠けの発生率は
０．１２１％であった。
膜の端部から３μｍ離れ、且つダイシング部から８μｍ
離れたところに、厚み３０００Åで幅４μｍの窒化シリ
コン膜から成るライン状の保護膜１０をダイシング部に
沿って設けた。なお、半導体素子の電極はパシベーショ
ン膜の端部から４μｍ内側に形成されている。このよう
な状態の半導体素子を８９７００個ダイシングしたとこ
ろ、ダイシング部から電極まで到達した欠けの発生率は
０．１２１％であった。
【００１８】一方、シリコン基板上に形成された厚み３
０００Åの窒化シリコン膜から成るパシベーション膜９
をダイシング部の端部から８μｍ内側に形成して、半導
体素子を８９７００個ダイシングしたところ、ダイシン
グ部から電極まで到達した欠けの発生率は０．４８５％
であった。
０００Åの窒化シリコン膜から成るパシベーション膜９
をダイシング部の端部から８μｍ内側に形成して、半導
体素子を８９７００個ダイシングしたところ、ダイシン
グ部から電極まで到達した欠けの発生率は０．４８５％
であった。
【００１９】このことから、パシベーション膜９の端部
がダイシング部に直接対峙している構造よりも、パシベ
ーション膜９の端部とダイシング部の間にライン状の保
護膜１０が存在する構造の方が、電極まで到達する欠け
の発生率が著しく低減できることがわかった。
がダイシング部に直接対峙している構造よりも、パシベ
ーション膜９の端部とダイシング部の間にライン状の保
護膜１０が存在する構造の方が、電極まで到達する欠け
の発生率が著しく低減できることがわかった。
【００２０】
【発明の効果】以上のように、本発明に係る半導体素子
の製造方法によれば、ウェハーにおける半導体素子が形
成される表面側に、その半導体素子のパシベーション膜
とダイシング部との間に、ライン状の保護膜をダイシン
グに沿って設け、しかる後そのウェハーをダイシングす
ることから、そのウェハーをダイシングする際に生じる
振動をこのライン状の保護膜で吸収して欠けの発生を抑
制できる。これにより、各半導体素子の端部が欠けて不
良品となることが防止され、また、欠けにより寸法精度
が低下することも防止できる。さらに、そのダイシング
部に沿って設けられる部材を、そのパシベーション膜と
同一の材料で同時に形成することで、製造工程が多くな
ることを防止できる。
の製造方法によれば、ウェハーにおける半導体素子が形
成される表面側に、その半導体素子のパシベーション膜
とダイシング部との間に、ライン状の保護膜をダイシン
グに沿って設け、しかる後そのウェハーをダイシングす
ることから、そのウェハーをダイシングする際に生じる
振動をこのライン状の保護膜で吸収して欠けの発生を抑
制できる。これにより、各半導体素子の端部が欠けて不
良品となることが防止され、また、欠けにより寸法精度
が低下することも防止できる。さらに、そのダイシング
部に沿って設けられる部材を、そのパシベーション膜と
同一の材料で同時に形成することで、製造工程が多くな
ることを防止できる。
【図１】本発明の一実施形態を示す平面図である。
【図２】本発明の一実施形態を示す部分拡大平面図であ
る。
る。
【図３】本発明の一実施形態を示す部分拡大断面図であ
る。
る。
【図４】本発明の一実施形態を示すダイシング部の切り
口の状態を示す拡大平面図である。
口の状態を示す拡大平面図である。
【図５】本発明の他の実施形態を示す図であり、（ａ）
は平面図、（ｂ）は断面図である。
は平面図、（ｂ）は断面図である。
【図６】従来のウェハーの部分拡大断面図である。
【図７】従来のダイシング部のダイシング状態を示す図
である。
である。
【符号の説明】 １‥‥‥ウェハー、２‥‥‥半導体発光素子、４‥‥‥
基板、５‥‥‥半導体素子本体、９‥‥‥パシベーショ
ン膜
基板、５‥‥‥半導体素子本体、９‥‥‥パシベーショ
ン膜
Claims (3)
- 【請求項１】 ダイシングによりウェハーを複数の半導
体素子に分割する工程を有する半導体素子の製造方法に
おいて、そのウェハーにおける半導体素子が形成される
表面側に、その半導体素子のパシベーション膜とダイシ
ング部との間に、ライン状の保護膜を前記ダイシング部
に沿って設け、しかる後そのウェハーをダイシングする
ことを特徴とする半導体素子の製造方法。 - 【請求項２】 前記保護膜を複数本設けたことを特徴と
する請求項１に記載の半導体素子の製造方法。 - 【請求項３】 前記保護膜を前記パシベーション膜と同
一の材料で形成したことを特徴とする請求項１または請
求項２に記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1709298A JPH11214335A (ja) | 1998-01-29 | 1998-01-29 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1709298A JPH11214335A (ja) | 1998-01-29 | 1998-01-29 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214335A true JPH11214335A (ja) | 1999-08-06 |
Family
ID=11934358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1709298A Pending JPH11214335A (ja) | 1998-01-29 | 1998-01-29 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9865679B2 (en) | 2013-04-17 | 2018-01-09 | Panasonic Intellectual Property Management Co., Ltd. | Compound semiconductor device, method for producing same, and resin-sealed type semiconductor device |
-
1998
- 1998-01-29 JP JP1709298A patent/JPH11214335A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9865679B2 (en) | 2013-04-17 | 2018-01-09 | Panasonic Intellectual Property Management Co., Ltd. | Compound semiconductor device, method for producing same, and resin-sealed type semiconductor device |
| US10224397B2 (en) | 2013-04-17 | 2019-03-05 | Panasonic Intellectual Property Management Co., Ltd. | Compound semiconductor device, method for producing same, and resin-sealed type semiconductor device |
| US10553676B2 (en) | 2013-04-17 | 2020-02-04 | Panasonic Intellectual Property Management Co., Ltd. | Compound semiconductor device, method for producing same, and resin-sealed type semiconductor device |
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