JPH11212866A - 多段クロスバおよびコンピュータ装置 - Google Patents
多段クロスバおよびコンピュータ装置Info
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- JPH11212866A JPH11212866A JP1752798A JP1752798A JPH11212866A JP H11212866 A JPH11212866 A JP H11212866A JP 1752798 A JP1752798 A JP 1752798A JP 1752798 A JP1752798 A JP 1752798A JP H11212866 A JPH11212866 A JP H11212866A
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Abstract
(57)【要約】
【課題】 規模の異なった複数のコンピュータ装置に使
用可能な多段クロスバにおいて、小規模なコンピュータ
装置では多段クロスバの転送時間を削減する。 【解決手段】 多段クロスバを構成する各クロスバのう
ちコンピュータ装置の装置規模によってはストレートに
固定されるクロスバについては、バイパス機能付きクロ
スバに置き換えておく。装置構成を示す構成情報を構成
情報保持部２０に保持させる。当該クロスバがストレー
トに固定されるときには、構成情報によりセレクタ部１
４−１および１４−２を切り換え、入力部１１−１およ
び１１−２への入力データを出力部１３−１および１３
−２へバイパスさせる。
用可能な多段クロスバにおいて、小規模なコンピュータ
装置では多段クロスバの転送時間を削減する。 【解決手段】 多段クロスバを構成する各クロスバのう
ちコンピュータ装置の装置規模によってはストレートに
固定されるクロスバについては、バイパス機能付きクロ
スバに置き換えておく。装置構成を示す構成情報を構成
情報保持部２０に保持させる。当該クロスバがストレー
トに固定されるときには、構成情報によりセレクタ部１
４−１および１４−２を切り換え、入力部１１−１およ
び１１−２への入力データを出力部１３−１および１３
−２へバイパスさせる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＰＵおよび記
憶装置間のスイッチング手段として使用される多段クロ
スバおよびこの多段クロスバをＣＰＵと記憶装置との間
に介挿したコンピュータ装置に関する。
憶装置間のスイッチング手段として使用される多段クロ
スバおよびこの多段クロスバをＣＰＵと記憶装置との間
に介挿したコンピュータ装置に関する。
【０００２】
【従来の技術】複数のＣＰＵ（中央処理装置）と複数の
記憶装置とにより構成されるコンピュータ装置において
は、各ＣＰＵが任意の記憶装置のアクセスを行い得るよ
う各ＣＰＵおよび各記憶装置間にスイッチング手段を設
ける必要がある。このようなスイッチング手段として、
多段クロスバが用いられている。
記憶装置とにより構成されるコンピュータ装置において
は、各ＣＰＵが任意の記憶装置のアクセスを行い得るよ
う各ＣＰＵおよび各記憶装置間にスイッチング手段を設
ける必要がある。このようなスイッチング手段として、
多段クロスバが用いられている。
【０００３】この多段クロスバは、複数のクロスバを組
み合わせてなるものである。図９はこの多段クロスバの
構成要素の一例である２×２クロスバの構成を示すもの
である。
み合わせてなるものである。図９はこの多段クロスバの
構成要素の一例である２×２クロスバの構成を示すもの
である。
【０００４】この２×２クロスバは、２つの入力信号を
セレクト信号１００により切り替えて所望の出力に送出
するものであり、入力部１１−１および１１−２、セレ
クタ部１２−１および１２−２、出力部１３−１および
１３−２並びに信号線１０１−１、１０１−２、１０２
−１、１０２−２、１０３−１および１０３−２からな
る。
セレクト信号１００により切り替えて所望の出力に送出
するものであり、入力部１１−１および１１−２、セレ
クタ部１２−１および１２−２、出力部１３−１および
１３−２並びに信号線１０１−１、１０１−２、１０２
−１、１０２−２、１０３−１および１０３−２からな
る。
【０００５】ここで、入力部１１−１および１１−２並
びに出力部１３−１および１３−２は、クロックに同期
して入力データの出力を行う。従って、データの伝播過
程において、各入力部および各出力部では、各々１クロ
ック周期相当の遅延が生じる。
びに出力部１３−１および１３−２は、クロックに同期
して入力データの出力を行う。従って、データの伝播過
程において、各入力部および各出力部では、各々１クロ
ック周期相当の遅延が生じる。
【０００６】セレクタ部１２−１および１２−２は、各
々、セレクト信号１００に従って入力部１１−１または
１１−２のいずれかの出力信号を選択する手段である。
この２×２クロスバでは、セレクト信号１００を切り換
えることにより、セレクタ部１２−１、１２−２によっ
て入力部１１−１、１１−２を各々選択した状態または
セレクタ部１２−１、１２−２によって入力部１１−
２、１１−１を各々選択した状態のいずれかに切り換え
ることができる。以下では、便宜上、前者の状態とする
ことを「クロスバでストレートを選択する」と呼び、後
者の状態とすることを「クロスバでクロスを選択する」
と呼ぶ。ここで、クロスバでストレートを選択した場
合、出力部１３−１には入力部１１−１の内容が送ら
れ、出力部１３−２には入力部１１−２の内容が送られ
る。これに対し、クロスバでクロスを選択した場合、出
力部１３−１には入力部１１−２の内容が送られ、出力
部１３一２には入力部１１−１の内容が送られる。
々、セレクト信号１００に従って入力部１１−１または
１１−２のいずれかの出力信号を選択する手段である。
この２×２クロスバでは、セレクト信号１００を切り換
えることにより、セレクタ部１２−１、１２−２によっ
て入力部１１−１、１１−２を各々選択した状態または
セレクタ部１２−１、１２−２によって入力部１１−
２、１１−１を各々選択した状態のいずれかに切り換え
ることができる。以下では、便宜上、前者の状態とする
ことを「クロスバでストレートを選択する」と呼び、後
者の状態とすることを「クロスバでクロスを選択する」
と呼ぶ。ここで、クロスバでストレートを選択した場
合、出力部１３−１には入力部１１−１の内容が送ら
れ、出力部１３−２には入力部１１−２の内容が送られ
る。これに対し、クロスバでクロスを選択した場合、出
力部１３−１には入力部１１−２の内容が送られ、出力
部１３一２には入力部１１−１の内容が送られる。
【０００７】図２〜図４は、以上説明した２×２クロス
バのような小規模のクロスバを複数接続することにより
構成された多段クロスバの構成例を示すものである。
バのような小規模のクロスバを複数接続することにより
構成された多段クロスバの構成例を示すものである。
【０００８】これらの各図において、ａ１〜ａ４はＣＰ
Ｕ側装置、ｂ１〜ｂ４はＭＭＵ側装置である。これらの
ＣＰＵ側装置ａ１〜ａ４およびＭＭＵ側装置ｂ１〜ｂ４
は、図示のように相互に接続されている。
Ｕ側装置、ｂ１〜ｂ４はＭＭＵ側装置である。これらの
ＣＰＵ側装置ａ１〜ａ４およびＭＭＵ側装置ｂ１〜ｂ４
は、図示のように相互に接続されている。
【０００９】ＣＰＵ側装置ａ１〜ａ４は、各々入力ポー
トｃ１〜ｃ４とクロスバｄ１、ｄ２、ｅ１およびｅ２と
を有している。ＣＰＵ側装置ａ１〜ａ４の各々には、入
力ポートｃ１〜ｃ４を介してＣＰＵが接続される。ま
た、ＭＭＵ側装置ｂ１〜ｂ４は、各々出力ポートｈ１〜
ｈ４とクロスバｆ１、ｆ２、ｇ１およびｇ２とを有して
いる。ＭＭＵ側装置ｂ１〜ｂ４の各々には、出力ポート
ｈ１〜ｈ４を介してＭＭＵ（Memory Management Unit；
メモリ管理装置）が接続される。
トｃ１〜ｃ４とクロスバｄ１、ｄ２、ｅ１およびｅ２と
を有している。ＣＰＵ側装置ａ１〜ａ４の各々には、入
力ポートｃ１〜ｃ４を介してＣＰＵが接続される。ま
た、ＭＭＵ側装置ｂ１〜ｂ４は、各々出力ポートｈ１〜
ｈ４とクロスバｆ１、ｆ２、ｇ１およびｇ２とを有して
いる。ＭＭＵ側装置ｂ１〜ｂ４の各々には、出力ポート
ｈ１〜ｈ４を介してＭＭＵ（Memory Management Unit；
メモリ管理装置）が接続される。
【００１０】図２に例示する多段クロスバは、１６×１
６多段クロスバであり、４台のＣＰＵと４台のＭＭＵを
接続することができる。また、図３に例示する多段クロ
スバは、８×８多段クロスバであり、２台のＣＰＵと２
台のＭＭＵを接続することができる。そして、図４に例
示する多段クロスバは、４×４多段クロスバであり、１
台のＣＰＵと１台のＭＭＵを接続することができる。
６多段クロスバであり、４台のＣＰＵと４台のＭＭＵを
接続することができる。また、図３に例示する多段クロ
スバは、８×８多段クロスバであり、２台のＣＰＵと２
台のＭＭＵを接続することができる。そして、図４に例
示する多段クロスバは、４×４多段クロスバであり、１
台のＣＰＵと１台のＭＭＵを接続することができる。
【００１１】以上説明した多段クロスバによれば、各々
の構成要素であるクロスバに対し、上記セレクト信号に
相当する信号が送ることにより、各入力ポートと各出力
ポートとの間に所望の信号伝達経路を形成することがで
き、これにより各ＣＰＵが所望のＭＭＵに対してアクセ
スを行うことができる。
の構成要素であるクロスバに対し、上記セレクト信号に
相当する信号が送ることにより、各入力ポートと各出力
ポートとの間に所望の信号伝達経路を形成することがで
き、これにより各ＣＰＵが所望のＭＭＵに対してアクセ
スを行うことができる。
【００１２】この場合、各ＣＰＵによるＭＭＵのアクセ
スは、多段クロスバを介して行われるため、ある程度の
遅延を伴うこととなる。例えば前掲図９の２×２クロス
バは、入力部および出力部を有しており、これらは各々
１クロック相当の遅延を有している。従って、例えば図
２に例示する１６×１６多段クロスバにおいて、クロス
バｄ１、ｄ２、ｅ１、ｅ２、ｆ１、ｆ２、ｇ１およびｇ
２として、この２×２クロスバを使用したとすると、Ｃ
ＰＵからのデータは、これらの各クロスバの入力部およ
び出力部により遅延されつつＭＭＵまで到達することと
なる。図１０は入力ポートＣ１に供給されたデータが出
力ポートｈ１から出力される場合を例に、データ遅延の
様子を示したものである。
スは、多段クロスバを介して行われるため、ある程度の
遅延を伴うこととなる。例えば前掲図９の２×２クロス
バは、入力部および出力部を有しており、これらは各々
１クロック相当の遅延を有している。従って、例えば図
２に例示する１６×１６多段クロスバにおいて、クロス
バｄ１、ｄ２、ｅ１、ｅ２、ｆ１、ｆ２、ｇ１およびｇ
２として、この２×２クロスバを使用したとすると、Ｃ
ＰＵからのデータは、これらの各クロスバの入力部およ
び出力部により遅延されつつＭＭＵまで到達することと
なる。図１０は入力ポートＣ１に供給されたデータが出
力ポートｈ１から出力される場合を例に、データ遅延の
様子を示したものである。
【００１３】なお、以上説明した多段クロスバを用いた
コンピュータ装置については、例えば特開平３−２９６
１５４号公報に開示されている。同公報に開示された多
段クロスバ（同公報では「記憶制御装置」）は、複数の
データ処理装置内のアクセス要求制御装置からのアクセ
ス要求を記憶装置内の複数個の記憶バンクへ転送した
り、逆に記憶装置内の複数個の記憶バンク内のデータを
複数のデータ処理装置内のアクセス要求制御装置に転送
するのに使用されており、データ転送元（以下、入力ポ
ート）から所望のデータ転送先（以下、出力ポート）へ
のデータ転送を行う。
コンピュータ装置については、例えば特開平３−２９６
１５４号公報に開示されている。同公報に開示された多
段クロスバ（同公報では「記憶制御装置」）は、複数の
データ処理装置内のアクセス要求制御装置からのアクセ
ス要求を記憶装置内の複数個の記憶バンクへ転送した
り、逆に記憶装置内の複数個の記憶バンク内のデータを
複数のデータ処理装置内のアクセス要求制御装置に転送
するのに使用されており、データ転送元（以下、入力ポ
ート）から所望のデータ転送先（以下、出力ポート）へ
のデータ転送を行う。
【００１４】
【発明が解決しようとする課題】さて、前掲図２〜図４
にも示されるように、多段クロスバ全体としての規模
は、各々が有する入力ポートの総数と出力ポートの総数
により決定される。また、コンピュータ装置は、ＣＰＵ
およびＭＭＵが少ない小規模な装置構成のものから多数
のＣＰＵおよびＭＭＵを有する大規模な装置構成ものま
で各種ある。そして、小規模のコンピュータ装置は、多
段クロスバが有すべき入力ポートおよび出力ポートの個
数が少なくて済むが、大規模のコンピュータ装置は、多
段クロスバが有すべき入力ポートおよび出力ポートの個
数が必然的に多くなる。従って、小規模なものから大規
模なものまで各種のコンピュータ装置への適用を考慮す
ると、最大規模のコンピュータ装置に対応した多数の入
力ポートおよび出力ポートを有する多段クロスバを構成
しておくことが望まれる。
にも示されるように、多段クロスバ全体としての規模
は、各々が有する入力ポートの総数と出力ポートの総数
により決定される。また、コンピュータ装置は、ＣＰＵ
およびＭＭＵが少ない小規模な装置構成のものから多数
のＣＰＵおよびＭＭＵを有する大規模な装置構成ものま
で各種ある。そして、小規模のコンピュータ装置は、多
段クロスバが有すべき入力ポートおよび出力ポートの個
数が少なくて済むが、大規模のコンピュータ装置は、多
段クロスバが有すべき入力ポートおよび出力ポートの個
数が必然的に多くなる。従って、小規模なものから大規
模なものまで各種のコンピュータ装置への適用を考慮す
ると、最大規模のコンピュータ装置に対応した多数の入
力ポートおよび出力ポートを有する多段クロスバを構成
しておくことが望まれる。
【００１５】しかしながら、このような多数の入力ポー
トおよび出力ポートを有する多段クロスバを各種の規模
のコンピュータ装置に適用した場合、小規模のコンピュ
ータ装置においては本来得られるはずの性能よりも劣っ
た性能しか得られないという問題がある。すなわち、図
２〜図４からも明らかなように、たとえコンピュータ装
置の規模が異なっていても、ＣＰＵからＭＭＵへのアク
セス経路には同じ個数のクロスバが介在しているため、
例えばＣＰＵからＭＭＵへデータ転送を行う場合に、コ
ンピュータ装置の規模の相違とは無関係に同じ転送時間
が掛かってしまうのである。
トおよび出力ポートを有する多段クロスバを各種の規模
のコンピュータ装置に適用した場合、小規模のコンピュ
ータ装置においては本来得られるはずの性能よりも劣っ
た性能しか得られないという問題がある。すなわち、図
２〜図４からも明らかなように、たとえコンピュータ装
置の規模が異なっていても、ＣＰＵからＭＭＵへのアク
セス経路には同じ個数のクロスバが介在しているため、
例えばＣＰＵからＭＭＵへデータ転送を行う場合に、コ
ンピュータ装置の規模の相違とは無関係に同じ転送時間
が掛かってしまうのである。
【００１６】このような不都合を回避するために、各種
コンピュータ装置への適用を想定し、小規模構成から大
規模構成までの数種類のクロスバを用意しておくという
方法も考えられるが、これではあまりに煩雑であり、か
つ、不経済である。
コンピュータ装置への適用を想定し、小規模構成から大
規模構成までの数種類のクロスバを用意しておくという
方法も考えられるが、これではあまりに煩雑であり、か
つ、不経済である。
【００１７】この発明は以上説明した事情に鑑みてなさ
れたものであり、小規模構成から大規模構成まで適用可
能であり、かつ、小規模な構成のコンピュータ装置に使
用した場合には性能を向上させることができる多段クロ
スバおよびそのような多段クロスバを使用したコンピュ
ータ装置を提供することを目的としている。
れたものであり、小規模構成から大規模構成まで適用可
能であり、かつ、小規模な構成のコンピュータ装置に使
用した場合には性能を向上させることができる多段クロ
スバおよびそのような多段クロスバを使用したコンピュ
ータ装置を提供することを目的としている。
【００１８】
【課題を解決するための手段】大規模な装置構成で使用
する多段クロスバを小規模な装置構成で使用すると、多
段クロスバ内の個々のクロスバにおいて、出力ポートで
選択される入力ポートが固定されるクロスバが生じる。
する多段クロスバを小規模な装置構成で使用すると、多
段クロスバ内の個々のクロスバにおいて、出力ポートで
選択される入力ポートが固定されるクロスバが生じる。
【００１９】本発明では、この性質を利用し、選択され
る入力ポートが装置構成により固定される出力ポートを
持つクロスバについてはバイパスする機能を付加するこ
とで、同一の多段クロスバを使用しながら、装置構成に
より転送時間を短縮し得るようにしている。
る入力ポートが装置構成により固定される出力ポートを
持つクロスバについてはバイパスする機能を付加するこ
とで、同一の多段クロスバを使用しながら、装置構成に
より転送時間を短縮し得るようにしている。
【００２０】具体的には、本発明に係る多段クロスバ
は、構成情報保持手段（図１における符号２０に相当）
と、バイパス手段（図１における符号１０４−１、１４
−１に相当）を有することを特徴とするものである。
は、構成情報保持手段（図１における符号２０に相当）
と、バイパス手段（図１における符号１０４−１、１４
−１に相当）を有することを特徴とするものである。
【００２１】この多段クロスバによれば、小規模な装置
構成において、選択される入力ポートが固定される出力
ポートを持つクロスバをバイパスすることができ、多段
クロスバの転送時間を削減することが可能になる。
構成において、選択される入力ポートが固定される出力
ポートを持つクロスバをバイパスすることができ、多段
クロスバの転送時間を削減することが可能になる。
【００２２】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態について説明する。
施の形態について説明する。
【００２３】Ａ．第１の実施形態 本実施形態では、多段クロスバを構成する各クロスバの
一部として、図１に示すバイパス機能付き２×２クロス
バを使用し、他のクロスバとしては前掲図９の２×２ク
ロスバを使用する。
一部として、図１に示すバイパス機能付き２×２クロス
バを使用し、他のクロスバとしては前掲図９の２×２ク
ロスバを使用する。
【００２４】以下、図１を参照し、本実施形態における
バイパス機能付き２×２クロスバについて説明する。な
お、図１において前掲図９と対応する部分には同一の符
号を付し、その説明を省略する。このバイパス機能付き
２×２クロスバは、セレクタ部１４−１および１４−
２、構成情報保持部２０、バイパス用信号線１０４−１
および１０４−２並びに信号線１０５−１および１０５
−２を前掲図９の２×２クロスバに追加してなるもので
ある。
バイパス機能付き２×２クロスバについて説明する。な
お、図１において前掲図９と対応する部分には同一の符
号を付し、その説明を省略する。このバイパス機能付き
２×２クロスバは、セレクタ部１４−１および１４−
２、構成情報保持部２０、バイパス用信号線１０４−１
および１０４−２並びに信号線１０５−１および１０５
−２を前掲図９の２×２クロスバに追加してなるもので
ある。
【００２５】構成情報保持部２０は、多段クロスバが図
２に示される１６×１６の多段クロスバであるか、図３
に示される８×８の多段クロスバであるか、図４に示さ
れる４×４の多段クロスバであるかの構成情報を保持す
る。
２に示される１６×１６の多段クロスバであるか、図３
に示される８×８の多段クロスバであるか、図４に示さ
れる４×４の多段クロスバであるかの構成情報を保持す
る。
【００２６】セレクタ部１４−１および１４−２には、
この構成情報保持部２０に保持された構成情報に基づき
セレクト信号２００が供給される。そして、所定の論理
値のセレクト信号２００が供給された場合には、セレク
タ部１４−１および１４−２によりバイパス用信号線１
０４−１および１０４−２が選択され、入力部１１−１
および１１−２に対する各入力データがバイパス用信号
線１０４−１および１０４−２を介して出力部１３−１
および１３−２に供給されることとなる。すなわち、こ
の場合には、このバイパス機能付き２×２クロスバがス
トレートに固定された状態となるのである。
この構成情報保持部２０に保持された構成情報に基づき
セレクト信号２００が供給される。そして、所定の論理
値のセレクト信号２００が供給された場合には、セレク
タ部１４−１および１４−２によりバイパス用信号線１
０４−１および１０４−２が選択され、入力部１１−１
および１１−２に対する各入力データがバイパス用信号
線１０４−１および１０４−２を介して出力部１３−１
および１３−２に供給されることとなる。すなわち、こ
の場合には、このバイパス機能付き２×２クロスバがス
トレートに固定された状態となるのである。
【００２７】次に、このバイパス機能付き２×２クロス
バを使用した本実施形態に係る多段クロスバについて説
明する。
バを使用した本実施形態に係る多段クロスバについて説
明する。
【００２８】本実施形態に係る多段クロスバは、バイパ
ス機能付き２×２クロスバを一部のクロスバとして含む
ものであるが、このバイパス機能付き２×２クロスバに
おける上記構成情報の書き換えにより、４台のＣＰＵと
４台のＭＭＵを接続可能な１６×１６多段クロスバ（図
２参照）、２台のＣＰＵと２台のＭＭＵを接続可能な８
×８多段クロスバ（図３参照）および１台のＣＰＵと１
台のＭＭＵを接続可能な４×４多段クロスバ（図４参
照）のうち所望のものにその機能を切り換えることがで
きるものである。以下、詳述する。
ス機能付き２×２クロスバを一部のクロスバとして含む
ものであるが、このバイパス機能付き２×２クロスバに
おける上記構成情報の書き換えにより、４台のＣＰＵと
４台のＭＭＵを接続可能な１６×１６多段クロスバ（図
２参照）、２台のＣＰＵと２台のＭＭＵを接続可能な８
×８多段クロスバ（図３参照）および１台のＣＰＵと１
台のＭＭＵを接続可能な４×４多段クロスバ（図４参
照）のうち所望のものにその機能を切り換えることがで
きるものである。以下、詳述する。
【００２９】まず、図３に示す８×８多段クロスバにお
いては、ＭＭＵ側装置ｂ１およびｂ２の各々における２
×２クロスバｆ１およびｆ２は、常時ストレートに固定
したとしても、ＣＰＵ側装置ａ１の入力ポートｃ１〜ｃ
４およびＣＰＵ側装置ａ２の入力ポートｃ１〜ｃ４の各
入力データをＭＭＵ側装置ｂ１およびｂ２の各出力ポー
トｈ１〜ｈ２に送ることができる。
いては、ＭＭＵ側装置ｂ１およびｂ２の各々における２
×２クロスバｆ１およびｆ２は、常時ストレートに固定
したとしても、ＣＰＵ側装置ａ１の入力ポートｃ１〜ｃ
４およびＣＰＵ側装置ａ２の入力ポートｃ１〜ｃ４の各
入力データをＭＭＵ側装置ｂ１およびｂ２の各出力ポー
トｈ１〜ｈ２に送ることができる。
【００３０】次に、図２に示す４×４多段クロスバにお
いて、ＭＭＵ側装置ｂ１の２×２クロスバｆ１、ｆ２、
ｇ１およびｇ２は、常時ストレートに固定したとして
も、ＣＰＵ側装置ａ１の入力ポートｃ１〜ｃ４の各入力
データをＭＭＵ側装置ｂ１およびｂ２の各出力ポートｈ
１〜ｈ２に送ることができる。
いて、ＭＭＵ側装置ｂ１の２×２クロスバｆ１、ｆ２、
ｇ１およびｇ２は、常時ストレートに固定したとして
も、ＣＰＵ側装置ａ１の入力ポートｃ１〜ｃ４の各入力
データをＭＭＵ側装置ｂ１およびｂ２の各出力ポートｈ
１〜ｈ２に送ることができる。
【００３１】そこで、本実施形態では、このことを利用
し、８×８多段クロスバまたは４×４多段クロスバとし
て用いた場合にストレートに固定される可能性のある２
×２クロスバｆ１、ｆ２、ｇ１およびｇ２を図１に示す
バイパス機構付きクロスバに変更する。
し、８×８多段クロスバまたは４×４多段クロスバとし
て用いた場合にストレートに固定される可能性のある２
×２クロスバｆ１、ｆ２、ｇ１およびｇ２を図１に示す
バイパス機構付きクロスバに変更する。
【００３２】このように多段クロスバを構成しておくこ
とにより、当該多段クロスバを規模の異なった各種のコ
ンピュータ装置に適用した場合に、小規模のコンピュー
タ装置ではＭＭＵへのアクセスタイムを短縮することが
できるのである。
とにより、当該多段クロスバを規模の異なった各種のコ
ンピュータ装置に適用した場合に、小規模のコンピュー
タ装置ではＭＭＵへのアクセスタイムを短縮することが
できるのである。
【００３３】さらに詳述すると、本実施形態に係る多段
クロスバを８×８多段クロスバとして機能させる場合に
は、８×８多段クロスバに対応した構成情報を各バイパ
ス機構付きクロスバの構成情報保持部２０に書込み、Ｍ
ＭＵ側装置ｂ１およびｂ２の各々におけるバイパス機能
付き２×２クロスバｆ１およびｆ２を常時ストレートに
固定しておく。
クロスバを８×８多段クロスバとして機能させる場合に
は、８×８多段クロスバに対応した構成情報を各バイパ
ス機構付きクロスバの構成情報保持部２０に書込み、Ｍ
ＭＵ側装置ｂ１およびｂ２の各々におけるバイパス機能
付き２×２クロスバｆ１およびｆ２を常時ストレートに
固定しておく。
【００３４】これによりバイパス機能付き２×２クロス
バｆ１およびｆ２において、入力部１１−１および１１
−２がバイパスされ、その分だけＣＰＵからＭＭＵへの
転送時間が短縮される。
バｆ１およびｆ２において、入力部１１−１および１１
−２がバイパスされ、その分だけＣＰＵからＭＭＵへの
転送時間が短縮される。
【００３５】また、本実施形態に係る多段クロスバを４
×４多段クロスバとして機能させる場合には、４×４多
段クロスバに対応した構成情報を各バイパス機構付きク
ロスバの構成情報保持部２０に書込み、ＭＭＵ側装置ｂ
１のバイパス機能付き２×２クロスバｆ１、ｆ２、ｇ１
およびｇ２を常時ストレートに固定しておく。
×４多段クロスバとして機能させる場合には、４×４多
段クロスバに対応した構成情報を各バイパス機構付きク
ロスバの構成情報保持部２０に書込み、ＭＭＵ側装置ｂ
１のバイパス機能付き２×２クロスバｆ１、ｆ２、ｇ１
およびｇ２を常時ストレートに固定しておく。
【００３６】これによりバイパス機能付き２×２クロス
バｆ１、ｆ２、ｇ１およびｇ２において、入力部１１−
１および１１−２がバイパスされ、その分だけＣＰＵか
らＭＭＵへの転送時間が短縮される。
バｆ１、ｆ２、ｇ１およびｇ２において、入力部１１−
１および１１−２がバイパスされ、その分だけＣＰＵか
らＭＭＵへの転送時間が短縮される。
【００３７】ここで、図２〜図４におけるクロスバｄ
１、ｄ２、ｅ１、ｅ２、ｆ１、ｆ２、ｇ１およびｇ２の
各々において、入力部１１−１および１１−２、出力部
１３−１および１３−２、入力ポートＣ１〜Ｃ４並びに
出力ポートｈ１〜ｈ４がレジスタにより構成されている
ものとする。そして、本実施形態に係る多段クロスバを
８×８多段クロスバとして機能させ、入力ポートｃ１か
ら出力ポートｈ１へデータを送出するものとする。
１、ｄ２、ｅ１、ｅ２、ｆ１、ｆ２、ｇ１およびｇ２の
各々において、入力部１１−１および１１−２、出力部
１３−１および１３−２、入力ポートＣ１〜Ｃ４並びに
出力ポートｈ１〜ｈ４がレジスタにより構成されている
ものとする。そして、本実施形態に係る多段クロスバを
８×８多段クロスバとして機能させ、入力ポートｃ１か
ら出力ポートｈ１へデータを送出するものとする。
【００３８】この場合、図５に示すように、入力ポート
ｃ１の内容であるデータは、クロック毎に各レジスタを
通過し、出力ポートｈ１へ送られる。従来の多段クロス
バの場合、図１０に示すように、クロック５から６に変
化する際にクロスバｅ１の出力部内にあるデークがクロ
スバｆ１の入力部１１−１に送られ、クロック６により
保持される。これに対し、本実施形態では、クロック５
から６に変化する際にクロスバｅ１の出力部内にあるデ
ータは、バイパス機能によりクロスバｆ１の出力部１３
−１に送られ、クロック６で保持される。このようにク
ロスバｆ１の入力部１１−１のステージをバイパスする
ことにより、転送時間が１クロック分短縮される。
ｃ１の内容であるデータは、クロック毎に各レジスタを
通過し、出力ポートｈ１へ送られる。従来の多段クロス
バの場合、図１０に示すように、クロック５から６に変
化する際にクロスバｅ１の出力部内にあるデークがクロ
スバｆ１の入力部１１−１に送られ、クロック６により
保持される。これに対し、本実施形態では、クロック５
から６に変化する際にクロスバｅ１の出力部内にあるデ
ータは、バイパス機能によりクロスバｆ１の出力部１３
−１に送られ、クロック６で保持される。このようにク
ロスバｆ１の入力部１１−１のステージをバイパスする
ことにより、転送時間が１クロック分短縮される。
【００３９】また、本実施形態に係る多段クロスバを４
×４多段クロスバとして機能させる場合には、図６に示
すように、クロック５から６に変化する際に１回目のバ
イパスが行われ、クロック６から７に変化する際に２回
目のバイパスが行われるため、転送時間が１クロック分
短縮される。
×４多段クロスバとして機能させる場合には、図６に示
すように、クロック５から６に変化する際に１回目のバ
イパスが行われ、クロック６から７に変化する際に２回
目のバイパスが行われるため、転送時間が１クロック分
短縮される。
【００４０】Ｂ．第２の実施形態 本実施形態では、多段クロスバを構成する各クロスバの
一部として、図７に示すバイパス機能付き２×２クロス
バを使用し、他のクロスバとしては前掲図９の２×２ク
ロスバを使用する。
一部として、図７に示すバイパス機能付き２×２クロス
バを使用し、他のクロスバとしては前掲図９の２×２ク
ロスバを使用する。
【００４１】以下、図７を参照し、本実施形態における
バイパス機能付き２×２クロスバについて説明する。こ
のバイパス機能付き２×２クロスバにおいて、入力部３
１−１および３１−２、セレクタ部３２−１および３２
−２、出力部３３−１および３３−２並びに信号線３０
１−１、３０１−２、３０２−１、３０２−２、３０３
−１および３０３−２は、前掲図９における入力部１１
−１および１１−２、セレクタ部１２−１および１２−
２、出力部１３−１および１３−２並びに信号線１０１
−１、１０１−２、１０２−１、１０２−２、１０３−
１および１０３−２に対応している。
バイパス機能付き２×２クロスバについて説明する。こ
のバイパス機能付き２×２クロスバにおいて、入力部３
１−１および３１−２、セレクタ部３２−１および３２
−２、出力部３３−１および３３−２並びに信号線３０
１−１、３０１−２、３０２−１、３０２−２、３０３
−１および３０３−２は、前掲図９における入力部１１
−１および１１−２、セレクタ部１２−１および１２−
２、出力部１３−１および１３−２並びに信号線１０１
−１、１０１−２、１０２−１、１０２−２、１０３−
１および１０３−２に対応している。
【００４２】本実施形態におけるバイパス機能付き２×
２クロスバは、以上の構成に対し、セレクタ部３４−
１、構成情報保持部４０、バイパス用信号線３０４−１
および信号線３０５−１を追加してなるものである。
２クロスバは、以上の構成に対し、セレクタ部３４−
１、構成情報保持部４０、バイパス用信号線３０４−１
および信号線３０５−１を追加してなるものである。
【００４３】図８は本実施形態に係る８×８多段クロス
バの構成を示すものである。この図において、ｊ１〜ｊ
８は入力ポート、ｐ１〜ｐ８は出力ポート、ｋ１〜ｋ
４、ｍ１〜ｍ４およびｎ１〜ｎ４は２×２クロスバであ
る。
バの構成を示すものである。この図において、ｊ１〜ｊ
８は入力ポート、ｐ１〜ｐ８は出力ポート、ｋ１〜ｋ
４、ｍ１〜ｍ４およびｎ１〜ｎ４は２×２クロスバであ
る。
【００４４】この多段クロスバを装置規模の異なった各
種のコンピュータ装置に使用する場合において、装置規
模を小規模から大規模に変えてゆく場合に、多段クロス
バの入力ポートｊ１〜ｊ８および出力ポートｐ１〜ｐ８
を最若番から順に使用するものとする。
種のコンピュータ装置に使用する場合において、装置規
模を小規模から大規模に変えてゆく場合に、多段クロス
バの入力ポートｊ１〜ｊ８および出力ポートｐ１〜ｐ８
を最若番から順に使用するものとする。
【００４５】この場合において、多段クロスバで入力ポ
ートを４ポート、出力ポートを４ポートのみ使用するも
のとすると、２×２クロスバｋ１〜ｋ４は必ずストレー
トになり、しかも右側の入力および右側の出力は使用さ
れない。
ートを４ポート、出力ポートを４ポートのみ使用するも
のとすると、２×２クロスバｋ１〜ｋ４は必ずストレー
トになり、しかも右側の入力および右側の出力は使用さ
れない。
【００４６】また、入力ポートを２ポート、出力ポート
を２ポートのみ使用する場合は、図７の構成となり、２
×２クロスバｋ１〜ｋ４、ｍ１およびｍ３は必ずストレ
ートになり、しかも右側の入力および右側の出力は使用
されない。
を２ポートのみ使用する場合は、図７の構成となり、２
×２クロスバｋ１〜ｋ４、ｍ１およびｍ３は必ずストレ
ートになり、しかも右側の入力および右側の出力は使用
されない。
【００４７】そこで、本実施形態では、コンピュータ装
置の装置規模を変えた場合に、ストレートに固定され、
かつ、右側の入力ポートおよび出力ポートが使用されな
い２×２クロスバについては、図７に示すバイパス機能
付き２×２クロスバに置き換える。
置の装置規模を変えた場合に、ストレートに固定され、
かつ、右側の入力ポートおよび出力ポートが使用されな
い２×２クロスバについては、図７に示すバイパス機能
付き２×２クロスバに置き換える。
【００４８】このバイパス機能付き２×２クロスバにお
いて、構成情報保持部４０には、何ポートの入力ポート
および出力ポートを使用するかの構成情報が保持され
る。そして、この構成情報に基づきセレクト信号４００
がセレクタ部３４−１に送られ、バイパスの制御が行わ
れる。ここで、バイパスを行うときは、セレクト信号４
００により、セレクタ部３４−１で信号線３０４−１が
選択され、出力部３３−１に送出される。
いて、構成情報保持部４０には、何ポートの入力ポート
および出力ポートを使用するかの構成情報が保持され
る。そして、この構成情報に基づきセレクト信号４００
がセレクタ部３４−１に送られ、バイパスの制御が行わ
れる。ここで、バイパスを行うときは、セレクト信号４
００により、セレクタ部３４−１で信号線３０４−１が
選択され、出力部３３−１に送出される。
【００４９】多段クロスバとしての動作は次の通りであ
る。すなわち、入力ポートを４ポート、出力ポートを４
ポート使用する場合には、クロスバｋ１、ｋ２、ｋ３お
よびｋ４については、セレクタ３４−１で信号３０４−
１を選択する。また、入力ポートを２ポート、出力ポー
トを２ポート使用する場合には、クロスバｋ１、ｋ２、
ｋ３、ｋ４、ｍ１およびｍ２については、セレクタ３４
−１で信号３０４−１を選択する。
る。すなわち、入力ポートを４ポート、出力ポートを４
ポート使用する場合には、クロスバｋ１、ｋ２、ｋ３お
よびｋ４については、セレクタ３４−１で信号３０４−
１を選択する。また、入力ポートを２ポート、出力ポー
トを２ポート使用する場合には、クロスバｋ１、ｋ２、
ｋ３、ｋ４、ｍ１およびｍ２については、セレクタ３４
−１で信号３０４−１を選択する。
【００５０】このバイパス機能により、入力ポートを４
ポート、出力ポートを４ポート使用する場合にはクロス
バｋ１、ｋ２、ｋ３およびｋ４において、また、入力ポ
ートを２ポート、出力ポートを２ポート使用する場合に
はクロスバｋ１、ｋ２、ｋ３、ｋ４、ｍ１およびｍ２に
おいて、入力部３１−１、および３１−２がバイパスさ
れ、転送時間が短縮される。
ポート、出力ポートを４ポート使用する場合にはクロス
バｋ１、ｋ２、ｋ３およびｋ４において、また、入力ポ
ートを２ポート、出力ポートを２ポート使用する場合に
はクロスバｋ１、ｋ２、ｋ３、ｋ４、ｍ１およびｍ２に
おいて、入力部３１−１、および３１−２がバイパスさ
れ、転送時間が短縮される。
【００５１】
【発明の効果】以上説明したように、この発明によれ
ば、規模の異なった複数のコンピュータ装置に使用可能
な多段クロスバにおいて、小規模なコンピュータ装置で
は多段クロスバの転送時間を削減することができる。何
故ならば、多段クロスバを構成する各クロスバのうちコ
ンピュータ装置の装置規模によってはストレートもしく
はクロスに固定されるクロスバをバイパスすることがで
きるからである。
ば、規模の異なった複数のコンピュータ装置に使用可能
な多段クロスバにおいて、小規模なコンピュータ装置で
は多段クロスバの転送時間を削減することができる。何
故ならば、多段クロスバを構成する各クロスバのうちコ
ンピュータ装置の装置規模によってはストレートもしく
はクロスに固定されるクロスバをバイパスすることがで
きるからである。
【図１】 この発明の第１の実施形態である多段クロス
バに使用されるバイパス機能付き２×２クロスバの構成
例を示すブロック図である。
バに使用されるバイパス機能付き２×２クロスバの構成
例を示すブロック図である。
【図２】 本実施形態により提供される多段クロスバの
構成例を示す図である。
構成例を示す図である。
【図３】 本実施形態により提供される多段クロスバの
構成例を示す図である。
構成例を示す図である。
【図４】 本実施形態により提供される多段クロスバの
構成例を示す図である。
構成例を示す図である。
【図５】 本実施形態の動作を示すタイムチャートであ
る。
る。
【図６】 本実施形態の動作を示すタイムチャートであ
る。
る。
【図７】 この発明の第２の実施形態である多段クロス
バに使用されるバイパス機能付き２×２クロスバの構成
例を示すブロック図である。
バに使用されるバイパス機能付き２×２クロスバの構成
例を示すブロック図である。
【図８】 本実施形態に係る多段クロスバの構成を示す
ブロック図である。
ブロック図である。
【図９】 従来の多段クロスバに使用される２×２クロ
スバの構成例を示すブロック図である。
スバの構成例を示すブロック図である。
【図１０】 従来の多段クロスバの動作を示すタイムチ
ャートである。
ャートである。
ａ１〜ａ４ ＣＰＵ側装置 ｂ１〜ｂ４ ＭＭＵ側装置 ｃ１〜ｃ４ 入力ポート ｄ１、ｄ２、ｅ１、ｅ２、ｆ１、ｆ２、ｇ１、ｇ２ ２
×２クロスバ ｈ１〜ｈ４ 出力ポート ｊ１〜ｊ８ 入力ポート ｋ１〜ｋ４、ｍ１〜ｍ４、ｎ１〜ｎ４ ２×２クロスバ ｐ１〜ｐ８ 出力ポート １１−１、１１−２ 入力部 １２−１、１２−２ セレクタ部 １３−１、１３−２ 出力部 １００ セレクト信号 １０１−１、１０１−２、１０２−１ 信号線 １０２−２、１０３−１、１０３−２ 信号線 １４−１、１４−２ セレクタ部 ２０ 構成情報保持部 １０４−１、１０４−２、１０５−１、１０５−２ 信
号線 ２００ 構成情報によるセレクト信号 ３１−１、３１−２ 入力部 ３２−１、３２−２ セレクタ部 ３３−１、３３−２ 出力部 ３００ セレクト信号 ３０１−１、３０１−２、３０２−１ 信号線 ３０２−２、３０３−１、３０３−２ 信号線 ３４−１ セレクタ部 ４０ 構成情報保持部 ３０４−１、３０５−１ 信号線 ４００ 構成情報によるセレクト信号
×２クロスバ ｈ１〜ｈ４ 出力ポート ｊ１〜ｊ８ 入力ポート ｋ１〜ｋ４、ｍ１〜ｍ４、ｎ１〜ｎ４ ２×２クロスバ ｐ１〜ｐ８ 出力ポート １１−１、１１−２ 入力部 １２−１、１２−２ セレクタ部 １３−１、１３−２ 出力部 １００ セレクト信号 １０１−１、１０１−２、１０２−１ 信号線 １０２−２、１０３−１、１０３−２ 信号線 １４−１、１４−２ セレクタ部 ２０ 構成情報保持部 １０４−１、１０４−２、１０５−１、１０５−２ 信
号線 ２００ 構成情報によるセレクト信号 ３１−１、３１−２ 入力部 ３２−１、３２−２ セレクタ部 ３３−１、３３−２ 出力部 ３００ セレクト信号 ３０１−１、３０１−２、３０２−１ 信号線 ３０２−２、３０３−１、３０３−２ 信号線 ３４−１ セレクタ部 ４０ 構成情報保持部 ３０４−１、３０５−１ 信号線 ４００ 構成情報によるセレクト信号
【手続補正書】
【提出日】平成１１年２月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (3)
- 【請求項１】 複数の入力部と、複数の出力部と、前記
複数の入力部を介して供給される各信号をセレクト信号
に従って前記複数の出力部に供給するセレクタ部とを有
するクロスバを複数組み合わせて構成される多段クロス
バにおいて、 構成情報を保持する構成情報保持手段と、 前記構成情報保持手段に保持されている構成情報により
前記複数のクロスバにおける一部のクロスバにおいて該
入力部、該出力部および該セレクタ部のいずれかをバイ
パスさせるバイパス手段とを具備することを特徴とする
多段クロスバ。 - 【請求項２】 複数の入力部と、複数の出力部と、前記
複数の入力部を介して供給される各信号をセレクト信号
に従って前記複数の出力部に供給するセレクタ部とを有
するクロスバを複数組み合わせて構成される多段クロス
バにおいて、 構成情報を保持する構成情報保持手段と、 前記構成情報保持手段に保持されている構成情報により
前記複数のクロスバにおける一部のクロスバにおいて該
入力部、該出力部および該セレクタ部の複数の部分をバ
イパスさせるバイパス手段とを有することを特徴とする
多段クロスバ。 - 【請求項３】 請求項１または２に記載の多段クロスバ
を少なくとも１台のＣＰＵと少なくとも１台の記憶装置
との間に介挿してなることを特徴とするコンピュータ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10017527A JP3037254B2 (ja) | 1998-01-29 | 1998-01-29 | 多段クロスバおよびコンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10017527A JP3037254B2 (ja) | 1998-01-29 | 1998-01-29 | 多段クロスバおよびコンピュータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11212866A true JPH11212866A (ja) | 1999-08-06 |
| JP3037254B2 JP3037254B2 (ja) | 2000-04-24 |
Family
ID=11946407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10017527A Expired - Fee Related JP3037254B2 (ja) | 1998-01-29 | 1998-01-29 | 多段クロスバおよびコンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3037254B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7565475B2 (en) * | 2001-07-11 | 2009-07-21 | Pasternak Solutions Llc | Layered crossbar for interconnection of multiple processors and shared memories |
| US20110035530A1 (en) * | 2009-08-10 | 2011-02-10 | Fujitsu Limited | Network system, information processing apparatus, and control method for network system |
-
1998
- 1998-01-29 JP JP10017527A patent/JP3037254B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7565475B2 (en) * | 2001-07-11 | 2009-07-21 | Pasternak Solutions Llc | Layered crossbar for interconnection of multiple processors and shared memories |
| US20110035530A1 (en) * | 2009-08-10 | 2011-02-10 | Fujitsu Limited | Network system, information processing apparatus, and control method for network system |
| EP2288084A2 (en) | 2009-08-10 | 2011-02-23 | Fujitsu Limited | Network system, information processing apparatus, and control method for network system |
| US8589614B2 (en) | 2009-08-10 | 2013-11-19 | Fujitsu Limited | Network system with crossbar switch and bypass route directly coupling crossbar interfaces |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3037254B2 (ja) | 2000-04-24 |
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