JPH11212787A - 使用可能な操作符号を最大にし、様々なアドレシングモードを実現するプロセッサアーキテクチャ方式および命令セット - Google Patents
使用可能な操作符号を最大にし、様々なアドレシングモードを実現するプロセッサアーキテクチャ方式および命令セットInfo
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- JPH11212787A JPH11212787A JP10306134A JP30613498A JPH11212787A JP H11212787 A JPH11212787 A JP H11212787A JP 10306134 A JP10306134 A JP 10306134A JP 30613498 A JP30613498 A JP 30613498A JP H11212787 A JPH11212787 A JP H11212787A
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Abstract
(57)【要約】
【課題】 改善されたマイクロコントローラアーキテク
チャ方式を提供する。 【解決手段】 使用可能な操作符号およびアドレス可能
なレジスタの数を最大にすると共に多重アドレシングモ
ードを可能にするシステムが提供される。システムは、
仮想レジスタアドレスを用いて多重アドレシングモード
の符号化を可能にするプロセッサアーキテクチャ方式を
有する。システムは、複数の命令を含む命令セットを有
する。各命令は、複数のビットを有し、複数の命令のそ
れぞれにおける複数のビットのいずれも、異なるアドレ
シングモードを実現するために割り当てられたビットで
はない。複数の命令のそれぞれは、プロセッサアーキテ
クチャ方式において仮想レジスタアドレスをアドレスす
ることによって異なるアドレシングモードを実現するこ
とが可能である。異なるアドレシングモードを実現する
ためにビットが必要ではないので、操作符号フィールド
およびレジスタアドレスフィールドの長さは、ユーザが
実現を所望する操作符号の数およびアドレス可能なレジ
スタの数によって決定される。
チャ方式を提供する。 【解決手段】 使用可能な操作符号およびアドレス可能
なレジスタの数を最大にすると共に多重アドレシングモ
ードを可能にするシステムが提供される。システムは、
仮想レジスタアドレスを用いて多重アドレシングモード
の符号化を可能にするプロセッサアーキテクチャ方式を
有する。システムは、複数の命令を含む命令セットを有
する。各命令は、複数のビットを有し、複数の命令のそ
れぞれにおける複数のビットのいずれも、異なるアドレ
シングモードを実現するために割り当てられたビットで
はない。複数の命令のそれぞれは、プロセッサアーキテ
クチャ方式において仮想レジスタアドレスをアドレスす
ることによって異なるアドレシングモードを実現するこ
とが可能である。異なるアドレシングモードを実現する
ためにビットが必要ではないので、操作符号フィールド
およびレジスタアドレスフィールドの長さは、ユーザが
実現を所望する操作符号の数およびアドレス可能なレジ
スタの数によって決定される。
Description
【０００１】
【発明の属する技術分野】本出願の優先権主張の基礎と
なる米国出願０８／９５９，９４２号は、同一発明者名
で、１９９７年１０月８日に出願された「様々なアドレ
シングモードを実現するプロセッサアーキテクチャ方式
およびその方法」という名称の発明に関する、上記出願
と同時係属中である米国出願の一部継続出願である。本
願では、この出願を参考のために援用する。
なる米国出願０８／９５９，９４２号は、同一発明者名
で、１９９７年１０月８日に出願された「様々なアドレ
シングモードを実現するプロセッサアーキテクチャ方式
およびその方法」という名称の発明に関する、上記出願
と同時係属中である米国出願の一部継続出願である。本
願では、この出願を参考のために援用する。
【０００２】本発明は、一般に、プロセッサに関し、さ
らに詳細には、使用可能な操作符号の数を最大にし、仮
想レジスタアドレスを介して多重アドレシングモードを
符号化し、プロセッサアーキテクチャ方式において直接
アドレス可能なレジスタの数を最大にすることを可能に
するプロセッサアーキテクチャ方式および命令セットに
関する。
らに詳細には、使用可能な操作符号の数を最大にし、仮
想レジスタアドレスを介して多重アドレシングモードを
符号化し、プロセッサアーキテクチャ方式において直接
アドレス可能なレジスタの数を最大にすることを可能に
するプロセッサアーキテクチャ方式および命令セットに
関する。
【０００３】
【従来の技術】一般に、プロセッサは、中央処理ユニッ
ト（ＣＰＵ）が存在し、格納された命令またはマイクロ
コードをフェッチおよび実行するために用いられる実体
である。プロセッサの例としては、マイクロコントロー
ラ、マイクロプロセッサ、およびディジタル信号プロセ
ッサが挙げられる。各タイプのプロセッサは、一般にオ
ペランドとも呼ばれるデータに作用する。このデータ
は、一般に、レジスタまたはメモリスペースに格納され
る。
ト（ＣＰＵ）が存在し、格納された命令またはマイクロ
コードをフェッチおよび実行するために用いられる実体
である。プロセッサの例としては、マイクロコントロー
ラ、マイクロプロセッサ、およびディジタル信号プロセ
ッサが挙げられる。各タイプのプロセッサは、一般にオ
ペランドとも呼ばれるデータに作用する。このデータ
は、一般に、レジスタまたはメモリスペースに格納され
る。
【０００４】命令は、特定のオペレーションを実行する
よう、およびそのオペレーションの１つ以上のオペラン
ドを識別するようにプロセッサのＣＰＵを方向づける。
プロセッサは、オペレーション用のデータをアドレスす
る様々な手段を提供する。これらの手段は、通常、アド
レシングモードと呼ばれる。アドレシングモードは、典
型的には、算術演算および論理演算、ならびにデータ移
動オペレーションのために用いられ、ソースオペラン
ド、行先オペランド、またはこれらの両方に適用され得
る。
よう、およびそのオペレーションの１つ以上のオペラン
ドを識別するようにプロセッサのＣＰＵを方向づける。
プロセッサは、オペレーション用のデータをアドレスす
る様々な手段を提供する。これらの手段は、通常、アド
レシングモードと呼ばれる。アドレシングモードは、典
型的には、算術演算および論理演算、ならびにデータ移
動オペレーションのために用いられ、ソースオペラン
ド、行先オペランド、またはこれらの両方に適用され得
る。
【０００５】現在のプロセッサアーキテクチャ方式の問
題点は、アドレシングモードを追加または変更すること
が非常に困難なことである。命令セット機構に大きな変
更を与えずに、アドレシングモードを変更および追加す
ることはできない。しかし、命令セット構造の変更は望
ましくない。なぜなら、命令セット構造を大幅に変更す
るには、アセンブラおよびコンパイラなどの多数のツー
ルがさらに必要であるからである。
題点は、アドレシングモードを追加または変更すること
が非常に困難なことである。命令セット機構に大きな変
更を与えずに、アドレシングモードを変更および追加す
ることはできない。しかし、命令セット構造の変更は望
ましくない。なぜなら、命令セット構造を大幅に変更す
るには、アセンブラおよびコンパイラなどの多数のツー
ルがさらに必要であるからである。
【０００６】異なるアドレシングモードを実現する１つ
の方法は、操作符号フィールドまたはレジスタアドレス
フィールドにビットを割り当てることである。専用のビ
ットを設定することによって、異なるアドレシングモー
ドが実現され得る。これらのアーキテクチャ方式の問題
点は、使用可能な操作符号の数または直接アドレス可能
な「レジスタ」の数がかなり減少することである。例え
ば、「操作符号（ｏｐ−ｃｏｄｅ）」を符号化するため
に８ビットの命令が用いられる場合、アドレシングモー
ドを決定するために２ビットの「操作符号」が用いられ
ると、使用可能な命令の総数は、２５６から６４に減少
する。他方、レジスタオペランドを特定するために命令
語において８ビットが利用できる場合、２５６個のレジ
スタを直接アドレスすることが可能である。しかし、他
のアドレシングモードを設けるためには、８ビットのう
ちの１つがこの目的で取られると、わずか１２８個のレ
ジスタのみが、直接アドレスできることになる。
の方法は、操作符号フィールドまたはレジスタアドレス
フィールドにビットを割り当てることである。専用のビ
ットを設定することによって、異なるアドレシングモー
ドが実現され得る。これらのアーキテクチャ方式の問題
点は、使用可能な操作符号の数または直接アドレス可能
な「レジスタ」の数がかなり減少することである。例え
ば、「操作符号（ｏｐ−ｃｏｄｅ）」を符号化するため
に８ビットの命令が用いられる場合、アドレシングモー
ドを決定するために２ビットの「操作符号」が用いられ
ると、使用可能な命令の総数は、２５６から６４に減少
する。他方、レジスタオペランドを特定するために命令
語において８ビットが利用できる場合、２５６個のレジ
スタを直接アドレスすることが可能である。しかし、他
のアドレシングモードを設けるためには、８ビットのう
ちの１つがこの目的で取られると、わずか１２８個のレ
ジスタのみが、直接アドレスできることになる。
【０００７】既存のプロセッサアーキテクチャ方式で
は、交互のアドレシングモードが利用できるので、直接
アドレス可能なレジスタの数を最大にするために、符号
化は「制御レジスタ」を介して実現される。しかし、こ
れによってさらに他の問題が発生する。なぜなら、間接
アドレシングモードの「選択」は、静的（再構成される
まで）であり、命令毎に動的ではないからである。
は、交互のアドレシングモードが利用できるので、直接
アドレス可能なレジスタの数を最大にするために、符号
化は「制御レジスタ」を介して実現される。しかし、こ
れによってさらに他の問題が発生する。なぜなら、間接
アドレシングモードの「選択」は、静的（再構成される
まで）であり、命令毎に動的ではないからである。
【０００８】図１は、プロセッサによって実行される典
型的な従来の命令１０を示す。命令１０は、第１バイト
１２および第２バイト１４を含む。各バイト１２および
１４は、複数のビット１６を含む。第１バイト１２は、
操作符号フィールド１２Ａを確立するために用いられ
る。操作符号フィールド１２は、命令によって行われる
特定のオペレーション（即ち、「追加」、「シフト」、
「ブランチ」、等）を特定する。第２バイト１４は、レ
ジスタまたはデータアドレスフィールド１４Ａである。
レジスタまたはデータアドレスフィールド１４Ａは、オ
ペレーションが行われるオペランド（即ち、データ）を
指定する。１つより多くのレジスタまたはデータアドレ
スフィールド１４Ａを設けることが可能である。例え
ば、ソースアドレスフィールドおよび行先アドレスフィ
ールドがあり得る。
型的な従来の命令１０を示す。命令１０は、第１バイト
１２および第２バイト１４を含む。各バイト１２および
１４は、複数のビット１６を含む。第１バイト１２は、
操作符号フィールド１２Ａを確立するために用いられ
る。操作符号フィールド１２は、命令によって行われる
特定のオペレーション（即ち、「追加」、「シフト」、
「ブランチ」、等）を特定する。第２バイト１４は、レ
ジスタまたはデータアドレスフィールド１４Ａである。
レジスタまたはデータアドレスフィールド１４Ａは、オ
ペレーションが行われるオペランド（即ち、データ）を
指定する。１つより多くのレジスタまたはデータアドレ
スフィールド１４Ａを設けることが可能である。例え
ば、ソースアドレスフィールドおよび行先アドレスフィ
ールドがあり得る。
【０００９】図１に示す従来技術では、各バイト１２お
よび１４は、８ビット幅である。操作符号フィールド１
２Ａにおいて、２つのビット（ビット４および５）は、
アドレシングモードを決定するために確保される。例え
ば、ビット＜５：４＞＝０１のとき、これは、直接アド
レシングモードを暗示し得る。これは、第２バイト１４
におけるビット＜７：０＞が、８ビットレジスタアドレ
ス１４Ａであることを意味する。ビット＜５：４＞＝１
０のとき、これは、間接アドレシングモードを暗示し得
る。この例では、第２バイト１４のビット＜７：０＞
は、データポインタレジスタに対するオフセットを符号
化し得る。
よび１４は、８ビット幅である。操作符号フィールド１
２Ａにおいて、２つのビット（ビット４および５）は、
アドレシングモードを決定するために確保される。例え
ば、ビット＜５：４＞＝０１のとき、これは、直接アド
レシングモードを暗示し得る。これは、第２バイト１４
におけるビット＜７：０＞が、８ビットレジスタアドレ
ス１４Ａであることを意味する。ビット＜５：４＞＝１
０のとき、これは、間接アドレシングモードを暗示し得
る。この例では、第２バイト１４のビット＜７：０＞
は、データポインタレジスタに対するオフセットを符号
化し得る。
【００１０】命令１０の符号化方式には、いくつかの問
題がある。操作符号１２Ａを符号化するために８ビット
の命令が用いられるが、アドレシングモードを決定する
ために２つのビット（ビット４および５）が用いられ
る。これにより、使用可能な操作符号命令の総数が２５
６個から６４個に減少する。さらに、アドレシングモー
ドを決定するために、第１命令バイト１２内では２つの
ビットのみが符号化されるので、４個のアドレシングモ
ードのみが可能である。
題がある。操作符号１２Ａを符号化するために８ビット
の命令が用いられるが、アドレシングモードを決定する
ために２つのビット（ビット４および５）が用いられ
る。これにより、使用可能な操作符号命令の総数が２５
６個から６４個に減少する。さらに、アドレシングモー
ドを決定するために、第１命令バイト１２内では２つの
ビットのみが符号化されるので、４個のアドレシングモ
ードのみが可能である。
【００１１】図２は、プロセッサによって実行される他
の従来の命令２０を示す。命令１０（図１）と同様に、
命令２０は、複数のビット２２を含む。ビット２２は、
一般に、３つの主要フィールド、（１）操作符号フィー
ルド２４、（２）レジスタまたはデータアドレスフィー
ルド２６、および（３）アドレシングモードフィールド
２８に分割される。図１の命令１０と同様に、操作符号
フィールド２４は、プロセッサによって行われる特定の
オペレーションを特定するビット２２の集まりである。
一般に、３つの主要なタイプのオペレーション、（１）
算術演算および論理演算（即ち、加算、引き算、等）、
（２）データ移動オペレーション、および（３）プログ
ラム制御（例えば、ブランチオペレーション）がある。
レジスタまたはデータアドレスフィールド２６は、オペ
レーションが行われるオペランド（即ち、データ）を指
定する。１つより多くのレジスタまたはデータアドレス
フィールド２６を設けることが可能である。例えば、ソ
ースアドレスフィールドおよび行先アドレスフィールド
があり得る。
の従来の命令２０を示す。命令１０（図１）と同様に、
命令２０は、複数のビット２２を含む。ビット２２は、
一般に、３つの主要フィールド、（１）操作符号フィー
ルド２４、（２）レジスタまたはデータアドレスフィー
ルド２６、および（３）アドレシングモードフィールド
２８に分割される。図１の命令１０と同様に、操作符号
フィールド２４は、プロセッサによって行われる特定の
オペレーションを特定するビット２２の集まりである。
一般に、３つの主要なタイプのオペレーション、（１）
算術演算および論理演算（即ち、加算、引き算、等）、
（２）データ移動オペレーション、および（３）プログ
ラム制御（例えば、ブランチオペレーション）がある。
レジスタまたはデータアドレスフィールド２６は、オペ
レーションが行われるオペランド（即ち、データ）を指
定する。１つより多くのレジスタまたはデータアドレス
フィールド２６を設けることが可能である。例えば、ソ
ースアドレスフィールドおよび行先アドレスフィールド
があり得る。
【００１２】図２に示す命令２０は、１６ビット幅命令
である。命令２０内の７番目のビットは、アドレシング
モードを選択するために用いられる。７番目のビットが
ゼロ（０）の場合、直接アドレシングが暗示される。従
って、ビット＜６：０＞は、１２８個のレジスタを可能
にする７ビットレジスタアドレスを形成する。７番目の
ビットが１（１）である場合、間接アドレスが暗示され
る。この状況において、ビット＜６：０＞は、データポ
インタアドレスおよびポインタ増加／減少オプションを
符号化する。
である。命令２０内の７番目のビットは、アドレシング
モードを選択するために用いられる。７番目のビットが
ゼロ（０）の場合、直接アドレシングが暗示される。従
って、ビット＜６：０＞は、１２８個のレジスタを可能
にする７ビットレジスタアドレスを形成する。７番目の
ビットが１（１）である場合、間接アドレスが暗示され
る。この状況において、ビット＜６：０＞は、データポ
インタアドレスおよびポインタ増加／減少オプションを
符号化する。
【００１３】従来技術において、「操作符号」を符号化
するために８ビットの命令が用いられる。それ故、レジ
スタ位置をアドレスするために８ビットが残される。こ
れらの８ビットを用いて、２５６個までのレジスタが、
アーキテクチャ内に収容され得る。しかし、間接アドレ
シングまたは直接アドレシングとを区別するために、７
番目のビットがアドレシングモードビットとして用いら
れるので、わずか１２８個のレジスタしか収容されな
い。従って、アドレス可能なレジスタの数は、アドレシ
ングモードビットを実現することによって半分に減少さ
れる。さらに、アドレシングモードを追加または変更す
ることは非常に困難である。命令セット機構を大幅に変
更せずに、アドレシングモードを変更または追加するこ
とはできない。命令セット構造に対する変更は所望され
ない。なぜなら、命令セット構造を大幅に変更するため
にはアセンブラまたはコンパイラなどの多くのツールが
さらに必要であるからである。
するために８ビットの命令が用いられる。それ故、レジ
スタ位置をアドレスするために８ビットが残される。こ
れらの８ビットを用いて、２５６個までのレジスタが、
アーキテクチャ内に収容され得る。しかし、間接アドレ
シングまたは直接アドレシングとを区別するために、７
番目のビットがアドレシングモードビットとして用いら
れるので、わずか１２８個のレジスタしか収容されな
い。従って、アドレス可能なレジスタの数は、アドレシ
ングモードビットを実現することによって半分に減少さ
れる。さらに、アドレシングモードを追加または変更す
ることは非常に困難である。命令セット機構を大幅に変
更せずに、アドレシングモードを変更または追加するこ
とはできない。命令セット構造に対する変更は所望され
ない。なぜなら、命令セット構造を大幅に変更するため
にはアセンブラまたはコンパイラなどの多くのツールが
さらに必要であるからである。
【００１４】上記の説明より理解され得るように、従来
技術では、実現する特定のアドレシングモードを示すた
めに、命令において１つ以上のビットを必要とする。こ
れによって、使用可能な操作符号命令の数およびアドレ
ス可能なレジスタの数が大幅に減少する。
技術では、実現する特定のアドレシングモードを示すた
めに、命令において１つ以上のビットを必要とする。こ
れによって、使用可能な操作符号命令の数およびアドレ
ス可能なレジスタの数が大幅に減少する。
【００１５】
【発明が解決しようとする課題】従って、改善されたマ
イクロコントローラアーキテクチャ方式を提供する必要
がある。改善されたマイクロコントローラアーキテクチ
ャ方式は、ユーザがアドレシングモードを追加および変
更できるようにしなければならない。改善されたマイク
ロコントローラアーキテクチャ方式はさらに、ユーザが
命令毎に動的にアドレシングモードを変更することがで
きるようにしなければならない。改善されたマイクロプ
ロセッサアーキテクチャ方式は、所定数の命令ビットに
対して使用可能な操作符号の数を最大にすると共に、ユ
ーザがアドレシングモードを追加および変更することが
できるようにしなければならない。改善されたマイクロ
コントローラアーキテクチャ方式はさらに、直接アドレ
ス可能なレジスタの数を最大にすると共に、ユーザがア
ドレシングモードを追加および変更できるようにしなけ
ればならない。
イクロコントローラアーキテクチャ方式を提供する必要
がある。改善されたマイクロコントローラアーキテクチ
ャ方式は、ユーザがアドレシングモードを追加および変
更できるようにしなければならない。改善されたマイク
ロコントローラアーキテクチャ方式はさらに、ユーザが
命令毎に動的にアドレシングモードを変更することがで
きるようにしなければならない。改善されたマイクロプ
ロセッサアーキテクチャ方式は、所定数の命令ビットに
対して使用可能な操作符号の数を最大にすると共に、ユ
ーザがアドレシングモードを追加および変更することが
できるようにしなければならない。改善されたマイクロ
コントローラアーキテクチャ方式はさらに、直接アドレ
ス可能なレジスタの数を最大にすると共に、ユーザがア
ドレシングモードを追加および変更できるようにしなけ
ればならない。
【００１６】本発明は上記課題を解決するためになされ
たものであり、本発明の１つの実施態様によると、本発
明の目的は、改善されたマイクロコントローラアーキテ
クチャ方式を提供することである。
たものであり、本発明の１つの実施態様によると、本発
明の目的は、改善されたマイクロコントローラアーキテ
クチャ方式を提供することである。
【００１７】本発明の他の目的は、ユーザがアドレシン
グモードを追加および変更できるようにする改善された
マイクロコントローラアーキテクチャ方式を提供するこ
とである。
グモードを追加および変更できるようにする改善された
マイクロコントローラアーキテクチャ方式を提供するこ
とである。
【００１８】本発明のさらに他の目的は、直接アドレス
可能なレジスタの数を最大にすると共に、ユーザがアド
レシングモードを追加および変更できるようにする改善
されたマイクロコントローラアーキテクチャ方式を提供
することである。
可能なレジスタの数を最大にすると共に、ユーザがアド
レシングモードを追加および変更できるようにする改善
されたマイクロコントローラアーキテクチャ方式を提供
することである。
【００１９】本発明のさらに他の目的は、命令毎に動的
にアドレシングモードを選択する能力を維持すると共
に、マイクロコントローラアーキテクチャ方式に上記の
改善を提供することである。
にアドレシングモードを選択する能力を維持すると共
に、マイクロコントローラアーキテクチャ方式に上記の
改善を提供することである。
【００２０】本発明のさらに他の目的は、所定数の命令
ビットに対して使用可能な操作符号の数を最大にすると
共に、ユーザがアドレシングモードを追加および変更す
ることができるようにする改善されたマイクロコントロ
ーラアーキテクチャ方式を提供することである。
ビットに対して使用可能な操作符号の数を最大にすると
共に、ユーザがアドレシングモードを追加および変更す
ることができるようにする改善されたマイクロコントロ
ーラアーキテクチャ方式を提供することである。
【００２１】
【課題を解決するための手段】本発明によれば、使用可
能な操作符号およびアドレス可能なレジスタの数を最大
にすると共に、多重アドレシングモードを可能にするシ
ステムであって、仮想レジスタアドレスを用いて多重ア
ドレシングモードの符号化を可能にするプロセッサアー
キテクチャ方式と、複数の命令を有する命令セットであ
って、該各命令が、複数のビットを有し、該複数の命令
のそれぞれにおける該複数のビットのいずれも、異なる
アドレシングモードを実現するために割り当てられたビ
ットではなく、該複数の命令のそれぞれが、該仮想レジ
スタアドレスを該プロセッサアーキテクチャ方式におい
てアドレスすることによって異なるアドレシングモード
を実現することが可能である、命令セットとを組み合わ
せて有するシステムが提供され、これによって上記目的
が達成される。
能な操作符号およびアドレス可能なレジスタの数を最大
にすると共に、多重アドレシングモードを可能にするシ
ステムであって、仮想レジスタアドレスを用いて多重ア
ドレシングモードの符号化を可能にするプロセッサアー
キテクチャ方式と、複数の命令を有する命令セットであ
って、該各命令が、複数のビットを有し、該複数の命令
のそれぞれにおける該複数のビットのいずれも、異なる
アドレシングモードを実現するために割り当てられたビ
ットではなく、該複数の命令のそれぞれが、該仮想レジ
スタアドレスを該プロセッサアーキテクチャ方式におい
てアドレスすることによって異なるアドレシングモード
を実現することが可能である、命令セットとを組み合わ
せて有するシステムが提供され、これによって上記目的
が達成される。
【００２２】前記複数の命令のそれぞれが、操作符号フ
ィールドを規定し、実施されるオペレーションを指示す
るために用いられる前記複数のビットの第１セットのビ
ットであって、該複数のビットの該第１のセットのビッ
トのサイズが、実現される所望の数の操作符号によって
規定される、第１セットのビットと、該実施されるオペ
レーションの結果が格納される場所を指示する行先ビッ
トと、レジスタアドレスを規定して、該オペレーション
が実施されるデータのアドレスを指示するために用いら
れる該命令のそれぞれの該複数のビットの残りとをさら
に有してもよい。
ィールドを規定し、実施されるオペレーションを指示す
るために用いられる前記複数のビットの第１セットのビ
ットであって、該複数のビットの該第１のセットのビッ
トのサイズが、実現される所望の数の操作符号によって
規定される、第１セットのビットと、該実施されるオペ
レーションの結果が格納される場所を指示する行先ビッ
トと、レジスタアドレスを規定して、該オペレーション
が実施されるデータのアドレスを指示するために用いら
れる該命令のそれぞれの該複数のビットの残りとをさら
に有してもよい。
【００２３】前記複数の命令のそれぞれが、レジスタア
ドレスを規定し、オペレーションが実施されるデータの
レジスタアドレスを指示するために用いられる前記複数
のビットの第１のセットのビットであって、該複数のビ
ットの該第１のセットのビットのサイズが、実現される
所望の数のレジスタアドレスによって規定される、第の
１セットのビットと、該実施されるオペレーションの結
果が格納される場所を指示する行先ビットと、操作符号
フィールドを規定し、該実施されるオペレーションを指
示するために用いられる該複数の命令のそれぞれの該複
数のビットの残りとをさらに有してもよい。
ドレスを規定し、オペレーションが実施されるデータの
レジスタアドレスを指示するために用いられる前記複数
のビットの第１のセットのビットであって、該複数のビ
ットの該第１のセットのビットのサイズが、実現される
所望の数のレジスタアドレスによって規定される、第の
１セットのビットと、該実施されるオペレーションの結
果が格納される場所を指示する行先ビットと、操作符号
フィールドを規定し、該実施されるオペレーションを指
示するために用いられる該複数の命令のそれぞれの該複
数のビットの残りとをさらに有してもよい。
【００２４】前記複数の命令のそれぞれが、１６ビット
の長さであってもよい。
の長さであってもよい。
【００２５】前記複数の命令のそれぞれが、レジスタア
ドレスを規定し、前記オペレーションが実施されるデー
タのレジスタアドレスを指示するために割当てられた前
記１６ビットの最初の８ビットと、該実施されるオペレ
ーションの結果が格納される場所を指示するための行先
ビットとして割り当てられた該１６ビットの９番目のビ
ットと、操作符号フィールドを規定し、該実施されるオ
ペレーションを指示するために割当てられた該１６ビッ
トの最後の７ビットとをさらに有してもよい。
ドレスを規定し、前記オペレーションが実施されるデー
タのレジスタアドレスを指示するために割当てられた前
記１６ビットの最初の８ビットと、該実施されるオペレ
ーションの結果が格納される場所を指示するための行先
ビットとして割り当てられた該１６ビットの９番目のビ
ットと、操作符号フィールドを規定し、該実施されるオ
ペレーションを指示するために割当てられた該１６ビッ
トの最後の７ビットとをさらに有してもよい。
【００２６】前記複数の命令のそれぞれが、レジスタア
ドレスを規定し、前記オペレーションが実施されるデー
タのレジスタアドレスを指示するために割当てられた前
記１６ビットの最初の７ビットと、該実施されるオペレ
ーションの結果が格納される場所を指示するための行先
ビットとして割り当てられた該１６ビットの８番目のビ
ットと、操作符号フィールドを規定し、該実施されるオ
ペレーションを指示するために割当てられた該１６ビッ
トの最後の８ビットとをさらに有してもよい。
ドレスを規定し、前記オペレーションが実施されるデー
タのレジスタアドレスを指示するために割当てられた前
記１６ビットの最初の７ビットと、該実施されるオペレ
ーションの結果が格納される場所を指示するための行先
ビットとして割り当てられた該１６ビットの８番目のビ
ットと、操作符号フィールドを規定し、該実施されるオ
ペレーションを指示するために割当てられた該１６ビッ
トの最後の８ビットとをさらに有してもよい。
【００２７】前記プロセッサアーキテクチャ方式が、前
記命令を実行するための中央処理ユニットと、データを
格納するための該中央処理ユニットに連結されたメモリ
と、該ポインタレジスタに関連するアドレスがアクセス
されると、該命令がアクセスされるアドレス位置を格納
するための該メモリ内のポインタレジスタと、前記ポイ
ンタレジスタに関連する該メモリ内に割り当てられた仮
想レジスタアドレス位置であって、該割り当てられたア
ドレス位置の１つがアクセスされるとき、該ポインタレ
ジスタと共に用いられる間接アドレシングモードを指図
し、それによって、命令毎に動的にアドレシングモード
を自由に選択することを可能にする、仮想レジスタアド
レス位置とをさらに有してもよい。
記命令を実行するための中央処理ユニットと、データを
格納するための該中央処理ユニットに連結されたメモリ
と、該ポインタレジスタに関連するアドレスがアクセス
されると、該命令がアクセスされるアドレス位置を格納
するための該メモリ内のポインタレジスタと、前記ポイ
ンタレジスタに関連する該メモリ内に割り当てられた仮
想レジスタアドレス位置であって、該割り当てられたア
ドレス位置の１つがアクセスされるとき、該ポインタレ
ジスタと共に用いられる間接アドレシングモードを指図
し、それによって、命令毎に動的にアドレシングモード
を自由に選択することを可能にする、仮想レジスタアド
レス位置とをさらに有してもよい。
【００２８】前記システムが、アクセスされると簡単な
間接アドレシングを開始するために割当てられた１つの
仮想レジスタアドレス位置をさらに有してもよい。
間接アドレシングを開始するために割当てられた１つの
仮想レジスタアドレス位置をさらに有してもよい。
【００２９】前記システムが、アクセスされると自動前
増加を有する間接アドレシングを開始するために割当て
られた１つの仮想レジスタアドレス位置をさらに有して
もよい。
増加を有する間接アドレシングを開始するために割当て
られた１つの仮想レジスタアドレス位置をさらに有して
もよい。
【００３０】前記システムが、アクセスされると自動後
減少を有する間接アドレシングを開始するために割当て
られた１つの仮想レジスタアドレス位置をさらに有して
もよい。
減少を有する間接アドレシングを開始するために割当て
られた１つの仮想レジスタアドレス位置をさらに有して
もよい。
【００３１】前記システムが、アクセスされると自動前
増加を有する間接アドレシングを開始するために割当て
られた１つの仮想レジスタアドレス位置をさらに有して
もよい。
増加を有する間接アドレシングを開始するために割当て
られた１つの仮想レジスタアドレス位置をさらに有して
もよい。
【００３２】前記システムが、アクセスされるとオフセ
ットを有する間接アドレシングを開始するために割当て
られた１つの仮想レジスタアドレス位置をさらに有して
もよい。
ットを有する間接アドレシングを開始するために割当て
られた１つの仮想レジスタアドレス位置をさらに有して
もよい。
【００３３】前記ポインタレジスタが、１２ビット幅ポ
インタレジスタであってもよい。
インタレジスタであってもよい。
【００３４】前記システムが、前記メモリ内の複数のポ
インタレジスタと、該複数のポインタレジスタに関連す
る間接アドレシングモードの総数に等しい該メモリ内に
割り当てられた仮想レジスタアドレス位置であって、該
割り当てられたアドレス位置のそれぞれが、アクセスさ
れるとき、該複数のポインタアドレスの関連のポインタ
レジスタと共に用いられる間接アドレシングモードを指
図し、それによって、命令毎に動的にアドレシングモー
ドを自由に選択することを可能にする、仮想レジスタア
ドレス位置とをさらに有してもよい。
インタレジスタと、該複数のポインタレジスタに関連す
る間接アドレシングモードの総数に等しい該メモリ内に
割り当てられた仮想レジスタアドレス位置であって、該
割り当てられたアドレス位置のそれぞれが、アクセスさ
れるとき、該複数のポインタアドレスの関連のポインタ
レジスタと共に用いられる間接アドレシングモードを指
図し、それによって、命令毎に動的にアドレシングモー
ドを自由に選択することを可能にする、仮想レジスタア
ドレス位置とをさらに有してもよい。
【００３５】前記複数のポインタレジスタのそれぞれ
が、１２ビット幅ポインタレジスタであってもよい。
が、１２ビット幅ポインタレジスタであってもよい。
【００３６】前記複数のポインタレジスタに関連する間
接アドレシングモードの総数に等しい前記メモリ内に割
り当てられた仮想レジスタアドレス位置のそれぞれが、
簡単な間接アドレシング、自動後増加を有する間接アド
レシング、自動後減少を有する間接アドレシング、自動
前増加を有する間接アドレシング、およびオフセットを
有する間接アドレシングからなる群から選択される１つ
の間接アドレシングモードを開始してもよい。
接アドレシングモードの総数に等しい前記メモリ内に割
り当てられた仮想レジスタアドレス位置のそれぞれが、
簡単な間接アドレシング、自動後増加を有する間接アド
レシング、自動後減少を有する間接アドレシング、自動
前増加を有する間接アドレシング、およびオフセットを
有する間接アドレシングからなる群から選択される１つ
の間接アドレシングモードを開始してもよい。
【００３７】本発明の１つの実施態様によると、使用可
能な操作符号およびアドレス可能なレジスタの数を最大
にすると共に、多重アドレシングモードを可能にするシ
ステムが開示される。このシステムは、仮想レジスタア
ドレスを用いて多重アドレシングモードの符号化を可能
にするプロセッサアーキテクチャ方式を有する。システ
ムは、複数の命令を有する命令セットを有する。各命令
は、複数のビットを有し、複数の命令のそれぞれにおけ
る複数のビットは、いずれも異なるアドレシングモード
を実現するための専用ビットではない。複数の命令のそ
れぞれは、仮想レジスタアドレスをプロセッサアーキテ
クチャ方式でアドレスすることによって、異なるアドレ
シングモードを実現することが可能である。
能な操作符号およびアドレス可能なレジスタの数を最大
にすると共に、多重アドレシングモードを可能にするシ
ステムが開示される。このシステムは、仮想レジスタア
ドレスを用いて多重アドレシングモードの符号化を可能
にするプロセッサアーキテクチャ方式を有する。システ
ムは、複数の命令を有する命令セットを有する。各命令
は、複数のビットを有し、複数の命令のそれぞれにおけ
る複数のビットは、いずれも異なるアドレシングモード
を実現するための専用ビットではない。複数の命令のそ
れぞれは、仮想レジスタアドレスをプロセッサアーキテ
クチャ方式でアドレスすることによって、異なるアドレ
シングモードを実現することが可能である。
【００３８】本発明の上記および他の目的、特徴、およ
び利点は、以下、より特定的には、添付の図面に図示す
る本発明の好ましい実施態様の説明から明白となる。
び利点は、以下、より特定的には、添付の図面に図示す
る本発明の好ましい実施態様の説明から明白となる。
【００３９】
【発明の実施の形態】図３は、本発明のプロセッサアー
キテクチャ方式によって実行される命令３０を示す。命
令３０は、複数のビット３２を含む。ビット３２は、一
般に、３つの主要フィールド、（１）どのタイプのオペ
レーションが行われるかを示す操作符号フィールド３
４、（２）プロセッサオペレーションの結果がどこ（即
ち、「ｗ」もしくは動作レジスタ、またはファイルレジ
スタ）に格納されるかを示す行先ビット３６、および
（３）命令３０が動作するレジスタまたは可変データの
アドレスを示すレジスタアドレスフィールド３８に分割
される。本発明の好ましい実施態様において、命令は、
１６ビット命令である。
キテクチャ方式によって実行される命令３０を示す。命
令３０は、複数のビット３２を含む。ビット３２は、一
般に、３つの主要フィールド、（１）どのタイプのオペ
レーションが行われるかを示す操作符号フィールド３
４、（２）プロセッサオペレーションの結果がどこ（即
ち、「ｗ」もしくは動作レジスタ、またはファイルレジ
スタ）に格納されるかを示す行先ビット３６、および
（３）命令３０が動作するレジスタまたは可変データの
アドレスを示すレジスタアドレスフィールド３８に分割
される。本発明の好ましい実施態様において、命令は、
１６ビット命令である。
【００４０】命令３０に関して特有なことは、行先ビッ
ト３６を除いて、操作符号フィールド３４およびレジス
タアドレスフィールド３８の長さが、ユーザが実現を所
望する操作符号の数またはアドレス可能なレジスタの数
によって決定されることである。例えば、ユーザが操作
符号フィールド３４において７ビットの使用を所望する
場合、ユーザは、最大１２８個の操作符号を実現し得
る。ユーザが６４個の可能な操作符号のみを必要とする
場合、６ビットが操作符号フィールド３４に用いられ得
る。１ビットは、行先ビット３６として用いられるの
で、９ビットがレジスタアドレスフィールド４８として
用いられ得る。これによって、ユーザは、５１２個まで
のアドレス可能なレジスタを実現することが可能にな
る。同様に、わずか１２８個のアドレス可能なレジスタ
しか必要でない（即ち、７ビットレジスタアドレスフィ
ールド３８を用いて実現され得る）場合、１ビット３２
が行先ビット３６として用いられると、９ビットは、操
作符号フィールド３４に用いられ得る。これによって、
ユーザは最大５１２個の可能な操作符号を有することが
可能になる。従って、上記のように、本発明の命令３０
は、所定数の命令ビットに対して使用可能な操作符号の
数およびアドレス可能なレジスタの数をユーザが最大に
することができるようにする。
ト３６を除いて、操作符号フィールド３４およびレジス
タアドレスフィールド３８の長さが、ユーザが実現を所
望する操作符号の数またはアドレス可能なレジスタの数
によって決定されることである。例えば、ユーザが操作
符号フィールド３４において７ビットの使用を所望する
場合、ユーザは、最大１２８個の操作符号を実現し得
る。ユーザが６４個の可能な操作符号のみを必要とする
場合、６ビットが操作符号フィールド３４に用いられ得
る。１ビットは、行先ビット３６として用いられるの
で、９ビットがレジスタアドレスフィールド４８として
用いられ得る。これによって、ユーザは、５１２個まで
のアドレス可能なレジスタを実現することが可能にな
る。同様に、わずか１２８個のアドレス可能なレジスタ
しか必要でない（即ち、７ビットレジスタアドレスフィ
ールド３８を用いて実現され得る）場合、１ビット３２
が行先ビット３６として用いられると、９ビットは、操
作符号フィールド３４に用いられ得る。これによって、
ユーザは最大５１２個の可能な操作符号を有することが
可能になる。従って、上記のように、本発明の命令３０
は、所定数の命令ビットに対して使用可能な操作符号の
数およびアドレス可能なレジスタの数をユーザが最大に
することができるようにする。
【００４１】図４は、命令３０と共に用いられるプロセ
ッサアーキテクチャ方式４０を示す。プロセッサアーキ
テクチャ方式４０は、データメモリ４２内で実現される
データポインタレジスタ４８を有する。データメモリ４
２は、複数のアドレス位置４４を含む。図４に示す実施
態様において、メモリは、線形化４Ｋメモリであり、こ
のメモリは、各ページ４６が２５６個のアドレス位置４
４を有する複数のページ４６に分割される。データポイ
ンタレジスタ４８は、レジスタアドレスマップに確保さ
れる１つ以上の仮想レジスタアドレス位置５０を有す
る。確保された仮想レジスタアドレス位置５０のそれぞ
れは、アクセスされると、間接アドレシングモードを開
始する。
ッサアーキテクチャ方式４０を示す。プロセッサアーキ
テクチャ方式４０は、データメモリ４２内で実現される
データポインタレジスタ４８を有する。データメモリ４
２は、複数のアドレス位置４４を含む。図４に示す実施
態様において、メモリは、線形化４Ｋメモリであり、こ
のメモリは、各ページ４６が２５６個のアドレス位置４
４を有する複数のページ４６に分割される。データポイ
ンタレジスタ４８は、レジスタアドレスマップに確保さ
れる１つ以上の仮想レジスタアドレス位置５０を有す
る。確保された仮想レジスタアドレス位置５０のそれぞ
れは、アクセスされると、間接アドレシングモードを開
始する。
【００４２】現在、５つの主要なタイプのアドレシング
モードが存在する。即ち、簡単な間接アドレシング、自
動後増加（auto post increment）を有する間接アドレ
シング、自動後減少（auto post decrement）を有する
間接アドレシング、自動前増加（auto pre increment）
を有する間接アドレシング、およびオフセットを有する
間接アドレシングである。簡単な間接アドレシングモー
ドでは、オペランドのアドレスは、データポインタレジ
スタ４８に保持される。ＣＰＵ５２は、まずデータポイ
ンタレジスタ４８にアクセスして、アドレスを獲得し、
このアドレスを用いてオペランドにアクセスする。自動
増加または自動減少を有する間接アドレシングは、間接
アドレシングの形態であり、データポインタレジスタ４
８は、データにアクセスする前（即ち、前増加もしくは
前減少）またはデータにアクセスした後（即ち、後増加
または後減少）のいずれかで増減する。オフセットを有
する間接アドレシングモードでは、オペランドのアドレ
スは、オフセット値をデータポインタレジスタ４８の内
容に加えることによって計算される。オフセット値は、
命令内に埋め込まれるか、またはさらに他のレジスタか
ら得られ得る。本実施態様では、オフセット値は、累積
器または「動作」レジスタである「ｗ」レジスタから得
られる。上記のように、データポインタレジスタ４８
は、オペランドアクセスの前後で増減し得る。
モードが存在する。即ち、簡単な間接アドレシング、自
動後増加（auto post increment）を有する間接アドレ
シング、自動後減少（auto post decrement）を有する
間接アドレシング、自動前増加（auto pre increment）
を有する間接アドレシング、およびオフセットを有する
間接アドレシングである。簡単な間接アドレシングモー
ドでは、オペランドのアドレスは、データポインタレジ
スタ４８に保持される。ＣＰＵ５２は、まずデータポイ
ンタレジスタ４８にアクセスして、アドレスを獲得し、
このアドレスを用いてオペランドにアクセスする。自動
増加または自動減少を有する間接アドレシングは、間接
アドレシングの形態であり、データポインタレジスタ４
８は、データにアクセスする前（即ち、前増加もしくは
前減少）またはデータにアクセスした後（即ち、後増加
または後減少）のいずれかで増減する。オフセットを有
する間接アドレシングモードでは、オペランドのアドレ
スは、オフセット値をデータポインタレジスタ４８の内
容に加えることによって計算される。オフセット値は、
命令内に埋め込まれるか、またはさらに他のレジスタか
ら得られ得る。本実施態様では、オフセット値は、累積
器または「動作」レジスタである「ｗ」レジスタから得
られる。上記のように、データポインタレジスタ４８
は、オペランドアクセスの前後で増減し得る。
【００４３】データポインタレジスタ４８は、データポ
インタレジスタ４８が実現したいと所望する間接アドレ
シングモードのそれぞれに対して、データメモリ４２に
おける個別の仮想レジスタアドレス位置５０を必要とす
る。本発明の好ましい実施態様において、上記の５つの
間接アドレシングモードを実現するためには、５つの仮
想レジスタアドレス位置５０が必要である。しかし、デ
ータポインタレジスタ４８の使用によっては、さらに多
くのまたはさらに少ない間接アドレシングモードが実現
され得る。さらに、他のデータポインタレジスタ４８
は、データメモリ４２において実現され得る。各データ
ポインタレジスタ４８は、レジスタアドレスマップ内に
確保される１つ以上の仮想レジスタアドレス位置５０を
有する。確保された仮想レジスタアドレス位置５０のそ
れぞれは、アクセスされると、関連のデータポインタレ
ジスタ４８に対して間接アドレシングモードを開始す
る。各データポインタレジスタ４８は、読出しおよび書
込み可能なアドレス位置である。本発明の好ましい実施
態様において、各データポインタ４８は、４Ｋバイト長
メモリエリアにアクセス可能な１２ビット幅ポインタで
ある。従って、各データポインタレジスタ４８は、読出
しおよび書込み可能なレジスタとしてアクセス可能な２
つの８ビット幅レジスタ（高バイトおよび低バイト）と
して組織化される。従って、本発明の好ましい実施態様
において、５つの間接アドレシングモードを有する１２
ビット幅のデータポインタを実現するためには、７個の
アドレス位置が用いられる。
インタレジスタ４８が実現したいと所望する間接アドレ
シングモードのそれぞれに対して、データメモリ４２に
おける個別の仮想レジスタアドレス位置５０を必要とす
る。本発明の好ましい実施態様において、上記の５つの
間接アドレシングモードを実現するためには、５つの仮
想レジスタアドレス位置５０が必要である。しかし、デ
ータポインタレジスタ４８の使用によっては、さらに多
くのまたはさらに少ない間接アドレシングモードが実現
され得る。さらに、他のデータポインタレジスタ４８
は、データメモリ４２において実現され得る。各データ
ポインタレジスタ４８は、レジスタアドレスマップ内に
確保される１つ以上の仮想レジスタアドレス位置５０を
有する。確保された仮想レジスタアドレス位置５０のそ
れぞれは、アクセスされると、関連のデータポインタレ
ジスタ４８に対して間接アドレシングモードを開始す
る。各データポインタレジスタ４８は、読出しおよび書
込み可能なアドレス位置である。本発明の好ましい実施
態様において、各データポインタ４８は、４Ｋバイト長
メモリエリアにアクセス可能な１２ビット幅ポインタで
ある。従って、各データポインタレジスタ４８は、読出
しおよび書込み可能なレジスタとしてアクセス可能な２
つの８ビット幅レジスタ（高バイトおよび低バイト）と
して組織化される。従って、本発明の好ましい実施態様
において、５つの間接アドレシングモードを有する１２
ビット幅のデータポインタを実現するためには、７個の
アドレス位置が用いられる。
【００４４】本発明は、汎用レジスタとして用いられ得
るレジスタアドレスの数を最大にする。本発明の好まし
い実施態様を用いる符号化技術に関する指示として、デ
ータメモリまたはレジスタをアドレスするために８ビッ
トが使用可能である。これによって２５６個までのレジ
スタが可能になる。レジスタのうち７個は、様々な間接
アドレシング方式を実現するために用いられるので、２
４９個の直接アドレス可能なレジスタが可能である。他
のデータポインタレジスタ４８は、直接アドレス可能な
レジスタの量を大幅に減少させずにさらに追加され得
る。本発明は、図１に示す従来例と比較して、アドレス
可能なレジスタの量を大幅に増加させる。
るレジスタアドレスの数を最大にする。本発明の好まし
い実施態様を用いる符号化技術に関する指示として、デ
ータメモリまたはレジスタをアドレスするために８ビッ
トが使用可能である。これによって２５６個までのレジ
スタが可能になる。レジスタのうち７個は、様々な間接
アドレシング方式を実現するために用いられるので、２
４９個の直接アドレス可能なレジスタが可能である。他
のデータポインタレジスタ４８は、直接アドレス可能な
レジスタの量を大幅に減少させずにさらに追加され得
る。本発明は、図１に示す従来例と比較して、アドレス
可能なレジスタの量を大幅に増加させる。
【００４５】本発明は、間接レジスタを自由に追加また
は削除することを可能にする。間接レジスタは、命令自
体では符号化されず、特定のレジスタアドレスからキー
オフ（keyed off）されるので、新たなデータポインタ
レジスタ４８を加えることが可能である。従って、同一
のプロセッサに基づく２つの異なる結果は、従来の方法
よりもより簡単に異なる数のデータポインタレジスタを
実現し得る。
は削除することを可能にする。間接レジスタは、命令自
体では符号化されず、特定のレジスタアドレスからキー
オフ（keyed off）されるので、新たなデータポインタ
レジスタ４８を加えることが可能である。従って、同一
のプロセッサに基づく２つの異なる結果は、従来の方法
よりもより簡単に異なる数のデータポインタレジスタを
実現し得る。
【００４６】本発明はさらに、アドレシングモードを自
由に追加、削除、または変更することを可能にする。デ
ータポインタレジスタ４８が容易に追加または削除され
得るように、様々なアドレシングモードが容易に追加ま
たは削除され得る。新たなアドレシングモードを追加す
るのに必要なことは、新たなデータアドレス位置を特別
なアドレスとして指定することだけである。
由に追加、削除、または変更することを可能にする。デ
ータポインタレジスタ４８が容易に追加または削除され
得るように、様々なアドレシングモードが容易に追加ま
たは削除され得る。新たなアドレシングモードを追加す
るのに必要なことは、新たなデータアドレス位置を特別
なアドレスとして指定することだけである。
【００４７】本発明を好ましい実施態様を参照しながら
特定的に示し記載したが、当業者には言うまでもなく、
上記および他の形態の変更、および詳細は、本発明の精
神および範囲から逸脱することなく行われ得る。
特定的に示し記載したが、当業者には言うまでもなく、
上記および他の形態の変更、および詳細は、本発明の精
神および範囲から逸脱することなく行われ得る。
【００４８】
【発明の効果】本発明を用いると、アドレシングモード
とレジスタとを混合し、適合させることが可能である。
命令フォーマットの一部として符号化されると、従来技
術のアドレシングモードは固定される。本発明を用いる
と、それぞれが、任意の数および任意のタイプの間接ア
ドレシングモードを支持する任意の数のポインタレジス
タを設けることが可能である。データポインタレジスタ
４８およびアドレシングモードの総数は、これらを実現
するのに必要な論理および回路の量を実質的に考慮する
だけで限定される。
とレジスタとを混合し、適合させることが可能である。
命令フォーマットの一部として符号化されると、従来技
術のアドレシングモードは固定される。本発明を用いる
と、それぞれが、任意の数および任意のタイプの間接ア
ドレシングモードを支持する任意の数のポインタレジス
タを設けることが可能である。データポインタレジスタ
４８およびアドレシングモードの総数は、これらを実現
するのに必要な論理および回路の量を実質的に考慮する
だけで限定される。
【００４９】本発明はさらに、命令毎に任意の間接アド
レシングモードを自由に用いることを可能にする。従来
技術では、特別な制御レジスタは、間接アドレシングの
変更を制御するために用いられる。これによって、次の
ような限定がなされる。即ち、一旦制御ビットが特別な
モードに対して設定されると、すべての命令は、制御ビ
ットが変更されるまで選択されたモードのみを使用し得
る。このため、コードの所定セグメントにおけるアドレ
シングモードの選択は１つに減少し、効果的である。な
ぜなら、制御ビットを頻繁に変更することは非実用的で
あるからである。本発明では、間接アドレシングが変更
される毎に、特有のレジスタアドレスが与えられる。従
って、任意の命令において任意の間接アドレシングモー
ドを用いることが可能である。
レシングモードを自由に用いることを可能にする。従来
技術では、特別な制御レジスタは、間接アドレシングの
変更を制御するために用いられる。これによって、次の
ような限定がなされる。即ち、一旦制御ビットが特別な
モードに対して設定されると、すべての命令は、制御ビ
ットが変更されるまで選択されたモードのみを使用し得
る。このため、コードの所定セグメントにおけるアドレ
シングモードの選択は１つに減少し、効果的である。な
ぜなら、制御ビットを頻繁に変更することは非実用的で
あるからである。本発明では、間接アドレシングが変更
される毎に、特有のレジスタアドレスが与えられる。従
って、任意の命令において任意の間接アドレシングモー
ドを用いることが可能である。
【図１】従来の命令の典型的な符号化を示す簡略化ブロ
ック図である。
ック図である。
【図２】従来の命令の典型的な符号化の第２実施態様を
示す簡略化ブロック図である。
示す簡略化ブロック図である。
【図３】本発明を用いる命令の符号化を示す簡略化ブロ
ック図である。
ック図である。
【図４】本発明を用いるデータメモリマップの簡略化ブ
ロック図である。
ロック図である。
３０ 命令 ３２ ビット ３４ 操作符号フィールド ３６ 行先ビット ３８ レジスタアドレスフィールド ４０ プロセッサアーキテクチャ方式 ４２ データメモリ ４４ アドレス位置 ４８ データポインタレジスタ ５０ 仮想レジスタアドレス位置 ５２ ＣＰＵ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ ダブリュー． トリース アメリカ合衆国 アリゾナ 85048， フ ェニックス， サウス ７ティーエイチ プレイス 15610
Claims (16)
- 【請求項１】 使用可能な操作符号およびアドレス可能
なレジスタの数を最大にすると共に、多重アドレシング
モードを可能にするシステムであって、 仮想レジスタアドレスを用いて多重アドレシングモード
の符号化を可能にするプロセッサアーキテクチャ方式
と、 複数の命令を有する命令セットであって、該各命令が、
複数のビットを有し、該複数の命令のそれぞれにおける
該複数のビットのいずれも、異なるアドレシングモード
を実現するために割り当てられたビットではなく、該複
数の命令のそれぞれが、該仮想レジスタアドレスを該プ
ロセッサアーキテクチャ方式においてアドレスすること
によって異なるアドレシングモードを実現することが可
能である、命令セットと、 を組み合わせて有する、システム。 - 【請求項２】 前記複数の命令のそれぞれが、 操作符号フィールドを規定し、実施されるオペレーショ
ンを指示するために用いられる前記複数のビットの第１
のセットのビットであって、該複数のビットの該第１の
セットのビットのサイズが、実現される所望の数の操作
符号によって規定される、第１のセットのビットと、 該実施されるオペレーションの結果が格納される場所を
指示する行先ビットと、 レジスタアドレスを規定して、該オペレーションが実施
されるデータのアドレスを指示するために用いられる該
命令のそれぞれの該複数のビットの残りと、 をさらに有する、請求項１に記載の使用可能な操作符号
およびアドレス可能なレジスタの数を最大にすると共
に、多重アドレシングモードを可能にするシステム。 - 【請求項３】 前記複数の命令のそれぞれが、 レジスタアドレスを規定し、オペレーションが実施され
るデータのレジスタアドレスを指示するために用いられ
る前記複数のビットの第１のセットのビットであって、
該複数のビットの該第１のセットのビットのサイズが、
実現される所望の数のレジスタアドレスによって規定さ
れる、第１のセットのビットと、 該実施されるオペレーションの結果が格納される場所を
指示する行先ビットと、 操作符号フィールドを規定し、該実施されるオペレーシ
ョンを指示するために用いられる該複数の命令のそれぞ
れの該複数のビットの残りと、 をさらに有する、請求項１に記載の使用可能な操作符号
およびアドレス可能なレジスタの数を最大にすると共
に、多重アドレシングモードを可能にするシステム。 - 【請求項４】 前記複数の命令のそれぞれが、１６ビッ
トの長さである、請求項１に記載の使用可能な操作符号
およびアドレス可能なレジスタの数を最大にすると共
に、多重アドレシングモードを可能にするシステム。 - 【請求項５】 前記複数の命令のそれぞれが、 レジスタアドレスを規定し、前記オペレーションが実施
されるデータのレジスタアドレスを指示するために割当
てられた前記１６ビットの最初の８ビットと、 該実施されるオペレーションの結果が格納される場所を
指示するための行先ビットとして割り当てられた該１６
ビットの９番目のビットと、 操作符号フィールドを規定し、該実施されるオペレーシ
ョンを指示するために割当てられた該１６ビットの最後
の７ビットと、 をさらに有する、請求項４に記載の使用可能な操作符号
およびアドレス可能なレジスタの数を最大にすると共
に、多重アドレシングモードを可能にするシステム。 - 【請求項６】 前記複数の命令のそれぞれが、 レジスタアドレスを規定し、前記オペレーションが実施
されるデータのレジスタアドレスを指示するために割当
てられた前記１６ビットの最初の７ビットと、 該実施されるオペレーションの結果が格納される場所を
指示するための行先ビットとして割り当てられた該１６
ビットの８番目のビットと、 操作符号フィールドを規定し、該実施されるオペレーシ
ョンを指示するために割当てられた該１６ビットの最後
の８ビットと、 をさらに有する、請求項４に記載の使用可能な操作符号
およびアドレス可能なレジスタの数を最大にすると共
に、多重アドレシングモードを可能にするシステム。 - 【請求項７】 前記プロセッサアーキテクチャ方式が、 前記命令を実行するための中央処理ユニットと、 データを格納するための該中央処理ユニットに連結され
たメモリと、 該ポインタレジスタに関連するアドレスがアクセスされ
ると、該命令がアクセスされるアドレス位置を格納する
ための該メモリ内のポインタレジスタと、 前記ポインタレジスタに関連する該メモリ内に割り当て
られた仮想レジスタアドレス位置であって、該割り当て
られたアドレス位置の１つがアクセスされるとき、該ポ
インタレジスタと共に用いられる間接アドレシングモー
ドを指図し、それによって、命令毎に動的にアドレシン
グモードを自由に選択することを可能にする、仮想レジ
スタアドレス位置と、 をさらに有する、請求項１に記載の使用可能な操作符号
およびアドレス可能なレジスタの数を最大にすると共
に、多重アドレシングモードを可能にするシステム。 - 【請求項８】 アクセスされると簡単な間接アドレシン
グを開始するために割当てられた１つの仮想レジスタア
ドレス位置をさらに有する、請求項７に記載の使用可能
な操作符号およびアドレス可能なレジスタの数を最大に
すると共に、多重アドレシングモードを可能にするシス
テム。 - 【請求項９】 アクセスされると自動前増加を有する間
接アドレシングを開始するために割当てられた１つの仮
想レジスタアドレス位置をさらに有する、請求項７に記
載の使用可能な操作符号およびアドレス可能なレジスタ
の数を最大にすると共に、多重アドレシングモードを可
能にするシステム。 - 【請求項１０】 アクセスされると自動後減少を有する
間接アドレシングを開始するために割当てられた１つの
仮想レジスタアドレス位置をさらに有する、請求項７に
記載の使用可能な操作符号およびアドレス可能なレジス
タの数を最大にすると共に、多重アドレシングモードを
可能にするシステム。 - 【請求項１１】 アクセスされると自動前増加を有する
間接アドレシングを開始するために割当てられた１つの
仮想レジスタアドレス位置をさらに有する、請求項７に
記載の使用可能な操作符号およびアドレス可能なレジス
タの数を最大にすると共に、多重アドレシングモードを
可能にするシステム。 - 【請求項１２】 アクセスされるとオフセットを有する
間接アドレシングを開始するために割当てられた１つの
仮想レジスタアドレス位置をさらに有する、請求項７に
記載の使用可能な操作符号およびアドレス可能なレジス
タの数を最大にすると共に、多重アドレシングモードを
可能にするシステム。 - 【請求項１３】 前記ポインタレジスタが、１２ビット
幅ポインタレジスタである、請求項７に記載の使用可能
な操作符号およびアドレス可能なレジスタの数を最大に
すると共に、多重アドレシングモードを可能にするシス
テム。 - 【請求項１４】 前記メモリ内の複数のポインタレジス
タと、 該複数のポインタレジスタに関連する間接アドレシング
モードの総数に等しい該メモリ内に割り当てられた仮想
レジスタアドレス位置であって、該割り当てられたアド
レス位置のそれぞれが、アクセスされるとき、該複数の
ポインタアドレスの関連のポインタレジスタと共に用い
られる間接アドレシングモードを指図し、それによっ
て、命令毎に動的にアドレシングモードを自由に選択す
ることを可能にする、仮想レジスタアドレス位置と、 をさらに有する、請求項７に記載の使用可能な操作符号
およびアドレス可能なレジスタの数を最大にすると共
に、多重アドレシングモードを可能にするシステム。 - 【請求項１５】 前記複数のポインタレジスタのそれぞ
れが、１２ビット幅ポインタレジスタである、請求項１
４に記載の使用可能な操作符号およびアドレス可能なレ
ジスタの数を最大にすると共に、多重アドレシングモー
ドを可能にするシステム。 - 【請求項１６】 前記複数のポインタレジスタに関連す
る間接アドレシングモードの総数に等しい前記メモリ内
に割り当てられた仮想レジスタアドレス位置のそれぞれ
が、簡単な間接アドレシング、自動後増加を有する間接
アドレシング、自動後減少を有する間接アドレシング、
自動前増加を有する間接アドレシング、およびオフセッ
トを有する間接アドレシングからなる群から選択される
１つの間接アドレシングモードを開始する、請求項１５
に記載の使用可能な操作符号およびアドレス可能なレジ
スタの数を最大にすると共に、多重アドレシングモード
を可能にするシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/959.942 | 1997-10-29 | ||
| US08/959,942 US5987583A (en) | 1997-10-07 | 1997-10-29 | Processor architecture scheme and instruction set for maximizing available opcodes and address selection modes |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212787A true JPH11212787A (ja) | 1999-08-06 |
Family
ID=25502611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10306134A Withdrawn JPH11212787A (ja) | 1997-10-29 | 1998-10-27 | 使用可能な操作符号を最大にし、様々なアドレシングモードを実現するプロセッサアーキテクチャ方式および命令セット |
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|---|---|
| US (1) | US5987583A (ja) |
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| JP (1) | JPH11212787A (ja) |
| KR (1) | KR19990037573A (ja) |
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| DE (1) | DE69807412T2 (ja) |
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| JP2003528389A (ja) * | 2000-03-21 | 2003-09-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アドレスモード拡張手段を有するデータキャリアおよびコマンド拡張手段を有するデータキャリア |
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-
1998
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- 1998-10-14 EP EP98119376A patent/EP0913766B1/en not_active Expired - Lifetime
- 1998-10-14 AT AT98119376T patent/ATE223082T1/de not_active IP Right Cessation
- 1998-10-27 JP JP10306134A patent/JPH11212787A/ja not_active Withdrawn
- 1998-10-29 KR KR1019980046746A patent/KR19990037573A/ko not_active Application Discontinuation
- 1998-11-16 TW TW087117921A patent/TW408282B/zh not_active IP Right Cessation
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| KR19990037573A (ko) | 1999-05-25 |
| TW408282B (en) | 2000-10-11 |
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| EP0913766A2 (en) | 1999-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |