JPH1153187A - プロセッサ - Google Patents
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- JPH1153187A JPH1153187A JP9204125A JP20412597A JPH1153187A JP H1153187 A JPH1153187 A JP H1153187A JP 9204125 A JP9204125 A JP 9204125A JP 20412597 A JP20412597 A JP 20412597A JP H1153187 A JPH1153187 A JP H1153187A
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- 238000010586 diagram Methods 0.000 description 27
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
- G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
-
- G—PHYSICS
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- G06F9/30156—Special purpose encoding of instructions, e.g. Gray coding
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- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
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Abstract
(57)【要約】
【課題】 命令を実行するプロセッサにおいて、命令中
の無駄領域を後続命令で使用する定数を分割して埋める
ために実装される定数レジスタの値の、効率的な蓄積・
利用方法により、実行サイクル数の低減を図る。 【解決手段】 上記定数レジスタに蓄積された定数とオ
ペレーションで指定された分割された定数とを連結して
オペランドとする定数を生成すると同時に、その定数を
オペランドとしてオペレーションを実行することを可能
とする。さらに、上記定数レジスタの内容を参照するの
みで、定数レジスタの内容を変化させないオペレーショ
ンを備える。また、上記定数レジスタの内容の一部のみ
を変更し、残りの部分の内容を変化させないオペレーシ
ョンを備える。
の無駄領域を後続命令で使用する定数を分割して埋める
ために実装される定数レジスタの値の、効率的な蓄積・
利用方法により、実行サイクル数の低減を図る。 【解決手段】 上記定数レジスタに蓄積された定数とオ
ペレーションで指定された分割された定数とを連結して
オペランドとする定数を生成すると同時に、その定数を
オペランドとしてオペレーションを実行することを可能
とする。さらに、上記定数レジスタの内容を参照するの
みで、定数レジスタの内容を変化させないオペレーショ
ンを備える。また、上記定数レジスタの内容の一部のみ
を変更し、残りの部分の内容を変化させないオペレーシ
ョンを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに関し、特に実行サイクル数の減少を図る技術に関す
る。
サに関し、特に実行サイクル数の減少を図る技術に関す
る。
【０００２】
【従来の技術】近年のマイクロプロセッサ応用製品の高
機能化及び高速化に伴い、コード効率の高いプログラム
を実行することができるマイクロプロセッサ（以下、単
に「プロセッサ」という。）が望まれている。つまり、
プログラムを構成する各命令中には無駄なコードや未使
用の領域が含まれないことが望ましい。
機能化及び高速化に伴い、コード効率の高いプログラム
を実行することができるマイクロプロセッサ（以下、単
に「プロセッサ」という。）が望まれている。つまり、
プログラムを構成する各命令中には無駄なコードや未使
用の領域が含まれないことが望ましい。
【０００３】ところが、特に、ＶＬＩＷ（Very Long In
struction Word）の如く固定長命令の場合には、命令中
にノーオペレーションコード（ｎｏｐコード）等の無駄
なコードを置く必要が生じる。ＶＬＩＷは複数のオペレ
ーションフィールドからなり、各オペレーションフィー
ルドにおいてプロセッサが備える複数の演算ユニットに
対応したオペレーションが指定されるが、オペレーショ
ンの依存関係等により、常に並列実行可能な複数のオペ
レーションが存在するとは限らないからである。
struction Word）の如く固定長命令の場合には、命令中
にノーオペレーションコード（ｎｏｐコード）等の無駄
なコードを置く必要が生じる。ＶＬＩＷは複数のオペレ
ーションフィールドからなり、各オペレーションフィー
ルドにおいてプロセッサが備える複数の演算ユニットに
対応したオペレーションが指定されるが、オペレーショ
ンの依存関係等により、常に並列実行可能な複数のオペ
レーションが存在するとは限らないからである。
【０００４】このようなｎｏｐコードの挿入に伴うコー
ド効率の低下を回避する従来の技術として、例えば、特
開平８−１６１１６９に開示されたＶＬＩＷ方式の計算
機システムがある。これは、ｎｏｐコードを配置する必
要があるオペレーションフィールドに、他の命令で用い
られる定数を配置しておき、その配置情報を参照して配
置してある定数を他の命令のオペランドとして用いる、
というシステムである。
ド効率の低下を回避する従来の技術として、例えば、特
開平８−１６１１６９に開示されたＶＬＩＷ方式の計算
機システムがある。これは、ｎｏｐコードを配置する必
要があるオペレーションフィールドに、他の命令で用い
られる定数を配置しておき、その配置情報を参照して配
置してある定数を他の命令のオペランドとして用いる、
というシステムである。
【０００５】しかしながら、上記のシステムでは、無駄
領域を埋めることができる定数の大きさが制限されると
いう問題がある。つまり、オペレーションフィールド長
よりも長い定数を配置することができない。そこで、も
う一つの従来技術として、特願平９−１５９０４９にお
いて出願人は、ｎｏｐコードを配置する必要があるオペ
レーションフィールドに分割した定数を配置し、その定
数を内部の定数レジスタに蓄積していき、他の命令でそ
の定数レジスタを指定することにより蓄積した定数をそ
の命令のオペランドとして用いる、というシステムを提
案している。このようにして、後続命令で使用される定
数を分割して配置していくことにより、命令中にｎｏｐ
コードを挿入することによる無駄領域の発生を回避して
いる。
領域を埋めることができる定数の大きさが制限されると
いう問題がある。つまり、オペレーションフィールド長
よりも長い定数を配置することができない。そこで、も
う一つの従来技術として、特願平９−１５９０４９にお
いて出願人は、ｎｏｐコードを配置する必要があるオペ
レーションフィールドに分割した定数を配置し、その定
数を内部の定数レジスタに蓄積していき、他の命令でそ
の定数レジスタを指定することにより蓄積した定数をそ
の命令のオペランドとして用いる、というシステムを提
案している。このようにして、後続命令で使用される定
数を分割して配置していくことにより、命令中にｎｏｐ
コードを挿入することによる無駄領域の発生を回避して
いる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
定数を内部の定数レジスタに蓄積していくシステムで
は、定数レジスタに定数を蓄積するオペレーションと、
定数レジスタに蓄積された定数を使用するオペレーショ
ンが分離しており、定数を使用するオペレーションで定
数レジスタを指定する必要があるため、必要以上に実行
サイクル数が増大するという問題点を有している。
定数を内部の定数レジスタに蓄積していくシステムで
は、定数レジスタに定数を蓄積するオペレーションと、
定数レジスタに蓄積された定数を使用するオペレーショ
ンが分離しており、定数を使用するオペレーションで定
数レジスタを指定する必要があるため、必要以上に実行
サイクル数が増大するという問題点を有している。
【０００７】また、上記のシステムでは、定数レジスタ
に蓄積された定数を一度使用すると、次にその定数と全
く同じ値や一部しか異ならない値を蓄積する場合でも、
一から定数レジスタのすべてのビットを蓄積する必要が
あり、実行サイクル数が増大するという問題点を有して
いる。そこで、本発明はかかる問題点に鑑みてなされた
ものであり、定数レジスタに定数を蓄積するオペレーシ
ョンと、定数レジスタの定数を使用するオペレーション
が分離していることによるオーバーヘッドを解決し、実
行サイクル数を低減することを目的とする。
に蓄積された定数を一度使用すると、次にその定数と全
く同じ値や一部しか異ならない値を蓄積する場合でも、
一から定数レジスタのすべてのビットを蓄積する必要が
あり、実行サイクル数が増大するという問題点を有して
いる。そこで、本発明はかかる問題点に鑑みてなされた
ものであり、定数レジスタに定数を蓄積するオペレーシ
ョンと、定数レジスタの定数を使用するオペレーション
が分離していることによるオーバーヘッドを解決し、実
行サイクル数を低減することを目的とする。
【０００８】さらに、定数レジスタに蓄積された定数を
一度しか使用できない点を改善し、定数レジスタの内容
の一部又は全部を繰り返して読み出せるようにすること
により、実行サイクル数を低減することを目的とする。
一度しか使用できない点を改善し、定数レジスタの内容
の一部又は全部を繰り返して読み出せるようにすること
により、実行サイクル数を低減することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に請求項１記載のプロセッサは、複数の命令を格納する
記憶装置から命令を読み出す命令読み出し手段と、定数
を格納するための定数レジスタと、前記命令中に第１の
定数が置かれていることと、前記命令中に第２の定数が
置かれていることを解読する解読手段と、前記解読手段
により前記第１の定数が置かれていると解読された場合
に、前記第１の定数を前記定数レジスタに格納する格納
手段と、前記解読手段により前記第２の定数が置かれて
いると解読された場合に、前記定数レジスタに格納され
ている定数を読み出し、その読み出された定数と前記第
２の定数とを連結した定数をオペランドとするオペレー
ションを実行する実行手段とを備えることを特徴とす
る。
に請求項１記載のプロセッサは、複数の命令を格納する
記憶装置から命令を読み出す命令読み出し手段と、定数
を格納するための定数レジスタと、前記命令中に第１の
定数が置かれていることと、前記命令中に第２の定数が
置かれていることを解読する解読手段と、前記解読手段
により前記第１の定数が置かれていると解読された場合
に、前記第１の定数を前記定数レジスタに格納する格納
手段と、前記解読手段により前記第２の定数が置かれて
いると解読された場合に、前記定数レジスタに格納され
ている定数を読み出し、その読み出された定数と前記第
２の定数とを連結した定数をオペランドとするオペレー
ションを実行する実行手段とを備えることを特徴とす
る。
【００１０】これによって、第２の定数がオペランドと
して使用される際に定数レジスタに格納された第１の定
数も併せて使用される。また上記目的を達成するために
請求項２記載のプロセッサは、複数の命令を格納する記
憶装置から命令を読み出す命令読み出し手段と、定数を
格納するための定数レジスタと、前記命令中に第１の定
数が置かれていることと、前記命令中に第２の定数が置
かれていることを解読する解読手段と、前記解読手段に
より前記第１の定数が置かれていると解読された場合
に、前記定数レジスタに定数が格納されていないと判断
すると前記第１の定数を所定位置に格納し、前記定数レ
ジスタに定数が既に格納されていると判断すると前記定
数レジスタに既に格納されている定数を残したまま前記
第１の定数を新たに前記定数レジスタに格納する格納手
段と、前記解読手段により前記第２の定数が置かれてい
ると解読された場合に、前記定数レジスタに格納されて
いる定数を読み出し、その読み出された定数と前記第２
の定数とを連結した定数をオペランドとするオペレーシ
ョンを実行する実行手段とを備えることを特徴とする。
して使用される際に定数レジスタに格納された第１の定
数も併せて使用される。また上記目的を達成するために
請求項２記載のプロセッサは、複数の命令を格納する記
憶装置から命令を読み出す命令読み出し手段と、定数を
格納するための定数レジスタと、前記命令中に第１の定
数が置かれていることと、前記命令中に第２の定数が置
かれていることを解読する解読手段と、前記解読手段に
より前記第１の定数が置かれていると解読された場合
に、前記定数レジスタに定数が格納されていないと判断
すると前記第１の定数を所定位置に格納し、前記定数レ
ジスタに定数が既に格納されていると判断すると前記定
数レジスタに既に格納されている定数を残したまま前記
第１の定数を新たに前記定数レジスタに格納する格納手
段と、前記解読手段により前記第２の定数が置かれてい
ると解読された場合に、前記定数レジスタに格納されて
いる定数を読み出し、その読み出された定数と前記第２
の定数とを連結した定数をオペランドとするオペレーシ
ョンを実行する実行手段とを備えることを特徴とする。
【００１１】これによって、複数の命令に跨って分割配
置されていた第１の定数の断片が定数レジスタに格納さ
れて蓄積され、元の定数に復元される。さらに第２の定
数がオペランドとして使用される際に定数レジスタに格
納復元された第１の定数も併せて使用される。ここで請
求項３記載のプロセッサは、請求項１または２記載のプ
ロセッサにおいて、前記解読手段は、さらに、前記命令
中に所定のオペレーションが置かれていることを解読
し、前記実行手段は、前記定数レジスタに格納されてい
る定数を読み出し、その読み出された定数と前記第２の
定数とを連結した定数をオペランドとする第１のオペレ
ーションと、読み出された定数のみをオペランドとする
第２のオペレーションとを選択的に実行し、前記解読手
段により前記第２の定数が置かれていると解読された場
合には前記第１のオペレーションを実行し、前記解読手
段により前記所定のオペレーションが置かれていると解
読された場合には、前記所定のオペレーションを前記第
２のオペレーションとして実行するとしたものである。
置されていた第１の定数の断片が定数レジスタに格納さ
れて蓄積され、元の定数に復元される。さらに第２の定
数がオペランドとして使用される際に定数レジスタに格
納復元された第１の定数も併せて使用される。ここで請
求項３記載のプロセッサは、請求項１または２記載のプ
ロセッサにおいて、前記解読手段は、さらに、前記命令
中に所定のオペレーションが置かれていることを解読
し、前記実行手段は、前記定数レジスタに格納されてい
る定数を読み出し、その読み出された定数と前記第２の
定数とを連結した定数をオペランドとする第１のオペレ
ーションと、読み出された定数のみをオペランドとする
第２のオペレーションとを選択的に実行し、前記解読手
段により前記第２の定数が置かれていると解読された場
合には前記第１のオペレーションを実行し、前記解読手
段により前記所定のオペレーションが置かれていると解
読された場合には、前記所定のオペレーションを前記第
２のオペレーションとして実行するとしたものである。
【００１２】また上記目的を達成するために請求項４記
載のプロセッサは、複数の命令を格納する記憶装置から
命令を読み出す命令読み出し手段と、定数を格納するた
めの定数レジスタと、前記命令中に定数が置かれている
ことを解読する解読手段と、前記解読手段により定数が
置かれていると解読された場合に、前記定数レジスタに
定数が格納されていないと判断すると前記定数を所定位
置に格納し、前記定数レジスタに定数が既に格納されて
いると判断すると前記定数レジスタに既に格納されてい
る定数を残したまま前記定数を新たに前記定数レジスタ
に格納する格納手段と、前記定数レジスタに格納されて
いる定数を読み出し、その定数をオペランドとするオペ
レーションを実行する実行手段と、前記実行手段により
前記定数レジスタから定数が読み出されたことを示す状
態保持手段とを備え、前記格納手段は、前記状態保持手
段により定数が読み出されたことを示されていると、前
記定数を前記定数レジスタに格納する前に前記定数レジ
スタの内容を消去することを特徴とする。
載のプロセッサは、複数の命令を格納する記憶装置から
命令を読み出す命令読み出し手段と、定数を格納するた
めの定数レジスタと、前記命令中に定数が置かれている
ことを解読する解読手段と、前記解読手段により定数が
置かれていると解読された場合に、前記定数レジスタに
定数が格納されていないと判断すると前記定数を所定位
置に格納し、前記定数レジスタに定数が既に格納されて
いると判断すると前記定数レジスタに既に格納されてい
る定数を残したまま前記定数を新たに前記定数レジスタ
に格納する格納手段と、前記定数レジスタに格納されて
いる定数を読み出し、その定数をオペランドとするオペ
レーションを実行する実行手段と、前記実行手段により
前記定数レジスタから定数が読み出されたことを示す状
態保持手段とを備え、前記格納手段は、前記状態保持手
段により定数が読み出されたことを示されていると、前
記定数を前記定数レジスタに格納する前に前記定数レジ
スタの内容を消去することを特徴とする。
【００１３】これによって、複数の命令に跨って分割配
置されていた定数の断片が定数レジスタに格納されて蓄
積され、元の定数に復元される。復元された定数は、読
み出された後に次に新たな定数の断片が定数レジスタに
格納される前に消去される。ここで請求項５記載のプロ
セッサは、請求項１から３記載のプロセッサにおいて、
さらに、前記実行手段により前記定数レジスタから定数
が読み出されたことを示す状態保持手段を備え、前記格
納手段は、前記状態保持手段により定数が読み出された
ことを示されていると、前記第１の定数を前記定数レジ
スタに格納する前に前記定数レジスタの内容を消去する
としたものである。
置されていた定数の断片が定数レジスタに格納されて蓄
積され、元の定数に復元される。復元された定数は、読
み出された後に次に新たな定数の断片が定数レジスタに
格納される前に消去される。ここで請求項５記載のプロ
セッサは、請求項１から３記載のプロセッサにおいて、
さらに、前記実行手段により前記定数レジスタから定数
が読み出されたことを示す状態保持手段を備え、前記格
納手段は、前記状態保持手段により定数が読み出された
ことを示されていると、前記第１の定数を前記定数レジ
スタに格納する前に前記定数レジスタの内容を消去する
としたものである。
【００１４】また請求項６記載のプロセッサは、前記実
行手段は、請求項４または５記載のプロセッサにおい
て、前記状態保持手段により定数が読み出されたことを
示されていても、前記定数レジスタに格納されている定
数を繰り返し読み出し、その定数の少なくとも一部をオ
ペランドとするオペレーションを実行するとしたもので
ある。
行手段は、請求項４または５記載のプロセッサにおい
て、前記状態保持手段により定数が読み出されたことを
示されていても、前記定数レジスタに格納されている定
数を繰り返し読み出し、その定数の少なくとも一部をオ
ペランドとするオペレーションを実行するとしたもので
ある。
【００１５】これによって、定数レジスタに復元格納さ
れた定数は繰り返し読み出される。さらに請求項７記載
のプロセッサは、請求項１から３記載のプロセッサにお
いて、前記解読手段は、さらに、前記命令中に第３の定
数を伴う定数置換オペレーションが置かれていることを
解読し、前記格納手段は、前記解読手段により前記定数
置換オペレーションが置かれていると解読された場合
に、前記定数レジスタに格納されている定数の一部を残
したまま他の部分と前記第３の定数とを置換して格納す
るとしたものである。
れた定数は繰り返し読み出される。さらに請求項７記載
のプロセッサは、請求項１から３記載のプロセッサにお
いて、前記解読手段は、さらに、前記命令中に第３の定
数を伴う定数置換オペレーションが置かれていることを
解読し、前記格納手段は、前記解読手段により前記定数
置換オペレーションが置かれていると解読された場合
に、前記定数レジスタに格納されている定数の一部を残
したまま他の部分と前記第３の定数とを置換して格納す
るとしたものである。
【００１６】これによって、定数レジスタに復元格納さ
れた定数は一部が置き換えられつつ繰り返し読み出され
る。ここで請求項８記載のプロセッサは、請求項７記載
のプロセッサにおいて、前記置換する部分が、前記定数
レジスタの最下位ビットを含む部分であるとしたもので
ある。
れた定数は一部が置き換えられつつ繰り返し読み出され
る。ここで請求項８記載のプロセッサは、請求項７記載
のプロセッサにおいて、前記置換する部分が、前記定数
レジスタの最下位ビットを含む部分であるとしたもので
ある。
【００１７】さらに上記目的を達成するために請求項９
記載のプロセッサは、複数の命令を格納する記憶装置か
ら命令を読み出す命令読み出し手段と、定数を格納する
ための定数レジスタと、前記命令中に第１の定数が置か
れていることと、前記命令中に第２の定数が置かれてい
ることを解読する解読手段と、前記解読手段により前記
第１の定数が置かれていると解読された場合に、前記定
数レジスタに定数が格納されていないと判断すると前記
第１の定数を所定位置に格納し、前記定数レジスタに定
数が既に格納されていると判断すると前記定数レジスタ
に既に格納されている定数を残したまま前記第１の定数
を新たに前記定数レジスタに格納する格納手段と、前記
実行手段により前記定数レジスタから定数が読み出され
たことを示す状態保持手段と、前記解読手段により前記
第２の定数が置かれていると解読された場合であって、
前記状態保持手段により定数が読み出されていないこと
を示されている場合は、前記定数レジスタに格納されて
いる定数を読み出し、その読み出された定数と前記第２
の定数とを連結した定数をオペランドとするオペレーシ
ョンを実行し、前記状態保持手段により定数が読み出さ
れたことを示されている場合は、前記第２の定数のみを
オペランドとするオペレーションを実行する実行手段と
を備えることを特徴とする。
記載のプロセッサは、複数の命令を格納する記憶装置か
ら命令を読み出す命令読み出し手段と、定数を格納する
ための定数レジスタと、前記命令中に第１の定数が置か
れていることと、前記命令中に第２の定数が置かれてい
ることを解読する解読手段と、前記解読手段により前記
第１の定数が置かれていると解読された場合に、前記定
数レジスタに定数が格納されていないと判断すると前記
第１の定数を所定位置に格納し、前記定数レジスタに定
数が既に格納されていると判断すると前記定数レジスタ
に既に格納されている定数を残したまま前記第１の定数
を新たに前記定数レジスタに格納する格納手段と、前記
実行手段により前記定数レジスタから定数が読み出され
たことを示す状態保持手段と、前記解読手段により前記
第２の定数が置かれていると解読された場合であって、
前記状態保持手段により定数が読み出されていないこと
を示されている場合は、前記定数レジスタに格納されて
いる定数を読み出し、その読み出された定数と前記第２
の定数とを連結した定数をオペランドとするオペレーシ
ョンを実行し、前記状態保持手段により定数が読み出さ
れたことを示されている場合は、前記第２の定数のみを
オペランドとするオペレーションを実行する実行手段と
を備えることを特徴とする。
【００１８】これによって、複数の命令に跨って分割配
置されていた第１の定数の断片が定数レジスタに格納さ
れて蓄積され、元の定数に復元される。第１の定数を初
めて読み出す時には第２の定数も併せて使用される。さ
らに上記した請求項１から９記載の各プロセッサは、命
令のフォーマットを指定するフォーマットコードが置か
れるフォーマットフィールドと、並列実行させるオペレ
ーションを指定する複数のオペレーションフィールドと
を含む命令を解読し実行するＶＬＩＷ方式のプロセッサ
であって、前記解読手段は、前記フォーマットコードを
参照することにより、少なくとも１つの前記オペレーシ
ョンフィールドに定数が置かれていることを解読すると
することができる。
置されていた第１の定数の断片が定数レジスタに格納さ
れて蓄積され、元の定数に復元される。第１の定数を初
めて読み出す時には第２の定数も併せて使用される。さ
らに上記した請求項１から９記載の各プロセッサは、命
令のフォーマットを指定するフォーマットコードが置か
れるフォーマットフィールドと、並列実行させるオペレ
ーションを指定する複数のオペレーションフィールドと
を含む命令を解読し実行するＶＬＩＷ方式のプロセッサ
であって、前記解読手段は、前記フォーマットコードを
参照することにより、少なくとも１つの前記オペレーシ
ョンフィールドに定数が置かれていることを解読すると
することができる。
【００１９】
【発明の実施の形態】以下、本発明に係るプロセッサの
実施の形態について、図面を用いて詳細に説明する。な
お、本明細書では、「命令」とは本プロセッサが同時並
列に解読し実行するコード全体を意味し、「オペレーシ
ョン」とは本プロセッサが並列に実行できる数値演算、
論理演算、転送、分岐等の処理単位又はその処理単位を
指定するためのコードを意味する。 （命令フォーマット）まず、本プロセッサが解読実行す
る命令の構造について説明する。
実施の形態について、図面を用いて詳細に説明する。な
お、本明細書では、「命令」とは本プロセッサが同時並
列に解読し実行するコード全体を意味し、「オペレーシ
ョン」とは本プロセッサが並列に実行できる数値演算、
論理演算、転送、分岐等の処理単位又はその処理単位を
指定するためのコードを意味する。 （命令フォーマット）まず、本プロセッサが解読実行す
る命令の構造について説明する。
【００２０】本プロセッサは、ＶＬＩＷアーキテクチャ
を採るプロセッサ（以下、「ＶＬＩＷプロセッサ」とい
う。）であり、３２ビット固定長の命令を解読実行す
る。図１（ａ）は、本プロセッサが実行する命令５０の
フィールド構成を示す図である。図１（ｂ）〜図１
（ｄ）は１６種類の命令フォーマットを示す図であり、
そのうち、図１（ｂ）は３オペレーション、図１（ｃ）
は２オペレーション、図１（ｄ）は１オペレーションを
同時に指定できる命令フォーマットである。
を採るプロセッサ（以下、「ＶＬＩＷプロセッサ」とい
う。）であり、３２ビット固定長の命令を解読実行す
る。図１（ａ）は、本プロセッサが実行する命令５０の
フィールド構成を示す図である。図１（ｂ）〜図１
（ｄ）は１６種類の命令フォーマットを示す図であり、
そのうち、図１（ｂ）は３オペレーション、図１（ｃ）
は２オペレーション、図１（ｄ）は１オペレーションを
同時に指定できる命令フォーマットである。
【００２１】この命令５０は、３２ビット固定長であ
り、４ビットずつに区切られた８個のフィールド（上位
よりＰ０．０フィールド５１、Ｐ１．０フィールド５
２、…、Ｐ３．２フィールド５８）からなる。なお、Ｐ
２．０フィールド５３〜Ｐ２．２フィールド５５のグル
ープをまとめて第１演算フィールド５９と呼び、Ｐ３．
０フィールド５６〜Ｐ３．２フィールド５８のグループ
をまとめて第２演算フィールド６０と呼ぶ。
り、４ビットずつに区切られた８個のフィールド（上位
よりＰ０．０フィールド５１、Ｐ１．０フィールド５
２、…、Ｐ３．２フィールド５８）からなる。なお、Ｐ
２．０フィールド５３〜Ｐ２．２フィールド５５のグル
ープをまとめて第１演算フィールド５９と呼び、Ｐ３．
０フィールド５６〜Ｐ３．２フィールド５８のグループ
をまとめて第２演算フィールド６０と呼ぶ。
【００２２】図１（ｂ）〜図１（ｄ）において、“ｃｏ
ｎｓｔ”は定数であり、これが用いられるオペレーショ
ンの種類によっては即値、絶対番地、ディスプレースメ
ント等の数値定数や文字定数を意味する。“ｏｐ”はオ
ペレーションの種類を指定するオペコードを、“Ｒｓ”
はソースオペランドとなるレジスタを、“Ｒｄ”はデス
ティネーションオペランドとなるレジスタを、“ｃｃ”
は本プロセッサが備える専用の３２ビットレジスタ（図
３に示される定数レジスタ３６）の格納値を分岐先の絶
対番地又は相対番地（ディスプレースメント）とする分
岐オペレーションを指定するオペコードを意味する。
ｎｓｔ”は定数であり、これが用いられるオペレーショ
ンの種類によっては即値、絶対番地、ディスプレースメ
ント等の数値定数や文字定数を意味する。“ｏｐ”はオ
ペレーションの種類を指定するオペコードを、“Ｒｓ”
はソースオペランドとなるレジスタを、“Ｒｄ”はデス
ティネーションオペランドとなるレジスタを、“ｃｃ”
は本プロセッサが備える専用の３２ビットレジスタ（図
３に示される定数レジスタ３６）の格納値を分岐先の絶
対番地又は相対番地（ディスプレースメント）とする分
岐オペレーションを指定するオペコードを意味する。
【００２３】各命令フォーマット毎の実際の動作につい
ては、後で詳細な説明を加える。図２は、図１で用いら
れている３種類のオペコード“ｃｃ”、“ｏｐ１”及び
“ｏｐ２”それぞれによって指定される具体的なオペレ
ーションを説明する図である。４ビットのオペコード
“ｃｃ”は、１６種類の分岐オペレーションの中の一つ
を指定する。１つの分岐オペレーションは、分岐条件と
分岐形式によって特定される。分岐条件には、等しい
（“ｅｑ”）、等しくない（“ｎｅｑ”）、より大きい
（“ｇｔ”）等がある。分岐形式には、上記定数レジス
タ３６の格納値を分岐先の絶対番地として分岐する形式
（ニーモニック表示において“ｉ”が添付されていない
もの）と相対番地として分岐する形式（ニーモニック表
示において“ｉ”が添付されているもの）とがある。例
えば、オペコード“ｅｑ”は、直前の比較結果が等しい
場合に絶対番地指定による分岐を行なうオペレーション
を意味し、オペコード“ｅｑｉ”は、直前の比較結果が
等しい場合に相対番地指定による分岐を行なうオペレー
ションを意味する。
ては、後で詳細な説明を加える。図２は、図１で用いら
れている３種類のオペコード“ｃｃ”、“ｏｐ１”及び
“ｏｐ２”それぞれによって指定される具体的なオペレ
ーションを説明する図である。４ビットのオペコード
“ｃｃ”は、１６種類の分岐オペレーションの中の一つ
を指定する。１つの分岐オペレーションは、分岐条件と
分岐形式によって特定される。分岐条件には、等しい
（“ｅｑ”）、等しくない（“ｎｅｑ”）、より大きい
（“ｇｔ”）等がある。分岐形式には、上記定数レジス
タ３６の格納値を分岐先の絶対番地として分岐する形式
（ニーモニック表示において“ｉ”が添付されていない
もの）と相対番地として分岐する形式（ニーモニック表
示において“ｉ”が添付されているもの）とがある。例
えば、オペコード“ｅｑ”は、直前の比較結果が等しい
場合に絶対番地指定による分岐を行なうオペレーション
を意味し、オペコード“ｅｑｉ”は、直前の比較結果が
等しい場合に相対番地指定による分岐を行なうオペレー
ションを意味する。
【００２４】４ビットのオペコード“ｏｐ１”は、“ａ
ｄｄ”（加算）、“ｓｕｂ”（減算）、“ｍｕｌ”（乗
算）、“ａｎｄ”（論理積）、“ｏｒ”（論理和）等の
算術論理演算に属するオペレーションの一つを指定する
場合と、“ｍｏｖ”（ワード（３２ビット）データの転
送）、“ｍｏｖｈ”（ハーフワードデータの転送）、
“ｍｏｖｂ”（バイトデータの転送）等のレジスタ間転
送に属するオペレーションの一つを指定する場合とがあ
る。また、転送オペレーションの一つとして、定数レジ
スタの下位４ビットの内容を置換する“ｓｅｔｌ４”オ
ペレーションが用意されている。
ｄｄ”（加算）、“ｓｕｂ”（減算）、“ｍｕｌ”（乗
算）、“ａｎｄ”（論理積）、“ｏｒ”（論理和）等の
算術論理演算に属するオペレーションの一つを指定する
場合と、“ｍｏｖ”（ワード（３２ビット）データの転
送）、“ｍｏｖｈ”（ハーフワードデータの転送）、
“ｍｏｖｂ”（バイトデータの転送）等のレジスタ間転
送に属するオペレーションの一つを指定する場合とがあ
る。また、転送オペレーションの一つとして、定数レジ
スタの下位４ビットの内容を置換する“ｓｅｔｌ４”オ
ペレーションが用意されている。
【００２５】４ビットのオペコード“ｏｐ２”は、上記
オペコード“ｏｐ１”と同様の算術論理演算及びレジス
タ間転送に加えて、“ｌｄ”（メモリからレジスタへの
１ワードデータのロード）、“ｓｔ”（レジスタからメ
モリへのワードデータのストア）等のレジスタ・メモリ
間転送に属するオペレーションの一つを指定する場合が
ある。
オペコード“ｏｐ１”と同様の算術論理演算及びレジス
タ間転送に加えて、“ｌｄ”（メモリからレジスタへの
１ワードデータのロード）、“ｓｔ”（レジスタからメ
モリへのワードデータのストア）等のレジスタ・メモリ
間転送に属するオペレーションの一つを指定する場合が
ある。
【００２６】第１演算フィールド５９には、本プロセッ
サと外部（メモリ）とのデータの転送を伴わないオペレ
ーション（算術論理演算、レジスタ間転送）を指定する
ためのオペコードとオペランド（ソース及びデスティネ
ーション）との組又は定数が置かれる。第２演算フィー
ルド６０には、上記第１演算フィールド５９の場合に加
えて、本プロセッサと外部（メモリ）とのデータの転送
を伴うオペレーション（レジスタ・メモリ間転送）を指
定するためのオペコードとオペランドとの組が置かれる
こともある。
サと外部（メモリ）とのデータの転送を伴わないオペレ
ーション（算術論理演算、レジスタ間転送）を指定する
ためのオペコードとオペランド（ソース及びデスティネ
ーション）との組又は定数が置かれる。第２演算フィー
ルド６０には、上記第１演算フィールド５９の場合に加
えて、本プロセッサと外部（メモリ）とのデータの転送
を伴うオペレーション（レジスタ・メモリ間転送）を指
定するためのオペコードとオペランドとの組が置かれる
こともある。
【００２７】なお、以上のようなオペレーションの種類
の各フィールドへの割り当ては、ノイマン型の本プロセ
ッサにおいては２つ以上の分岐オペレーションを同時に
実行する必要がないこと、本プロセッサと外部（メモ
リ）とのオペランドの入出力ポート（図３におけるオペ
ランドアクセス部４０）を１つに限定していること等に
基づく。 （プロセッサのハードウェア構成）次に、本プロセッサ
のハードウェア構成を説明する。
の各フィールドへの割り当ては、ノイマン型の本プロセ
ッサにおいては２つ以上の分岐オペレーションを同時に
実行する必要がないこと、本プロセッサと外部（メモ
リ）とのオペランドの入出力ポート（図３におけるオペ
ランドアクセス部４０）を１つに限定していること等に
基づく。 （プロセッサのハードウェア構成）次に、本プロセッサ
のハードウェア構成を説明する。
【００２８】図３は、本発明に係るプロセッサのハード
ウェア構成を示すブロック図である。本プロセッサは、
上述したように、最大３つのオペレーションを並列実行
するＶＬＩＷプロセッサであり、大きく分けて、命令レ
ジスタ１０、解読部２０及び実行部３０から構成され
る。
ウェア構成を示すブロック図である。本プロセッサは、
上述したように、最大３つのオペレーションを並列実行
するＶＬＩＷプロセッサであり、大きく分けて、命令レ
ジスタ１０、解読部２０及び実行部３０から構成され
る。
【００２９】命令レジスタ１０は、命令フェッチ部３９
から送られてきた１個の命令を保持する３２ビットのレ
ジスタである。解読部２０は、命令レジスタ１０に保持
された命令を解読し、その解読結果に応じた制御線を実
行部３０に出力するものであり、大きく分けて、フォー
マットデコーダ２１と命令デコーダ２２とからなる。
から送られてきた１個の命令を保持する３２ビットのレ
ジスタである。解読部２０は、命令レジスタ１０に保持
された命令を解読し、その解読結果に応じた制御線を実
行部３０に出力するものであり、大きく分けて、フォー
マットデコーダ２１と命令デコーダ２２とからなる。
【００３０】命令デコーダ２２はさらに、Ｐ１．０フィ
ールド１２に保持されたオペコード“ｃｃ”を解読しそ
の結果に基づいてＰＣ部３３を制御する分岐デコーダ２
３と、Ｐ２．０フィールド１３に保持されたオペコード
を解読しその結果に基づいて第１演算部３７を制御する
第１演算デコーダ２４と、Ｐ３．０フィールド１６に保
持されたオペコードを解読しその結果に基づいて第２演
算部３８及びオペランドアクセス部４０を制御する第２
演算デコーダ２５とからなる。
ールド１２に保持されたオペコード“ｃｃ”を解読しそ
の結果に基づいてＰＣ部３３を制御する分岐デコーダ２
３と、Ｐ２．０フィールド１３に保持されたオペコード
を解読しその結果に基づいて第１演算部３７を制御する
第１演算デコーダ２４と、Ｐ３．０フィールド１６に保
持されたオペコードを解読しその結果に基づいて第２演
算部３８及びオペランドアクセス部４０を制御する第２
演算デコーダ２５とからなる。
【００３１】フォーマットデコーダ２１は、Ｐ０．０フ
ィールド１１に保持された４ビットのフォーマットコー
ドをデコードすることによって命令レジスタ１０に保持
された命令のフォーマットが図１（ｂ）〜図１（ｄ）に
示された１６種類のうちのいずれであるかを特定し、そ
の結果に応じて分岐デコーダ２３、第１演算デコーダ２
４及び第２演算デコーダ２５による解読動作を許可又は
禁止したり、実行部３０の定数レジスタ制御部３２を動
作させたりする。
ィールド１１に保持された４ビットのフォーマットコー
ドをデコードすることによって命令レジスタ１０に保持
された命令のフォーマットが図１（ｂ）〜図１（ｄ）に
示された１６種類のうちのいずれであるかを特定し、そ
の結果に応じて分岐デコーダ２３、第１演算デコーダ２
４及び第２演算デコーダ２５による解読動作を許可又は
禁止したり、実行部３０の定数レジスタ制御部３２を動
作させたりする。
【００３２】なお、上記デコーダ２１、２３〜２５は、
基本的には１サイクルに１つのオペレーションを解読
し、実行部３０に制御信号を与える。また、命令レジス
タ１０と実行部３０を接続する２６ビットの定数信号線
２６は、命令レジスタ１０に置かれた定数やオペランド
を実行部３０に転送するためのバスである。実行部３０
は、解読部２０での解読結果に基づいて、最大３つのオ
ペレーションを並列実行する回路ユニットであり、実行
制御部３１、ＰＣ部３３、レジスタ群３４、第１演算部
３７、第２演算部３８、命令フェッチ部３９及びオペラ
ンドアクセス部４０からなる。なお、この実行部３０の
うち定数レジスタ制御部３２、ＰＣ部３３及び定数レジ
スタ３６については、別の図面においてさらに詳細な構
成を示している。
基本的には１サイクルに１つのオペレーションを解読
し、実行部３０に制御信号を与える。また、命令レジス
タ１０と実行部３０を接続する２６ビットの定数信号線
２６は、命令レジスタ１０に置かれた定数やオペランド
を実行部３０に転送するためのバスである。実行部３０
は、解読部２０での解読結果に基づいて、最大３つのオ
ペレーションを並列実行する回路ユニットであり、実行
制御部３１、ＰＣ部３３、レジスタ群３４、第１演算部
３７、第２演算部３８、命令フェッチ部３９及びオペラ
ンドアクセス部４０からなる。なお、この実行部３０の
うち定数レジスタ制御部３２、ＰＣ部３３及び定数レジ
スタ３６については、別の図面においてさらに詳細な構
成を示している。
【００３３】実行制御部３１は、解読部２０での実行結
果に基づいて実行部３０の各構成要素３３〜４０を制御
する制御回路や配線の総称であり、通常のプロセッサが
備える構成要素（タイミング制御、動作許可禁止制御、
ステータス管理、割り込み制御等の回路）の他に本プロ
セッサに特有の定数レジスタ制御部３２を有する。定数
レジスタ制御部３２は、フォーマットデコーダ２１から
の指示に基づいて命令レジスタ１０に保持された４ビッ
ト又は１６ビットの定数（ｃｏｎｓｔ）を定数レジスタ
３６に格納する制御を行なう。
果に基づいて実行部３０の各構成要素３３〜４０を制御
する制御回路や配線の総称であり、通常のプロセッサが
備える構成要素（タイミング制御、動作許可禁止制御、
ステータス管理、割り込み制御等の回路）の他に本プロ
セッサに特有の定数レジスタ制御部３２を有する。定数
レジスタ制御部３２は、フォーマットデコーダ２１から
の指示に基づいて命令レジスタ１０に保持された４ビッ
ト又は１６ビットの定数（ｃｏｎｓｔ）を定数レジスタ
３６に格納する制御を行なう。
【００３４】ＰＣ（プログラムカウンタ）部３３は、分
岐デコーダ２３による制御の下で、次に解読実行すべき
命令が置かれている図示されていない外部メモリ上のア
ドレスを命令フェッチ部３９に出力する。命令フェッチ
部３９は、３２ビットのＩＡ（インストラクションアド
レス）バス及び３２ビットのＩＤ（インストラクション
データ）バスを通じて図示されていない外部メモリから
命令ブロックをフェッチし、内部の命令キャッシュに保
持すると共に、ＰＣ部３３から出力されたアドレスに相
当する命令を命令レジスタ１０に供給する。
岐デコーダ２３による制御の下で、次に解読実行すべき
命令が置かれている図示されていない外部メモリ上のア
ドレスを命令フェッチ部３９に出力する。命令フェッチ
部３９は、３２ビットのＩＡ（インストラクションアド
レス）バス及び３２ビットのＩＤ（インストラクション
データ）バスを通じて図示されていない外部メモリから
命令ブロックをフェッチし、内部の命令キャッシュに保
持すると共に、ＰＣ部３３から出力されたアドレスに相
当する命令を命令レジスタ１０に供給する。
【００３５】レジスタ群３４は、１６個の３２ビット汎
用レジスタ３５と１個の３２ビット定数レジスタ３６か
ら構成される。これら１７個のレジスタ３５、３６に格
納された値は、第１演算デコーダ２４及び第２演算デコ
ーダ２５での解読結果に基づいて、第１演算部３７及び
第２演算部３８に転送され、ここで演算が施され、又
は、ここを単に通過した後に、レジスタ群３４又はオペ
ランドアクセス部４０に送られる。なお、定数レジスタ
３６に格納された値は、第１演算部３７及び第２演算部
３８での演算に用いられる他に、ＰＣ部３３にも転送さ
れ、ここで分岐先となる有効アドレスを生成するために
用いられる。
用レジスタ３５と１個の３２ビット定数レジスタ３６か
ら構成される。これら１７個のレジスタ３５、３６に格
納された値は、第１演算デコーダ２４及び第２演算デコ
ーダ２５での解読結果に基づいて、第１演算部３７及び
第２演算部３８に転送され、ここで演算が施され、又
は、ここを単に通過した後に、レジスタ群３４又はオペ
ランドアクセス部４０に送られる。なお、定数レジスタ
３６に格納された値は、第１演算部３７及び第２演算部
３８での演算に用いられる他に、ＰＣ部３３にも転送さ
れ、ここで分岐先となる有効アドレスを生成するために
用いられる。
【００３６】第１演算部３７は、２個の３２ビットデー
タに対して算術論理演算を行なうＡＬＵと乗算を行う乗
算器とを内部に有し、第１演算デコーダ２４による制御
の下で２種類のオペレーション（算術論理演算とレジス
タ間転送）を実行する。第２演算部３８も、第１演算部
３７と同様に、２個の３２ビットデータに対して算術論
理演算を行なうＡＬＵと乗算を行う乗算器とを内部に有
し、第２演算デコーダ２５による制御の下で２種類のオ
ペレーション（算術論理演算とレジスタ間転送）を実行
する。
タに対して算術論理演算を行なうＡＬＵと乗算を行う乗
算器とを内部に有し、第１演算デコーダ２４による制御
の下で２種類のオペレーション（算術論理演算とレジス
タ間転送）を実行する。第２演算部３８も、第１演算部
３７と同様に、２個の３２ビットデータに対して算術論
理演算を行なうＡＬＵと乗算を行う乗算器とを内部に有
し、第２演算デコーダ２５による制御の下で２種類のオ
ペレーション（算術論理演算とレジスタ間転送）を実行
する。
【００３７】オペランドアクセス部４０は、第２演算デ
コーダによる制御の下でレジスタ群３４と図示されてい
ない外部メモリとの間でオペランドの転送を行なう回路
であり、そのオペランドやオペランドアドレスを保持す
るバッファを内部に有する。具体的には、例えば、命令
レジスタ１０のＰ３．１フィールド１６にオペコード
“ｌｄ”が置かれていた場合には、外部メモリに置かれ
ていた１ワードのデータがオペランドアクセス部４０を
経てレジスタ群３４のいずれかのレジスタにロードさ
れ、また、オペコード“ｓｔ”が置かれていた場合に
は、レジスタ群３４のいずれかのレジスタの格納値が外
部メモリにストアされる。
コーダによる制御の下でレジスタ群３４と図示されてい
ない外部メモリとの間でオペランドの転送を行なう回路
であり、そのオペランドやオペランドアドレスを保持す
るバッファを内部に有する。具体的には、例えば、命令
レジスタ１０のＰ３．１フィールド１６にオペコード
“ｌｄ”が置かれていた場合には、外部メモリに置かれ
ていた１ワードのデータがオペランドアクセス部４０を
経てレジスタ群３４のいずれかのレジスタにロードさ
れ、また、オペコード“ｓｔ”が置かれていた場合に
は、レジスタ群３４のいずれかのレジスタの格納値が外
部メモリにストアされる。
【００３８】上記ＰＣ部３３、レジスタ群３４、第１演
算部３７、第２演算部３８及びオペランドアクセス部４
０は、図示されるように、内部バス（Ｌ１バス、Ｒ１バ
ス、Ｌ２バス、Ｒ２バス、Ｄ１バス、Ｄ２バス）で接続
されている。なお、Ｌ１バス及びＲ１バスはそれぞれ第
１演算部３７の２つの入力ポートに、Ｌ２バス及びＲ２
バスはそれぞれ第２演算部３８の２つの入力ポートに、
Ｄ１バス及びＤ２バスはそれぞれ第１演算部３７及び第
２演算部３８の出力ポートに接続されている。 （定数レジスタ３６及びその周辺回路の詳細な構成）次
に、定数レジスタ３６及びその周辺回路について詳細に
説明する。
算部３７、第２演算部３８及びオペランドアクセス部４
０は、図示されるように、内部バス（Ｌ１バス、Ｒ１バ
ス、Ｌ２バス、Ｒ２バス、Ｄ１バス、Ｄ２バス）で接続
されている。なお、Ｌ１バス及びＲ１バスはそれぞれ第
１演算部３７の２つの入力ポートに、Ｌ２バス及びＲ２
バスはそれぞれ第２演算部３８の２つの入力ポートに、
Ｄ１バス及びＤ２バスはそれぞれ第１演算部３７及び第
２演算部３８の出力ポートに接続されている。 （定数レジスタ３６及びその周辺回路の詳細な構成）次
に、定数レジスタ３６及びその周辺回路について詳細に
説明する。
【００３９】図４は、定数レジスタ３６及びその周辺回
路の詳細な構成と接続関係を示すブロック図である。な
お、図中の固定値（“０”）２７は、定数“０”を示す
４本の信号線の固定的な配線を意味する。定数レジスタ
制御部３２は、５個の３入力セレクタ３２ａ〜３２ｅと
３個の４入力セレクタ３２ｆ〜３２ｈとからなり、定数
レジスタ３６は、８個の４ビット幅レジスタ３６ａ〜３
６ｈからなる。なお、各入出力データは並列４ビットで
ある。
路の詳細な構成と接続関係を示すブロック図である。な
お、図中の固定値（“０”）２７は、定数“０”を示す
４本の信号線の固定的な配線を意味する。定数レジスタ
制御部３２は、５個の３入力セレクタ３２ａ〜３２ｅと
３個の４入力セレクタ３２ｆ〜３２ｈとからなり、定数
レジスタ３６は、８個の４ビット幅レジスタ３６ａ〜３
６ｈからなる。なお、各入出力データは並列４ビットで
ある。
【００４０】読み出しフラグ記憶部２８は、定数レジス
タ３６をゼロクリアすべきかどうかを調べるために用い
られる。図５は、読み出しフラグ記憶部２８の値の変化
を示す状態遷移図である。読み出しフラグ記憶部２８の
値は、定数レジスタ３６の格納値が読み出され、かつ定
数レジスタ３６への定数の格納が行なわれなかった場合
に“１”にセットされる。読み出しフラグ記憶部２８の
値が“１”の状態で、定数を格納するオペレーションが
指定された場合、定数を設定する前に定数レジスタ制御
部３２の制御により定数レジスタ３６の内容はゼロクリ
アされる。その後、読み出しフラグ記憶部２８の値は
“０”にセットされる。
タ３６をゼロクリアすべきかどうかを調べるために用い
られる。図５は、読み出しフラグ記憶部２８の値の変化
を示す状態遷移図である。読み出しフラグ記憶部２８の
値は、定数レジスタ３６の格納値が読み出され、かつ定
数レジスタ３６への定数の格納が行なわれなかった場合
に“１”にセットされる。読み出しフラグ記憶部２８の
値が“１”の状態で、定数を格納するオペレーションが
指定された場合、定数を設定する前に定数レジスタ制御
部３２の制御により定数レジスタ３６の内容はゼロクリ
アされる。その後、読み出しフラグ記憶部２８の値は
“０”にセットされる。
【００４１】定数レジスタ制御部３２は、フォーマット
デコーダ２１及び命令デコーダ２２からの制御信号に従
って上記８個の入力セレクタ３２ａ〜３２ｈを制御する
ことで、以下に示す８通りの格納方法のいずれかの方法
により、命令レジスタ１０に保持された定数を定数レジ
スタ３６に格納させる。図６（ａ）〜図６（ｈ）は、そ
の８通りの格納方法を説明する図である。
デコーダ２１及び命令デコーダ２２からの制御信号に従
って上記８個の入力セレクタ３２ａ〜３２ｈを制御する
ことで、以下に示す８通りの格納方法のいずれかの方法
により、命令レジスタ１０に保持された定数を定数レジ
スタ３６に格納させる。図６（ａ）〜図６（ｈ）は、そ
の８通りの格納方法を説明する図である。
【００４２】図６（ａ）は、フォーマットデコーダ２１
によってＰ０．０フィールド１１に保持された値が
“０”又は“１”であると解読され、読み出しフラグ記
憶部２８の値が“０”である場合の格納方法を示す。こ
れは、Ｐ１．０フィールド１２に置かれた４ビットの定
数のみを定数レジスタ３６に格納する場合に相当する。
具体的には、定数レジスタ３６に保持されたデータを４
ビット単位で上位にシフトさせると同時に、命令レジス
タ１０のＰ１．０フィールド１２に保持された４ビット
の定数を定数レジスタ３６の最下位の４ビットレジスタ
３６ｈに格納する。
によってＰ０．０フィールド１１に保持された値が
“０”又は“１”であると解読され、読み出しフラグ記
憶部２８の値が“０”である場合の格納方法を示す。こ
れは、Ｐ１．０フィールド１２に置かれた４ビットの定
数のみを定数レジスタ３６に格納する場合に相当する。
具体的には、定数レジスタ３６に保持されたデータを４
ビット単位で上位にシフトさせると同時に、命令レジス
タ１０のＰ１．０フィールド１２に保持された４ビット
の定数を定数レジスタ３６の最下位の４ビットレジスタ
３６ｈに格納する。
【００４３】図６（ｂ）は、フォーマットデコーダ２１
によってＰ０．０フィールド１１に保持された値が
“０”又は“１”であると解読され、読み出しフラグ記
憶部２８の値が“１”である場合の格納方法を示す。こ
れは、定数レジスタ３６の内容をゼロクリアしてから、
Ｐ１．０フィールド１２に置かれた４ビットの定数のみ
を定数レジスタ３６に格納する場合に相当する。
によってＰ０．０フィールド１１に保持された値が
“０”又は“１”であると解読され、読み出しフラグ記
憶部２８の値が“１”である場合の格納方法を示す。こ
れは、定数レジスタ３６の内容をゼロクリアしてから、
Ｐ１．０フィールド１２に置かれた４ビットの定数のみ
を定数レジスタ３６に格納する場合に相当する。
【００４４】具体的には、命令レジスタ１０のＰ１．０
フィールド１２に保持された４ビットの定数を定数レジ
スタ３６の最下位の４ビットレジスタ３６ｈに格納する
と同時に、定数レジスタ３６の残りのビット３６ａ〜３
６ｇに“０”を格納する。図６（ｃ）は、フォーマット
デコーダ２１によってＰ０．０フィールド１１に保持さ
れた値が“４”であると解読され、読み出しフラグ記憶
部２８の値が“０”である場合の格納方法を示す。これ
は、Ｐ１．０フィールド１２〜Ｐ２．２フィールド１５
に置かれた１６ビットの定数を定数レジスタ３６に格納
する場合に相当する。
フィールド１２に保持された４ビットの定数を定数レジ
スタ３６の最下位の４ビットレジスタ３６ｈに格納する
と同時に、定数レジスタ３６の残りのビット３６ａ〜３
６ｇに“０”を格納する。図６（ｃ）は、フォーマット
デコーダ２１によってＰ０．０フィールド１１に保持さ
れた値が“４”であると解読され、読み出しフラグ記憶
部２８の値が“０”である場合の格納方法を示す。これ
は、Ｐ１．０フィールド１２〜Ｐ２．２フィールド１５
に置かれた１６ビットの定数を定数レジスタ３６に格納
する場合に相当する。
【００４５】具体的には、定数レジスタ３６の下位１６
ビット３６ｅ〜３６ｈに保持されたデータを上位１６ビ
ット３６ａ〜３６ｄにシフトさせると同時に、命令レジ
スタ１０のＰ１．０フィールド１２〜Ｐ２．２フィール
ド１５に保持された１６ビットの定数を定数レジスタ３
６の下位１６ビット３６ｅ〜３６ｈに格納する。図６
（ｄ）は、フォーマットデコーダ２１によってＰ０．０
フィールド１１に保持された値が“４”であると解読さ
れ、読み出しフラグ記憶部２８の値が“１”である場合
の格納方法を示す。これは、定数レジスタ３６の内容を
ゼロクリアしてから、Ｐ１．０フィールド１２〜Ｐ２．
２フィールド１５に置かれた１６ビットの定数を定数レ
ジスタ３６に格納する場合に相当する。
ビット３６ｅ〜３６ｈに保持されたデータを上位１６ビ
ット３６ａ〜３６ｄにシフトさせると同時に、命令レジ
スタ１０のＰ１．０フィールド１２〜Ｐ２．２フィール
ド１５に保持された１６ビットの定数を定数レジスタ３
６の下位１６ビット３６ｅ〜３６ｈに格納する。図６
（ｄ）は、フォーマットデコーダ２１によってＰ０．０
フィールド１１に保持された値が“４”であると解読さ
れ、読み出しフラグ記憶部２８の値が“１”である場合
の格納方法を示す。これは、定数レジスタ３６の内容を
ゼロクリアしてから、Ｐ１．０フィールド１２〜Ｐ２．
２フィールド１５に置かれた１６ビットの定数を定数レ
ジスタ３６に格納する場合に相当する。
【００４６】具体的には、命令レジスタ１０のＰ１．０
フィールド１２〜Ｐ２．２フィールド１５に保持された
１６ビットの定数を定数レジスタ３６の下位１６ビット
３６ｅ〜３６ｈに格納すると同時に、残りのビット３６
ａ〜３６ｄに“０”を格納する。図６（ｅ）は、フォー
マットデコーダ２１によってＰ０．０フィールド１１に
保持された値が“５”であると解読され、読み出しフラ
グ記憶部２８の値が“０”である場合の格納方法を示
す。これは、Ｐ１．０フィールド１２とＰ３．０フィー
ルド１６〜Ｐ３．２フィールド１８に置かれた１６ビッ
トの定数を定数レジスタ３６に格納する場合に相当す
る。
フィールド１２〜Ｐ２．２フィールド１５に保持された
１６ビットの定数を定数レジスタ３６の下位１６ビット
３６ｅ〜３６ｈに格納すると同時に、残りのビット３６
ａ〜３６ｄに“０”を格納する。図６（ｅ）は、フォー
マットデコーダ２１によってＰ０．０フィールド１１に
保持された値が“５”であると解読され、読み出しフラ
グ記憶部２８の値が“０”である場合の格納方法を示
す。これは、Ｐ１．０フィールド１２とＰ３．０フィー
ルド１６〜Ｐ３．２フィールド１８に置かれた１６ビッ
トの定数を定数レジスタ３６に格納する場合に相当す
る。
【００４７】具体的には、定数レジスタ３６の下位１６
ビット３６ｅ〜３６ｈに保持されたデータを上位１６ビ
ット３６ａ〜３６ｄにシフトさせると同時に、命令レジ
スタ１０のＰ１．０フィールド１２とＰ３．０フィール
ド１６〜Ｐ３．２フィールド１８に保持された１６ビッ
トの定数を定数レジスタ３６の下位１６ビット３６ｅ〜
３６ｈに格納する。
ビット３６ｅ〜３６ｈに保持されたデータを上位１６ビ
ット３６ａ〜３６ｄにシフトさせると同時に、命令レジ
スタ１０のＰ１．０フィールド１２とＰ３．０フィール
ド１６〜Ｐ３．２フィールド１８に保持された１６ビッ
トの定数を定数レジスタ３６の下位１６ビット３６ｅ〜
３６ｈに格納する。
【００４８】図６（ｆ）は、フォーマットデコーダ２１
によってＰ０．０フィールド１１に保持された値が
“５”であると解読され、読み出しフラグ記憶部２８の
値が“１”である場合の格納方法を示す。これは、定数
レジスタ３６の内容をゼロクリアしてから、Ｐ１．０フ
ィールド１２とＰ３．０フィールド１６〜Ｐ３．２フィ
ールド１８に置かれた１６ビットの定数を定数レジスタ
３６に格納する場合に相当する。
によってＰ０．０フィールド１１に保持された値が
“５”であると解読され、読み出しフラグ記憶部２８の
値が“１”である場合の格納方法を示す。これは、定数
レジスタ３６の内容をゼロクリアしてから、Ｐ１．０フ
ィールド１２とＰ３．０フィールド１６〜Ｐ３．２フィ
ールド１８に置かれた１６ビットの定数を定数レジスタ
３６に格納する場合に相当する。
【００４９】具体的には、命令レジスタ１０のＰ１．０
フィールド１２とＰ３．０フィールド１６〜Ｐ３．２フ
ィールド１８に保持された１６ビットの定数を定数レジ
スタ３６の下位１６ビット３６ｅ〜３６ｈに格納すると
同時に、残りのビット３６ａ〜３６ｄに“０”を格納す
る。図６（ｇ）は、第１演算デコーダ２４でデコードし
た結果、オペレーションが“ｓｅｔｌ４”であると解読
された場合の格納方法を示す。これは、現在定数レジス
タ３６に格納されている値の下位４ビットのみを変更す
る場合に相当する。
フィールド１２とＰ３．０フィールド１６〜Ｐ３．２フ
ィールド１８に保持された１６ビットの定数を定数レジ
スタ３６の下位１６ビット３６ｅ〜３６ｈに格納すると
同時に、残りのビット３６ａ〜３６ｄに“０”を格納す
る。図６（ｇ）は、第１演算デコーダ２４でデコードし
た結果、オペレーションが“ｓｅｔｌ４”であると解読
された場合の格納方法を示す。これは、現在定数レジス
タ３６に格納されている値の下位４ビットのみを変更す
る場合に相当する。
【００５０】具体的には、定数レジスタ３６に既に格納
されているデータのシフトは行なわず、Ｐ２．１フィー
ルドに保持された４ビットの定数を定数レジスタ３６の
下位４ビット３６ｈに格納する。図６（ｈ）は、第２演
算デコーダ２５でデコードした結果、オペレーションが
“ｓｅｔｌ４”であると解読された場合の格納方法を示
す。これは、現在定数レジスタ３６に格納されている値
の下位４ビットのみを変更する場合に相当する。
されているデータのシフトは行なわず、Ｐ２．１フィー
ルドに保持された４ビットの定数を定数レジスタ３６の
下位４ビット３６ｈに格納する。図６（ｈ）は、第２演
算デコーダ２５でデコードした結果、オペレーションが
“ｓｅｔｌ４”であると解読された場合の格納方法を示
す。これは、現在定数レジスタ３６に格納されている値
の下位４ビットのみを変更する場合に相当する。
【００５１】具体的には、定数レジスタ３６に既に格納
されているデータのシフトは行なわず、Ｐ３．１フィー
ルドに保持された４ビットの定数を定数レジスタ３６の
下位４ビット３６ｈに格納する。以上のように、命令レ
ジスタ１０のＰ０．０フィールド１１の値が“０”、
“１”、“４”、“５”であり、読み出しフラグ２８の
値が“０”の場合には、定数レジスタ３６に既に格納さ
れた定数をシフトさせながら新たな定数が定数レジスタ
３６に格納される。そして、命令レジスタ１０のＰ０．
０フィールド１１の値が“０”、“１”、“４”、
“５”であり、読み出しフラグ２８の値が“１”の場合
には、定数レジスタ３６をゼロクリアしてから新たな定
数が定数レジスタ３６に格納される。また、“ｓｅｔｌ
４”オペレーションが指定された場合には、定数レジス
タ３６の下位４ビットのみを変更し、上位ビットの格納
値はそのまま残すことができる。なお、“ｓｅｔｌ４”
オペレーションは、すべてのオペコード“ｏｐ１”又は
“ｏｐ２”に配置することができ、その場合の“Ｒｄ
１”又は“Ｒｄ２”の内容は無視される。
されているデータのシフトは行なわず、Ｐ３．１フィー
ルドに保持された４ビットの定数を定数レジスタ３６の
下位４ビット３６ｈに格納する。以上のように、命令レ
ジスタ１０のＰ０．０フィールド１１の値が“０”、
“１”、“４”、“５”であり、読み出しフラグ２８の
値が“０”の場合には、定数レジスタ３６に既に格納さ
れた定数をシフトさせながら新たな定数が定数レジスタ
３６に格納される。そして、命令レジスタ１０のＰ０．
０フィールド１１の値が“０”、“１”、“４”、
“５”であり、読み出しフラグ２８の値が“１”の場合
には、定数レジスタ３６をゼロクリアしてから新たな定
数が定数レジスタ３６に格納される。また、“ｓｅｔｌ
４”オペレーションが指定された場合には、定数レジス
タ３６の下位４ビットのみを変更し、上位ビットの格納
値はそのまま残すことができる。なお、“ｓｅｔｌ４”
オペレーションは、すべてのオペコード“ｏｐ１”又は
“ｏｐ２”に配置することができ、その場合の“Ｒｄ
１”又は“Ｒｄ２”の内容は無視される。
【００５２】“ｓｅｔｌ４”のように、定数レジスタ３
６の下位ビットのみを変更するオペレーションを用意す
ることにより、下位ビットのみが異なるいくつかの定数
を使用したい場合に、定数全体を何度も設定しなおす必
要がなくなり、定数レジスタ３６の上位部分を使い回し
することができるようになる。図７（ａ）〜図７（ｆ）
は、定数レジスタ３６及び読み出しフラグ記憶部２８の
値の変化を示す図である。
６の下位ビットのみを変更するオペレーションを用意す
ることにより、下位ビットのみが異なるいくつかの定数
を使用したい場合に、定数全体を何度も設定しなおす必
要がなくなり、定数レジスタ３６の上位部分を使い回し
することができるようになる。図７（ａ）〜図７（ｆ）
は、定数レジスタ３６及び読み出しフラグ記憶部２８の
値の変化を示す図である。
【００５３】図７（ａ）は、定数レジスタ３６に格納さ
れていた定数“０ｘ８７６５４３２１”が読み出された
直後におけるそれらの内容を示し、図７（ｂ）〜図７
（ｅ）は、その後に４ビットの定数“０ｘ８”、“０ｘ
７”、“０ｘ６”、“０ｘ５”が順次に格納された直後
におけるそれらの内容を示し、図７（ｆ）は、図７
（ｅ）における定数“０ｘ００００８７６５”が読み出
された直後におけるそれらの内容を示す。
れていた定数“０ｘ８７６５４３２１”が読み出された
直後におけるそれらの内容を示し、図７（ｂ）〜図７
（ｅ）は、その後に４ビットの定数“０ｘ８”、“０ｘ
７”、“０ｘ６”、“０ｘ５”が順次に格納された直後
におけるそれらの内容を示し、図７（ｆ）は、図７
（ｅ）における定数“０ｘ００００８７６５”が読み出
された直後におけるそれらの内容を示す。
【００５４】このように、読み出しフラグ記憶部２８に
よってゼロクリアの必要性の有無を管理することで、複
数の命令に跨って分割配置されていた定数は、定数レジ
スタ３６に蓄積して格納され、ゼロ拡張された元の定数
として復元される。ここで、ゼロ拡張とは、ある数値の
有効桁数が一定の桁数に満たない場合に、その有効桁よ
り上位の桁全てをゼロで埋める処理をいう。
よってゼロクリアの必要性の有無を管理することで、複
数の命令に跨って分割配置されていた定数は、定数レジ
スタ３６に蓄積して格納され、ゼロ拡張された元の定数
として復元される。ここで、ゼロ拡張とは、ある数値の
有効桁数が一定の桁数に満たない場合に、その有効桁よ
り上位の桁全てをゼロで埋める処理をいう。
【００５５】また、読み出しフラグ記憶部２８を用意す
ることにより、新しい定数を格納する際にゼロクリアの
必要性の有無を判定することができるようになり、定数
レジスタ３６の値を使用した時点で定数レジスタ３６を
ゼロクリアしておく必要がなくなっている。これによっ
て、以下に示すような定数レジスタ３６の格納値の全体
の再利用が可能となっている。
ることにより、新しい定数を格納する際にゼロクリアの
必要性の有無を判定することができるようになり、定数
レジスタ３６の値を使用した時点で定数レジスタ３６を
ゼロクリアしておく必要がなくなっている。これによっ
て、以下に示すような定数レジスタ３６の格納値の全体
の再利用が可能となっている。
【００５６】ここで、再び図１に示した各命令フォーマ
ットについて、読み出しフラグ記憶部２８の値に応じた
本プロセッサの動作を説明する。なお、本プロセッサで
は、初期状態として読み出しフラグ記憶部２８の値は
“１”にセットされている。フォーマットコード（Ｐ
０．０フィールド１１の格納値）“０”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
ットについて、読み出しフラグ記憶部２８の値に応じた
本プロセッサの動作を説明する。なお、本プロセッサで
は、初期状態として読み出しフラグ記憶部２８の値は
“１”にセットされている。フォーマットコード（Ｐ
０．０フィールド１１の格納値）“０”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
【００５７】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｏｎｓｔ”を定数レジスタ３６の３６ｈに格納
し、３６ａ〜３６ｇをゼロクリアする。そして、読み出
しフラグ記憶部２８の値を“０”にする。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｏｎｓｔ”を定数レジスタ３６の３６ｈに格納
し、３６ａ〜３６ｇをゼロクリアする。そして、読み出
しフラグ記憶部２８の値を“０”にする。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
【００５８】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、定数レジスタ３６の３６ｂ〜３６ｈ
を３６ａ〜３６ｇに４ビット左シフトしてから、Ｐ１．
０フィールド５２に指定された“ｃｏｎｓｔ”を定数レ
ジスタ３６の３６ｈに格納する。読み出しフラグ記憶部
２８の値は“０”のままである。
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、定数レジスタ３６の３６ｂ〜３６ｈ
を３６ａ〜３６ｇに４ビット左シフトしてから、Ｐ１．
０フィールド５２に指定された“ｃｏｎｓｔ”を定数レ
ジスタ３６の３６ｈに格納する。読み出しフラグ記憶部
２８の値は“０”のままである。
【００５９】フォーマットコード“１”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ２．１フィールド５
４に指定された４ビットの定数“ｃｏｕｓｔ１”であ
る。
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ２．１フィールド５
４に指定された４ビットの定数“ｃｏｕｓｔ１”であ
る。
【００６０】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｏｎｓｔ”を定数レジスタ３６の３６ｈに格納
し、３６ａ〜３６ｇをゼロクリアする。そして、読み出
しフラグ記憶部２８の値を“０”にする。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、定数レジスタ３６の
３６ｂ〜３６ｈとＰ２．１フィールド５４に指定された
４ビットの定数“ｃｏｕｓｔ１”を連結した３２ビット
の定数である。そして、定数レジスタ３６の内容を読み
出したので、読み出しフラグ記憶部２８の値を“１”に
セットする。
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｏｎｓｔ”を定数レジスタ３６の３６ｈに格納
し、３６ａ〜３６ｇをゼロクリアする。そして、読み出
しフラグ記憶部２８の値を“０”にする。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、定数レジスタ３６の
３６ｂ〜３６ｈとＰ２．１フィールド５４に指定された
４ビットの定数“ｃｏｕｓｔ１”を連結した３２ビット
の定数である。そして、定数レジスタ３６の内容を読み
出したので、読み出しフラグ記憶部２８の値を“１”に
セットする。
【００６１】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、この時点で読みだしフラグ記憶部２
８の値は“１”になっているので、Ｐ１．０フィールド
５２に指定された“ｃｏｎｓｔ”を定数レジスタ３６の
３６ｈに格納し、３６ａ〜３６ｇをゼロクリアする。そ
して、読み出しフラグ記憶部２８の値を“０”にする。
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、この時点で読みだしフラグ記憶部２
８の値は“１”になっているので、Ｐ１．０フィールド
５２に指定された“ｃｏｎｓｔ”を定数レジスタ３６の
３６ｈに格納し、３６ａ〜３６ｇをゼロクリアする。そ
して、読み出しフラグ記憶部２８の値を“０”にする。
【００６２】フォーマットコード“２”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。それと同時
に、第２演算フィールド６０に指定された“ｏｐ２”を
実行する。ソースオペランドは“Ｒｓ２”、デスティネ
ーションオペランドは“Ｒｄ２”である。
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。それと同時
に、第２演算フィールド６０に指定された“ｏｐ２”を
実行する。ソースオペランドは“Ｒｓ２”、デスティネ
ーションオペランドは“Ｒｄ２”である。
【００６３】次に、Ｐ１．０フィールド５２に指定され
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。読み出しフラグ記憶部２
８の値は“１”のままである。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。読み出しフラグ記憶部２
８の値は“１”のままである。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
【００６４】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。
【００６５】最後に、読み出しフラグ記憶部２８の値を
“１”にセットする。フォーマットコード“３”につい
て： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ２．１フィールド５
４に指定された４ビットの定数“ｃｏｕｓｔ１”であ
る。
“１”にセットする。フォーマットコード“３”につい
て： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ２．１フィールド５
４に指定された４ビットの定数“ｃｏｕｓｔ１”であ
る。
【００６６】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。
【００６７】読み出しフラグ記憶部２８の値は“１”の
ままである。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ２．１フィールド５
４に指定された４ビットの定数“ｃｏｕｓｔ１”であ
る。
ままである。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ２．１フィールド５
４に指定された４ビットの定数“ｃｏｕｓｔ１”であ
る。
【００６８】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。次に、Ｐ１．０フィールド５２に指定され
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。
【００６９】最後に、読み出しフラグ記憶部２８の値を
“１”にセットする。フォーマットコード“４”につい
て： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第２演算フィールド６０に指定された“ｏｐ２”
を実行する。ソースオペランドは“Ｒｓ２”、デスティ
ネーションオペランドは“Ｒｄ２”である。
“１”にセットする。フォーマットコード“４”につい
て： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第２演算フィールド６０に指定された“ｏｐ２”
を実行する。ソースオペランドは“Ｒｓ２”、デスティ
ネーションオペランドは“Ｒｄ２”である。
【００７０】次に、Ｐ１．０フィールド５２〜Ｐ２．２
フィールド５５に指定された１６ビットの定数“ｃｏｎ
ｓｔ”を定数レジスタ３６の下位１６ビット３６ｅ〜３
６ｈに格納し、３６ａ〜３６ｄをゼロクリアする。そし
て、読み出しフラグ記憶部２８の値を“０”にする。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第２演算フィールド６０に指定された“ｏｐ２”
を実行する。ソースオペランドは“Ｒｓ２”、デスティ
ネーションオペランドは“Ｒｄ２”である。
フィールド５５に指定された１６ビットの定数“ｃｏｎ
ｓｔ”を定数レジスタ３６の下位１６ビット３６ｅ〜３
６ｈに格納し、３６ａ〜３６ｄをゼロクリアする。そし
て、読み出しフラグ記憶部２８の値を“０”にする。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第２演算フィールド６０に指定された“ｏｐ２”
を実行する。ソースオペランドは“Ｒｓ２”、デスティ
ネーションオペランドは“Ｒｄ２”である。
【００７１】次に、定数レジスタ３６の下位１６ビット
３６ｅ〜３６ｈを３６ａ〜３６ｄにシフトしてから、Ｐ
１．０フィールド５２〜Ｐ２．２フィールド５５に指定
された１６ビットの定数“ｃｏｎｓｔ”を定数レジスタ
３６の下位１６ビット３６ｅ〜３６ｈに格納する。読み
出しフラグ記憶部２８の値は“０”のままである。フォ
ーマットコード“５”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
３６ｅ〜３６ｈを３６ａ〜３６ｄにシフトしてから、Ｐ
１．０フィールド５２〜Ｐ２．２フィールド５５に指定
された１６ビットの定数“ｃｏｎｓｔ”を定数レジスタ
３６の下位１６ビット３６ｅ〜３６ｈに格納する。読み
出しフラグ記憶部２８の値は“０”のままである。フォ
ーマットコード“５”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
【００７２】次に、Ｐ１．０フィールド５２とＰ３．０
フィールド５６〜Ｐ３．２フィールド５８に指定された
１６ビットの定数“ｃｏｎｓｔ”を定数レジスタ３６の
下位１６ビット３６ｅ〜３６ｈに格納し、３６ａ〜３６
ｄをゼロクリアする。そして、読み出しフラグ記憶部２
８の値を“０”にする。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
フィールド５６〜Ｐ３．２フィールド５８に指定された
１６ビットの定数“ｃｏｎｓｔ”を定数レジスタ３６の
下位１６ビット３６ｅ〜３６ｈに格納し、３６ａ〜３６
ｄをゼロクリアする。そして、読み出しフラグ記憶部２
８の値を“０”にする。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
【００７３】次に、定数レジスタ３６の下位１６ビット
３６ｅ〜３６ｈを３６ａ〜３６ｄにシフトしてから、Ｐ
１．０フィールド５２とＰ３．０フィールド５６〜Ｐ
３．２フィールド５８に指定された１６ビットの定数
“ｃｏｎｓｔ”を定数レジスタ３６の下位１６ビット３
６ｅ〜３６ｈに格納する。読み出しフラグ記憶部２８の
値は“０”のままである。
３６ｅ〜３６ｈを３６ａ〜３６ｄにシフトしてから、Ｐ
１．０フィールド５２とＰ３．０フィールド５６〜Ｐ
３．２フィールド５８に指定された１６ビットの定数
“ｃｏｎｓｔ”を定数レジスタ３６の下位１６ビット３
６ｅ〜３６ｈに格納する。読み出しフラグ記憶部２８の
値は“０”のままである。
【００７４】フォーマットコード“６”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ１．０フィールド５
２に指定された４ビットの定数“ｃｏｕｓｔ１”とＰ
２．１フィールド５４に指定された４ビットの定数“ｃ
ｏｕｓｔ１”を連結させた８ビットの定数である。
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ１．０フィールド５
２に指定された４ビットの定数“ｃｏｕｓｔ１”とＰ
２．１フィールド５４に指定された４ビットの定数“ｃ
ｏｕｓｔ１”を連結させた８ビットの定数である。
【００７５】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、定数レジスタ３６の
下位２４ビット３６ｃ〜３６ｈとＰ１．０フィールド５
２に指定された４ビットの定数“ｃｏｕｓｔ１”とＰ
２．１フィールド５４に指定された４ビットの定数“ｃ
ｏｕｓｔ１”を連結した３２ビットの定数である。そし
て、定数レジスタ３６の内容を読み出したので、読み出
しフラグ記憶部２８の値を“１”にセットする。
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、定数レジスタ３６の
下位２４ビット３６ｃ〜３６ｈとＰ１．０フィールド５
２に指定された４ビットの定数“ｃｏｕｓｔ１”とＰ
２．１フィールド５４に指定された４ビットの定数“ｃ
ｏｕｓｔ１”を連結した３２ビットの定数である。そし
て、定数レジスタ３６の内容を読み出したので、読み出
しフラグ記憶部２８の値を“１”にセットする。
【００７６】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。フォーマットコード“７”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
指定された“ｏｐ２”を実行する。ソースオペランドは
“Ｒｓ２”、デスティネーションオペランドは“Ｒｄ
２”である。フォーマットコード“７”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
【００７７】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
１．０フィールド５２に指定された４ビットの定数“ｃ
ｏｕｓｔ１”とＰ３．１フィールド５７に指定された４
ビットの定数“ｃｏｕｓｔ１”を連結させた８ビットの
定数である。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
１．０フィールド５２に指定された４ビットの定数“ｃ
ｏｕｓｔ１”とＰ３．１フィールド５７に指定された４
ビットの定数“ｃｏｕｓｔ１”を連結させた８ビットの
定数である。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。ソースオペランドは“Ｒｓ１”、デスティ
ネーションオペランドは“Ｒｄ１”である。
【００７８】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドは、
定数レジスタ３６の下位２４ビット３６ｃ〜３６ｈとＰ
１．０フィールド５２に指定された４ビットの定数“ｃ
ｏｕｓｔ１”とＰ３．１フィールド５７に指定された４
ビットの定数“ｃｏｕｓｔ１”を連結した３２ビットの
定数である。そして、定数レジスタ３６の内容を読み出
したので、読み出しフラグ記憶部２８の値を“１”にセ
ットする。
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドは、
定数レジスタ３６の下位２４ビット３６ｃ〜３６ｈとＰ
１．０フィールド５２に指定された４ビットの定数“ｃ
ｏｕｓｔ１”とＰ３．１フィールド５７に指定された４
ビットの定数“ｃｏｕｓｔ１”を連結した３２ビットの
定数である。そして、定数レジスタ３６の内容を読み出
したので、読み出しフラグ記憶部２８の値を“１”にセ
ットする。
【００７９】フォーマットコード“８”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ１．０フィールド５
２に指定された４ビットの定数“ｃｏｕｓｔ１”とＰ
２．１フィールド５４に指定された４ビットの定数“ｃ
ｏｕｓｔ１”を連結させた８ビットの定数である。
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ１．０フィールド５
２に指定された４ビットの定数“ｃｏｕｓｔ１”とＰ
２．１フィールド５４に指定された４ビットの定数“ｃ
ｏｕｓｔ１”を連結させた８ビットの定数である。
【００８０】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
３．１フィールド５７に指定された４ビットの定数“ｃ
ｏｕｓｔ２”である。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、定数レジスタ３６の
下位２４ビットとＰ１．０フィールド５２に指定された
４ビットの定数“ｃｏｕｓｔ１”とＰ２．１フィールド
５４に指定された４ビットの定数“ｃｏｎｓｔ１”を連
結した３２ビットの定数である。そして、定数レジスタ
３６の内容を読み出したので、読み出しフラグ記憶部２
８の値を“１”にセットする。
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
３．１フィールド５７に指定された４ビットの定数“ｃ
ｏｕｓｔ２”である。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、定数レジスタ３６の
下位２４ビットとＰ１．０フィールド５２に指定された
４ビットの定数“ｃｏｕｓｔ１”とＰ２．１フィールド
５４に指定された４ビットの定数“ｃｏｎｓｔ１”を連
結した３２ビットの定数である。そして、定数レジスタ
３６の内容を読み出したので、読み出しフラグ記憶部２
８の値を“１”にセットする。
【００８１】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
３．１フィールド５７に指定された４ビットの定数“ｃ
ｏｕｓｔ２”である。フォーマットコード“９”につい
て： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ２．１フィールド５
４に指定された４ビットの定数“ｃｏｕｓｔ１”であ
る。
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
３．１フィールド５７に指定された４ビットの定数“ｃ
ｏｕｓｔ２”である。フォーマットコード“９”につい
て： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドはＰ２．１フィールド５
４に指定された４ビットの定数“ｃｏｕｓｔ１”であ
る。
【００８２】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
１．０フィールド５２に指定された４ビットの定数“ｃ
ｏｕｓｔ２”とＰ３．１フィールド５７に指定された４
ビットの定数“ｃｏｕｓｔ２”を連結させた８ビットの
定数である。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、定数レジスタ３６の
下位２８ビット３６ｂ〜３６ｈとＰ１．０フィールド５
２に指定された４ビットの定数“ｃｏｕｓｔ１”とを連
結した３２ビットの定数である。そして、定数レジスタ
３６の内容を読み出したので、読み出しフラグ記憶部２
８の値を“１”にセットする。
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
１．０フィールド５２に指定された４ビットの定数“ｃ
ｏｕｓｔ２”とＰ３．１フィールド５７に指定された４
ビットの定数“ｃｏｕｓｔ２”を連結させた８ビットの
定数である。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第１演算フィールド５９に指定された“ｏｐ１”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、定数レジスタ３６の
下位２８ビット３６ｂ〜３６ｈとＰ１．０フィールド５
２に指定された４ビットの定数“ｃｏｕｓｔ１”とを連
結した３２ビットの定数である。そして、定数レジスタ
３６の内容を読み出したので、読み出しフラグ記憶部２
８の値を“１”にセットする。
【００８３】それと同時に、第２演算フィールド６０に
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
１．０フィールド５２に指定された４ビットの定数“ｃ
ｏｕｓｔ２”とＰ３．１フィールド５７に指定された４
ビットの定数“ｃｏｕｓｔ２”を連結させた８ビットの
定数である。
指定された“ｏｐ２”を実行する。デスティネーション
オペランドは“Ｒｄ２”である。ソースオペランドはＰ
１．０フィールド５２に指定された４ビットの定数“ｃ
ｏｕｓｔ２”とＰ３．１フィールド５７に指定された４
ビットの定数“ｃｏｕｓｔ２”を連結させた８ビットの
定数である。
【００８４】フォーマットコード“Ａ”について： （１）読み出しフラグ記憶部２８の値が“１”のとき まず、第２演算フィールド６０に指定された“ｏｐ２”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、Ｐ２．０フィールド
５３〜Ｐ２．２フィールド５５に指定された１２ビット
の定数“ｃｏｕｓｔ２”とＰ３．１フィールド５７に指
定された４ビットの定数“ｃｏｕｓｔ２”を連結させた
１６ビットの定数である。
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、Ｐ２．０フィールド
５３〜Ｐ２．２フィールド５５に指定された１２ビット
の定数“ｃｏｕｓｔ２”とＰ３．１フィールド５７に指
定された４ビットの定数“ｃｏｕｓｔ２”を連結させた
１６ビットの定数である。
【００８５】次に、Ｐ１．０フィールド５２に指定され
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。読み出しフラグ記憶部２
８の値は“１”のままである。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第２演算フィールド６０に指定された“ｏｐ２”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、Ｐ２．０フィールド
５３〜Ｐ２．２フィールド５５に指定された１２ビット
の定数“ｃｏｕｓｔ２”とＰ３．１フィールド５７に指
定された４ビットの定数“ｃｏｕｓｔ２”を連結させた
１６ビットの定数である。
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。読み出しフラグ記憶部２
８の値は“１”のままである。 （２）読み出しフラグ記憶部２８の値が“０”のとき まず、第２演算フィールド６０に指定された“ｏｐ２”
を実行する。デスティネーションオペランドは“Ｒｄ
１”である。ソースオペランドは、Ｐ２．０フィールド
５３〜Ｐ２．２フィールド５５に指定された１２ビット
の定数“ｃｏｕｓｔ２”とＰ３．１フィールド５７に指
定された４ビットの定数“ｃｏｕｓｔ２”を連結させた
１６ビットの定数である。
【００８６】次に、Ｐ１．０フィールド５２に指定され
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。最後に、読み出しフラグ
記憶部２８の値を“１”にセットする。
た“ｃｃ”オペレーションの分岐条件を満たすかどうか
を判定し、満たす場合は、ＰＣ部３３において定数レジ
スタ３６の内容から分岐先アドレスを求め、ＰＣ（プロ
グラムカウンタ）に格納する。最後に、読み出しフラグ
記憶部２８の値を“１”にセットする。
【００８７】フォーマットコード“Ｂ”について：１オ
ペレーションのみを実行する命令であり、読み出しフラ
グ記憶部２８の値にかかわらず、定数レジスタ３６の内
容の参照は行なわない。オペランドは、Ｐ１．０フィー
ルド５２〜Ｐ２．２フィールド５５に指定された１６ビ
ットの定数“ｃｏｕｓｔ２”とＰ３．１フィールド５７
〜Ｐ３．２フィールド５８に指定された８ビットの定数
“ｃｏｕｓｔ２”を連結させた２４ビットの定数であ
る。
ペレーションのみを実行する命令であり、読み出しフラ
グ記憶部２８の値にかかわらず、定数レジスタ３６の内
容の参照は行なわない。オペランドは、Ｐ１．０フィー
ルド５２〜Ｐ２．２フィールド５５に指定された１６ビ
ットの定数“ｃｏｕｓｔ２”とＰ３．１フィールド５７
〜Ｐ３．２フィールド５８に指定された８ビットの定数
“ｃｏｕｓｔ２”を連結させた２４ビットの定数であ
る。
【００８８】フォーマットコード“Ｃ”〜フォーマット
コード“Ｆ”については、“ｒｅｓｅｒｖｅｄ”とし
て、拡張命令などのために取ってある。本プロセッサで
は、１個の命令に最大３つのオペレーションを指定する
ことができるが、その場合には、図１（ｂ）に示された
３オペレーション用の命令フォーマットから判るよう
に、それら３つのオペレーションの種類は次のいずれか
の組み合わせになる。 （１）４ビットの定数を定数レジスタ３６にセットする
オペレーションと２個の汎用オペレーション（フォーマ
ットコードが“０”、“１”の場合） （２）定数レジスタ３６にセットされた値を絶対番地又
は相対番地として分岐するオペレーションと２個の汎用
オペレーション（フォーマットコードが“２”、“３”
の場合） このように、本プロセッサの命令は、わずか３２ビット
長でありながら最大３つのオペレーションを同時に指定
することができるコード効率の高いフィールド構成を有
している。また、定数レジスタ３６の格納値を読み出す
と同時に、読み出した定数とオペランドフィールドに指
定された定数を連結した定数をオペランドとしてオペレ
ーションを実行することができることが特徴である。 （ＰＣ部３３の詳細な構成）次に、ＰＣ部３３の詳細な
構成を説明する。
コード“Ｆ”については、“ｒｅｓｅｒｖｅｄ”とし
て、拡張命令などのために取ってある。本プロセッサで
は、１個の命令に最大３つのオペレーションを指定する
ことができるが、その場合には、図１（ｂ）に示された
３オペレーション用の命令フォーマットから判るよう
に、それら３つのオペレーションの種類は次のいずれか
の組み合わせになる。 （１）４ビットの定数を定数レジスタ３６にセットする
オペレーションと２個の汎用オペレーション（フォーマ
ットコードが“０”、“１”の場合） （２）定数レジスタ３６にセットされた値を絶対番地又
は相対番地として分岐するオペレーションと２個の汎用
オペレーション（フォーマットコードが“２”、“３”
の場合） このように、本プロセッサの命令は、わずか３２ビット
長でありながら最大３つのオペレーションを同時に指定
することができるコード効率の高いフィールド構成を有
している。また、定数レジスタ３６の格納値を読み出す
と同時に、読み出した定数とオペランドフィールドに指
定された定数を連結した定数をオペランドとしてオペレ
ーションを実行することができることが特徴である。 （ＰＣ部３３の詳細な構成）次に、ＰＣ部３３の詳細な
構成を説明する。
【００８９】図８は、ＰＣ部３３の詳細な構成を示すブ
ロック図である。ＰＣ部３３は、定数“４”を示す固定
的な配線である固定値（“４”）３３ａ、２入力セレク
タ３３ｂ、加算器３３ｃ、次に解読実行すべき命令のア
ドレスを保持するＰＣ３３ｄ及び４入力セレクタ３３ｅ
から構成される。このＰＣ部３３では、解読部２０から
の制御信号に従ってセレクタ３３ｂ、３３ｅが動作する
ことにより、以下の３通りの値のいずれかが有効アドレ
スとしてセレクタ３３ｅから命令フェッチ部３９に出力
される。 （１）ＰＣ３３ｄの内容に“４”を加算した値 これは、分岐しないで順次に実行する場合、即ち、解読
実行された命令に分岐オペレーションが指定されていな
い場合に相当する。なお、“４”を加算するのは、１つ
の命令の長さが４バイト（３２ビット）であることによ
る。 （２）ＰＣ３３ｄの内容に定数レジスタ３６の内容を加
算した値 これは、定数レジスタ３６の内容を相対番地として分岐
する場合、例えば、Ｐ１．０フィールド１２によって相
対番地による分岐が指定されていると分岐デコーダ２３
が解読した場合が該当する。 （３）定数レジスタ３６の内容 これは、定数レジスタ３６の内容を絶対番地として分岐
する場合、例えば、Ｐ１．０フィールド１２によって絶
対番地による分岐が指定されていると分岐デコーダ２３
が解読した場合が該当する。
ロック図である。ＰＣ部３３は、定数“４”を示す固定
的な配線である固定値（“４”）３３ａ、２入力セレク
タ３３ｂ、加算器３３ｃ、次に解読実行すべき命令のア
ドレスを保持するＰＣ３３ｄ及び４入力セレクタ３３ｅ
から構成される。このＰＣ部３３では、解読部２０から
の制御信号に従ってセレクタ３３ｂ、３３ｅが動作する
ことにより、以下の３通りの値のいずれかが有効アドレ
スとしてセレクタ３３ｅから命令フェッチ部３９に出力
される。 （１）ＰＣ３３ｄの内容に“４”を加算した値 これは、分岐しないで順次に実行する場合、即ち、解読
実行された命令に分岐オペレーションが指定されていな
い場合に相当する。なお、“４”を加算するのは、１つ
の命令の長さが４バイト（３２ビット）であることによ
る。 （２）ＰＣ３３ｄの内容に定数レジスタ３６の内容を加
算した値 これは、定数レジスタ３６の内容を相対番地として分岐
する場合、例えば、Ｐ１．０フィールド１２によって相
対番地による分岐が指定されていると分岐デコーダ２３
が解読した場合が該当する。 （３）定数レジスタ３６の内容 これは、定数レジスタ３６の内容を絶対番地として分岐
する場合、例えば、Ｐ１．０フィールド１２によって絶
対番地による分岐が指定されていると分岐デコーダ２３
が解読した場合が該当する。
【００９０】以上のように、このＰＣ部３３は、専用の
加算器３３ｃを備え、定数レジスタ３６に保持された値
を直接用いる構成となっているので、第１演算部３７や
第２演算部３８での演算とは独立並行して、定数レジス
タ３６の格納値を絶対番地又は相対番地として分岐する
実行制御を行なうことができる。 （プロセッサの動作）次に、具体的な命令を解読実行し
た場合の本プロセッサの動作について説明する。
加算器３３ｃを備え、定数レジスタ３６に保持された値
を直接用いる構成となっているので、第１演算部３７や
第２演算部３８での演算とは独立並行して、定数レジス
タ３６の格納値を絶対番地又は相対番地として分岐する
実行制御を行なうことができる。 （プロセッサの動作）次に、具体的な命令を解読実行し
た場合の本プロセッサの動作について説明する。
【００９１】図９は、２４ビットの定数を扱う処理の一
例を示すフローチャートである。本図には、レジスタＲ
０とＲ１との格納値の差を求め（ステップＳ１００）、
その結果に２４ビットの定数“０ｘ８７６５４３”（以
下、“０ｘ”を付した数は１６進数を表す）”）を加え
（ステップＳ１０１、Ｓ１０２）、最後にレジスタＲ２
の格納値をレジスタＲ１に転送しておく（ステップＳ１
０３）という処理が示されている。
例を示すフローチャートである。本図には、レジスタＲ
０とＲ１との格納値の差を求め（ステップＳ１００）、
その結果に２４ビットの定数“０ｘ８７６５４３”（以
下、“０ｘ”を付した数は１６進数を表す）”）を加え
（ステップＳ１０１、Ｓ１０２）、最後にレジスタＲ２
の格納値をレジスタＲ１に転送しておく（ステップＳ１
０３）という処理が示されている。
【００９２】図１０は、図９に示された処理内容を本プ
ロセッサに行なわせるプログラムの例を示す図である。
このプログラムは、２個の命令７１、７２から構成され
ている。１行が１個の命令に相当し、各命令の内容は各
フィールドに置かれたニーモニックで表現されている。
なお、定数は全て１６進数で表現されている。また、
“ｆｍｔｎ（ｎ＝０〜Ｆ）”はフォーマットコード
“ｎ”を示し、“Ｒｎ（ｎ＝０〜１５）”はレジスタ群
３４の中の１つのレジスタを示す。
ロセッサに行なわせるプログラムの例を示す図である。
このプログラムは、２個の命令７１、７２から構成され
ている。１行が１個の命令に相当し、各命令の内容は各
フィールドに置かれたニーモニックで表現されている。
なお、定数は全て１６進数で表現されている。また、
“ｆｍｔｎ（ｎ＝０〜Ｆ）”はフォーマットコード
“ｎ”を示し、“Ｒｎ（ｎ＝０〜１５）”はレジスタ群
３４の中の１つのレジスタを示す。
【００９３】図１０を用いて、各命令７１、７２ごとの
本プロセッサの動作を説明する。まず、初期状態とし
て、読み出しフラグ記憶部２８の値を“１”にする。 （命令７１）命令７１が命令レジスタ１０にロードされ
ると、フォーマットデコーダ２１は、命令レジスタ１０
のＰ０．０フィールド１１の値（“ｆｍｔ４”）から、
この命令はフォーマットコードが“４”の２オペレーシ
ョン命令であると判断し、以下の２つのオペレーション
が並列実行されるように実行部３０を制御する。 （１）第１のオペレーション 定数レジスタ制御部３２は、内部の８個のセレクタ３２
ａ〜３２ｈを制御することで、図６（ｃ）に示された格
納方法により、Ｐ１．０フィールド１２〜Ｐ２．２フィ
ールド１５に保持された１６ビットの定数（０ｘ８７６
５）を定数レジスタ３６の下位１６ビットに格納する。
定数レジスタ３６の上位１６ビットはゼロクリアされ
る。そして、読み出しフラグ記憶部２８の値を“０”に
する。 （２）第２のオペレーション 第２演算部３８は、汎用レジスタＲ０の内容と汎用レジ
スタＲ１の内容を入力とし、Ｒ０の内容からＲ１の内容
を減算した後に、その結果を再び汎用レジスタＲ０に格
納する。 （命令７２）命令７２が命令レジスタ１０にロードされ
ると、フォーマットデコーダ２１は、命令レジスタ１０
のＰ０．０フィールド１１の値（“ｆｍｔ６”）から、
この命令はフォーマットコードが“６”の２オペレーシ
ョン命令であると判断し、以下の２つのオペレーション
が並列実行されるように実行部３０を制御する。 （１）第１のオペレーション Ｐ２．０フィールド１３のオペレーションは、定数をオ
ペランドにとるオペレーションであり、読み出しフラグ
記憶部２８の値が“０”なので、定数レジスタ３６の下
位２４ビット（０ｘ００８７６５）とＰ１．０フィール
ド１２に指定された４ビットの定数（０ｘ４）とＰ２．
１フィールド１４に指定された４ビットの定数（０ｘ
３）を連結した値（０ｘ００８７６５４３）と汎用レジ
スタＲ０の内容とで加算を行なった後に、その結果を再
び汎用レジスタＲ０に格納する。
本プロセッサの動作を説明する。まず、初期状態とし
て、読み出しフラグ記憶部２８の値を“１”にする。 （命令７１）命令７１が命令レジスタ１０にロードされ
ると、フォーマットデコーダ２１は、命令レジスタ１０
のＰ０．０フィールド１１の値（“ｆｍｔ４”）から、
この命令はフォーマットコードが“４”の２オペレーシ
ョン命令であると判断し、以下の２つのオペレーション
が並列実行されるように実行部３０を制御する。 （１）第１のオペレーション 定数レジスタ制御部３２は、内部の８個のセレクタ３２
ａ〜３２ｈを制御することで、図６（ｃ）に示された格
納方法により、Ｐ１．０フィールド１２〜Ｐ２．２フィ
ールド１５に保持された１６ビットの定数（０ｘ８７６
５）を定数レジスタ３６の下位１６ビットに格納する。
定数レジスタ３６の上位１６ビットはゼロクリアされ
る。そして、読み出しフラグ記憶部２８の値を“０”に
する。 （２）第２のオペレーション 第２演算部３８は、汎用レジスタＲ０の内容と汎用レジ
スタＲ１の内容を入力とし、Ｒ０の内容からＲ１の内容
を減算した後に、その結果を再び汎用レジスタＲ０に格
納する。 （命令７２）命令７２が命令レジスタ１０にロードされ
ると、フォーマットデコーダ２１は、命令レジスタ１０
のＰ０．０フィールド１１の値（“ｆｍｔ６”）から、
この命令はフォーマットコードが“６”の２オペレーシ
ョン命令であると判断し、以下の２つのオペレーション
が並列実行されるように実行部３０を制御する。 （１）第１のオペレーション Ｐ２．０フィールド１３のオペレーションは、定数をオ
ペランドにとるオペレーションであり、読み出しフラグ
記憶部２８の値が“０”なので、定数レジスタ３６の下
位２４ビット（０ｘ００８７６５）とＰ１．０フィール
ド１２に指定された４ビットの定数（０ｘ４）とＰ２．
１フィールド１４に指定された４ビットの定数（０ｘ
３）を連結した値（０ｘ００８７６５４３）と汎用レジ
スタＲ０の内容とで加算を行なった後に、その結果を再
び汎用レジスタＲ０に格納する。
【００９４】そして、読み出しフラグ記憶部２８の値を
“１”にセットする。 （２）第２のオペレーション 第２演算部３８は、汎用レジスタＲ２の値を入力とし、
そのまま通過させて、汎用レジスタＲ１に格納する。以
上のようにして、暗黙的に定数レジスタ３６の格納値を
利用し、定数レジスタ３６とオペレーションで指定され
た定数を連結した定数をオペランドとして実行すること
により、２個の命令によって２４ビットの定数を扱うオ
ペレーションを実行することができる。 （定数レジスタの読み出しと同時に使用することができ
ない場合との比較）次に、本発明に係るプロセッサのよ
うに定数レジスタ３６の格納値を暗黙のうちに使用する
のではなく、従来の技術の項に示した特願平９−１５９
０４９のプロセッサのように、明示的に定数レジスタを
指定してオペレーションを行ない、定数レジスタ３６へ
定数を格納するオペレーションと定数レジスタ３６の格
納値を利用するオペレーションとが分離しているプロセ
ッサにおいて、上記図１０に示されたプログラムと同一
の処理を行なったときの処理方法について説明し、本発
明に係るプロセッサと比較する。
“１”にセットする。 （２）第２のオペレーション 第２演算部３８は、汎用レジスタＲ２の値を入力とし、
そのまま通過させて、汎用レジスタＲ１に格納する。以
上のようにして、暗黙的に定数レジスタ３６の格納値を
利用し、定数レジスタ３６とオペレーションで指定され
た定数を連結した定数をオペランドとして実行すること
により、２個の命令によって２４ビットの定数を扱うオ
ペレーションを実行することができる。 （定数レジスタの読み出しと同時に使用することができ
ない場合との比較）次に、本発明に係るプロセッサのよ
うに定数レジスタ３６の格納値を暗黙のうちに使用する
のではなく、従来の技術の項に示した特願平９−１５９
０４９のプロセッサのように、明示的に定数レジスタを
指定してオペレーションを行ない、定数レジスタ３６へ
定数を格納するオペレーションと定数レジスタ３６の格
納値を利用するオペレーションとが分離しているプロセ
ッサにおいて、上記図１０に示されたプログラムと同一
の処理を行なったときの処理方法について説明し、本発
明に係るプロセッサと比較する。
【００９５】図１１は、上記従来のプロセッサにおい
て、図１０と同一内容の処理を行なうプログラムの例を
示す。ただし、定数レジスタ名はＲ１５であるとする。
図１１と図１０を比較して判るように、上記従来のプロ
セッサ用のプログラムは、本発明に係るプロセッサ用の
ものよりも１個の命令だけ多くなっている。図１１にお
いては、１つのオペレーションでは、定数レジスタへの
値の設定もしくは定数レジスタの格納値の利用のいずれ
か一方しか行なうことができないため、２４ビットの定
数を設定するのに必要な２個の命令と、その定数を利用
する命令とを合わせた３個の命令が必要になっている。
その結果、無動作オペレーション“ｎｏｐ”を挿入せざ
るを得なくなっている。
て、図１０と同一内容の処理を行なうプログラムの例を
示す。ただし、定数レジスタ名はＲ１５であるとする。
図１１と図１０を比較して判るように、上記従来のプロ
セッサ用のプログラムは、本発明に係るプロセッサ用の
ものよりも１個の命令だけ多くなっている。図１１にお
いては、１つのオペレーションでは、定数レジスタへの
値の設定もしくは定数レジスタの格納値の利用のいずれ
か一方しか行なうことができないため、２４ビットの定
数を設定するのに必要な２個の命令と、その定数を利用
する命令とを合わせた３個の命令が必要になっている。
その結果、無動作オペレーション“ｎｏｐ”を挿入せざ
るを得なくなっている。
【００９６】以上のように、本発明に係るプロセッサに
よれば、定数レジスタに蓄積された定数とオペレーショ
ンで指定された定数からオペランドとなる定数を生成す
ると同時にその定数を用いてオペレーションを実行する
ことができる。これにより、実行サイクル数を減少させ
ることができる。 （定数レジスタ全体の再読み出し）次に、分岐オペレー
ションを含むプログラムの例を図１２に示す。
よれば、定数レジスタに蓄積された定数とオペレーショ
ンで指定された定数からオペランドとなる定数を生成す
ると同時にその定数を用いてオペレーションを実行する
ことができる。これにより、実行サイクル数を減少させ
ることができる。 （定数レジスタ全体の再読み出し）次に、分岐オペレー
ションを含むプログラムの例を図１２に示す。
【００９７】このプログラムは、３個の命令７６〜７８
から構成されている。図１２を見て判るように、本プロ
グラムでは、命令７６において図６（ｃ）の格納方法に
て１６ビットの定数“０ｘ１２３４”を定数レジスタ３
６に設定し、命令７７の“ｅｑｉ”オペレーションにて
定数レジスタ３６の内容を参照し、その値（０ｘ１２３
４）を相対番地（ディスプレースメント）として分岐オ
ペレーションを実行している。この時点で読み出しフラ
グ記憶部２８の値は“１”にセットされる。そして、命
令７８の“ｇｔｉ”オペレーションにて再び定数レジス
タ３６の内容を参照し、その値（０ｘ１２３４）を相対
番地として分岐オペレーションを実行している。なお、
分岐条件の判定には、直前の“ｃｍｐ”オペレーション
の結果が反映される。
から構成されている。図１２を見て判るように、本プロ
グラムでは、命令７６において図６（ｃ）の格納方法に
て１６ビットの定数“０ｘ１２３４”を定数レジスタ３
６に設定し、命令７７の“ｅｑｉ”オペレーションにて
定数レジスタ３６の内容を参照し、その値（０ｘ１２３
４）を相対番地（ディスプレースメント）として分岐オ
ペレーションを実行している。この時点で読み出しフラ
グ記憶部２８の値は“１”にセットされる。そして、命
令７８の“ｇｔｉ”オペレーションにて再び定数レジス
タ３６の内容を参照し、その値（０ｘ１２３４）を相対
番地として分岐オペレーションを実行している。なお、
分岐条件の判定には、直前の“ｃｍｐ”オペレーション
の結果が反映される。
【００９８】このように、読み出しフラグ記憶部２８の
値が“１”にセットされても、次に定数レジスタ３６に
定数を格納するオペレーションが実行されるまでは、定
数レジスタ３６の内容は変更されないので、定数レジス
タ３６の格納値全体を複数回読み出して利用することが
できる。これによって、同一の定数を定数レジスタ３６
に何度も設定し直す必要がなくなり、実行サイクル数・
命令コードサイズを低減することができる。 （定数レジスタの一部を使い回し）次に、図６の定数レ
ジスタ３６への定数の格納方法の説明で現れた“ｓｅｔ
ｌ４”オペレーションを含むプログラムの例を図１３に
示す。
値が“１”にセットされても、次に定数レジスタ３６に
定数を格納するオペレーションが実行されるまでは、定
数レジスタ３６の内容は変更されないので、定数レジス
タ３６の格納値全体を複数回読み出して利用することが
できる。これによって、同一の定数を定数レジスタ３６
に何度も設定し直す必要がなくなり、実行サイクル数・
命令コードサイズを低減することができる。 （定数レジスタの一部を使い回し）次に、図６の定数レ
ジスタ３６への定数の格納方法の説明で現れた“ｓｅｔ
ｌ４”オペレーションを含むプログラムの例を図１３に
示す。
【００９９】このプログラムは、３個の命令７９〜８１
から構成されている。図１３を見て判るように、本プロ
グラムでは、命令７９において図６（ｃ）の格納方法に
て１６ビットの定数“０ｘ３２１０”を定数レジスタ３
６に設定し、命令８０の“ｅｑｉ”オペレーションにて
定数レジスタ３６の内容を参照し、その値（０ｘ３２１
０）を相対番地（ディスプレースメント）として分岐オ
ペレーションを実行している。また、命令８０の第二演
算フィールド６０の“ｓｅｔｌ４”オペレーションによ
って図６（ｈ）の格納方法にて４ビットの定数“０ｘ
ｃ”を定数レジスタ３６の下位４ビットに格納する。こ
れにより定数レジスタ３６の格納値は“０ｘ３２１ｃ”
になる。次に、命令８１の“ｇｔｉ”オペレーションに
て定数レジスタ３６の内容を参照し、その値（０ｘ３２
１ｃ）を相対番地として分岐オペレーションを実行して
いる。なお、分岐条件の判定には、直前の“ｃｍｐ”オ
ペレーションの結果が反映される。
から構成されている。図１３を見て判るように、本プロ
グラムでは、命令７９において図６（ｃ）の格納方法に
て１６ビットの定数“０ｘ３２１０”を定数レジスタ３
６に設定し、命令８０の“ｅｑｉ”オペレーションにて
定数レジスタ３６の内容を参照し、その値（０ｘ３２１
０）を相対番地（ディスプレースメント）として分岐オ
ペレーションを実行している。また、命令８０の第二演
算フィールド６０の“ｓｅｔｌ４”オペレーションによ
って図６（ｈ）の格納方法にて４ビットの定数“０ｘ
ｃ”を定数レジスタ３６の下位４ビットに格納する。こ
れにより定数レジスタ３６の格納値は“０ｘ３２１ｃ”
になる。次に、命令８１の“ｇｔｉ”オペレーションに
て定数レジスタ３６の内容を参照し、その値（０ｘ３２
１ｃ）を相対番地として分岐オペレーションを実行して
いる。なお、分岐条件の判定には、直前の“ｃｍｐ”オ
ペレーションの結果が反映される。
【０１００】このように、“ｓｅｔｌ４”のような定数
レジスタ３６の一部のみを変更するオペレーションを用
意することにより、一部分のみ異なる定数の設定は、異
なる部分のみ設定し直せばよいことになる。これによっ
て、一部分のみ異なる定数を定数レジスタ３６に何度も
一から設定し直す必要がなくなり、実行サイクル数・命
令コードサイズを低減することができる。 （定数レジスタ３６の周辺回路の変形例）次に、図４に
示された定数レジスタ３６の周辺回路についての変形例
を示す。上記実施例では、定数レジスタ３６の下位４ビ
ットのみを変更するオペレーションを用意し、上位ビッ
トの格納値を使い回しできることを示したが、下位４ビ
ットだけでなく、任意のビットについて上記のような格
納値の一部の再利用が可能である。その一例として、図
１４に、定数レジスタ３６の周辺回路の変形例のブロッ
ク図を示す。
レジスタ３６の一部のみを変更するオペレーションを用
意することにより、一部分のみ異なる定数の設定は、異
なる部分のみ設定し直せばよいことになる。これによっ
て、一部分のみ異なる定数を定数レジスタ３６に何度も
一から設定し直す必要がなくなり、実行サイクル数・命
令コードサイズを低減することができる。 （定数レジスタ３６の周辺回路の変形例）次に、図４に
示された定数レジスタ３６の周辺回路についての変形例
を示す。上記実施例では、定数レジスタ３６の下位４ビ
ットのみを変更するオペレーションを用意し、上位ビッ
トの格納値を使い回しできることを示したが、下位４ビ
ットだけでなく、任意のビットについて上記のような格
納値の一部の再利用が可能である。その一例として、図
１４に、定数レジスタ３６の周辺回路の変形例のブロッ
ク図を示す。
【０１０１】図４の定数レジスタ制御部３２は定数レジ
スタ３６をシフトレジスタとして機能させたが、図１４
の定数レジスタ制御部９０は定数レジスタ３６を並列入
力のレジスタとして機能させている点で異なる。具体的
には、定数レジスタ制御部９０とフォーマットデコーダ
２１との接続及び定数レジスタ制御部９０の構成要素が
図４に示されたものと異なる。
スタ３６をシフトレジスタとして機能させたが、図１４
の定数レジスタ制御部９０は定数レジスタ３６を並列入
力のレジスタとして機能させている点で異なる。具体的
には、定数レジスタ制御部９０とフォーマットデコーダ
２１との接続及び定数レジスタ制御部９０の構成要素が
図４に示されたものと異なる。
【０１０２】定数レジスタ制御部９０は、格納桁カウン
タ９１と８個の８入力セレクタ９０ａ〜９０ｈとからな
る。格納桁カウンタ９１は、３ビットのカウンタであ
り、その時点において定数レジスタ３６に蓄積されてい
る定数の有効桁数をニブル（４ビット）単位で示すもの
である。定数レジスタ制御部９０は、命令レジスタ１０
に保持された定数を格納する旨の指示をフォーマットデ
コーダ２１から受けると、その時点での格納桁カウンタ
９１の値を参照することで定数レジスタ３６の適切な位
置にその定数を格納し、その後に、格納桁カウンタ９１
を更新しておく。
タ９１と８個の８入力セレクタ９０ａ〜９０ｈとからな
る。格納桁カウンタ９１は、３ビットのカウンタであ
り、その時点において定数レジスタ３６に蓄積されてい
る定数の有効桁数をニブル（４ビット）単位で示すもの
である。定数レジスタ制御部９０は、命令レジスタ１０
に保持された定数を格納する旨の指示をフォーマットデ
コーダ２１から受けると、その時点での格納桁カウンタ
９１の値を参照することで定数レジスタ３６の適切な位
置にその定数を格納し、その後に、格納桁カウンタ９１
を更新しておく。
【０１０３】ただし、図４の定数レジスタ制御部３２の
場合と異なり、後で実行される命令に置かれた定数が定
数レジスタ３６の上位桁に格納される。したがって、例
えば３２ビットの定数を１６ビットずつ２回に分けて格
納する場合には、先に下位１６ビットを格納することに
なる。定数レジスタを図１４のように構成し、定数レジ
スタ３６ａ〜３６ｈの任意のレジスタの格納値のみを変
更するオペレーション“ｓｅｔ４ａ”、“ｓｅｔ４
ｂ”、…、“ｓｅｔ４ｈ”や、定数レジスタ３６の下位
８ビットや上位８ビットのみを変更するオペレーション
“ｓｅｔｌ８”、“ｓｅｔｕ８”などのオペレーション
群を用意することにより、定数レジスタ３６の下位のみ
に限らない一部の格納値のみを変更することが可能とな
り、残りの格納値を使い回しすることができるようにな
る。
場合と異なり、後で実行される命令に置かれた定数が定
数レジスタ３６の上位桁に格納される。したがって、例
えば３２ビットの定数を１６ビットずつ２回に分けて格
納する場合には、先に下位１６ビットを格納することに
なる。定数レジスタを図１４のように構成し、定数レジ
スタ３６ａ〜３６ｈの任意のレジスタの格納値のみを変
更するオペレーション“ｓｅｔ４ａ”、“ｓｅｔ４
ｂ”、…、“ｓｅｔ４ｈ”や、定数レジスタ３６の下位
８ビットや上位８ビットのみを変更するオペレーション
“ｓｅｔｌ８”、“ｓｅｔｕ８”などのオペレーション
群を用意することにより、定数レジスタ３６の下位のみ
に限らない一部の格納値のみを変更することが可能とな
り、残りの格納値を使い回しすることができるようにな
る。
【０１０４】以上、本発明に係るプロセッサについて、
実施形態及び変形例に基づいて説明したが、本発明はこ
れら実施形態及び変形例に限られないことは勿論であ
る。即ち、 （１）上記実施の形態では、数値定数を扱う例が示され
たが、文字定数であってもよいことは言うまでもない。
複数の命令に跨って分割配置された文字定数であって
も、定数レジスタ３６への複数回の格納によって、桁数
の長い元の文字定数が復元されるからである。 （２）また、上記実施の形態では、定数レジスタ３６に
定数が格納される時にゼロ拡張される構成になっていた
が、格納される時に符号拡張される構成にしてもよい
し、また、定数を読み出す際にゼロ拡張／符号拡張を行
なう構成にしてもよい。そのためには、定数レジスタ３
６の周辺回路に拡張を制御する回路を追加すればよい。
実施形態及び変形例に基づいて説明したが、本発明はこ
れら実施形態及び変形例に限られないことは勿論であ
る。即ち、 （１）上記実施の形態では、数値定数を扱う例が示され
たが、文字定数であってもよいことは言うまでもない。
複数の命令に跨って分割配置された文字定数であって
も、定数レジスタ３６への複数回の格納によって、桁数
の長い元の文字定数が復元されるからである。 （２）また、上記実施の形態では、定数レジスタ３６に
定数が格納される時にゼロ拡張される構成になっていた
が、格納される時に符号拡張される構成にしてもよい
し、また、定数を読み出す際にゼロ拡張／符号拡張を行
なう構成にしてもよい。そのためには、定数レジスタ３
６の周辺回路に拡張を制御する回路を追加すればよい。
【０１０５】ここで、符号拡張とは、ある数値の有効桁
数が一定の桁数に満たない場合に、その数値の最上位ビ
ットを符号ビットとみなし、その符号ビットと同じ論理
値で有効桁より上位の桁全てを埋める処理をいう。 （３）また、上記実施の形態では、定数レジスタ３６に
格納されていた値の下位部分（上位部分の値を捨てたも
の）の下位側に、オペレーションで指定された定数を連
結し、それをオペランドとしてオペレーションを実行す
ることを可能としたが、オペレーションで指定された定
数を定数レジスタ３６に格納されていた値の下位部分の
上位側に連結し、それをオペランドとしてオペレーショ
ンを実行することも可能である。さらに、定数レジスタ
３６の上位部分の値を捨てるのではなく下位部分の値を
捨て、定数レジスタ３６の上位部分の下位側または上位
側にオペレーションで指定された定数を連結し、それを
オペランドとしてオペレーションを実行することも可能
である。 （４）また、上記実施の形態では、図１（ｂ）〜図１
（ｄ）の命令フォーマットから判るように、１個の命令
によって定数レジスタ３６に格納させることができる定
数の桁数は４ビット及び１６ビットのいずれかであった
が、本発明はこの桁数に限定されるものではない。例え
ば、１２ビットや２８ビットの定数を定数レジスタ３６
に格納するための命令フォーマットを定義してもよい。
そのためには、定数レジスタ３６の周辺回路の接続関係
を変更すればよい。 （５）また、上記実施の形態のプロセッサは２個の演算
部３７、３８を備えるＶＬＩＷプロセッサであったが、
本発明は、１個の演算部のみを備え１個の命令中に１個
のオペレーションだけを指定する単一オペレーション命
令を実行するＶＬＩＷアーキテクチャを採らないプロセ
ッサに対しても適用することができるのは言うまでもな
い。
数が一定の桁数に満たない場合に、その数値の最上位ビ
ットを符号ビットとみなし、その符号ビットと同じ論理
値で有効桁より上位の桁全てを埋める処理をいう。 （３）また、上記実施の形態では、定数レジスタ３６に
格納されていた値の下位部分（上位部分の値を捨てたも
の）の下位側に、オペレーションで指定された定数を連
結し、それをオペランドとしてオペレーションを実行す
ることを可能としたが、オペレーションで指定された定
数を定数レジスタ３６に格納されていた値の下位部分の
上位側に連結し、それをオペランドとしてオペレーショ
ンを実行することも可能である。さらに、定数レジスタ
３６の上位部分の値を捨てるのではなく下位部分の値を
捨て、定数レジスタ３６の上位部分の下位側または上位
側にオペレーションで指定された定数を連結し、それを
オペランドとしてオペレーションを実行することも可能
である。 （４）また、上記実施の形態では、図１（ｂ）〜図１
（ｄ）の命令フォーマットから判るように、１個の命令
によって定数レジスタ３６に格納させることができる定
数の桁数は４ビット及び１６ビットのいずれかであった
が、本発明はこの桁数に限定されるものではない。例え
ば、１２ビットや２８ビットの定数を定数レジスタ３６
に格納するための命令フォーマットを定義してもよい。
そのためには、定数レジスタ３６の周辺回路の接続関係
を変更すればよい。 （５）また、上記実施の形態のプロセッサは２個の演算
部３７、３８を備えるＶＬＩＷプロセッサであったが、
本発明は、１個の演算部のみを備え１個の命令中に１個
のオペレーションだけを指定する単一オペレーション命
令を実行するＶＬＩＷアーキテクチャを採らないプロセ
ッサに対しても適用することができるのは言うまでもな
い。
【０１０６】
【発明の効果】以上の説明から明らかなように、本発明
のプロセッサは、複数の命令を格納する記憶装置から命
令を読み出す命令読み出し手段と、定数を格納するため
の定数レジスタと、前記命令中に第１の定数が置かれて
いることと、前記命令中に第２の定数が置かれているこ
とを解読する解読手段と、前記解読手段により前記第１
の定数が置かれていると解読された場合に、前記第１の
定数を前記定数レジスタに格納する格納手段と、前記解
読手段により前記第２の定数が置かれていると解読され
た場合に、前記定数レジスタに格納されている定数を読
み出し、その読み出された定数と前記第２の定数とを連
結した定数をオペランドとするオペレーションを実行す
る実行手段とを備えることを特徴とする。
のプロセッサは、複数の命令を格納する記憶装置から命
令を読み出す命令読み出し手段と、定数を格納するため
の定数レジスタと、前記命令中に第１の定数が置かれて
いることと、前記命令中に第２の定数が置かれているこ
とを解読する解読手段と、前記解読手段により前記第１
の定数が置かれていると解読された場合に、前記第１の
定数を前記定数レジスタに格納する格納手段と、前記解
読手段により前記第２の定数が置かれていると解読され
た場合に、前記定数レジスタに格納されている定数を読
み出し、その読み出された定数と前記第２の定数とを連
結した定数をオペランドとするオペレーションを実行す
る実行手段とを備えることを特徴とする。
【０１０７】これによって、第２の定数がオペランドと
して使用される際に定数レジスタに格納された第１の定
数も併せて使用される。その結果、１つのオペレーショ
ンで定数の設定とその定数の使用とを同時に行なうこと
可能となり、実行サイクル数を削減することができる。
また本発明のプロセッサは、前記実行手段により前記定
数レジスタから定数が読み出されたことを示す状態保持
手段とを備え、前記格納手段は、前記状態保持手段によ
り定数が読み出されたことを示されていると、前記定数
を前記定数レジスタに格納する前に前記定数レジスタの
内容を消去することを特徴とするプロセッサにおいて、
前記実行手段は、前記状態保持手段により定数が読み出
されたことを示されていても、前記定数レジスタに格納
されている定数を繰り返し読み出し、その定数の少なく
とも一部をオペランドとするオペレーションを実行する
としたものである。
して使用される際に定数レジスタに格納された第１の定
数も併せて使用される。その結果、１つのオペレーショ
ンで定数の設定とその定数の使用とを同時に行なうこと
可能となり、実行サイクル数を削減することができる。
また本発明のプロセッサは、前記実行手段により前記定
数レジスタから定数が読み出されたことを示す状態保持
手段とを備え、前記格納手段は、前記状態保持手段によ
り定数が読み出されたことを示されていると、前記定数
を前記定数レジスタに格納する前に前記定数レジスタの
内容を消去することを特徴とするプロセッサにおいて、
前記実行手段は、前記状態保持手段により定数が読み出
されたことを示されていても、前記定数レジスタに格納
されている定数を繰り返し読み出し、その定数の少なく
とも一部をオペランドとするオペレーションを実行する
としたものである。
【０１０８】これによって、定数レジスタに復元格納さ
れた定数は繰り返し読み出される。その結果、定数レジ
スタの格納値の全体を複数回使用することができるよう
になり、全く同じ定数を繰り返し設定する必要がなくな
るので、実行サイクル数・命令コードサイズを低減する
ことができる。また本発明のプロセッサは、前記解読手
段は、さらに、前記命令中に第３の定数を伴う定数置換
オペレーションが置かれていることを解読し、前記格納
手段は、前記解読手段により前記定数置換オペレーショ
ンが置かれていると解読された場合に、前記定数レジス
タに格納されている定数の一部を残したまま他の部分と
前記第３の定数とを置換して格納するとしたものであ
る。
れた定数は繰り返し読み出される。その結果、定数レジ
スタの格納値の全体を複数回使用することができるよう
になり、全く同じ定数を繰り返し設定する必要がなくな
るので、実行サイクル数・命令コードサイズを低減する
ことができる。また本発明のプロセッサは、前記解読手
段は、さらに、前記命令中に第３の定数を伴う定数置換
オペレーションが置かれていることを解読し、前記格納
手段は、前記解読手段により前記定数置換オペレーショ
ンが置かれていると解読された場合に、前記定数レジス
タに格納されている定数の一部を残したまま他の部分と
前記第３の定数とを置換して格納するとしたものであ
る。
【０１０９】これによって、定数レジスタに復元格納さ
れた定数は一部が置き換えられつつ繰り返し読み出され
る。その結果、定数レジスタの格納値の一部を複数回使
用することができるようになり、一部分のみ異なる定数
を繰り返し最初から設定する必要がなくなるので、実行
サイクル数・命令コードサイズを低減することができ
る。
れた定数は一部が置き換えられつつ繰り返し読み出され
る。その結果、定数レジスタの格納値の一部を複数回使
用することができるようになり、一部分のみ異なる定数
を繰り返し最初から設定する必要がなくなるので、実行
サイクル数・命令コードサイズを低減することができ
る。
【図１】（ａ）本発明に係るプロセッサが実行する命令
のフィールド構成を示す図 （ｂ）３オペレーションを示す図 （ｃ）２オペレーションを示す図 （ｄ）１オペレーションを同時に指定できる命令フォー
マットを示す図
のフィールド構成を示す図 （ｂ）３オペレーションを示す図 （ｃ）２オペレーションを示す図 （ｄ）１オペレーションを同時に指定できる命令フォー
マットを示す図
【図２】図１で用いられている３種類のオペコード“ｃ
ｃ”、“ｏｐ１”及び“ｏｐ２”それぞれによって指定
される具体的なオペレーションを説明する図
ｃ”、“ｏｐ１”及び“ｏｐ２”それぞれによって指定
される具体的なオペレーションを説明する図
【図３】同プロセッサのハードウェア構成を示すブロッ
ク図
ク図
【図４】同プロセッサの定数レジスタ３６及びその周辺
回路の詳細な構成を示すブロック図
回路の詳細な構成を示すブロック図
【図５】図４に示された読み出しフラグ記憶部２８の値
の変化を示す遷移図
の変化を示す遷移図
【図６】図４に示された定数レジスタ制御部３２による
定数の格納方法を示す図
定数の格納方法を示す図
【図７】図４に示された定数レジスタ３６及び読み出し
フラグ記憶部２８の値の変化を示す図
フラグ記憶部２８の値の変化を示す図
【図８】同プロセッサのＰＣ部３３の詳細な構成を示す
ブロック図
ブロック図
【図９】２４ビットの定数を扱う処理の一例を示すフロ
ーチャート
ーチャート
【図１０】図９に示された処理をを同プロセッサに行な
わせるプログラムの例を示す図
わせるプログラムの例を示す図
【図１１】定数を格納するオペレーションと定数レジス
タ３６の格納値を利用するオペレーションが分離してお
り、定数レジスタを明示的に指定してオペレーションを
実行するプロセッサにおいて、図１０と同一の処理を行
なわせるプログラムの例を示す図
タ３６の格納値を利用するオペレーションが分離してお
り、定数レジスタを明示的に指定してオペレーションを
実行するプロセッサにおいて、図１０と同一の処理を行
なわせるプログラムの例を示す図
【図１２】分岐オペレーションを含む処理を同プロセッ
サに行なわせるプログラムの例を示す図
サに行なわせるプログラムの例を示す図
【図１３】定数レジスタ３６の下位４ビットのみを変更
するオペレーション“ｓｅｔｌ４”を含む処理を同プロ
セッサに行なわせるプログラムの例を示す図
するオペレーション“ｓｅｔｌ４”を含む処理を同プロ
セッサに行なわせるプログラムの例を示す図
【図１４】定数レジスタの変形例に係る定数レジスタ３
６の周辺回路の構成を示すブロック図
６の周辺回路の構成を示すブロック図
１０ 命令レジスタ ２０ 解読部 ２１ フォーマットデコーダ ２２ 命令デコーダ ２３ 分岐デコーダ ２４ 第１演算デコーダ ２５ 第２演算デコーダ ２８ 読み出しフラグ記憶部 ３０ 実行部 ３１ 実行制御部 ３２ 定数レジスタ制御部 ３２ａ〜３２ｈ セレクタ ３３ ＰＣ部 ３３ａ 固定値“４” ３３ｂ、３３ｅ セレクタ ３３ｃ 加算器 ３３ｄ ＰＣ ３４ レジスタ群 ３５ 汎用レジスタＲ０〜Ｒ１５ ３６ 定数レジスタＲ１６ ３６ａ〜３６ｈ ４ビット幅レジスタ ３７ 第１演算部 ３８ 第２演算部 ３９ 命令フェッチ部 ４０ オペランドアクセス部 ５０ 命令 ５１〜５８ 命令フィールド ５９ 第１演算フィールド ６０ 第２演算フィールド ９０ 変形例に係る定数レジスタ制御部 ９１ 格納桁カウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 哲也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高山 秀一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小谷 謙介 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮地 信哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (10)
- 【請求項１】 複数の命令を格納する記憶装置から命令
を読み出す命令読み出し手段と、 定数を格納するための定数レジスタと、 前記命令中に第１の定数が置かれていることと、前記命
令中に第２の定数が置かれていることを解読する解読手
段と、 前記解読手段により前記第１の定数が置かれていると解
読された場合に、前記第１の定数を前記定数レジスタに
格納する格納手段と、 前記解読手段により前記第２の定数が置かれていると解
読された場合に、前記定数レジスタに格納されている定
数を読み出し、その読み出された定数と前記第２の定数
とを連結した定数をオペランドとするオペレーションを
実行する実行手段とを備えることを特徴とするプロセッ
サ。 - 【請求項２】 複数の命令を格納する記憶装置から命令
を読み出す命令読み出し手段と、 定数を格納するための定数レジスタと、 前記命令中に第１の定数が置かれていることと、前記命
令中に第２の定数が置かれていることを解読する解読手
段と、 前記解読手段により前記第１の定数が置かれていると解
読された場合に、前記定数レジスタに定数が格納されて
いないと判断すると前記第１の定数を所定位置に格納
し、前記定数レジスタに定数が既に格納されていると判
断すると前記定数レジスタに既に格納されている定数を
残したまま前記第１の定数を新たに前記定数レジスタに
格納する格納手段と、 前記解読手段により前記第２の定数が置かれていると解
読された場合に、前記定数レジスタに格納されている定
数を読み出し、その読み出された定数と前記第２の定数
とを連結した定数をオペランドとするオペレーションを
実行する実行手段とを備えることを特徴とするプロセッ
サ。 - 【請求項３】 前記解読手段は、さらに、前記命令中に
所定のオペレーションが置かれていることを解読し、 前記実行手段は、 前記定数レジスタに格納されている定数を読み出し、そ
の読み出された定数と前記第２の定数とを連結した定数
をオペランドとする第１のオペレーションと、読み出さ
れた定数のみをオペランドとする第２のオペレーション
とを選択的に実行し、 前記解読手段により前記第２の定数が置かれていると解
読された場合には前記第１のオペレーションを実行し、
前記解読手段により前記所定のオペレーションが置かれ
ていると解読された場合には、前記所定のオペレーショ
ンを前記第２のオペレーションとして実行することを特
徴とする請求項１または２記載のプロセッサ。 - 【請求項４】 複数の命令を格納する記憶装置から命令
を読み出す命令読み出し手段と、 定数を格納するための定数レジスタと、 前記命令中に定数が置かれていることを解読する解読手
段と、 前記解読手段により定数が置かれていると解読された場
合に、前記定数レジスタに定数が格納されていないと判
断すると前記定数を所定位置に格納し、前記定数レジス
タに定数が既に格納されていると判断すると前記定数レ
ジスタに既に格納されている定数を残したまま前記定数
を新たに前記定数レジスタに格納する格納手段と、 前記定数レジスタに格納されている定数を読み出し、そ
の定数をオペランドとするオペレーションを実行する実
行手段と、 前記実行手段により前記定数レジスタから定数が読み出
されたことを示す状態保持手段とを備え、 前記格納手段は、 前記状態保持手段により定数が読み出されたことを示さ
れていると、前記定数を前記定数レジスタに格納する前
に前記定数レジスタの内容を消去することを特徴とする
プロセッサ。 - 【請求項５】 前記プロセッサは、さらに、 前記実行手段により前記定数レジスタから定数が読み出
されたことを示す状態保持手段を備え、 前記格納手段は、 前記状態保持手段により定数が読み出されたことを示さ
れていると、前記第１の定数を前記定数レジスタに格納
する前に前記定数レジスタの内容を消去することを特徴
とする請求項１から請求項３いずれか記載のプロセッ
サ。 - 【請求項６】 前記実行手段は、 前記状態保持手段により定数が読み出されたことを示さ
れていても、前記定数レジスタに格納されている定数を
繰り返し読み出し、その定数の少なくとも一部をオペラ
ンドとするオペレーションを実行することを特徴とする
請求項４または請求項５記載のプロセッサ。 - 【請求項７】 前記解読手段は、さらに、前記命令中に
第３の定数を伴う定数置換オペレーションが置かれてい
ることを解読し、 前記格納手段は、前記解読手段により前記定数置換オペ
レーションが置かれていると解読された場合に、前記定
数レジスタに格納されている定数の一部を残したまま他
の部分と前記第３の定数とを置換して格納することを特
徴とする請求項１から請求項３いずれか記載のプロセッ
サ。 - 【請求項８】 前記置換する部分が、前記定数レジスタ
の最下位ビットを含む部分である請求項７記載のプロセ
ッサ。 - 【請求項９】 複数の命令を格納する記憶装置から命令
を読み出す命令読み出し手段と、 定数を格納するための定数レジスタと、 前記命令中に第１の定数が置かれていることと、前記命
令中に第２の定数が置かれていることを解読する解読手
段と、 前記解読手段により前記第１の定数が置かれていると解
読された場合に、前記定数レジスタに定数が格納されて
いないと判断すると前記第１の定数を所定位置に格納
し、前記定数レジスタに定数が既に格納されていると判
断すると前記定数レジスタに既に格納されている定数を
残したまま前記第１の定数を新たに前記定数レジスタに
格納する格納手段と、 前記実行手段により前記定数レジスタから定数が読み出
されたことを示す状態保持手段と、 前記解読手段により前記第２の定数が置かれていると解
読された場合であって、 前記状態保持手段により定数が読み出されていないこと
を示されている場合は、前記定数レジスタに格納されて
いる定数を読み出し、その読み出された定数と前記第２
の定数とを連結した定数をオペランドとするオペレーシ
ョンを実行し、 前記状態保持手段により定数が読み出されたことを示さ
れている場合は、前記第２の定数のみをオペランドとす
るオペレーションを実行する実行手段とを備えることを
特徴とするプロセッサ。 - 【請求項１０】 命令のフォーマットを指定するフォー
マットコードが置かれるフォーマットフィールドと、並
列実行させるオペレーションを指定する複数のオペレー
ションフィールドとを含む命令を解読し実行するＶＬＩ
Ｗ方式のプロセッサであって、 解読手段は、前記フォーマットコードを参照することに
より、少なくとも１つの前記オペレーションフィールド
に定数が置かれていることを解読することを特徴とする
請求項１から請求項９いずれか記載のプロセッサ。
Priority Applications (2)
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|---|---|---|---|
| JP20412597A JP3414209B2 (ja) | 1997-07-30 | 1997-07-30 | プロセッサ |
| US09/124,659 US6195740B1 (en) | 1997-07-30 | 1998-07-29 | Constant reconstructing processor that execute an instruction using an operand divided between instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20412597A JP3414209B2 (ja) | 1997-07-30 | 1997-07-30 | プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1153187A true JPH1153187A (ja) | 1999-02-26 |
| JP3414209B2 JP3414209B2 (ja) | 2003-06-09 |
Family
ID=16485247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20412597A Expired - Fee Related JP3414209B2 (ja) | 1997-07-30 | 1997-07-30 | プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6195740B1 (ja) |
| JP (1) | JP3414209B2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6904514B1 (en) | 1999-08-30 | 2005-06-07 | Ipflex Inc. | Data processor |
| JP2007094812A (ja) * | 2005-09-29 | 2007-04-12 | Renesas Technology Corp | 並列演算装置 |
| JP2009059354A (ja) * | 2007-08-15 | 2009-03-19 | Nvidia Corp | 超長命令語から即値を調達する方法 |
| US8314803B2 (en) | 2007-08-15 | 2012-11-20 | Nvidia Corporation | Buffering deserialized pixel data in a graphics processor unit pipeline |
| US8521800B1 (en) | 2007-08-15 | 2013-08-27 | Nvidia Corporation | Interconnected arithmetic logic units |
| US8599208B2 (en) | 2007-08-15 | 2013-12-03 | Nvidia Corporation | Shared readable and writeable global values in a graphics processor unit pipeline |
| US8736624B1 (en) | 2007-08-15 | 2014-05-27 | Nvidia Corporation | Conditional execution flag in graphics applications |
| US8860722B2 (en) | 2004-05-14 | 2014-10-14 | Nvidia Corporation | Early Z scoreboard tracking system and method |
| US9183607B1 (en) | 2007-08-15 | 2015-11-10 | Nvidia Corporation | Scoreboard cache coherence in a graphics pipeline |
| US9189234B2 (en) | 2013-09-04 | 2015-11-17 | Globalfoundries Inc. | Reducing overhead in loading constants |
| US9317251B2 (en) | 2012-12-31 | 2016-04-19 | Nvidia Corporation | Efficient correction of normalizer shift amount errors in fused multiply add operations |
| US9411595B2 (en) | 2012-05-31 | 2016-08-09 | Nvidia Corporation | Multi-threaded transactional memory coherence |
| US9569385B2 (en) | 2013-09-09 | 2017-02-14 | Nvidia Corporation | Memory transaction ordering |
| US9824009B2 (en) | 2012-12-21 | 2017-11-21 | Nvidia Corporation | Information coherency maintenance systems and methods |
| US10102142B2 (en) | 2012-12-26 | 2018-10-16 | Nvidia Corporation | Virtual address based memory reordering |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3790607B2 (ja) * | 1997-06-16 | 2006-06-28 | 松下電器産業株式会社 | Ｖｌｉｗプロセッサ |
| JP4283131B2 (ja) * | 2004-02-12 | 2009-06-24 | パナソニック株式会社 | プロセッサ及びコンパイル方法 |
| US7512826B2 (en) * | 2005-04-20 | 2009-03-31 | International Business Machines Corporation | Method, apparatus, and product for an efficient virtualized time base in a scaleable multi-processor computer |
| CN102184090B (zh) * | 2011-05-27 | 2013-12-04 | 清华大学 | 一种动态可重构处理器及其固定数的调用方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5542067A (en) * | 1992-04-23 | 1996-07-30 | International Business Machines Corporation | Virtual multi-port RAM employing multiple accesses during single machine cycle |
| JP2931890B2 (ja) * | 1995-07-12 | 1999-08-09 | 三菱電機株式会社 | データ処理装置 |
| JP3623840B2 (ja) * | 1996-01-31 | 2005-02-23 | 株式会社ルネサステクノロジ | データ処理装置及びマイクロプロセッサ |
| US5787302A (en) * | 1996-05-15 | 1998-07-28 | Philips Electronic North America Corporation | Software for producing instructions in a compressed format for a VLIW processor |
| US5890009A (en) * | 1996-12-12 | 1999-03-30 | International Business Machines Corporation | VLIW architecture and method for expanding a parcel |
| US5983757A (en) * | 1997-06-02 | 1999-11-16 | Snap-On Technologies, Inc. | Ratchet mechanism with laminated parts and method of making same |
-
1997
- 1997-07-30 JP JP20412597A patent/JP3414209B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-29 US US09/124,659 patent/US6195740B1/en not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6904514B1 (en) | 1999-08-30 | 2005-06-07 | Ipflex Inc. | Data processor |
| US8860722B2 (en) | 2004-05-14 | 2014-10-14 | Nvidia Corporation | Early Z scoreboard tracking system and method |
| JP2007094812A (ja) * | 2005-09-29 | 2007-04-12 | Renesas Technology Corp | 並列演算装置 |
| US8521800B1 (en) | 2007-08-15 | 2013-08-27 | Nvidia Corporation | Interconnected arithmetic logic units |
| US9448766B2 (en) | 2007-08-15 | 2016-09-20 | Nvidia Corporation | Interconnected arithmetic logic units |
| US8599208B2 (en) | 2007-08-15 | 2013-12-03 | Nvidia Corporation | Shared readable and writeable global values in a graphics processor unit pipeline |
| US8736624B1 (en) | 2007-08-15 | 2014-05-27 | Nvidia Corporation | Conditional execution flag in graphics applications |
| US8775777B2 (en) | 2007-08-15 | 2014-07-08 | Nvidia Corporation | Techniques for sourcing immediate values from a VLIW |
| JP2009059354A (ja) * | 2007-08-15 | 2009-03-19 | Nvidia Corp | 超長命令語から即値を調達する方法 |
| US9183607B1 (en) | 2007-08-15 | 2015-11-10 | Nvidia Corporation | Scoreboard cache coherence in a graphics pipeline |
| US8314803B2 (en) | 2007-08-15 | 2012-11-20 | Nvidia Corporation | Buffering deserialized pixel data in a graphics processor unit pipeline |
| US9411595B2 (en) | 2012-05-31 | 2016-08-09 | Nvidia Corporation | Multi-threaded transactional memory coherence |
| US9824009B2 (en) | 2012-12-21 | 2017-11-21 | Nvidia Corporation | Information coherency maintenance systems and methods |
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| US9189234B2 (en) | 2013-09-04 | 2015-11-17 | Globalfoundries Inc. | Reducing overhead in loading constants |
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