JPH11205687A - 欠陥画素補正装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２次元密着センサ等のエリアセンサにおい
て、不良画素の近傍の複数の画素に欠陥が発生すると、
上記不良画素のデータを補正することができなかった。 【解決手段】 センサパネル２からの出力を、アンプ６
で増幅し、Ａ／Ｄ変換器７でＡ／Ｄ変換したデータを、
画像データ処理部１０で処理し、一旦、データ記憶部９
に格納し、データ記憶部９から読み出したデータから、
欠陥画素検出部１１が欠陥画素情報を出力し、一旦、欠
陥画素情報記憶部１２に記憶し、データ記憶部９のデー
タと、欠陥画素情報記憶部１２の欠陥画素情報に基づい
て、欠陥画素のデータを補正する欠陥画素補正部を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２次元密着センサ
等のエリアセンサにおける欠陥画素の欠陥画素補正装置
に関するものである。

【０００２】

【従来の技術】一般に密着センサやＣＣＤ等の固体撮像
素子では、局所的な不良による欠陥画素が生じることが
あり、このような場合、その欠陥に起因して画質劣化が
生じることが知られている。更に２次元で構成されたエ
リアセンサにおいては、その画素数が飛躍的に増加する
ことによって、更に欠陥が生じることが多くなる。これ
に対して従来より、ＣＣＤ等の固体撮像素子においては
その欠陥を補正するために、欠陥画素についての欠陥デ
ータを、出荷時の検査において検出してＲＯＭ等の不揮
発性メモリに予め記憶させておき、撮像時にこの不揮発
性メモリに記憶された欠陥データに基づいて、１画素前
の撮像出力に置換することによって欠陥補正が行われて
いた。

【０００３】これに対して、特開平６−６６８５号公報
では、静電破壊や経時変化に伴う欠陥変化にも対応した
欠陥補正装置が開示されている。また特開平７−３３６
６０２号公報では、画素取り込み回路から取り込まれた
周辺８画素の信号から、画像の境界情報に基づき補間方
法を選択して欠陥画素の補正を行う手段が開示されてい
る。

【０００４】更に、特開平８−９２６４号公報では、補
間対象画素近傍画素のデータと補間方法の優劣情報間の
ルールを学習したニューラルネットワーク回路の出力す
る補間方法の優劣情報に基づき補間方法を選択する方法
が開示されている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のエリアセンサの欠陥画素の補正手段については、Ｃ
ＣＤ等の固体撮像素子を対象として、欠陥画素を補正す
るために使用する周辺の画素にも欠陥画素が含まれてい
るといったことが考慮されていないといった問題があっ
た。

【０００６】本発明は、上記従来の問題点を解決するた
めのもので、不良部分に伴って近傍の複数の画素に欠陥
画素が生じた場合にも、効果的な補正が実現されるよう
に構成された欠陥画素補正装置を提供することを目的と
する。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本願発明の欠陥画素補正装置の請求項１に記載の発
明は、複数の第１電極と複数の第２電極とがマトリクス
状に配列され、その交差部分に光電変換素子が形成され
たセンサパネルと、上記第１電極を駆動するための第１
電極駆動部と、上記第２電極を駆動するための第２電極
駆動部とを備えたエリアセンサ部と、上記第１電極駆動
部と上記第２電極駆動部とを制御するセンサ制御部と、
上記第１電極駆動部を介して出力されるアナログ信号を
増幅する増幅部と、上記増幅部から出力されたアナログ
信号をデジタル信号に変換するＡ／Ｄ変換部と、上記Ａ
／Ｄ変換部でＡ／Ｄ変換されたデータを記憶するデータ
記憶部と、上記データ記憶部に上記データを順次記憶す
ると共に、その読み出しを制御するデータ制御部と、上
記データ制御部の制御により上記データ記憶部から出力
されるデータを処理する画像データ処理部と、上記画像
データ処理部、及び上記データ制御部の制御によって出
力されるデータ記憶部からの出力より、上記センサパネ
ルの欠陥画素を検出する欠陥画素検出部と、上記欠陥画
素検出部から出力される欠陥画素情報を記憶する欠陥画
素情報記憶部と、上記欠陥画素情報記憶部から出力され
る欠陥画素情報、及び上記データ制御部の制御によって
データ記憶部から出力されるデータに基づいて、欠陥画
素のデータを補正する欠陥画素補正部とを備える。

【０００８】また請求項２記載の発明は、請求項１記載
の欠陥画素補正装置において、上記欠陥画素検出部か
ら、上記欠陥画素情報記憶部に欠陥情報が格納される際
に情報を圧縮し、出力される際には伸張して出力する欠
陥画素情報圧縮／伸長部を備える。

【０００９】また請求項３の発明は、請求項１又は、請
求項２記載の欠陥画素補正装置において、上記欠陥画素
情報記憶部から出力される欠陥画素情報に基づき、上記
欠陥画素補正部において補正されたデータの補正精度を
定量化する補正精度演算部を備える。

【００１０】また請求項４の発明は、請求項１乃至請求
項３記載の欠陥画素補正装置において、上記エリアセン
サ部において、上記第１電極に対向してその間に櫛状に
入り込むように構成された複数の第３電極と、上記第２
電極に対向してその間に櫛状に入り込むように構成され
た複数の第４電極とを備え、上記第１電極、及び第３電
極と、上記第２電極、及び第４電極がマトリクス状に構
成されるセンサパネルと、上記第３電極を駆動する第３
電極駆動部と、上記第４電極を駆動する第４電極駆動部
とを備える。

【００１１】

【発明の実施の形態】以下、本発明の形態画素補正装置
の実施の形態を図面に基づいて、詳細に説明する。 〔実施形態１〕図１は、本発明の欠陥画素補正装置の実
施形態１の構成を示すブロック図である。図１におい
て、２次元密着型エリアセンサ部１は、複数の第１電極
と複数第２電極とがマトリクス状に形成され、この交差
する部分において入射された光に応じた光電流を出力す
る光電変換素子を備えたセンサパネル部２と、第１電極
を駆動する第１電極駆動部３と、第２電極を駆動する第
２電極駆動部４とにより構成させれる。第１電極駆動部
３は、センサ駆動制御部５からの制御信号に従って第１
電極の任意の電極を選択してアンプ部６に接続すること
ができる複数のアナログスイッチによって構成される。
第２電極駆動部４は、同じくセンサ駆動制御部５からの
制御信号により、電極選択パルスを複数の第２電極の任
意の電極を選択して印加することができる複数のアナロ
グスイッチにより構成される。

【００１２】センサ駆動制御部５は、図１に記載されて
いない外部からの制御信号に従って、第１電極駆動部３
及び第２電極駆動部４を介して、センサパネル部２の第
１電極及び第２電極を駆動して、第１電極と第２電極と
の交叉する部分の光電変換素子において得られる光電流
が順次取り出されるようにセンサパネル２の電極を走査
するための第１電極駆動部３及び第２電極駆動部４の制
御信号を生成すると共に、その走査及び駆動に必要な駆
動信号を生成し、これを第１電極駆動部３及び第２電極
駆動部４に供給する。更にこの走査によって、アンプ部
６を介して選られた信号をＡ／Ｄ変換部７でデジタル信
号に変換する際のサンプリングクロックを生成し、これ
をＡ／Ｄ変換部７に供給する。また、図面には記載され
ていないが、他のブロックにおいて必要となるタイミン
グ信号の基本クロックを各ブロックに対して供給する。

【００１３】アンプ部６は、センサパネル部２から第１
電極駆動部３を介して選られた光電変換出力を電流増幅
するオペアンプ等により構成され、次段のＡ／Ｄ変換部
７に対して、適正な電圧レベルまで増幅されたアナログ
信号を供給する。本実施形態ではセンサパネル部２から
の出力は、光電流として電流増幅されるものとしている
が、センサパネル部２から第１電極駆動部３のいずれか
の部分において蓄積容量を設けることで、電圧増幅で構
成される場合もそれに応じた構成とすることで、Ａ／Ｄ
変換部７に対しては、同じく適正なレベルのアナログ信
号を供給するように構成することも可能である。Ａ／Ｄ
変換部７は、アンプ部６からのアナログ信号をデジタル
信号に変換して、データ制御部８に供給する。

【００１４】データ制御部８では、Ａ／Ｄ変換部７から
供給されたデジタル信号を、順次データ記憶部９に蓄積
するようにデータを出力する。この時、データ記憶部９
に対して、白基準、黒基準、原稿の読込み時のＡ／Ｄ変
換部７からの出力が所定のアドレスに順次格納されるよ
うにアドレスを制御すると共に、画像データ処理部１０
で処理されたデータを、データ記憶部９の所定のアドレ
スに格納する。また、画像データ処理部１０、欠陥画素
検出部１１、及び欠陥画素補正部１３に対して、データ
記憶部９から格納された白基準データ、黒基準データ、
原稿読込みデータ、及び処理データを順次時分割で出力
されるように制御する。

【００１５】データ記憶部９は、白基準、黒基準、原稿
について読込まれたデータをデータ制御部８からの制御
に従って順次格納し、またデータ制御部８からの制御に
応じて格納されたデータを順次出力する。このデータ記
憶部９は、電源が供給されている期間のみデータを保持
するＤＲＡＭ、もしくは専用のフレームメモリーによっ
て構成されることも可能であり、またこれに一部バッテ
リによってデータが保持されるＳＲＡＭを組み合わせて
構成することも可能である。また電源が供給されなくて
もデータが保持されるＥＥＰＲＯＭを組み合わせて構成
されることもある。

【００１６】更にここで、白基準データ及び黒基準デー
タは原稿の読込みが行われる都度そのデータが更新され
るように構成することも可能であるし、装置の出荷時若
しくはユーザーからの操作に基づいて、そのデータを格
納もしくは更新されるようにすることも可能である。

【００１７】図２は、図１の画像データ処理部１０の詳
細な構成を示す図である。図２において、１６は読込み
データラッチ部、１７は黒基準データラッチ部、１８
は、白基準データラッチ部であり、データ制御部８の制
御信号に従ってデータ記憶部９から時分割で出力される
各データをラッチする。第１差分演算部１９Ａでは、読
込みデータラッチ部１６でラッチされた読込みデータか
ら、黒基準データラッチ部１７でラッチされた黒基準デ
ータを差し引いて、センサパネル出力に含まれる暗電流
成分等の影響によるオフセット成分が取り除かれた読込
みデータを、正規化データ処理部２０に出力する。

【００１８】第２差分演算部１９Ｂでは、白基準データ
ラッチ部１８でラッチされた白基準データから、黒基準
データラッチ部１７でラッチされた黒基準データを差し
引いて、センサパネルにおける該当する画素のダイナミ
ックレンジに相当するデータを、正規化処理部２０に出
力する。正規化処理部２０では、第１差分演算部１９Ａ
から出力されたオフセット成分が除かれた読込みデータ
と、第２差分演算部１９Ｂからの出力されたダイナミッ
クレンジデータに基づいて、読込みデータを正規化する
ことで、画素毎の感度ばらつき等の影響が取り除かれた
処理データが得られ、これをデータ制御部８の制御によ
り、データ記憶部９に一旦格納する。

【００１９】この正規化処理は、８ｂｉｔ等必要に応じ
た多値のデータとして正規化されることは勿論、２値化
処理を行って白黒の２値データとして出力される場合も
含めたものとする。この出力のビット数については、最
終的に必要となる画像データ出力の利用形態に従って、
多値データとして出力する場合や、またあまり多くの階
調を必要としない場合には、各ブロックでの処理回路及
びデータ記憶部９の記憶容量を削減するために、ここで
の正規化処理出力のビット精度を低くすることで、小規
模な回路構成にすることが可能であり、更に階調を必要
としてない場合には、２値データとすることで大幅に回
路規模を削減することが可能である。

【００２０】図３は、図１の欠陥画素検出部１１の詳細
な構成を示す図である。図３において、２１は白基準デ
ータラッチ部、２２は黒基準データラッチ部、２３は処
理データラッチ部であり、データ制御部８の制御信号に
従ってデータ記憶部９から時分割で出力される各データ
をラッチする。ここでは、図２の黒基準データラッチ部
１７及び白基準データラッチ部１８と、図３の黒基準デ
ータラッチ部２２及び白基準データラッチ部２１を、説
明上区別して別々に構成されるように記載しているが、
実際にＡＳＩＣ等で回路を構成する場合には共通で使用
することが可能である。補正データラッチ部２４では、
欠陥画素補正部１３から出力される補正データをラッチ
する。第３差分演算部２５では、欠陥画素補正部１３か
ら出力された補正データと、図１の画像データ処理部１
０で正規化処理され、一旦、データ記憶部９に格納され
た処理データが読み出され、処理データラッチ部２３で
ラッチされたデータの差分が算出される。

【００２１】第４差分演算部２６では、白基準データラ
ッチ部２１でラッチされた白基準データと、黒基準デー
タラッチ部２１でラッチされた黒基準データとの差分が
算出される。欠陥画素判定部２７では、白基準データラ
ッチ部２１でラッチされた白基準データと、黒基準デー
タラッチ部２２でラッチされた黒基準データ、及び第３
差分演算部２５と第４差分演算部２６とで算出された各
差分データとに基づいて、その該当する画素が正規の出
力がされているか、何らかの欠陥に基づいて正規の出力
が得られていないかの判定を行い、その判定結果を０、
１の欠陥画素情報として、欠陥画素情報記憶部１２に出
力する。

【００２２】本実施形態においては、欠陥である場合は
“０”、正常である場合は“１”とする。更に、欠陥画
素判定部２７から欠陥画素補正部１３に対して、補正デ
ータに基づく欠陥画素判定を行う場合には、常に欠陥で
あるとして、欠陥画素補正部１３から補正データが選択
されるようにするための制御信号が欠陥画素補正部１３
に出力される。ここで、欠陥画素の判定手段の実施例に
ついて、いくつかの方法を示す。

【００２３】第１の方法として、黒基準データ及び白基
準データの読込みを行う際に欠陥画素の判定を行うた
め、黒基準データと白基準データの差分に基づいて、そ
れが所定の値以上の差があることにより、光に対しての
感度があることを判定することにより、正常であるとし
て“１”を出力し、それ以下の場合には欠陥画素である
として“０”を出力する。また、白基準データ及び黒基
準データの値が各々所定の範囲内にあることに基づい
て、正常であるか欠陥であるかの判定を行う。これらの
全ての条件に基づいて判定を行うことも可能であるし、
この条件のいずれかのみによって判定することも可能で
ある。この方法は、白基準及び黒基準データの読込みが
原稿読込み毎に行われる場合には、その都度行うことも
可能であるが、装置の出荷調整もしくはその調整操作に
おいて行われる場合や電源投入時にのみ行われるような
場合には、その時に同時に行われるようにすることも可
能であるし、欠陥検出の操作を別に設定して、その操作
に基づいて欠陥検出のみを独立に行うようにすることも
可能である。

【００２４】第２の方法として、欠陥画素の検出を目的
とした操作において、実際の原稿もしくは欠陥画素検出
のために用意されたテストチャートの読込みを行い、図
３の欠陥画素判定部２７からの制御信号に基づいて、欠
陥画素補正部１３で求められた補正データをラッチする
補正データラッチ部２４の出力と、処理データラッチ部
２３の出力の差分を求める第３差分演算部２５の出力に
基づいて、その差分が所定の範囲を超えた場合に欠陥で
あると判定する。

【００２５】第３の方法として、上記の各判定方法にお
いて、その判定範囲を他の判定結果に基づいてその基準
値を調整してその判定を行うことにより、より精度の高
い欠陥画素の検出を可能とする。その判定アルゴリズム
においては、例えばニューラルネットワークを用いた判
定を行うように構成することも可能である。

【００２６】図４に図１の欠陥画素検出部１１における
欠陥画素の判定例を示す。図４（ａ）は、孤立した状態
での単発的な不良による場合であり、画素欠陥となる。
図４（ｂ）は、ある程度の範囲に渡る不良による場合で
あり、領域欠陥となる。図４（ｃ）及び（ｄ）について
は、電極部分の不良による場合であり、ライン欠陥とな
る。以降、欠陥の発生状態については、前記の表現を使
用して説明する。

【００２７】欠陥画素情報記憶部１２は、判定結果を
０、１のビットマップ情報として記憶しておき、原稿を
読込み画像データを出力する動作の際に、その欠陥画素
情報を欠陥画素補正部１３に出力する。欠陥画素の検出
が原稿読込み毎に行われる場合には、欠陥画素検出部１
１においての欠陥画素の判定と、欠陥画素補正部１３に
おいて欠陥画素の補正が行われるまでの遅延分を補う期
間、その欠陥情報を保持できるメモリによって構成する
ことが可能であるし、特定の操作においてのみ欠陥画素
検出が行われる場合には、全画素の欠陥情報を保持でき
るだけのメモリによって構成されることになる。更に、
欠陥画素の検出が電源投入毎には行なわれない場合に
は、電源が切られた後にも欠陥画素情報が保持されるよ
うに、バッテリーバックアップされるか、ＥＥＰＲＯＭ
のような不揮発性メモリを使用することになる。

【００２８】更に、図１では、欠陥画素情報記憶部１２
とデータ記憶部９を別のブロックとして記載している
が、実際には同一のデバイスにおいてビット分割もしく
は時分割で使用することも可能である。

【００２９】図１の欠陥画素補正部１３は、欠陥画素情
報記憶部１２から出力される欠陥画素情報と、画像デー
タ処理部１０で生成され、データ記憶部９に格納された
処理データとが、データ制御部８による制御信号に従っ
て出力されたものに基づいて、欠陥画素情報記憶部１２
からの欠陥画素情報から画像データとして出力される画
素が欠陥画素である場合に、これを所定の範囲にある有
効画素（欠陥ではない画素）のデータにより補正して出
力する。ここでの補正処理方法の一実施例について、図
５に従って説明する。

【００３０】ここでは、その構成については図示しない
が、その補正手段をマイクロプロセッサによるソフトウ
ェアにより実現することも可能であるし、またこれをロ
ジック回路によりハードウェアで構成することも可能で
あるが、その構成方法は特に限定せず、その演算方法に
関して説明する。本実施形態１においては、５×５の範
囲の画素を使用して補正する場合について説明する。ま
ず、図５（ａ）は、図１の画像データ処理部１０から出
力されたデータを、一旦データ制御部８によりデータ記
憶部９に格納されたデータを順次展開したものであり、
Ｄｍｎ（ｍ＝１〜５，ｎ＝１〜５）で表す。図５（ｂ）
は、図１の欠陥画素検出部１１で検出された欠陥画素で
あれば０、正常画素であれば１の１ｂｉｔで表現される
欠陥画素情報が、欠陥画素情報記憶部１２に格納された
ものを順次展開したものであり、Ｆｍｎ（ｍ＝１〜５，
ｎ＝１〜５）で表す。

【００３１】更に図５（ｃ）は、５×５画素を用いて欠
陥画素の補正を行う場合の補正演算のための補正係数で
あり、Ｒｍｎ（ｍ＝１〜５，ｎ＝１〜５）で表す。この
Ｄｍｎ、Ｆｍｎ、Ｒｍｎより下記の演算によって、補正
データＳを得る。

【００３２】

【数１】

【００３３】上記の演算では欠陥画素情報Ｆｍｎは、欠
陥画素を“０”、正常画素を“１”で表すことによっ
て、有効画素だけを使用して補正が行われることにな
る。

【００３４】補正係数Ｒｍｎについては、基本的にはそ
の補正を行う画素からの距離に従って、その重み付けを
行うものとして、単に距離値を用いて、

【００３５】

【数２】

【００３６】としてもよいし、更に演算及び回路構成を
簡易にするために、その近似値を用いてもよい。

【００３７】また、近傍の情報の重みを高くする共に、
演算及び回路構成を簡易にするために、

【００３８】

【数３】

【００３９】としてもよい。

【００４０】また、上記係数は基本的に線形補間の考え
に基づいたものであるが、ｓｉｎｃ関数に基づいた３次
補間係数、若しくはその近似値を用いることで、より精
度の高い補正とすることも可能である。

【００４１】本実施形態１は、ハードウェアにより実現
することを前提にしたものであるが、これらをマイクロ
プロセッサによるソフトウェア処理により実現すること
も可能であるし、またＤＳＰ（デジタルシグナルプロセ
ッサ）を用いて実現することも可能である。

【００４２】また、これらを組み合わせたＡＳＳＰやＡ
ＳＩＣで構成することも可能であり、その場合には本実
施形態１において示したブロック構成は厳密には定義で
きなくなることは言うまでもない。

【００４３】また、図１のブロック図においては、出力
データとして、欠陥画素補正部１３からの画像データ出
力のみを記載しているが、ここでは図面を簡略にするた
めに記載はしていないが、それ以外のデータに関しても
必要に応じて外部に出力することも可能である。

【００４４】〔実施形態２〕図６は、本発明の欠陥画素
補正装置の実施形態２の構成を示すブロック図である。
図６のブロック図では、実施形態１の構成を示すブロッ
ク図である図１に対して、補正精度演算部１５が追加さ
れており、それ以外のブロックは、実施形態１と同一の
ものであるため同じ符号を用いている。

【００４５】図６において、補正精度演算部１５では、
欠陥画素情報記憶部１２からの欠陥画素情報に基づい
て、欠陥画素補正部１３から出力される画像データ出力
の補正の精度を定量的な値として出力する。その補正精
度を定量化する一実施例として、欠陥画素補正部１３で
の補正方法に準拠して、図５に示す５×５のマトリクス
に基づいて補正される場合について説明する。図５の説
明については、実施形態１において説明した内容と同じ
である。

【００４６】補正精度演算部１５では、欠陥画素補正部
１３での補正データを算出するのに、どれだけの正常な
画素に基づいて算出されたものであるかを求めることに
よって、その補正の精度を定量化するものとして、図５
（ｂ）の欠陥画素情報Ｆｍｎ（ｍ＝１〜５，ｎ＝１〜
５）と、図５（ｃ）のＲｍｎ（ｍ＝１〜５，ｎ＝１〜
５）より下記の演算によって、補正精度値ｋを得る。

【００４７】

【数４】

【００４８】これは実施形態１で示した欠陥画素補正部
１３において、欠陥画素の補正データを算出する上記数
１の分母に相当する演算であり、Ｆｍｎが“１”即ち、
正常な画素が補正を行う近傍に多くある程、その補正精
度値は高くなり、Ｆｍｎが“０”即ち、欠陥画素がその
近傍に多く、少ない正常画素から補正が行われた場合に
は、その補正精度値は低くなるような値として出力する
ことが可能である。

【００４９】更に、欠陥画素補正部１３から出力される
画像データ出力が正常な画素であり、補正処理が行われ
ない場合には、正常画素であることを表すための十分大
きな値を出力することによって、補正精度値以前にその
出力されたデータが正常画素であるか欠陥画素であるか
を補正情報として外部に出力することが可能である。

【００５０】補正精度演算部１３で求められた補正精度
値は、補正情報出力として外部に出力されるが、この補
正情報出力は図６には示していないが、例えば、ここで
読み取られた文字情報に基づいて文字認識を行う場合
に、この補正情報を参照することにより、その認識精度
の向上を図ることが可能である。

【００５１】また、その補正情報を集計することによっ
て、そのパネル全体の良否や経年変化に伴うパネルの性
能がその使用目的に対して適正であることを判定するこ
とも可能である。

【００５２】本実施形態２においては、この補正精度演
算部１５を別のブロックをして示しているが、回路構成
上は、欠陥画素検出部１３での演算と重複することにな
るので、これを共通として構成することが可能であるこ
とは言うまでもない。

【００５３】〔実施形態３〕図７は、本発明の欠陥画素
補正装置の実施形態３の構成を示すブロック図である。
図７のブロック図では、実施形態１の構成を示すブロッ
ク図である図１に対して、欠陥画素情報圧縮／伸張部１
４が追加されているだけで、それ以外のブロックは実施
形態１と同一のものであるため同じ符号を用いている。

【００５４】欠陥画素情報圧縮／伸張部１４では、欠陥
画素検出部１１で生成された１ｂｉｔの０、１で表され
る欠陥画素情報を欠陥画素情報記憶部１２に格納する際
に、データ圧縮することで、その情報量を削減すること
によって、欠陥画素情報記憶部１２に必要なメモリ容量
を削減することが可能となる。更に欠陥画素補正部１４
に欠陥画素情報を出力する際には、圧縮された情報を伸
張して供給することによって、欠陥画素情報が供給され
る。欠陥画素情報圧縮／伸張部１４は、０、１のビット
情報の圧縮伸張を行うものであることから、従来よりあ
る簡単なランレングス符号化方式や、ファクシミリ等に
おいて使用されているＭＨ符号化若しくは、ＭＲ符号化
方式を用いることで構成することも可能であるし、また
欠陥画素情報の発生傾向に準拠した独自の符号化方式を
もって構成することも可能である。

【００５５】大規模で高解像度のイメージセンサや本実
施例を適用している２次元密着センサにおいては、その
欠陥の発生を完全に回避することが極めて困難であるこ
とに対して、元々の解像度が十分なものであれば、その
用途例えば文字認識などにおいては、多少の認識率の低
下を容認する分には十分使用可能であり、これらを全体
として良品とすることで歩留まりが大幅に改善されるこ
ととなり、それによってセンサパネル部のコストは大幅
に低減することが可能となる。

【００５６】また、本実施形態を適用しているマトリク
ス状の電極構造を持ったデバイスにおいては、図４
（ｂ）、図４（ｃ）、或いは図４（ｄ）に示すように何
らかの不良が生じた場合には、近傍の複数の画素が欠陥
となる場合が極めて多く、従来例では欠陥画素のアドレ
スを記憶するように構成されているが、それらを全て記
憶することは、欠陥画素の発生状況に応じてそのデータ
量の変動が極めて大きくなるために、その欠陥情報を記
憶する容量の制約によって、センサパネルの良否を決定
しなければならないといった自体も発生する。本発明の
欠陥画素補正装置の実施形態１及び２の欠陥画素記憶部
１２では、その欠陥情報を１ビットの情報で記憶するよ
うに構成されていることから、前記のような制約を受け
ることはない。

【００５７】一方、大規模で高解像度のセンサパネルに
おいては、この欠陥画素情報記憶部１２では、その画素
数に対応したメモリが必要となるが、先にも述べたよう
にマトリクス状に構成された電極構造を持つ場合には、
一つの不良に伴って複数の画素が欠陥画素となることか
らすると、欠陥画素情報をビット列情報とした場合には
その相関が極めて高いものとなり、簡単なランレングス
符号化や、ファクシミリにおいて使用されるＭＨ符号化
やＭＲ符号化といった従来からある符号化方式を用いて
圧縮することによっても高効率な情報圧縮が可能にな
る。

【００５８】こういった符号化方式を用いた場合には、
その０、１情報の変化の発生頻度がその圧縮効率に対し
て大きく影響することになるのに対して、本実施形態に
おける欠陥画素情報においては、不良箇所の発生数が
０、１の変化にほぼ対応することから、図７の欠陥画素
情報圧縮／伸張部１４での圧縮された情報を記憶する欠
陥画素情報記憶部１２に予め用意しておくことが必要と
なるメモリ容量は、センサパネルの良否判定基準となる
不良箇所の発生数に準じたサイズとすることが可能であ
る。

【００５９】図７では、実施形態１の構成に対して、欠
陥画素情報圧縮／伸張部１４を追加しているが、図８に
示すように、実施形態２の構成を示す図６に対して、欠
陥画素情報圧縮／伸張部１４を追加した構成することも
可能である。

【００６０】〔実施形態４〕図１、図６、図７及び、図
８に示す、本発明の実施形態１〜３においては、エリア
センサ部１として、複数の第１電極と複数の第２電極と
が、マトリクス状に構成されたセンサパネル部２を用い
た場合について示してきたが、本発明では欠陥画素をそ
の近傍の正常な画素を用いて補正することから、欠陥画
素が密集した状態となることは好ましくなく、逆に欠陥
画素の近傍に正常な画素が少しでも多くあれば、精度の
高い補正が可能となる。

【００６１】そこで、図１、図６、図７及び、図８に示
すエリアセンサ部１の構成として、図９に示すように、
複数の第１電極に対向して、その間に櫛状に入り込むよ
うに構成された複数の第３電極と、第２電極に対向し
て、その間に櫛状に入り込むように構成された複数の第
４電極がマトリクス状に構成されるようなセンサパネル
２８と、第１電極を駆動する第１電極駆動部３と、第２
電極を駆動する第２電極駆動部４と、第３電極を駆動す
る第３電極駆動部２９と、及び第４電極を駆動する第４
電極駆動部３０とで構成されている。

【００６２】ここでは図示しないが、図１、図６、図７
及び図８に示すセンサ駆動制御部５からの制御信号が、
第３電極駆動部２９及び、第４電極駆動部３０にも供給
されるようにしなければならないことは言うまでもな
い。更に、それに伴ってその制御信号に発生回路にも変
更が必要になるが、センサパネル上の走査方向をどのよ
うにするかによって、各種の構成が考えられるが、ここ
では特に限定はしないものとする。

【００６３】図９に示すセンサパネル部２８の構成にお
ける不良に伴う欠陥画素の発生状態の一例について、図
１０を用いて説明する。図１０において、縦横に各５本
の電極が交叉した状態に対して、その交叉部分に画素が
あり、横方向の電極の３本に×印で示した部分で、電極
が断線するといった不良が生じた状態を想定しており、
図１０（ａ）が、上記実施形態１〜３において示したセ
ンサパネル２の構成に対して、図１０（ｂ）が本実施例
におけるセンサパネル２８の構成を示したものである。

【００６４】更に電極部分の矢印の方向に各駆動部が接
続されているものとし、その交叉部分に示した０、１
が、×印で示した部分に断線が生じた場合に欠陥画素と
判定されることが予想されるものを“０”、正常な出力
が予想されるものを“１”として示している。

【００６５】図１０（ａ）では、欠陥画素を示す“０”
が、３×３の領域不良となるのに対して、図１０（ｂ）
では、横方向のライン不良となっていると共に、そのラ
イン不良の上下のラインには正常な画素があり、欠陥画
素の発生が分散されるようにすることが可能になる。こ
れによって、近傍の正常な画素に基づいての補正が行わ
れた際には、図１０（ｂ）の方が精度のよい補正結果が
得られる事は明らかである。

【００６６】一方、欠陥画素の発生が分散されることに
よって、欠陥画素情報の相関が失われることになり、実
施形態３において示した図７の欠陥画素情報圧縮／伸張
部１４においての圧縮効率が低下することになるが、こ
れに対しては、第１電極と第２電極及び第４電極、第３
電極と第２電極および第４電極の各々が交叉する部分に
ある画素によってグループ化することによって、その相
関関係は、実施形態１〜３において示したセンサパネル
部２の電極構成の場合、同様に相関の高いものとなるこ
とから、欠陥画素情報圧縮／伸張部１４を設けることに
よる効果は、失われることなく機能するように構成する
ことが可能である。

【００６７】

【発明の効果】以上のように本発明によれば、エリアセ
ンサの出力信号からデバイスの不良に伴う欠陥画素を検
出して、これを補正する際に、その欠陥画素情報をビッ
ト情報として格納し、これに基づいて正常な画素のみを
用いて、欠陥画素の補正が行なわれるようにして補正が
行なわれることにより、不良に伴って隣接する複数の画
素に欠陥が生じた場合にも、適正な補正データを得るこ
とができる。

【００６８】また本発明によれば、その補正の精度を定
量的に表してその値を出力することによって、外部にお
いてその補正された画像データ出力を文字認識する場合
に、その補正精度値を参照することによって、その認識
率の向上を図ることができる。

【００６９】更に本発明によれば、不良に伴って発生す
る複数の欠陥画素をそのアドレス情報に基づいて記憶し
た場合には、欠陥画素の数によって増減する欠陥画素情
報を記憶するメモリ容量によって、その欠陥の補正がで
きなくなることから、エリアセンサの良否が決定される
のに対して、欠陥画素を検出した結果を０、１のビット
列として記憶すると共に、この欠陥画素情報をランレン
グス符号化やファクシミリ等に使用されるＭＨ符号化、
もしくはＭＲ符号化方式で情報量も圧縮が行なわれるこ
とによって、そのメモリ容量の削減が可能であると共
に、不良の発生数に応じて欠陥画素の補正の可否が決定
される。

【００７０】具体的には、大規模で高解像度のセンサパ
ネルにおいては、この欠陥画素情報を記憶するために
は、その画素数に対応したメモリが必要となるが、先に
も述べたようにマトリクス状に構成された電極構造を持
つ場合には、一つの不良に伴って複数の画素が欠陥画素
となることからすると、欠陥画素情報をビット列情報と
した場合にはその相関が極めて高いものとなり、簡単な
ランレングス符号化や、ファクシミリにおいて使用され
るＭＨ符号化やＭＲ符号化といった従来からある符号化
方式を用いて圧縮することによっても高効率な情報圧縮
が可能になる。

【００７１】また、こういった符号化方式を用いた場合
には、その０、１情報の変化の発生頻度がその圧縮効率
に対して大きく影響することになるのに対して、本発明
における欠陥画素情報においては、不良箇所の発生数が
０、１の変化部分にほぼ対応することから、圧縮された
情報を記憶するために予め用意しておくことが必要とな
るメモリ容量は、センサパネルの良否判定基準となる不
良箇所の発生数に準じたサイズとすることが可能であ
る。

【００７２】また更に本発明によれば、センサパネルの
電極を櫛状に構成することによって、電極の断線等によ
る不良が複数の電極に対して跨って生じたような場合に
おいても、その欠陥画素の発生箇所を分散されることに
よって、その補正を精度よく実現することができる。

【図面の簡単な説明】

【図１】本発明の欠陥画素補正装置の実施形態１の構成
を示すブロック図である。

【図２】図１の画像データ処理部の詳細な構成を示すブ
ロック図である。

【図３】図１の欠陥画素検出部の詳細な構成を示すブロ
ック図である。

【図４】本発明の欠陥画素補正装置の実施形態１に係る
欠陥画素発生例を示す図である。

【図５】本発明の欠陥画素補正装置の実施形態１に係る
補正処理範囲の演算マトリクス構成図である。

【図６】本発明の欠陥画素補正装置の実施形態２の構成
を示すブロック図である。

【図７】本発明の欠陥画素補正装置の実施形態３の実施
例１の構成を示すブロック図である。

【図８】本発明の欠陥画素補正装置の実施形態３の実施
例２の構成を示すブロック図である。

【図９】本発明の欠陥画素補正装置の実施形態４に係る
センサパネルの模式図である。

【図１０】本発明の欠陥画素補正装置の実施形態４に係
る欠陥画素発生例を示す図である。

【符号の説明】

１ エリアセンサ部 ２ センサパネル部 ３ 第１電極駆動部 ４ 第２電極駆動部 ５ センサ駆動制御部 ６ アンプ部 ７ Ａ／Ｄ変換部 ８ データ制御部 ９ データ記憶部 １０ 画像データ処理部 １１ 欠陥画素検出部 １２ 欠陥画素情報記憶部 １３ 欠陥画素補正部 １４ 欠陥画素情報圧縮／伸長部 １５ 補正精度演算部 １６ 白基準データラッチ部 １７ 黒基準データラッチ部 １８ 読込みデータラッチ部 １９Ａ 第１差分演算部 １９Ｂ 第２差分演算部 ２０ 正規化処理部 ２１ 白基準データラッチ部 ２２ 黒基準データラッチ部 ２３ 処理データラッチ部 ２４ 補正データラッチ部 ２５ 第３差分演算部 ２６ 第４差分演算部 ２７ 欠陥画素判定部 ２８ センサパネル ２９ 第３電極駆動部 ３０ 第４電極駆動部

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の第１電極と複数の第２電極とがマト
   リクス状に配列され、その交差部分に光電変換素子が形
   成されたセンサパネルと、 上記第１電極を駆動するための第１電極駆動部と、 上記第２電極を駆動するための第２電極駆動部とを備え
   たエリアセンサ部と、 上記第１電極駆動部と第２電極駆動部とを制御するセン
   サ制御部と、 上記第１電極駆動部を介して出力されるアナログ信号を
   増幅する増幅部と、 上記増幅部から出力されたアナログ信号をデジタル信号
   に変換するＡ／Ｄ変換部と、 上記Ａ／Ｄ変換部でＡ／Ｄ変換されたデータを記憶する
   データ記憶部と、 上記データ記憶部に上記データを順次記憶させると共
   に、その読み出しを制御するデータ制御部と、 上記データ制御部の制御により、上記データ記憶部から
   出力されるデータを処理する画像データ処理部と、 上記画像データ処理部、及び上記データ制御部の制御に
   よって出力される上記データ記憶部からの出力より、上
   記センサパネルの欠陥画素を検出する欠陥画素検出部
   と、 上記欠陥画素検出部から出力される欠陥画素情報を記憶
   する欠陥画素情報記憶部と、 上記欠陥画素情報記憶部から出力される欠陥画素情報、
   及び上記データ制御部の制御に従ってデータ記憶部から
   出力されるデータに基づいて、欠陥画素のデータを補正
   する欠陥画素補正部とを備えたことを特徴とする欠陥画
   素補正装置。
2. 【請求項２】 請求項１記載の欠陥画素補正装置におい
   て、 上記欠陥画素検出部から、上記欠陥画素情報記憶部に欠
   陥画素情報が格納される際に情報を圧縮し、出力される
   際には伸張してから出力する欠陥画素情報圧縮／伸長部
   を備えたことを特徴とする欠陥画素補正装置。
3. 【請求項３】 請求項１又は、請求項２記載の欠陥画素
   補正装置において、 上記欠陥画素情報記憶部から出力される欠陥画素情報に
   基づき、上記欠陥画素補正部において補正されたデータ
   の補正精度を定量化する補正精度演算部を備えたことを
   特徴とする欠陥画素補正装置。
4. 【請求項４】 請求項１乃至請求項３の記載の欠陥画素
   補正装置において、 上記エリアセンサ部は、上記第１電極に対向してその間
   に櫛状に入り込むように構成された複数の第３電極と、 上記第２電極に対向してその間に櫛状に入り込むように
   構成された複数の第４電極と、を備え、 上記第１電極、及び第３電極と、上記第２電極、及び第
   ４電極とがマトリクス状に構成されるセンサパネルと、 上記第３電極を駆動する第３電極駆動部と、 上記第４電極を駆動する第４電極駆動部とを備えたこと
   を特徴とする欠陥画素補正装置。