JPH11204803A - Manufacturing semiconductor device - Google Patents

Manufacturing semiconductor device

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JPH11204803A
JPH11204803A JP473298A JP473298A JPH11204803A JP H11204803 A JPH11204803 A JP H11204803A JP 473298 A JP473298 A JP 473298A JP 473298 A JP473298 A JP 473298A JP H11204803 A JPH11204803 A JP H11204803A
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single
forming
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Application number
JP473298A
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Japanese (ja)
Inventor
Eiji Yamanaka
英二 山中
Original Assignee
Tokin Corp
株式会社トーキン
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Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device having a structure which can keep internal resistance low, if a high withstand voltage is provided.
SOLUTION: A manufacturing material comprises step of selectively forming a first inorg. film (Si3N4 film 6') on a control electrode leading layer (p+ diffused layer 5) distant from an active region part connected to a control electrode layer (p+ diffused layer 5), forming an n- type epitaxially grown single crystal layer 7 (first single crystal layer) on the active region part by the selective epitaxial growth and step of selectively forming a second inorg. film (Si3N4 film 8) just above the single crystal layer 7 surface, and forming a single crystal layer (n- type epitaxially grown single crystal layer 9) on other part than the active region part. In this condition, the thickness t2+t3 of a peripheral high- resistance Si layer concerning the withstand voltage is approximately twice the thickness t2 of the central active region part.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、主として埋込みゲート構造を有する静電誘導型トランジスタ(Stati The present invention relates primarily static induction transistor having a buried gate structure (Stati
c Induction Transistor/以下、SITと呼ぶ)に代表される制御電極が単結晶の内部に埋込まれて成る半導体装置の製造方法に関する。 c Induction Transistor / below, relates to a method of manufacturing a semiconductor device in which the control electrode is represented to be called SIT) is made is embedded in the inside of the single crystal.

【0002】 [0002]

【従来の技術】従来、この種の半導体装置として、例えばSITを製造する場合にはその手順として図2(a) Conventionally, as this type of semiconductor device, for example, FIG. 2 as the procedure in the case of producing SIT (a)
〜(h)の側面断面図に示されるような各工程に従って行っている。 It is performed according to the steps as shown in the side sectional view of ~ (h).

【0003】即ち、ここでは先ず図2(a)に示されるように、第1導電型であるN +ドレインオーミック層2 [0003] That is, here as first shown in FIG. 2 (a), N + drain ohmic layer 2 of the first conductivity type
3上に第1導電型とは逆な第2導電型であるN -ドレインオーミック層24を積層して成る半導体基板に対し、 To the semiconductor substrate formed by laminating a drain ohmic layer 24, - 3 N and the first conductivity type is a second conductivity type reverse on
同図(b)に示されるように、N +ドレインオーミック層23側の表面上にSiO 2膜による熱酸化膜3´を形成すると共に、反対側のN -ドレインオーミック層24 As shown in FIG. (B), thereby forming a thermal oxide film 3 'by SiO 2 film N + drain ohmic layer 23 side on the surface, on the opposite side N - drain ohmic layer 24
表面上にパターン化されたSiO 2膜14を形成する。 Forming a SiO 2 film 14 which is patterned on a surface.

【0004】次に、図2(c)に示されるように、N - [0004] Next, as shown in FIG. 2 (c), N -
ドレインオーミック層24表面上に通常のフォトリソグラフィー手法によりストライプ又はメッシュ状の選択開孔を施し、第1の導電型である不純物拡散を施すことにより制御電極層としてのP +拡散層(埋込みゲート層) Drain ohmic layer 24 on the surface subjected to conventional stripe or mesh-like selection apertures by photolithography technique, P + diffusion layer (buried gate layer as a control electrode layer by performing impurity diffusion, which is a first conductivity type )
15及びそれに連結した制御電極引き出し層としてのP 15 and P as a control electrode lead layer coupled thereto
+拡散層(ゲート電極層)15´を形成する。 + Diffusion layer (gate electrode layer) is formed 15 '.

【0005】更に、図2(d)に示されるように、これらの制御電極上にN型の半導体単結晶をエピタキシャル成長させてソース層となるN型エピタキシャル成長単結晶層17を形成することによって埋込んだ後、同図(e)に示されるように、SiO 2膜による熱酸化膜1 Furthermore, elaborate embedded by forming a 2 as shown in (d), the N-type epitaxial monocrystalline layer 17 to be a source layer by epitaxial growth of N-type semiconductor single crystal on these control electrodes it then, as shown in FIG. (e), the thermal oxide film 1 by the SiO 2 film
8を形成する。 8 to the formation.

【0006】引き続き、図2(f)に示されるように、 [0006] Subsequently, as shown in FIG. 2 (f),
通常の熱酸化及びフォトリソグラフィー手法により熱酸化膜18を除去して制御電極層の一部を開孔してからN N part of the thermal oxide film 18 is removed the control electrode layer by conventional thermal oxidation and photolithographic techniques after opening
型エピタキシャル成長単結晶層17の厚みにほぼ等しい深さで開孔部のみを選択的にエッチング除去して制御電極部の局部(P +拡散層15´)を露呈させる。 -type epitaxial growth local control electrode section is selectively etched away only openings in depth approximately equal to the thickness of the single crystal layer 17 (P + diffusion layer 15 ') to expose the.

【0007】更に、図2(g)に示されるように、熱酸化及びフォトリソグラフィー手法による選択開孔と不純物拡散とによりN型エピタキシャル成長単結晶層17に対してN +ソースオーミック層19の形成を行い、この後にゲート・ドレイン間PN接合構造の完成のためのメサエッチ溝V´を選択エッチングにより形成してSIT Furthermore, as shown in FIG. 2 (g), the formation of N + source ohmic layer 19 with respect to thermal oxidation and N-type epitaxial monocrystalline layer 17 by the selective opening and impurity diffusion by photolithography technique performed, SIT a mesa etch grooves V'for completion of the gate-drain PN junction structure after the forming by selective etching
の基本構造を得る。 Get the basic structure of.

【0008】最後に、高純度アルミニウムを用いて真空蒸着又はスパッタリングにより各部への電極金属膜の形成及びフォトリソグラフィー手法による各電極金属膜の分離を行うことにより、図2(h)に示されるように、 [0008] Finally, by separation of each electrode metal film by formation and photolithographic technique of the electrode metal films to each unit by vacuum deposition or sputtering using a high-purity aluminum, as shown in FIG. 2 (h) to,
+ドレインオーミック層23側にドレイン電極メタル層21を有し、且つその反対側にメサエッチ溝V´周囲のゲート電極メタル層22及びN +ソースオーミック層19上のソース電極メタル層20を有する構造としてS N + drain O has Mick layer 23 side drain metal electrode layer 21, and the structure having the opposite gate electrode metal layer around mesa etch grooves V'the side 22 and the N + source electrode metal layer 20 on the source ohmic layer 19 S as
ITを完成させる。 To complete the IT. 尚、このSITでは、図2(h)に示されるように、耐電圧に関与する半導体層の厚さとして、外周部A及び能動領域部Bの何れも同じ厚さt4となっている。 Incidentally, in the SIT, as shown in FIG. 2 (h), the thickness of the semiconductor layer involved in withstand voltage, have the same thickness t4 both of the outer peripheral portion A and the active area B.

【0009】 [0009]

【発明が解決しようとする課題】上述したSITの製造方法の場合、耐電圧に関与する半導体層の厚さが外周部及び能動領域部の何れも同じになっているが、一層の高耐電圧化を望んで厚みを大きくすると、それに比例して内部抵抗も大きくなってしまうという構造的な欠点がある。 [0007] For manufacturing method of the SIT described above, the thickness of the semiconductor layer involved in withstand voltage is in any of the outer peripheral portion and the active area the same, even higher withstand voltage increasing the thickness wanted reduction, there is a structural defect that becomes larger internal resistance proportionally.

【0010】本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、高耐電圧化しても内部抵抗を小さいまま維持できる構造の半導体装置の製造方法を提供することにある。 [0010] The present invention has to have been made to solve this problem, the technical problem is to provide a method of manufacturing a semiconductor device having a structure even when high withstand voltage and can remain small internal resistance It lies in the fact.

【0011】 [0011]

【課題を解決するための手段】本発明によれば、制御電極層を単結晶内部に埋込んだ構造の半導体装置の製造方法において、制御電極層と接続された能動領域部から離れた所に位置される制御電極引き出し部に第1の無機膜を選択的に形成した後にエピタキシャル成長を選択的に行って該能動領域部に第1の単結晶層を形成する工程と、第1の単結晶層表面の能動領域部の直上に第2の無機膜を選択的に形成した後にエピタキシャル成長を施して該能動領域部以外の部分に第2の単結晶層を形成する工程とを含む半導体装置の製造方法が得られる。 According to the present invention, there is provided a means for solving] The control electrode layer in the manufacturing method of the semiconductor device having the structure is embedded, within the single crystal, away from the active area connected to the control electrode layer forming a first single crystal layer wherein the active region portion by performing epitaxial growth on selective after the first inorganic film is selectively formed on the control electrode lead portion which is positioned, the first single crystal layer method of manufacturing a semiconductor device and forming a second single crystal layer to the second inorganic film selectively formed portion other than said active area portion is subjected to epitaxial growth after the right above the active area of ​​the surface It is obtained.

【0012】 [0012]

【発明の実施の形態】以下に、本発明の半導体装置の製造方法について、図面を参照して詳細に説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, a method for fabricating a semiconductor device of the present invention will be described in detail with reference to the drawings. 図1 Figure 1
(a)〜(i)は、本発明の一実施例に係る埋込みゲート型Nチャンネル大電力SITを製造する場合の手順を工程別に示した側面断面図である。 (A) ~ (i) is a side sectional view showing by step the procedure for producing a buried gate type N-channel high power SIT according to an embodiment of the present invention.

【0013】ここでは先ず図1(a)に示されるように、比抵抗ρが0.002Ωcm以下のリンガドープされた面方位(111)で厚みが300μmの第1導電型であるN +シリコン基板(ソース電極層)1上に対し、 [0013] Here, as first shown in FIG. 1 (a), the specific resistance ρ is a first conductivity type thickness of 300μm following Ringadopu been surface orientation 0.002Ωcm (111) N + silicon substrate ( respect to the source electrode layer) 1 above,
同図(b)に示されるように、成長原材料としてSiC As shown in FIG. (B), SiC as a growth raw material
4を用いると共に、キャリアガスにH 2を用いて温度条件1200℃でエピタキシャル成長させて厚さt1のN型エピタキシャル成長単結晶層(ソース層)2を形成する。 with use of l 4, N-type epitaxial monocrystalline layer of thickness t1 by epitaxial growth at a temperature 1200 ° C. with H 2 as a carrier gas (source layer) to form a 2. ここでのN型エピタキシャル成長単結晶層2は、 N-type epitaxial monocrystalline layer 2 here,
比抵抗が4Ωcmであり、厚さt 1が20μmに設定されている。 Resistivity is 4Omucm, the thickness t 1 is set to 20 [mu] m.

【0014】次に、図1(c)に示されるように、同図(b)の前工程での基板に対し、ウェットO 2雰囲気中で温度条件1100℃として15分間熱酸化を施してN [0014] Next, as shown in FIG. 1 (c), to the substrate of the previous step in FIG (b), N is subjected to 15 minutes thermal oxidation as temperature 1100 ° C. in a wet O 2 atmosphere
型エピタキシャル成長単結晶層2上の全面にSiO 2膜による熱酸化膜3を形成した後、この熱酸化膜3上にネガタイプフォトレジストを約1μmの厚みで回転塗布して予熱することにより、隙間が2μm,ピッチが10μ After the formation of the thermal oxide film 3 by SiO 2 film on the entire surface of the type epitaxial monocrystalline layer 2, by preheating the thermal oxide film 3 negative type photoresist on by spin coating at a thickness of about 1 [mu] m, a gap 2μm, pitch is 10μ
mのストライプ状のレジストパターンとしてネガ型フォトレジスト層4を形成する。 As a stripe-shaped resist pattern m to form a negative photoresist layer 4.

【0015】更に、図1(d)に示されるように、同図(c)の前工程での基板に対し、通常のSiO 2エッチング液(6−4バーファードフッ酸;6−4BHF)で熱酸化膜3を幅2μmで選択開孔し、幅2μmの開孔部にBCl 3を拡散源としてP +型不純物拡散を施すことにより、制御電極層としてのP +拡散層(埋込みゲート層)5及びそれに連結した制御電極引出し層としてのP Furthermore, as shown in FIG. 1 (d), to the substrate of the previous step in FIG (c), conventional SiO 2 etchant (6-4 bar fur hydrofluoric acid; 6-4BHF) in the thermal oxide film 3 is selected aperture width 2 [mu] m, by applying a P + -type impurity diffused BCl 3 in the opening portion of the width 2 [mu] m as a diffusion source, P + diffusion layer as a control electrode layer (buried gate layer) 5 and P as a control electrode lead-out layer coupled thereto
+拡散層(ゲート電極層)5′を形成する。 + To form a diffusion layer (gate electrode layer) 5 '. 尚、ここでの拡散温度は1100℃であり、拡散方法としては一般的な開管ガス拡散源拡散を用いた。 Here, the diffusion temperature in the is 1100 ° C., using a general open tubular gas diffusion source diffusion as a diffusion method.

【0016】引き続き、図1(e)に示されるように、 [0016] Subsequently, as shown in FIG. 1 (e),
同図(d)の前工程での基板に対し、LP−CVD装置で原料ガスとしてSiH 2 Cl 2とNH 3を用いて温度条件750℃でN型エピタキシャル成長単結晶層2側にSi 34膜を全面形成した後、通常のフォトリソグラフィー手法によりゲート電極層5′上の外周部のみにS Relative to the substrate of the previous step in FIG (d), Si 3 N 4 to N-type epitaxial monocrystalline layer 2 side at a temperature 750 ° C. using SiH 2 Cl 2 and NH 3 as raw material gases in LP-CVD device after film was formed over the entire surface, S only the outer peripheral portion of the gate electrode layer 5 'by conventional photolithographic techniques
34膜6′が残されるようにする。 i 3 N 4 so that the film 6 'is left. 尚、Si 34 Incidentally, Si 3 N 4
膜の選択エッチングに際しては、エッチングマスクとしてLP−CVDによるSiO 2膜(原料ガスSiH 4 In the selective etching of the film, SiO 2 film (raw material gas SiH 4 by LP-CVD as an etching mask,
温度条件350℃)を用い、エッチング液としてはH 3 Using temperature 350 ° C.), as the etching solution H 3
PO 4 (熱リン酸)を用いて温度条件180℃で加工した。 It was processed at a temperature 180 ° C. using a PO 4 (hot phosphoric acid).

【0017】又、図1(f)に示されるように、同図(e)の前工程での基板に対し、SiCl 4を原料としてSi 34膜6′上を除くN型エピタキシャル成長単結晶層2側の表面にエピタキシャル成長を施してN -型エピタキシャル成長単結晶層(ドレイン層)7を形成する。 [0017] Also, as shown in FIG. 1 (f), to the substrate of the previous step in FIG (e), N-type epitaxial single crystal except the Si 3 N 4 film 6 'on the SiCl 4 as a raw material subjected to epitaxial growth on the surface of the layer 2 side N - type epitaxial monocrystalline layer (drain layer) 7 is formed. 尚、ここでのN -型エピタキシャル成長単結晶層7 Here, the N - type epitaxial monocrystalline layer 7
は、比抵抗ρが70〜100[Ωcm]であり、厚さt Is, the resistivity ρ is 70~100 [Ωcm], the thickness t
2が50μmに設定されている。 2 is set to 50 [mu] m. この工程での特徴は、 Features in this process,
Si 34膜6′上にN -型エピタキシャル成長単結晶層7を成長させずにその他の能動領域部に成長させ、選択的にエピタキシャル成長を行う点である。 The Si 3 N 4 film 6 'N on - -type epitaxial monocrystalline layer 7 is grown on the other active area without grow, is that performing selective epitaxial growth.

【0018】即ち、ここまでの工程は、制御電極層(P [0018] That is, the process up to here, the control electrode layer (P
+拡散層5)と接続された能動領域部から離れた所に位置される制御電極引き出し層(P +拡散層5´)に第1 + The diffusion layer 5) and the control electrode lead layer that is located away from the connected active area (P + diffusion layer 5 ') 1
の無機膜(Si 34膜6′)を選択的に形成した後、 Inorganic film (Si 3 N 4 film 6 ') after selectively forming,
エピタキシャル成長を選択的に行って能動領域部に第1 First the active area by performing epitaxial growth on selective
の単結晶層(N -型エピタキシャル成長単結晶層7)を形成するものとなっている。 Single crystal layer - have become as forming a (N type epitaxial monocrystalline layer 7).

【0019】更に、図1(g)に示されるように、同図(f)の前工程での基板に対し、N -型エピタキシャル成長単結晶層7上の能動領域部直上に対応する部分に上述した場合と同様な手法でSi 34膜8を形成する。 Furthermore, as shown in FIG. 1 (g), to the substrate of the previous step in FIG (f), N - -type epitaxial growth above the active area corresponding portions directly above on the single crystal layer 7 in similar to the case of technique to form a Si 3 N 4 film 8.

【0020】引き続き、図1(h)に示されるように、 [0020] Subsequently, as shown in FIG. 1 (h),
同図(g)の前工程での基板に対し、N -型エピタキシャル成長単結晶層7上のSi 34膜8以外の部分に同図(f)の場合と同様に、比抵抗ρが70〜100[Ω Relative to the substrate of the previous step in FIG (g), N - as is the case in the Si 3 N 4 film 8 except the portion on the type epitaxial monocrystalline layer 7 in FIG. (F), the specific resistance ρ is 70 ~100 [Ω
cm],厚さt 3が50μmの設定でエピタキシャル成長によりN -型エピタキシャル成長単結晶層(ドレイン層)9を選択成長させて形成する。 cm], the thickness t 3 is epitaxially grown 50μm setting N - type epitaxial monocrystalline layer (drain layer) 9 is a selective growth formed.

【0021】即ち、ここまでの工程は、第1の単結晶層(N -型エピタキシャル成長単結晶層7)表面の能動領域部の直上に第2の無機膜(Si 34膜8)を選択的に形成した後にエピタキシャル成長を施して能動領域部以外の部分に第2の単結晶層(N -型エピタキシャル成長単結晶層9)を形成するものとなっている。 [0021] That is, the process up to here, the first single crystal layer - select a second inorganic layer immediately above the active area of the (N type epitaxial monocrystalline layer 7) surface (Si 3 N 4 film 8) It has become to form a - (-type epitaxially grown single crystal layer 9 N) second single crystal layer on a portion other than the active area is subjected to epitaxial growth after formed. この状態で耐電圧に関与する外周部の高抵抗シリコン層の厚みt The thickness t of the high-resistance silicon layer of the outer peripheral portion involved in withstand voltage in this state
2 +t 3を中央部の能動領域部の厚みt 2に比べて約2 The 2 + t 3 than the thickness t 2 of the active area of the central portion about 2
倍とする。 Double that.

【0022】又、図1(i)に示されるように、同図(h)の前工程での基板に対し、全面熱リン酸に浸漬してSi 34膜6′及びSi 34膜8を除去した後、 [0022] Also, as shown in FIG. 1 (i), to the substrate of the previous step in FIG (h), Si 3 N 4 film 6 'and Si 3 N 4 by dipping the entire surface heat phosphoric acid after removal of the film 8,
上述した場合と同様の熱酸化によりSiO 2膜を形成した後、通常のフォトリソグラフィー手法でN +オーミック拡散層(ドレインオーミック層)10を選択的に拡散形成し、この後に最外周部にゲート・ドレイン間PN接合を完成させるためのメサエッチ溝Vを選択エッチングにより形成してSITの基本構造を得る。 After forming the SiO 2 film by the same thermal oxidation in the case described above, N + ohmic diffusion layer in a conventional photolithographic techniques (drain ohmic layer) 10 was selectively formed by diffusion, the gate-to outermost portion after this obtaining a basic structure of a SIT a mesa etch groove V to complete a drain PN junction formed by selective etching. 尚、メサエッチ溝Vはフッ酸及び硝酸の混合液(HF:HNO 3 Incidentally, a mixture of mesa etching groove V is hydrofluoric acid and nitric acid (HF: HNO 3 =
1:5vol. 1: 5vol. %)を用いて底部を完全にN +シリコン基板1に到達させる必要がある。 It is necessary to reach a complete N + silicon substrate 1 to the bottom with%).

【0023】最後に、図1(j)に示されるように、同図(i)の前工程での基板に対し、99.999%以上の高純度アルミニウム又は1%シリコンを含有するアルミニウムを用いて真空蒸着又はスパッタリングにより厚み2〜3μmで各部への電極金属膜の形成及びフォトリソグラフィー手法による各電極金属膜の分離を行うことにより、N +シリコン層1側にソース電極メタル層11 [0023] Finally, as shown in FIG. 1 (j), to the substrate of the previous step in FIG (i), an aluminum containing high-purity aluminum or 1% of silicon more than 99.999% by separation of the electrode metal film by formation and photolithographic technique of the electrode metal films to each portion in the thickness 2~3μm by vacuum deposition or sputtering Te, N + silicon layer 1 source electrode metal layer on the side 11
を有し、且つその反対側にメサエッチ溝V周囲のゲート電極メタル層13及びN +オーミック拡散層10上のドレイン電極メタル層12を有する構造としてSITを完成させる。 The a, to and complete the SIT on the opposite side as the structure having a drain electrode metal layer 12 on the gate electrode metal layer 13 and N + ohmic diffusion layer 10 around mesa etch groove V.

【0024】尚、メサエッチ溝Vを含む外周部Aのシリコン表面にはジャンクションコーティングレジンや鉛ガラス等の有機又は無機のパッシベーション膜を形成するものとするが、これは一般的なパワー半導体装置を製造するの場合と同様な実施事項である。 [0024] Although the silicon surface of the outer peripheral portion A including mesa etch groove V shall form an organic or inorganic passivation film, such as junction coating resin or lead glass, which produce a common power semiconductor device the same implementation matters the case for.

【0025】以上、SITの製造工程を説明したが、図2(a)〜(h)で説明した従来方法と比較すれば、従来方法で得られるSITの場合には図2(h)に示されるように耐電圧に関与する周辺部Aも動作に関与する能動領域部Bも厚さt 4で同一であったが、ここで得られるSITの場合には能動領域部Bの厚みが外周部Aに比べて約1/2となっているので、この構造であれば耐電圧を同じに設定した場合、内部抵抗R onの値が約半分となって損失の少ない改善されたものとなる。 [0025] Having described the SIT of the manufacturing process, compared with the conventional method described in FIG. 2 (a) ~ (h), in the case of SIT obtained by the conventional method shown in FIG. 2 (h) Although active area B which are involved in the peripheral portion a also operation involved in the withstand voltage was also identical with the thickness t 4 as the outer peripheral portion is the thickness of the active area B in the case of SIT obtained here since is about 1/2 as compared with a, if you set the withstand voltage the same as long as this structure, if a value of the internal resistance R on is improved with less loss is about half.

【0026】一実施例で得られる構造のSITの場合、 In the case of a SIT of the resulting structure in an embodiment,
その特性の具体例としては、ゲート・ドレイン間耐電圧V GDが1700V、ゲート・ソース間耐電圧V GSが15 Examples of its characteristics, the gate-drain breakdown voltage V GD is 1700V, the gate-source breakdown voltage V GS 15
0V、ソース・ドレイン間阻止電圧V DSXが1700 0V, the source-drain blocking voltage V DSX 1700
V、内部抵抗R onが0.6Ωである場合を例示できるが、これに対して従来方法で得られる構造のSITの場合、他の特性は同じであっても内部抵抗R onの値が1. V, although the internal resistance R on may be exemplified those which are 0.6 ohm, if the SIT of the resulting structure in a conventional manner for this, other characteristics value of the internal resistance R on may be the same 1 .
0〜1.2[Ω]と高くなってしまう。 0~1.2 [Ω] and becomes high.

【0027】尚、一実施例では埋込みゲート型Nチャンネル大電力SITを製造する場合について説明したが、 [0027] Although in one embodiment has been described for the case of manufacturing a buried gate type N-channel high power SIT,
本発明はその他の半導体装置として例えば表面ゲート型やPチャンネルのSIT、更にはSITのみならずバイポーラトランジスタ(BJT)やMOS型FET、或いはサイリスタ等のパワー半導体装置にも適用可能である。 The invention other semiconductor device as for example a surface gate type and P-channel SIT, further can also be applied to a power semiconductor device such as a bipolar transistor (BJT) or MOS type FET or a thyristor, not SIT only. 但し、何れの半導体装置の場合にも、図1(j)に示したように耐電圧に関与する外周部Aにおける半導体層の厚さ(t 2 +t 3 )を厚くし、内部抵抗に関与する能動領域部Bにおける厚さt 2を薄くする構造とすれば良く、高耐電圧低抵抗の特性が得られる。 However, in either case of the semiconductor device, by increasing the thickness of the semiconductor layer (t 2 + t 3) at the outer peripheral portion A that is involved in withstand voltage as shown in FIG. 1 (j), is involved in the internal resistance It may be structured to reduce the thickness t 2 in the active area B, for a high voltage resistance low resistance.

【0028】 [0028]

【発明の効果】以上に述べた通り、本発明の半導体装置の製造方法によれば、耐電圧に関与する外周部Aにおける半導体層の厚さを厚くし、内部抵抗に関与する能動領域部における厚さを薄くする構造としているので、高耐電圧化しても内部抵抗を小さいまま維持できる構造が具現されるようになる。 As mentioned above, according to the present invention, according to the manufacturing method of the semiconductor device of the present invention, by increasing the thickness of the semiconductor layer in the outer peripheral portion A involved in withstand voltage, in the active area that is involved in the internal resistance since the structure to reduce the thickness, so that the structure can remain also small internal resistance and high withstand voltage and is embodied.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】(a)〜(j)は、本発明の一実施例に係る埋込みゲート型Nチャンネル大電力SITを製造する場合の手順を工程別に示した側面断面図である。 [1] (a) ~ (j) is a side cross-sectional view of steps illustrating the by step in the case of producing a buried gate type N-channel high power SIT according to an embodiment of the present invention.

【図2】(a)〜(h)は、従来のSITを製造する場合の手順を工程別に示した側面断面図である。 Figure 2 (a) ~ (h) is a side sectional view showing the procedure for manufacturing the conventional SIT by step.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 N +シリコン基板 2,17 N型エピタキシャル成長単結晶層 3,18 熱酸化膜 4 ネガ型フォトレジスト膜 5,5′,15,15′ P +拡散層 6′,8 Si 34膜 7,9 N -型エピタキシャル成長単結晶層 10 N +型オーミック拡散層 11,20 ソース電極メタル膜 12,21 ドレイン電極メタル膜 13,22 ゲート電極メタル膜 14 SiO 2膜 19 N +ソースオーミック層 23 N +ドレインオーミック層 24 N -ドレイン層 A 外周部 B 能動領域部 V,V′ メサエッチ溝 1 N + silicon substrate 2, 17 N-type epitaxial single crystal layers 3, 18 thermal oxide film 4 negative photoresist film 5,5 ', 15,15' P + diffusion layer 6 ', 8 Si 3 N 4 film 7, 9 N - -type epitaxial monocrystalline layer 10 N + -type ohmic diffusion layer 11, 20 a source electrode metal film 12, 21 drain electrode metal film 13 and 22 the gate electrode metal film 14 SiO 2 film 19 N + source ohmic layer 23 N + drain ohmic layer 24 N - drain layer A peripheral portion B active area V, V 'mesa etch grooves

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 制御電極層を単結晶内部に埋込んだ構造の半導体装置の製造方法において、前記制御電極層と接続された能動領域部から離れた所に位置される制御電極引き出し層に第1の無機膜を選択的に形成した後にエピタキシャル成長を選択的に行って該能動領域部に第1の単結晶層を形成する工程と、前記第1の単結晶層表面の前記能動領域部の直上に第2の無機膜を選択的に形成した後にエピタキシャル成長を施して該能動領域部以外の部分に第2の単結晶層を形成する工程とを含むことを特徴とする半導体装置の製造方法。 The manufacturing method of claim 1 a semiconductor device of the control electrode layer structure is embedded, within the single crystal, a control electrode lead-out layer to be located away from the active area connected to said control electrode layer forming a first single crystal layer wherein the active region portion by performing epitaxial growth on selective after selectively forming the first inorganic film, directly above the active area of ​​the first single crystal layer surface the method of manufacturing a semiconductor device which comprises a step of forming a second of the second single crystal layer on a portion other than said active region portion of the inorganic film is selectively formed on applying epitaxial growth later.
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