JPH11185495A - Semiconductor storage - Google Patents
Semiconductor storageInfo
- Publication number
- JPH11185495A JPH11185495A JP35326897A JP35326897A JPH11185495A JP H11185495 A JPH11185495 A JP H11185495A JP 35326897 A JP35326897 A JP 35326897A JP 35326897 A JP35326897 A JP 35326897A JP H11185495 A JPH11185495 A JP H11185495A
- Authority
- JP
- Japan
- Prior art keywords
- test
- fuse
- setting
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、レーザ光線等を
用いて外部より切断することのできるヒューズを備えた
半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a fuse that can be cut from the outside by using a laser beam or the like.
【0002】[0002]
【従来の技術】近年、半導体装置記憶装置の大容量化が
進み、メモリセルアレイの一部に欠陥が発生した場合に
も救済できるように、チップ上に予備のサブアレイを設
けておくことが一般的になっている。半導体記憶装置上
に複数のヒューズを設けておき不良の発生したアドレス
に対応するヒューズを選択的にレーザ光線等で切断する
ことでこの予備のサブアレイを欠陥の生じたメモリセル
アレイの一部と置換する。2. Description of the Related Art In recent years, as the capacity of semiconductor memory devices has increased, a spare sub-array has generally been provided on a chip so that even if a defect occurs in a part of a memory cell array, it can be remedied. It has become. A plurality of fuses are provided on the semiconductor memory device, and the fuse corresponding to the defective address is selectively cut with a laser beam or the like, thereby replacing the spare sub-array with a part of the defective memory cell array. .
【0003】以降、この冗長回路の置換について説明す
る。図11は、従来の半導体記憶装置の置換制御回路部
を示す回路図である。Hereinafter, replacement of the redundant circuit will be described. FIG. 11 is a circuit diagram showing a replacement control circuit section of a conventional semiconductor memory device.
【0004】図11を参照して、従来の半導体記憶装置
の置換制御回路部は、充電ノードN3と、プリチャージ
信号/PCをゲートに受け電源ノードと充電ノードN3
を接続するPチャネルトランジスタ162と、プリデコ
ード信号ADR0、/ADR0、ADR1、/ADR1
を受けるアドレスデコード回路116と、アドレスデコ
ード回路116と充電ノードN3とを接続するヒューズ
群114とを備える。Referring to FIG. 11, a replacement control circuit portion of a conventional semiconductor memory device receives a charge node N3, a precharge signal / PC at its gate, a power supply node and a charge node N3.
And a pre-decode signal ADR0, / ADR0, ADR1, / ADR1
And a fuse group 114 connecting the address decode circuit 116 and the charging node N3.
【0005】アドレスデコード回路116は、プリデコ
ード信号ADR1をゲートに受けソースが接地ノードと
接続されたNチャネルトランジスタ132と、プリデコ
ード信号ADR0をゲートに受けNチャネルトランジス
タ132と直列に接続されたNチャネルトランジスタ1
30と、プリデコード信号ADR1をゲートに受けソー
スが接地ノードに接続されたNチャネルトランジスタ1
36と、プリデコード信号/ADR0をゲートに受けN
チャネルトランジスタ136と直列に接続されたNチャ
ネルトランジスタ134と、プリデコード信号/ADR
1をゲートに受けソースが接地ノードに接続されたNチ
ャネルトランジスタ140と、プリチャージ信号ADR
0をゲートに受けNチャネルトランジスタ140と直列
に接続されたNチャネルトランジスタ138と、プリデ
コード信号/ADR1をゲートに受けソースが接地ノー
ドに接続されたNチャネルトランジスタ144と、プリ
デコード信号/ADR0をゲートに受けNチャネルトラ
ンジスタ144と直列に接続されたNチャネルトランジ
スタ142とを含む。Address decode circuit 116 has an N-channel transistor 132 having a gate receiving predecode signal ADR1 and having a source connected to the ground node, and an N channel transistor having a gate receiving predecode signal ADR0 and connected in series with N channel transistor 132. Channel transistor 1
30 and an N-channel transistor 1 having a gate receiving predecode signal ADR1 and having a source connected to the ground node.
36 and the predecode signal / ADR0
An N-channel transistor 134 connected in series with a channel transistor 136;
An N-channel transistor 140 whose source is connected to the ground node and a precharge signal ADR
0, the N-channel transistor 138 connected in series with the N-channel transistor 140, the N-channel transistor 144 having the gate receiving the predecode signal / ADR1, the source connected to the ground node, and the predecode signal / ADR0. An N-channel transistor 142 connected in series with a receiving N-channel transistor 144 at the gate is included.
【0006】ヒューズ群114は、Nチャネルトランジ
スタ130のドレインと充電ノードN3を接続するヒュ
ーズ122と、Nチャネルトランジスタ134のドレイ
ンと充電ノードN3を接続するヒューズ124と、Nチ
ャネルトランジスタ138のドレインと充電ノードN3
を接続するヒューズ126と、Nチャネルトランジスタ
142のドレインと充電ノードN3を接続するヒューズ
128とを含む。The fuse group 114 includes a fuse 122 connecting the drain of the N-channel transistor 130 to the charging node N3, a fuse 124 connecting the drain of the N-channel transistor 134 to the charging node N3, and a drain connecting the N-channel transistor 138. Node N3
And a fuse 128 connecting the drain of the N-channel transistor 142 and the charging node N3.
【0007】ヒューズ122〜128のいずれも切断さ
れていなければ、プリチャージ信号/PCによるノード
N3の充電終了後に、プリデコード信号ADR0、/A
DR0、ADR1、/ADR1がメモリアクセスに対応
した入力となったときに、充電ノードN3の電位はロー
(L)レベルとなり冗長回路の置換は行なわれない。If none of the fuses 122 to 128 has been blown, the predecode signals ADR0, / A
When DR0, ADR1, and / ADR1 become inputs corresponding to memory access, the potential of the charging node N3 becomes low (L) level, and replacement of the redundant circuit is not performed.
【0008】ヒューズ122〜128のいずれか1つが
切断されていれば、プリチャージ信号/PCによるノー
ドN3の充電終了後に、プリデコード信号ADR0、/
ADR0、ADR1、/ADR1が置換アドレスに対応
する入力となったときに、充電ノードN3からはハイ
(H)レベルとなる出力信号OUTが出力される。そし
て冗長回路の置換が行なわれる。If any one of fuses 122 to 128 is blown, after completion of charging of node N3 by precharge signal / PC, predecode signals ADR0, / DR0
When ADR0, ADR1, and / ADR1 become inputs corresponding to the replacement address, a high (H) level output signal OUT is output from the charging node N3. Then, the replacement of the redundant circuit is performed.
【0009】救済用のヒューズ122〜128の切断に
は、エネルギーを持ったビームなら特に限定はされない
が、レーザ光線を使用して配線を切断する手法がしばし
ば用いられている。しかし、レーザ光線の照射位置が微
妙にずれるだけでも、ヒューズの切断不良が起きる可能
性がある。The method of cutting the fuses 122 to 128 for relief is not particularly limited as long as the beam has energy, but a method of cutting the wiring using a laser beam is often used. However, even if the irradiation position of the laser beam is slightly deviated, there is a possibility that a defective fuse is cut.
【0010】図12は、ヒューズの切断不良時の状態を
説明するための図である。図12を参照して、この図で
は第2の配線層によって形成される配線176、178
が切断用の配線層によって形成されるヒューズ部172
によって接続されている部分を示し、配線176とヒュ
ーズ部172はコンタクト180によって結合され、配
線178とヒューズ部172はコンタクト182によっ
て結合されている。FIG. 12 is a diagram for explaining a state at the time of defective disconnection of a fuse. Referring to FIG. 12, in this figure, wirings 176 and 178 formed by the second wiring layer
172 formed by a cutting wiring layer
The wiring 176 and the fuse part 172 are connected by a contact 180, and the wiring 178 and the fuse part 172 are connected by a contact 182.
【0011】このヒューズ部172をレーザ光線によっ
て切断する際に位置ずれが生じ、レーザスポット174
がヒューズ部172の中央部分よりずれてしまってい
る。このずれによりヒューズ部172は完全には切断さ
れずに、細く切断用の配線層が残ってしまっている。こ
の残った細い配線層により充電ノードにリーク不良が起
きる場合が生ずる。When the fuse portion 172 is cut by a laser beam, a positional shift occurs, and a laser spot 174 is formed.
Are shifted from the central portion of the fuse portion 172. Due to this shift, the fuse portion 172 is not completely cut, and a thin wiring layer for cutting remains. The remaining thin wiring layer may cause a leak failure at the charging node.
【0012】図13は従来の冗長回路の動作を説明する
ための動作波形図である。図11、12、13を参照し
て、時刻t1においてプリチャージ信号/PCはHレベ
ルからLレベルへと立下がる。これにより充電ノードN
3から出力される出力信号OUTの電位はLレベルから
Hレベルへと立上がり始める。FIG. 13 is an operation waveform diagram for explaining the operation of the conventional redundant circuit. Referring to FIGS. 11, 12, and 13, at time t1, precharge signal / PC falls from H level to L level. Thereby, the charging node N
The potential of the output signal OUT output from 3 starts rising from L level to H level.
【0013】時刻t2において充電ノードN3の充電が
完了し出力信号OUTはHレベルとなった後、プリチャ
ージ信号/PCがLレベルからHレベルへと立上がる。At time t2, after charging of charging node N3 is completed and output signal OUT attains H level, precharge signal / PC rises from L level to H level.
【0014】次に時刻t3において外部からメモリセル
がアクセスされたことに応じてプリデコード信号が冗長
回路部に入力される。図13の場合ではプリデコード信
号ADR0がHレベルとなりプリデコードADR1がL
レベルである場合を示す。ヒューズが未切断の場合では
時刻t3においてプリデコード信号の入力に従いNチャ
ネルトランジスタ138、140が導通状態となる。そ
してヒューズ126を介して充電ノードN3の電位はH
レベルからLレベルへと引下げられ出力信号OUTは波
形Bに示すようにHレベルからLレベルへと立下がる。Next, at time t3, a predecode signal is input to the redundant circuit portion in response to an external access to the memory cell. In the case of FIG. 13, the predecode signal ADR0 goes high and the predecode ADR1 goes low.
Indicates a level. When the fuse is not blown, N-channel transistors 138 and 140 are turned on at time t3 in accordance with the input of the predecode signal. Then, the potential of the charging node N3 is H via the fuse 126.
The level is lowered from the level to the L level, and the output signal OUT falls from the H level to the L level as shown in a waveform B.
【0015】一方、対応するメモリセルアレイに不良が
起き、このアドレスに対応するメモリセルアレイ部を冗
長回路部と置換するためにヒューズ126が切断された
場合を考えると、Nチャネル138、140が導通状態
となっても充電ノードN3はNチャネルトランジスタ1
38、140とはヒューズ126の切断により分離され
てしまっているので、出力信号OUTはHレベルのまま
波形Aに示す状態を維持する。On the other hand, considering that a failure occurs in a corresponding memory cell array and fuse 126 is cut to replace a memory cell array portion corresponding to this address with a redundant circuit portion, N channels 138 and 140 are turned on. The charging node N3 is the N-channel transistor 1
38 and 140 are separated by cutting the fuse 126, so that the output signal OUT maintains the state shown in the waveform A while keeping the H level.
【0016】時刻t4において、プリデコード信号の入
力が終了し、プリデコード信号はすべてLレベルとな
る。At time t4, the input of the predecode signal ends, and all the predecode signals become L level.
【0017】そして時刻t5において、出力信号OUT
を受けるチップ内の所定の回路が該当するアドレスを置
換するかしないかの判断を行ない出力信号OUTがLレ
ベルの場合は該当アドレスを置換せず、Hレベルの場合
は該当アドレスを置換する。At time t5, the output signal OUT
A predetermined circuit in the receiving chip determines whether or not to replace the corresponding address. When the output signal OUT is at L level, the corresponding address is not replaced, and when the output signal OUT is at H level, the corresponding address is replaced.
【0018】ここで図11に示したように、ヒューズ部
の切断が位置ずれによって不十分な状態となった場合を
考えると、時刻t3において充電ノードN3の放電が中
途半端な接続状態で生じるので波形Cに示すように出力
信号OUTのレベルは切断がされていない場合の波形B
よりも余分に時間がかかった状態でLレベルへと立下が
ることになる。Here, as shown in FIG. 11, considering the case where the disconnection of the fuse portion is insufficient due to the positional deviation, the discharge of the charging node N3 occurs at time t3 in an incomplete connection state. As shown in the waveform C, the level of the output signal OUT is the waveform B when the level is not disconnected.
It falls to the L level in a state where extra time is required.
【0019】この場合時刻t5において出力信号OUT
のレベルによりアドレスを置換するかどうかを決めるの
であるが、出力信号OUTの電位が中間レベルであるた
め、動作条件によってはHレベルと認識されたりLレベ
ルと認識されたりする可能性がある。現状では、通常の
試験時では正常にアドレスが置換されるが、動作条件が
悪化した際にはアドレスが置換されずに誤動作する不良
となる場合があるために、試験時に条件を厳しくするた
めプリチャージ後の待ち時間を長くする等の対応をとら
なければならないという問題があった。In this case, at time t5, the output signal OUT
Is determined whether or not to replace the address. However, since the potential of the output signal OUT is at an intermediate level, it may be recognized as H level or L level depending on the operating conditions. At present, addresses are normally replaced during a normal test, but when operating conditions deteriorate, the address may not be replaced and a malfunction may occur. There is a problem that it is necessary to take measures such as lengthening the waiting time after charging.
【0020】[0020]
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置における置換制御回路においては
図12に示したようなヒューズの切断が不十分な場合に
充電ノードの電位が中途半端な値になってしまう。その
ため通常条件における動作確認時においては正常に動作
していても、動作条件によっては冗長回路の置換がうま
くいかず誤動作してしまうため、さらに厳しい条件で試
験を行なう必要があり、試験の工数が多くかかってい
た。As described above,
In the replacement control circuit in the conventional semiconductor memory device, when the fuse is not sufficiently cut as shown in FIG. 12, the potential of the charging node becomes an incomplete value. Therefore, even if the operation is normal at the time of confirming the operation under normal conditions, the replacement of the redundant circuit does not work properly and malfunctions depending on the operation conditions. It took a lot.
【0021】この発明の目的は、冗長回路の置換用ヒュ
ーズの切断が不十分で、微小なリークが残る状態でヒュ
ーズ部がショートしている場合の切断不良を容易に検出
することが可能な半導体記憶装置を提供することであ
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device capable of easily detecting a disconnection failure when a fuse is short-circuited in a state where a fuse for replacement in a redundant circuit is insufficiently cut and a minute leak remains. It is to provide a storage device.
【0022】[0022]
【課題を解決するための手段】請求項1記載の半導体記
憶装置は、不良アドレスを冗長アドレスに置換指示する
置換制御手段を備え、置換制御手段は、置換する不良ア
ドレスを設定するための設定用ヒューズを含み、テスト
時にテスト出力信号を外部に出力する出力端子と、設定
用ヒューズの切断ずれを検出する第1のテスト手段とを
さらに備え、第1のテスト手段は、テスト出力信号を出
力するテスト出力ノードと、プリチャージ期間に応じて
導通し、テスト出力ノードと第1の電位を結合する第1
のスイッチ手段と、テスト出力ノードと第2の電位を結
合する、設定用ヒューズより太い第1のテスト用ヒュー
ズを含む。According to a first aspect of the present invention, there is provided a semiconductor memory device including replacement control means for instructing replacement of a defective address with a redundant address, the replacement control means for setting a defective address to be replaced. An output terminal including a fuse, for outputting a test output signal to the outside during a test, and first test means for detecting a disconnection of the setting fuse, the first test means outputting a test output signal A first node that conducts according to a precharge period with the test output node and couples the test output node with the first potential;
And a first test fuse which is larger than the setting fuse and couples the test output node to the second potential.
【0023】請求項2記載の半導体記憶装置は、請求項
1記載の半導体記憶装置の構成に加えて、第1のテスト
用ヒューズと異なる向きに配置された、テスト出力ノー
ドと第2の電位とを結合する設定用ヒューズより太い第
2のテスト用ヒューズをさらに含む。According to a second aspect of the present invention, in addition to the configuration of the semiconductor memory device according to the first aspect, a test output node and a second potential which are arranged in a direction different from that of the first test fuse are provided. And a second test fuse thicker than the setting fuse for coupling the second fuse.
【0024】請求項3記載の半導体記憶装置は、不良ア
ドレスを冗長アドレスに置換指示する置換制御手段を備
え、置換制御手段は、置換アドレスを設定するための設
定用ヒューズを含み、テスト時にテスト出力信号を外部
に出力する出力端子と、設定用ヒューズの切断ずれを検
出する第1のテスト手段とをさらに備え、第1のテスト
手段は、テスト出力信号を出力するテスト出力ノード
と、プリチャージ期間に応じて導通し、テスト出力ノー
ドと第1の電位を結合する第1のスイッチ手段と、テス
ト出力ノードと第2の電位を結合する、設定用ヒューズ
の幅以下の幅の第1のテスト用ヒューズを含み、第1の
テスト用ヒューズは、ヒューズ切断のために照射される
ビームの照射目標位置から第1のテスト用ヒューズの短
辺方向である第1方向に第1距離だけずらして配置され
る。According to a third aspect of the present invention, there is provided a semiconductor memory device including replacement control means for instructing replacement of a defective address with a redundant address, wherein the replacement control means includes a setting fuse for setting a replacement address, and a test output is provided during a test. An output terminal for outputting a signal to the outside; and first test means for detecting a disconnection of the setting fuse, wherein the first test means includes a test output node for outputting a test output signal, and a precharge period. And a first switch for connecting the test output node to the first potential and a first test having a width equal to or less than the width of the setting fuse for connecting the test output node to the second potential. The first test fuse includes a fuse, and the first test fuse is located in a short side direction of the first test fuse from an irradiation target position of a beam irradiated for cutting the fuse. It is arranged offset by a first distance.
【0025】請求項4記載の半導体記憶装置は、請求項
3記載の半導体記憶装置の構成に加えて、第1のテスト
手段は、テスト出力ノードと第2の電位を結合する、設
定用ヒューズの幅以下の幅の第2のテスト用ヒューズを
さらに含み、第2のテスト用ヒューズは、ヒューズ切断
のために照射されるビームの照射目標位置から第1方向
とは180度反対向きの方向である第2方向に第2距離
だけずらして配置される。According to a fourth aspect of the present invention, in addition to the configuration of the semiconductor memory device according to the third aspect, the first test means connects the test output node and the second potential with each other. A second test fuse having a width equal to or less than the width, wherein the second test fuse has a direction opposite to the first direction by 180 degrees from an irradiation target position of a beam irradiated for fuse cutting. They are displaced by a second distance in the second direction.
【0026】請求項5記載の半導体記憶装置は、請求項
3記載の半導体記憶装置の構成に加えて、第1のテスト
手段は、第1のテスト用ヒューズと異なる向きに配置さ
れた、テスト出力ノードと第2の電位を結合する、設定
用ヒューズの幅以下の幅の第3のテスト用ヒューズをさ
らに含み、第3のテスト用ヒューズは、ヒューズ切断の
ために照射されるビームの照射目標位置から第3のテス
ト用ヒューズの短辺方向である第3方向に第3距離だけ
ずらして配置される。According to a fifth aspect of the present invention, in addition to the configuration of the semiconductor memory device according to the third aspect, the first test means includes a test output arranged in a different direction from the first test fuse. And a third test fuse having a width equal to or less than a width of the setting fuse, which couples the node and the second potential, wherein the third test fuse is an irradiation target position of a beam irradiated for cutting the fuse. Are shifted by a third distance in the third direction, which is the short side direction of the third test fuse.
【0027】請求項6記載の半導体記憶装置は、請求項
1〜5のいずれかに記載の半導体記憶装置の構成に加え
て、設定用ヒューズの切断ずれを検出する第2のテスト
手段をさらに備え、第2のテスト手段は、テスト出力信
号を出力する第2のテスト出力ノードと、プリチャージ
期間に応じて導通し、第2のテスト出力ノードと第1の
電位を結合する第2のスイッチ手段と、第2のテスト出
力ノードと第2の電位を結合する、第1のテスト用ヒュ
ーズと一定の間隔をおいて配置される第4のテスト用ヒ
ューズを含む。According to a sixth aspect of the present invention, in addition to the configuration of the semiconductor memory device of the first aspect, the semiconductor memory device further includes a second test means for detecting a disconnection of the setting fuse. , A second test means, a second test output node outputting a test output signal, and a second switch means which conducts according to a precharge period and couples the second test output node to the first potential. And a fourth test fuse that couples the second test output node to the second potential and that is arranged at a fixed distance from the first test fuse.
【0028】請求項7記載の半導体記憶装置は、不良ア
ドレスを冗長アドレスに置換指示する置換制御手段を備
え、置換制御手段は、不良アドレスが外部から入力され
たことを示す信号を出力する充電ノードと、アドレスを
受けてデコードするデコード手段と、充電ノードとデコ
ード手段とを接続する、置換アドレスを設定するための
設定用ヒューズと、アドレスが入力される前の一定時間
充電ノードに充電を行なう充電手段とを含み、充電手段
は、充電ノードの充電電位を外部信号に応じて2段階に
切換えられる設定手段を有する。A semiconductor memory device according to a seventh aspect of the present invention includes replacement control means for instructing replacement of a defective address with a redundant address, wherein the replacement control means outputs a signal indicating that the defective address has been input from outside. Decoding means for receiving and decoding an address, a setting fuse for setting a replacement address for connecting the charging node and the decoding means, and charging for charging the charging node for a predetermined time before the address is input Means for setting the charging potential of the charging node in two stages according to an external signal.
【0029】請求項8記載の半導体記憶装置は、請求項
7記載の半導体記憶装置の構成に加えて、充電手段は、
プリチャージ期間に応じて導通し電源電位と設定手段と
を接続する第1のスイッチ手段をさらに含み、設定手段
は、動作確認時に非導通となり、動作確認時以外は導通
する第2のスイッチ手段と、スイッチ手段に並列に接続
された電圧降下手段とを含む。According to the semiconductor memory device of the eighth aspect, in addition to the configuration of the semiconductor memory device of the seventh aspect, the charging means includes:
The switch further includes first switch means that conducts in accordance with the precharge period and connects the power supply potential and the setting means, wherein the setting means is non-conductive when the operation is confirmed, and is conductive when the operation is not confirmed. , Voltage drop means connected in parallel with the switch means.
【0030】請求項9記載の半導体記憶装置は、請求項
8記載の半導体記憶装置の構成において、第1のスイッ
チ手段は、第1のMOSトランジスタであり、第2のス
イッチ手段は、第2のMOSトランジスタであり、電圧
降下手段は、ゲートがドレインに接続された第3のMO
Sトランジスタである。According to a ninth aspect of the present invention, in the semiconductor memory device according to the eighth aspect, the first switch is a first MOS transistor and the second switch is a second MOS transistor. A MOS transistor, and the voltage drop means includes a third MOS transistor having a gate connected to the drain.
It is an S transistor.
【0031】[0031]
【発明の実施の形態】[実施の形態1]図1は、本発明
の実施の形態1の半導体記憶装置におけるヒューズ切断
テスト回路部の構成を示すブロック図である。[First Embodiment] FIG. 1 is a block diagram showing a configuration of a fuse cutting test circuit section in a semiconductor memory device according to a first embodiment of the present invention.
【0032】図1を参照して、ヒューズ切断テスト回路
部はテスト信号TESTおよびプリチャージ信号/PC
に応じて電源ノードから電流を受けて充電ノードN1に
充電を行なう充電回路2と、充電ノードN1と接地ノー
ドを接続するテスト用ヒューズ4と、充電ノードN1か
ら出力される出力信号OUTを受ける出力端子6とを含
む。Referring to FIG. 1, a fuse cutting test circuit section includes a test signal TEST and a precharge signal / PC.
Charging circuit 2 that receives a current from a power supply node to charge charging node N1, a test fuse 4 that connects charging node N1 to a ground node, and an output that receives output signal OUT output from charging node N1. Terminal 6.
【0033】図2は、図1のテスト用回路において用い
られるテスト用ヒューズと通常使用の置換用ヒューズの
構造を比較して説明するための図である。FIG. 2 is a diagram for comparing and explaining the structures of a test fuse used in the test circuit of FIG. 1 and a normally used replacement fuse.
【0034】図2にはテスト用ヒューズ12と設定用ヒ
ューズ14が示されている。テスト用ヒューズ12の中
央部にはレーザスポット16の大きさを重ねて示してあ
る。一方、設定用ヒューズ14の中央部にはレーザスポ
ット16と同じ大きさのレーザスポット18が重ねて示
されている。FIG. 2 shows the test fuse 12 and the setting fuse 14. The size of the laser spot 16 is shown superimposed on the center of the test fuse 12. On the other hand, a laser spot 18 having the same size as the laser spot 16 is superimposed at the center of the setting fuse 14.
【0035】テスト用ヒューズ12の幅は設定用ヒュー
ズ14よりも広くなっており、レーザスポットに対して
大きさがほぼ等しくなっている。そのため位置ずれに対
するマージンがテスト用ヒューズ12の方が設定用ヒュ
ーズ14よりも少なくなっている。The width of the test fuse 12 is wider than that of the setting fuse 14 and is substantially equal in size to the laser spot. Therefore, the margin for displacement is smaller in the test fuse 12 than in the setting fuse 14.
【0036】通常、同一チップ内で位置ずれが生ずる場
合には、同一チップ内に含まれるヒューズの切断部のず
れはすべて、ほぼ等しいと考えられる。したがって設定
用ヒューズ14に微小リークが起こるような切断不良が
位置ずれにより生じる場合には、テスト用ヒューズ12
は切断されずに残る部分が設定用ヒューズ14よりも多
いため流れる電流値は設定用ヒューズよりも大きくな
る。Normally, when a positional shift occurs in the same chip, it is considered that all the shifts of the cut portions of the fuses included in the same chip are substantially equal. Therefore, when a disconnection failure that causes a minute leak in the setting fuse 14 occurs due to a positional deviation, the test fuse 12
Since the portion which remains without being cut is larger than that of the setting fuse 14, the flowing current value is larger than that of the setting fuse.
【0037】図3は、図1における充電回路2の具体的
構成の一例を示す回路図である。図3を参照して、充電
回路2は、テスト信号TESTを受けるインバータ32
と、インバータ32の出力をゲートに受けソースが電源
ノードと接続されたPチャネルトランジスタ34と、プ
リチャージ信号/PCをゲートに受けPチャネルトラン
ジスタ34のドレインと充電ノードN1を接続するPチ
ャネルトランジスタ36とを含む。FIG. 3 is a circuit diagram showing an example of a specific configuration of the charging circuit 2 in FIG. Referring to FIG. 3, charging circuit 2 includes an inverter 32 receiving test signal TEST.
P-channel transistor 34 receiving the output of inverter 32 at its gate and having its source connected to the power supply node, and P-channel transistor 36 receiving its precharge signal / PC at its gate and connecting the drain of P-channel transistor 34 and charging node N1. And
【0038】図4は、実施の形態1の半導体記憶装置に
おけるヒューズ切断確認のためのテスト動作を説明する
ための動作波形図である。FIG. 4 is an operation waveform diagram for describing a test operation for confirming fuse cutting in the semiconductor memory device of the first embodiment.
【0039】図3、4を参照して、半導体記憶装置のア
ドレスの置換を行なうためにレーザで設定用ヒューズを
切断する際に、切断装置上でチップの位置合わせを行な
った後に、テスト用ヒューズ4が切断される。位置合わ
せに不備があればテスト用ヒューズ4は通常の設定用ヒ
ューズよりも太めに作られているために切断が不十分と
なる。Referring to FIGS. 3 and 4, when the setting fuse is cut with a laser to replace the address of the semiconductor memory device, after the chip is aligned on the cutting device, the test fuse is set. 4 is cut. If the alignment is inadequate, the test fuse 4 is made thicker than a normal setting fuse, so that the cutting is insufficient.
【0040】テスト用ヒューズおよび設定用ヒューズの
切断を行なった後に、切断が正常に行なわれたかを確認
するためのテストが実施される。After cutting the test fuse and the setting fuse, a test is performed to confirm whether the cutting has been performed normally.
【0041】時刻t1においてテストモード信号TES
TがHレベルとなり、Pチャネルトランジスタ34は導
通する。At time t1, test mode signal TES
T goes to H level, and P-channel transistor 34 conducts.
【0042】時刻t2においてプリチャージ信号/PC
がLレベルとなる。時刻t2〜t3の間はプリチャージ
信号/PCはLレベルを保つ。するとPチャネルトラン
ジスタ36がその区間だけ導通状態となり、充電ノード
N1は電源ノードと結合される。時刻t3においては充
電ノードN1から出力される出力信号OUTはHレベル
となっている。時刻t3においてプリチャージ信号/P
CがLレベルからHレベルに立上がる。Pチャネルトラ
ンジスタ36は非導通状態となりテスト用ヒューズ4の
切断作業が正常に行なわれていれば、出力信号OUTは
長期間Hレベルを保つことができる。At time t2, precharge signal / PC
Becomes L level. Between time t2 and t3, precharge signal / PC maintains L level. Then, P-channel transistor 36 is rendered conductive only for that section, and charging node N1 is coupled to the power supply node. At time t3, output signal OUT output from charging node N1 is at H level. At time t3, precharge signal / P
C rises from L level to H level. The P-channel transistor 36 is turned off, and the output signal OUT can be maintained at the H level for a long time if the operation of cutting the test fuse 4 is performed normally.
【0043】しかし切断作業に異常がありテスト用ヒュ
ーズ4が安全に切断されずに細く残ってしまった場合は
OUTのレベルは徐々に低下し時刻t4にはLレベルと
なる。時刻t4における出力信号OUTのレベルを判別
することにより、位置ずれ等の切断異常を検出すること
が可能となる。However, if there is an abnormality in the cutting operation and the test fuse 4 is not cut safely and remains thin, the level of OUT gradually decreases and becomes the L level at time t4. By determining the level of the output signal OUT at the time t4, it is possible to detect a cutting abnormality such as a position shift.
【0044】また、半導体記憶装置の通常動作時はテス
トモード信号TESTはLレベルであり、Pチャネルト
ランジスタ34は非導通状態であり、本回路は動作せず
動作電流は流れない。During normal operation of the semiconductor memory device, test mode signal TEST is at L level, P-channel transistor 34 is off, and this circuit does not operate and no operating current flows.
【0045】以上説明したように、実施の形態1の半導
体記憶装置では設定用ヒューズより太いテスト用ヒュー
ズを設け、設定用ヒューズ切断時にテスト用ヒューズも
同時に切断する。このテスト用ヒューズの切断を動作確
認時に確認することで設定用ヒューズの切断が不十分な
不良を検出することが容易となる。As described above, in the semiconductor memory device of the first embodiment, a test fuse thicker than the setting fuse is provided, and when the setting fuse is cut, the test fuse is also cut at the same time. By confirming the disconnection of the test fuse at the time of operation confirmation, it becomes easy to detect a defect in which the disconnection of the setting fuse is insufficient.
【0046】[実施の形態2]図5は、本発明の実施の
形態2の半導体記憶装置において用いられるテスト用ヒ
ューズの配置を示す図である。[Second Embodiment] FIG. 5 is a diagram showing an arrangement of test fuses used in a semiconductor memory device according to a second embodiment of the present invention.
【0047】実施の形態2の半導体記憶装置においては
テスト用ヒューズの構造が図2に示すテスト用ヒューズ
に代えて図5に示すテスト用ヒューズである点で実施の
形態1と異なる。実施の形態1ではテスト用ヒューズを
設定用ヒューズよりも太めにすることで、位置ずれに対
する検出能力を上げたが、設定用ヒューズと同じ太さの
ヒューズを使用しても、位置ずれに対する検出能力を同
様に高めることができる。The semiconductor memory device of the second embodiment differs from the first embodiment in that the structure of the test fuse is a test fuse shown in FIG. 5 instead of the test fuse shown in FIG. In the first embodiment, the detection capability for positional deviation is increased by making the test fuse thicker than the setting fuse. However, even if a fuse having the same thickness as the setting fuse is used, the detection capability for positional deviation is improved. Can be similarly increased.
【0048】図5を参照して、第2の配線層で形成され
る配線56と配線58とはテスト用ヒューズ52、54
により接続される。配線56とテスト用ヒューズ52は
コンタクト64により結合され、配線56とテスト用ヒ
ューズ54はコンタクト68により結合される。配線5
8とテスト用ヒューズ52はコンタクト66により結合
され、配線58とテスト用ヒューズ54はコンタクト7
0により結合される。テスト用ヒューズ52、54の中
央部にはそれぞれレーザスポット60、62の大きさが
示されている。図5でわかるように、テスト用ヒューズ
52は切断目標値であるレーザスポット60に対してや
や左寄りに設けられており、またテスト用ヒューズ54
は切断目標位置に設定されたレーザスポット62に対し
てやや右寄りに設けられる。つまり、テスト用ヒューズ
52の中心線X′はレーザスポット60の中心線Xより
やや左寄りとなり、テスト用ヒューズ54の中心線Y′
はレーザスポット62の中心線Yよりやや右寄りとな
る。Referring to FIG. 5, wirings 56 and 58 formed in the second wiring layer are connected to test fuses 52 and 54.
Connected by The wiring 56 and the test fuse 52 are connected by a contact 64, and the wiring 56 and the test fuse 54 are connected by a contact 68. Wiring 5
8 and the test fuse 52 are connected by a contact 66, and the wiring 58 and the test fuse 54 are connected to the contact 7.
Linked by 0. The sizes of the laser spots 60 and 62 are shown at the center of the test fuses 52 and 54, respectively. As can be seen from FIG. 5, the test fuse 52 is provided slightly to the left with respect to the laser spot 60 which is the target cutting value.
Is provided slightly to the right of the laser spot 62 set at the cutting target position. That is, the center line X 'of the test fuse 52 is slightly leftward of the center line X of the laser spot 60, and the center line Y' of the test fuse 54 is formed.
Is slightly to the right of the center line Y of the laser spot 62.
【0049】特に限定されないが、上述したようなテス
ト用ヒューズ52の中心線X等の切断目標位置からのず
れは、レーザースポット62の位置設定がデジタル的に
行なわれる場合、その最小デジット(最小移動単位)よ
りも小さく設定することが可能である。Although not particularly limited, the deviation from the cutting target position such as the center line X of the test fuse 52 as described above is caused by the minimum digit (minimum movement) when the position of the laser spot 62 is digitally set. (Unit).
【0050】テスト用ヒューズをこの配置とすること
で、テスト用ヒューズは設定用ヒューズよりもレーザに
よる切断時の位置ずれに対するマージンが少なくなるた
め実施の形態1のようにヒューズを太くする場合と同様
に位置ずれに対して切断不良を検出することが容易であ
る。By arranging the test fuses in this arrangement, the test fuses have a smaller margin for positional deviation at the time of cutting by the laser than the setting fuses, and thus are similar to the case where the fuses are thickened as in the first embodiment. In addition, it is easy to detect a cutting defect with respect to misalignment.
【0051】テスト用ヒューズの幅は、設定用ヒューズ
の幅と同じか、または、より細くてもよく、この場合レ
ーザスポットに対するテスト用ヒューズの配置をさらに
ずらすことによって同様の効果が得られる。The width of the test fuse may be equal to or smaller than the width of the setting fuse. In this case, the same effect can be obtained by further displacing the arrangement of the test fuse with respect to the laser spot.
【0052】[実施の形態3]図6は、実施の形態3の
半導体記憶装置において用いられるテスト用ヒューズの
構造を示す図である。Third Embodiment FIG. 6 is a diagram showing a structure of a test fuse used in a semiconductor memory device according to a third embodiment.
【0053】実施の形態3の半導体記憶装置は図2に示
したテスト用ヒューズに代えて図6に示すテスト用ヒュ
ーズを用いる点で実施の形態1の半導体装置と異なる。The semiconductor memory device of the third embodiment differs from the semiconductor device of the first embodiment in that a test fuse shown in FIG. 6 is used instead of the test fuse shown in FIG.
【0054】図6を参照して、第2の配線層で形成され
た配線86と配線88とは切断用の配線層で形成された
テスト用ヒューズ82、84で接続されている。配線8
6とテスト用ヒューズ82はコンタクト94にて結合さ
れテスト用ヒューズ82と配線88はコンタクト96に
て結合される。配線86とテスト用ヒューズ84はコン
タクト98で結合され、配線88とテスト用ヒューズ8
4はコンタクト100で結合される。Referring to FIG. 6, wiring 86 and wiring 88 formed in the second wiring layer are connected by test fuses 82 and 84 formed in the wiring layer for cutting. Wiring 8
6 and the test fuse 82 are connected by a contact 94, and the test fuse 82 and the wiring 88 are connected by a contact 96. The wiring 86 and the test fuse 84 are connected by a contact 98, and the wiring 88 and the test fuse 8 are connected.
4 are connected by a contact 100.
【0055】テスト用ヒューズ82の中央部にはレーザ
スポット90の大きさが示されている。テスト用ヒュー
ズ84の中央部にはレーザスポット92の大きさが示さ
れている。The size of the laser spot 90 is shown at the center of the test fuse 82. The size of the laser spot 92 is shown at the center of the test fuse 84.
【0056】実施の形態1、実施の形態2の半導体記憶
装置ではテスト用ヒューズの短辺方向の位置ずれは検出
できたが、テスト用ヒューズの長辺方向の位置ずれは検
出できない。In the semiconductor memory devices of the first and second embodiments, the displacement of the test fuse in the short side direction can be detected, but the displacement of the test fuse in the long side direction cannot be detected.
【0057】実施の形態3の半導体記憶装置ではテスト
用ヒューズ82の短辺方向に向けてさらにテスト用ヒュ
ーズ84を配置するため一方向のずれだけでなくあらゆ
る方向のずれが検出できる。In the semiconductor memory device according to the third embodiment, since the test fuse 84 is further arranged in the short side direction of the test fuse 82, not only a deviation in one direction but also a deviation in any direction can be detected.
【0058】図6では、実施の形態1で説明したような
太いテスト用ヒューズで構成した例を示したが、実施の
形態2で説明したように設定用ヒューズの幅以下のテス
ト用ヒューズを用いて構成しても同様の効果が得られ
る。FIG. 6 shows an example in which the test fuses are configured with the thick test fuses as described in the first embodiment. However, as described in the second embodiment, the test fuses having a width equal to or less than the width of the setting fuses are used. The same effect can be obtained even if the configuration is adopted.
【0059】[実施の形態4]図7は実施の形態4の半
導体記憶装置のチップ上のテストヒューズの配置を示す
概略図である。[Fourth Embodiment] FIG. 7 is a schematic diagram showing an arrangement of test fuses on a chip of a semiconductor memory device according to a fourth embodiment.
【0060】実施の形態1、2ならびに3の半導体記憶
装置に備えたテスト用ヒューズはチップ上1箇所に配置
されている場合にはそのテスト用ヒューズ部分の位置ず
れは検出可能だが、そのテスト用ヒューズ付近を中心と
したチップ全体の回転方向のずれは検出しにくい。When the test fuses provided in the semiconductor memory devices of the first, second and third embodiments are arranged at one place on the chip, the displacement of the test fuse portion can be detected. It is difficult to detect a shift in the rotational direction of the entire chip around the fuse.
【0061】この問題はチップ上一定の間隔をおいた複
数箇所にテスト用ヒューズを配置することで解決するこ
とができる。特に限定はされないが、四角形の半導体記
憶装置では、チップの対向する2つの角部にそれぞれ配
置すると、最も長く間隔をとることができ、効果的であ
り望ましい。This problem can be solved by arranging test fuses at a plurality of locations at a certain interval on the chip. Although not particularly limited, in the case of a quadrangular semiconductor memory device, it is effective and desirable to arrange the semiconductor device at two opposing corners of the chip since the longest interval can be obtained.
【0062】図7を参照して、実施の形態4の半導体記
憶装置にはA点とB点にテスト用ヒューズが配置され
る。図中実線位置P0にあるべきチップが、仮にA点部
分を中心としてチップ全体が図中点線位置P1のように
回転ずれを起こした場合、A点部ではそのずれはずれ幅
が小さいため検出しにくいがB点部においてはB′点の
位置にヒューズがずれるためヒューズの切断位置もA点
部より大きくずれることになる。Referring to FIG. 7, test fuses are arranged at points A and B in the semiconductor memory device of the fourth embodiment. If a chip that should be at the solid line position P0 in the drawing has a rotational displacement around the point A portion as a whole as shown by the dotted line position P1 in the drawing, the displacement at the point A portion is difficult to detect because the displacement width is small. However, at the point B, the fuse is shifted to the position of the point B ', so that the cutting position of the fuse is also largely shifted from the point A.
【0063】したがってチップの回転方向のずれを容易
に検出することが可能となる。 [実施の形態5]図8は、実施の形態5の半導体記憶装
置で用いられる冗長回路の置換制御部の構成を示す回路
図である。Therefore, it is possible to easily detect the displacement of the chip in the rotation direction. [Fifth Embodiment] FIG. 8 is a circuit diagram showing a configuration of a replacement control unit of a redundant circuit used in a semiconductor memory device of a fifth embodiment.
【0064】図8を参照して、実施の形態5の半導体記
憶装置で用いられる置換制御回路は、充電ノードN2
と、プリチャージ信号/PCとテストモード信号TES
Tに応じて充電ノードN2を充電する充電回路112
と、プリデコード信号ADR0、/ADR0、ADR
1、/ADR1を受けて、デコードするアドレスデコー
ド回路116と、アドレスデコード回路116と充電ノ
ードN2も接続するヒューズ群114とを備える。Referring to FIG. 8, the replacement control circuit used in the semiconductor memory device of the fifth embodiment includes a charge node N2
, Precharge signal / PC and test mode signal TES
Charging circuit 112 that charges charging node N2 according to T
And the predecode signals ADR0, / ADR0, ADR
1, an address decode circuit 116 that receives and decodes / ADR1, and a fuse group 114 that also connects the address decode circuit 116 and the charging node N2.
【0065】アドレスデコード回路116は、プリデコ
ード信号ADR1をゲートに受け接地ノードがソースに
接続されたNチャネルトランジスタ132と、プリデコ
ード信号ADR0をゲートに受けソースにNチャネルト
ランジスタ132のドレインが接続されたNチャネルト
ランジスタ130と、プリデコード信号ADR1をゲー
トに受けソースが接地ノードに接続されたNチャネルト
ランジスタ136と、プリデコード信号/ADR0をゲ
ートに受けソースにNチャネルトランジスタ136のド
レインが接続されたNチャネルトランジスタ134と、
プリデコード信号/ADR1をゲートに受けソースが接
地ノードに接続されたNチャネルトランジスタ140
と、プリデコード信号ADR0をゲートに受けソースが
Nチャネルトランジスタ140と接続されたNチャネル
トランジスタ138と、プリデコード信号/ADR1を
ゲートに受けソースが接地ノードに接続されたNチャネ
ルトランジスタ144と、プリデコード信号/ADR0
をゲートに受けソースがNチャネルトランジスタ144
のドレインに接続されたNチャネルトランジスタ142
とを含む。Address decode circuit 116 has an N-channel transistor 132 having a gate receiving predecode signal ADR1 and having a ground node connected to the source, and a drain receiving N-channel transistor 132 having a source receiving predecode signal ADR0 and having the source connected. N-channel transistor 130, N-channel transistor 136 having a gate receiving predecode signal ADR1 and having a source connected to the ground node, and a drain receiving N-channel transistor 136 having a source receiving predecode signal / ADR0 at the gate. An N-channel transistor 134;
N-channel transistor 140 having its gate receiving predecode signal / ADR1 and having its source connected to the ground node
An N-channel transistor 138 whose gate receives predecode signal ADR0 and whose source is connected to N-channel transistor 140; an N-channel transistor 144 whose gate receives predecode signal / ADR1 and whose source is connected to the ground node; Decode signal / ADR0
Is received at the gate and the source is an N-channel transistor 144
-Channel transistor 142 connected to the drain of
And
【0066】ヒューズ群114は、Nチャネルトランジ
スタ130のドレインと充電ノードN2を接続するヒュ
ーズ122と、Nチャネルトランジスタ134のドレイ
ンと充電ノードN2を接続するヒューズ124と、Nチ
ャネルトランジスタ138のドレインと充電ノードN2
を接続するヒューズ126と、Nチャネルトランジスタ
142のドレインと充電ノードN2を接続するヒューズ
128とを含む。The fuse group 114 includes a fuse 122 connecting the drain of the N-channel transistor 130 and the charging node N2, a fuse 124 connecting the drain of the N-channel transistor 134 and the charging node N2, and a drain connecting the drain of the N-channel transistor 138. Node N2
And a fuse 128 connecting the drain of the N-channel transistor 142 and the charging node N2.
【0067】充電手段112は、プリチャージ信号/P
Cをゲートに受けソースが電源ノードに接続されたPチ
ャネルトランジスタ118と、テストモード信号TES
Tに応じてプリチャージ時の充電ノードの電位を変更す
るレベル変更回路120とを含む。The charging means 112 outputs the precharge signal / P
A P-channel transistor 118 whose gate receives C and whose source is connected to the power supply node;
A level changing circuit 120 for changing the potential of the charging node at the time of precharging according to T.
【0068】図9は、充電手段112の詳細を示す回路
図である。充電手段112は、ゲートにプリチャージ信
号/PCを受けソースが電源ノードに接続されたPチャ
ネルトランジスタ118と、レベル変更回路120とを
含む。FIG. 9 is a circuit diagram showing details of the charging means 112. Charging means 112 includes a P-channel transistor 118 whose gate receives precharge signal / PC and whose source is connected to a power supply node, and a level changing circuit 120.
【0069】レベル変更回路120はテストモード信号
TESTをゲートに受けPチャネルトランジスタ118
のドレインと充電ノードN2を接続するPチャネルトラ
ンジスタ152と、Pチャネルトランジスタ118のド
レインと充電ノードN2を接続するゲートがドレインに
接続されたPチャネルトランジスタ154とを有する。Level change circuit 120 receives test mode signal TEST at its gate, and outputs a P-channel transistor 118.
And a P-channel transistor 152 having a drain connected to the drain of the P-channel transistor 118 and a gate connecting the drain of the P-channel transistor 118 to the charging node N2.
【0070】Pチャネルトランジスタ154はテスト時
にしきい値分だけ充電ノードの電圧降下をさせるダイオ
ードの役割を果たす。P-channel transistor 154 plays the role of a diode that lowers the voltage of the charging node by the threshold during testing.
【0071】図10は、図8の冗長回路部の動作を説明
するための動作波形図である。図8、9、10を参照し
て、時刻t1において、プリチャージ信号/PCがHレ
ベルからLレベルへと立下がる。これに応じて出力信号
OUTの電位はLレベルからHレベルへと立上がる。FIG. 10 is an operation waveform diagram for explaining the operation of the redundant circuit portion of FIG. Referring to FIGS. 8, 9, and 10, at time t1, precharge signal / PC falls from H level to L level. In response, the potential of output signal OUT rises from L level to H level.
【0072】このときテストモード信号TESTがLレ
ベルすなわち通常動作時においてはPチャネルトランジ
スタ152は導通状態であり、充電ノードN2の電位は
波形C0に示すように電源電位まで立上がる。At this time, when test mode signal TEST is at the L level, that is, during normal operation, P-channel transistor 152 is conductive, and the potential of charging node N2 rises to the power supply potential as shown by waveform C0.
【0073】しかしテストモード信号TESTがHレベ
ルの場合、すなわちヒューズテストを実施している場合
はPチャネルトランジスタ152は非導通状態となり充
電ノードN2の電位はPチャネルトランジスタ154の
しきい値分だけ電源電位より低くなる。However, when test mode signal TEST is at an H level, that is, when a fuse test is being performed, P channel transistor 152 is turned off, and the potential of charging node N 2 is reduced by the threshold voltage of P channel transistor 154. It becomes lower than the potential.
【0074】時刻t2においてプリチャージ信号/PC
がLレベルからHレベルへと立上がる。At time t2, precharge signal / PC
Rise from the L level to the H level.
【0075】時刻t3〜t4の間ではプリデコード信号
に外部から入力されたアドレスに対応する信号が入力さ
れる。図10ではプリデコード信号ADR0がHレベ
ル、プリデコードADR1がLレベルの場合を示す。Between times t3 and t4, a signal corresponding to an externally input address is input to the predecode signal. FIG. 10 shows a case where predecode signal ADR0 is at H level and predecode ADR1 is at L level.
【0076】この場合Nチャネルトランジスタ138、
140が導通状態となり、ヒューズ126が未切断の場
合は波形Bに示すように充電ノードの電位はHレベルか
らLレベルへと立下がる。またヒューズ126が切断さ
れている場合は波形Aに示すように充電ノードN2の電
位は電源電位よりPチャネルトランジスタ154のしき
い値分だけ低いHレベルを保つ。In this case, N-channel transistor 138,
When the fuse 140 is not blown and the fuse 140 is not blown, the potential of the charging node falls from the H level to the L level as shown in a waveform B. When the fuse 126 is blown, the potential of the charging node N2 is maintained at the H level lower than the power supply potential by the threshold value of the P-channel transistor 154, as shown by the waveform A.
【0077】ここでヒューズ126の切断が不十分にな
った場合を考える。レベル変更回路120が設けられて
いない従来の置換制御回路部の場合では波形C0に示す
ように徐々に電圧降下する。一方、レベル変更回路12
0が設けられている実施の形態5の回路においては波形
Cに示すように電圧降下をする。Here, consider the case where the fuse 126 is insufficiently cut. In the case of the conventional replacement control circuit unit in which the level change circuit 120 is not provided, the voltage gradually decreases as shown by the waveform C0. On the other hand, the level change circuit 12
In the circuit of the fifth embodiment where 0 is provided, the voltage drops as shown in the waveform C.
【0078】すなわち電圧降下を開始しはじめる時刻t
3における充電ノードの初期電圧レベルがPチャネルト
ランジスタ154のしきい値分だけ低いため充電ノード
の電位がLレベルとなるのが早くなる。That is, the time t when the voltage drop starts
Since the initial voltage level of the charging node at 3 is lower by the threshold value of the P-channel transistor 154, the potential of the charging node becomes L level earlier.
【0079】したがって時刻t5においてヒューズ群に
より該当アドレスが置換されるかどうかを判断する際に
充電ノードの電位がLレベルとなる確率が高く、異常を
検出できる可能性が高くなる。Therefore, when it is determined at time t5 whether the corresponding address is replaced by the fuse group, the probability that the potential of the charging node becomes L level is high, and the possibility of detecting an abnormality is increased.
【0080】通常実施時は、テストモード信号TEST
のレベルはLであるため充電ノードの充電電位はPチャ
ネルトランジスタ154の影響を受けず電源電位まで充
電される。すなわちテスト時の方が冗長回路部の置換の
チェックをより厳しい条件で行なうことになるのであ
る。In normal operation, test mode signal TEST
Is L, the charging potential of the charging node is charged to the power supply potential without being affected by the P-channel transistor 154. That is, in the test, the replacement of the redundant circuit portion is checked under stricter conditions.
【0081】図9では、Pチャネルトランジスタ154
にて電圧降下を実現したが、Nチャネルトランジスタを
ダイオード接続して代わりに用いても良い。また、トラ
ンジスタのしきい値電圧の大きさによっては、このダイ
オード接続したトランジスタを直列に何個かつないで電
圧降下の幅を変えることも可能である。In FIG. 9, P-channel transistor 154
Although the voltage drop is realized by the above, an N-channel transistor may be diode-connected and used instead. Further, depending on the magnitude of the threshold voltage of the transistor, it is possible to change the width of the voltage drop without using any number of the diode-connected transistors in series.
【0082】実施の形態1に用いられるテスト用ヒュー
ズでは、位置のずれは検出できるものの、一時的なレー
ザの出力低下等のトラブルによる突発的な設定用ヒュー
ズの切断異常は検出できない。実施の形態5の半導体記
憶装置では置換制御回路内にテスト用回路を設けること
で、突発的な切断異常を検出することが可能である。た
とえば、特定の設定用ヒューズにのみ異常が生じた場合
や、一時的に切断スポットの径が小さくなった場合等な
どが考えられる。Although the test fuse used in the first embodiment can detect a displacement, it cannot detect a sudden disconnection of the setting fuse due to a trouble such as a temporary decrease in laser output. In the semiconductor memory device of the fifth embodiment, by providing a test circuit in the replacement control circuit, it is possible to detect a sudden disconnection abnormality. For example, a case where an abnormality occurs only in a specific setting fuse, a case where the diameter of a cutting spot is temporarily reduced, and the like are considered.
【0083】[0083]
【発明の効果】請求項1記載の半導体記憶装置は、設定
用ヒューズより幅が広いテスト用ヒューズを設定用ヒュ
ーズ切断時に同時に切断し、動作確認時にテスト用ヒュ
ーズの切断を確認することで、位置ずれによって生じる
微小なリークによる切断不良を容易に検出することが可
能である。According to the semiconductor memory device of the present invention, the test fuse wider than the setting fuse is cut off at the same time when the setting fuse is cut off, and the cutoff of the test fuse is confirmed at the time of confirming the operation. It is possible to easily detect a cutting failure due to a minute leak caused by the displacement.
【0084】請求項2記載の半導体記憶装置は、請求項
1の半導体記憶装置の奏する効果に加えて、一方向の位
置ずれを検出するのみならずあらゆる方向の位置ずれを
検出することが可能となる。According to the semiconductor memory device of the second aspect, in addition to the effect of the semiconductor memory device of the first aspect, it is possible to detect not only a positional deviation in one direction but also a positional deviation in any direction. Become.
【0085】請求項3記載の半導体記憶装置は、テスト
用ヒューズを切断目標位置に対してずらした配置で設け
るため、設定用ヒューズが位置ずれによって微小なリー
ク不良を起こしている場合も容易に検出することが可能
となる。In the semiconductor memory device according to the third aspect, since the test fuse is provided at a position shifted from the target cutting position, even when the setting fuse has caused a small leak defect due to the position shift, it can be easily detected. It is possible to do.
【0086】請求項4記載の半導体記憶装置は、請求項
3記載の半導体記憶装置の奏する効果に加えて、第2の
テスト用ヒューズを切断目標位置より反対方向にずらし
てさらに設けるため、設定用ヒューズと幅が等しいテス
ト用ヒューズを設ける際にも2方向の位置ずれが検出で
きる。In the semiconductor memory device according to the fourth aspect, in addition to the effect of the semiconductor memory device according to the third aspect, since the second test fuse is further displaced in the opposite direction from the cutting target position, the second test fuse is provided. Even when a test fuse having the same width as that of the fuse is provided, displacement in two directions can be detected.
【0087】請求項5記載の半導体記憶装置は、請求項
3記載の半導体記憶装置が奏する効果に加えて、第1の
テスト用ヒューズと異なる向きに第2のテスト用ヒュー
ズを設けるため設定用ヒューズのあらゆる方向の切断位
置のずれが検出できる。According to the fifth aspect of the present invention, in addition to the effect of the third aspect of the present invention, the setting fuse is provided because the second test fuse is provided in a direction different from that of the first test fuse. In any direction can be detected.
【0088】請求項6記載の半導体記憶装置は、第1の
テストヒューズに加えて一定の間隔をおいてさらにもう
1つテスト用ヒューズを設けるため半導体記憶装置のず
れがチップの回転方向に起こっている場合も検出が容易
となる。In the semiconductor memory device according to the present invention, another test fuse is provided at a predetermined interval in addition to the first test fuse, so that the semiconductor memory device shifts in the rotational direction of the chip. Also makes detection easier.
【0089】請求項7、8および9記載の半導体記憶装
置は、テスト時に充電ノードの電位を低く設定するため
通常動作時よりテスト時の条件が厳しくなるため設定用
ヒューズの微妙なリークによる切断不良を検出すること
が容易となる。加えて、位置ずれによる切断不良のみな
らず一時的な特定部分の設定用ヒューズの切断不良も検
出することが可能である。In the semiconductor memory device according to the seventh, eighth, and ninth aspects, the potential of the charging node is set lower during the test, so that the conditions during the test are more severe than during the normal operation. Can be easily detected. In addition, it is possible to detect not only the disconnection failure due to the positional deviation but also the disconnection failure of the setting fuse for the specific portion temporarily.
【図1】 本発明の実施の形態1の半導体装置において
用いられるヒューズ切断テスト回路の構成を説明するた
めの概略図である。FIG. 1 is a schematic diagram for explaining a configuration of a fuse cutting test circuit used in a semiconductor device according to a first embodiment of the present invention;
【図2】 図1のテスト用ヒューズ4の構造を説明する
ための図である。FIG. 2 is a view for explaining a structure of a test fuse 4 of FIG. 1;
【図3】 実施の形態1の半導体記憶装置において用い
られる充電回路2の詳細を示す回路図である。FIG. 3 is a circuit diagram illustrating details of a charging circuit 2 used in the semiconductor memory device according to the first embodiment;
【図4】 図3の充電ノードN1の変化を説明するため
の動作波形図である。FIG. 4 is an operation waveform diagram for explaining a change in charging node N1 of FIG. 3;
【図5】 実施の形態2の半導体記憶装置において用い
られるテスト用ヒューズの構造を説明するための図であ
る。FIG. 5 is a diagram illustrating a structure of a test fuse used in the semiconductor memory device according to the second embodiment;
【図6】 実施の形態3の半導体記憶装置において用い
られるテスト用ヒューズの構造を説明するための図であ
る。FIG. 6 is a diagram illustrating a structure of a test fuse used in the semiconductor memory device according to the third embodiment;
【図7】 実施の形態4の半導体記憶装置のヒューズの
配置を説明するための図である。FIG. 7 is a diagram illustrating an arrangement of fuses in a semiconductor memory device according to a fourth embodiment;
【図8】 実施の形態5の半導体記憶装置において用い
られる置換制御回路部の回路図である。FIG. 8 is a circuit diagram of a replacement control circuit unit used in the semiconductor memory device according to the fifth embodiment;
【図9】 図8における充電手段112の構成の詳細を
示す回路図である。9 is a circuit diagram showing details of a configuration of a charging unit 112 in FIG.
【図10】 図8の充電ノードN2の変化を示す動作波
形図である。FIG. 10 is an operation waveform diagram showing a change in charging node N2 in FIG.
【図11】 従来の半導体記憶装置の置換制御回路部の
構成の詳細を示す回路図である。FIG. 11 is a circuit diagram showing details of a configuration of a replacement control circuit section of a conventional semiconductor memory device.
【図12】 従来の半導体記憶装置のヒューズ部の切断
不良の状態を説明するための図である。FIG. 12 is a diagram for explaining a state of a disconnection failure of a fuse portion of a conventional semiconductor memory device.
【図13】 図11における置換用ヒューズ126の切
断不良時の状態を説明するための動作波形図である。FIG. 13 is an operation waveform diagram for explaining a state when the replacement fuse 126 in FIG. 11 has a disconnection failure.
2 充電回路、4,52,54,82,84,12 テ
スト用ヒューズ、14,122,124,126,12
8 設定用ヒューズ、32 インバータ、34,36,
118,162 Pチャネルトランジスタ、112 充
電回路、120レベル変更回路、130〜144 Nチ
ャネルトランジスタ、114 ヒューズ群、116 ア
ドレスデコード回路、N1,N2,N3 ノード。2 Charging circuit, 4, 52, 54, 82, 84, 12 Test fuse, 14, 122, 124, 126, 12
8 Setting fuse, 32 inverters, 34, 36,
118, 162 P-channel transistor, 112 charging circuit, 120 level change circuit, 130 to 144 N-channel transistor, 114 fuse group, 116 address decode circuit, N1, N2, N3 nodes.
Claims (9)
する置換制御手段を備え、 前記置換制御手段は、 置換する前記不良アドレスを設定するための設定用ヒュ
ーズを含み、 テスト時にテスト出力信号を外部に出力する出力端子
と、 前記設定用ヒューズの切断ずれを検出する第1のテスト
手段とをさらに備え、前記第1のテスト手段は、 前記テスト出力信号を出力するテスト出力ノードと、 プリチャージ期間に応じて導通し、前記テスト出力ノー
ドと第1の電位を結合する第1のスイッチ手段と、 前記テスト出力ノードと第2の電位を結合する、前記設
定用ヒューズより太い第1のテスト用ヒューズを含む、
半導体記憶装置。1. A replacement control means for instructing replacement of a defective address with a redundant address, wherein the replacement control means includes a setting fuse for setting the defective address to be replaced, and externally outputs a test output signal during a test. An output terminal for outputting, and a first test means for detecting a disconnection of the setting fuse, wherein the first test means comprises: a test output node for outputting the test output signal; A first switch unit that is electrically connected to couple the test output node to a first potential, and a first test fuse that is larger than the setting fuse and couples the test output node to a second potential. Including,
Semiconductor storage device.
きに配置された、前記テスト出力ノードと前記第2の電
位とを結合する、前記設定用ヒューズより太い第2のテ
スト用ヒューズをさらに含む、請求項1記載の半導体記
憶装置。2. The semiconductor device further includes a second test fuse, which is arranged in a different direction from the first test fuse, and is larger than the setting fuse and couples the test output node with the second potential. The semiconductor memory device according to claim 1.
する置換制御手段を備え、 前記置換制御手段は、 置換アドレスを設定するための設定用ヒューズを含み、 テスト時にテスト出力信号を外部に出力する出力端子
と、 前記設定用ヒューズの切断ずれを検出する第1のテスト
手段とをさらに備え、 前記第1のテスト手段は、 前記テスト出力信号を出力するテスト出力ノードと、 プリチャージ期間に応じて導通し、前記テスト出力ノー
ドと第1の電位を結合する第1のスイッチ手段と、 前記テスト出力ノードと第2の電位を結合する、前記設
定用ヒューズの幅以下の幅の第1のテスト用ヒューズを
含み、 前記第1のテスト用ヒューズは、ヒューズ切断のために
照射されるビームの照射目標位置から前記第1のテスト
用ヒューズの短辺方向である第1方向に第1距離だけず
らして配置される、半導体記憶装置。3. A replacement control means for instructing replacement of a defective address with a redundant address, the replacement control means including a setting fuse for setting a replacement address, and an output for outputting a test output signal to the outside during a test. A terminal; and first test means for detecting a disconnection of the setting fuse, wherein the first test means is electrically connected to a test output node for outputting the test output signal in accordance with a precharge period. First switch means for coupling the test output node to a first potential; and a first test fuse having a width equal to or less than the width of the setting fuse for coupling the test output node to a second potential. Wherein the first test fuse is arranged in a short side direction of the first test fuse from an irradiation target position of a beam irradiated for cutting the fuse. A semiconductor memory device which is arranged to be shifted by a first distance in a certain first direction.
記設定用ヒューズの幅以下の幅の第2のテスト用ヒュー
ズをさらに含み、 前記第2のテスト用ヒューズは、ヒューズ切断のために
照射されるビームの照射目標位置から前記第1方向とは
180度反対向きの方向である第2方向に第2距離だけ
ずらして配置される、請求項3記載の半導体記憶装置。4. The first test means further includes a second test fuse having a width equal to or less than a width of the setting fuse, which couples the test output node with the second potential. The test fuse according to claim 1, wherein the test fuse is displaced by a second distance in a second direction, which is a direction 180 degrees opposite to the first direction, from an irradiation target position of a beam irradiated for fuse cutting. 3. The semiconductor memory device according to 3.
た、前記テスト出力ノードと前記第2の電位を結合す
る、前記設定用ヒューズの幅以下の幅の第3のテスト用
ヒューズをさらに含み、 前記第3のテスト用ヒューズは、ヒューズ切断のために
照射されるビームの照射目標位置から前記第3のテスト
用ヒューズの短辺方向である第3方向に第3距離だけず
らして配置される、請求項3記載の半導体記憶装置。5. The configuration according to claim 1, wherein the first test unit couples the test output node and the second potential, which are arranged in a different direction from the first test fuse, and is equal to or less than a width of the setting fuse. A third test fuse having a width, wherein the third test fuse is located in a short side direction of the third test fuse from an irradiation target position of a beam irradiated for cutting the fuse. 4. The semiconductor memory device according to claim 3, wherein the semiconductor memory device is arranged to be shifted by a third distance in the direction.
る第2のテスト手段をさらに備え、 前記第2のテスト手段は、 前記テスト出力信号を出力する第2のテスト出力ノード
と、 プリチャージ期間に応じて導通し、前記第2のテスト出
力ノードと第1の電位を結合する第2のスイッチ手段
と、 前記第2のテスト出力ノードと第2の電位を結合する、
前記第1のテスト用ヒューズと一定の間隔をおいて配置
される第4のテスト用ヒューズを含む、請求項1〜5の
いずれかに記載の半導体記憶装置。6. A second test means for detecting a disconnection of the setting fuse, wherein the second test means comprises: a second test output node for outputting the test output signal; and a precharge period. A second switch means that conducts in response to the second test output node and couples the first potential; and couples the second test output node and a second potential.
The semiconductor memory device according to claim 1, further comprising a fourth test fuse arranged at a predetermined interval from said first test fuse.
する置換制御手段を備え、 前記置換制御手段は、 前記不良アドレスが外部から入力されたことを示す信号
を出力する充電ノードと、 アドレスを受けてデコードするデコード手段と、 前記充電ノードと前記デコード手段とを接続する、前記
置換アドレスを設定するための設定用ヒューズと、 前記アドレスが入力される前の一定時間前記充電ノード
に充電を行なう充電手段とを含み、 前記充電手段は、前記充電ノードの充電電位を外部信号
に応じて2段階に切換えられる設定手段を有する、半導
体記憶装置。7. A replacement control unit for instructing replacement of a defective address with a redundant address, wherein the replacement control unit outputs a signal indicating that the defective address has been input from outside, and receives the address. Decoding means for decoding; a setting fuse for connecting the charging node and the decoding means for setting the replacement address; and a charging means for charging the charging node for a predetermined time before the address is input. A semiconductor memory device, wherein the charging unit includes a setting unit that switches a charging potential of the charging node in two stages according to an external signal.
段とを接続する第1のスイッチ手段をさらに含み、 前記設定手段は、 前記動作確認時に非導通となり、前記動作確認時以外は
導通する第2のスイッチ手段と、 前記第2のスイッチ手段に並列に接続された電圧降下手
段とを含む、請求項7記載の半導体記憶装置。8. The charging unit further includes a first switch unit that is turned on in accordance with a precharge period and connects a power supply potential and the setting unit. The setting unit is turned off when the operation is confirmed, The semiconductor memory device according to claim 7, further comprising: a second switch unit that is turned on when the operation is not confirmed, and a voltage drop unit that is connected in parallel to the second switch unit.
Sトランジスタであり、 前記第2のスイッチ手段は、第2のMOSトランジスタ
であり、 前記電圧降下手段は、 ゲートがドレインに接続された第3のMOSトランジス
タを有する、請求項8記載の半導体記憶装置。9. The first switch means comprises a first MO.
9. The semiconductor memory device according to claim 8, wherein said semiconductor memory device is an S transistor, said second switch means is a second MOS transistor, and said voltage drop means comprises a third MOS transistor having a gate connected to a drain. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35326897A JPH11185495A (en) | 1997-12-22 | 1997-12-22 | Semiconductor storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35326897A JPH11185495A (en) | 1997-12-22 | 1997-12-22 | Semiconductor storage |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11185495A true JPH11185495A (en) | 1999-07-09 |
Family
ID=18429687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35326897A Withdrawn JPH11185495A (en) | 1997-12-22 | 1997-12-22 | Semiconductor storage |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11185495A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004265523A (en) * | 2003-03-03 | 2004-09-24 | Renesas Technology Corp | Semiconductor device |
JP2005141789A (en) * | 2003-11-04 | 2005-06-02 | Matsushita Electric Ind Co Ltd | Prom circuit |
US7366013B2 (en) | 2005-12-09 | 2008-04-29 | Micron Technology, Inc. | Single level cell programming in a multiple level cell non-volatile memory device |
JP4833214B2 (en) * | 2004-09-01 | 2011-12-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Low voltage programmable eFUSE with difference sensing technology |
-
1997
- 1997-12-22 JP JP35326897A patent/JPH11185495A/en not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004265523A (en) * | 2003-03-03 | 2004-09-24 | Renesas Technology Corp | Semiconductor device |
JP2005141789A (en) * | 2003-11-04 | 2005-06-02 | Matsushita Electric Ind Co Ltd | Prom circuit |
JP4833214B2 (en) * | 2004-09-01 | 2011-12-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Low voltage programmable eFUSE with difference sensing technology |
US7366013B2 (en) | 2005-12-09 | 2008-04-29 | Micron Technology, Inc. | Single level cell programming in a multiple level cell non-volatile memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6281739B1 (en) | Fuse circuit and redundant decoder | |
US6128241A (en) | Repair circuit of semiconductor memory device using anti-fuse | |
US20050200005A1 (en) | Semiconductor device, semiconductor package, and method for testing semiconductor device | |
CN100527275C (en) | Memory element for addressing according to content | |
US8693270B2 (en) | Semiconductor apparatus | |
EP0131930B1 (en) | Semiconductor memory device | |
US4860256A (en) | Integrated circuit provided with switching elements for changeover to redundancy elements in a memory | |
JPH01251398A (en) | Redundancy decoder of integrated semiconductor memory | |
US7177210B2 (en) | Method for reading fuse information in a semiconductor memory | |
US4761767A (en) | High reliability integrated circuit memory | |
US6891743B2 (en) | Semiconductor memory device having a capacitive plate to reduce soft errors | |
EP0195412A2 (en) | Integrated circuit with built-in indicator of internal repair | |
JPH11185495A (en) | Semiconductor storage | |
US6429495B2 (en) | Semiconductor device with address programming circuit | |
JP3226422B2 (en) | Semiconductor memory device and method of detecting DC current defect in memory cell | |
KR19990003769A (en) | Redundant Devices of Semiconductor Devices | |
JP2549999B2 (en) | Integrated circuit memory | |
KR100356774B1 (en) | Defect address storing circuit for use in a semiconductor memory device | |
KR20030019198A (en) | Program value determination circuit, semiconductor integrated circuit device having it and program value determination method | |
KR100375997B1 (en) | Repair circuit in semiconductor device for improving reliability | |
KR19990056803A (en) | Row / Column Selection Circuit | |
KR100454632B1 (en) | Word line repair device for semiconductor devices | |
KR20030028595A (en) | Circuit for Repairing Fail in Semiconductor Memory Device | |
KR100235945B1 (en) | Column redundnacy circuit of a semiconductor memory device | |
KR100487491B1 (en) | Redunduncy selecting circuit of semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |