JPH11184830A - 送信装置におけるマルチｃｐｕ間制御装置及び制御方法 - Google Patents
送信装置におけるマルチｃｐｕ間制御装置及び制御方法Info
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- JPH11184830A JPH11184830A JP35397197A JP35397197A JPH11184830A JP H11184830 A JPH11184830 A JP H11184830A JP 35397197 A JP35397197 A JP 35397197A JP 35397197 A JP35397197 A JP 35397197A JP H11184830 A JPH11184830 A JP H11184830A
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Abstract
(57)【要約】
【課題】 多チャンネルデジタル放送装置における複数
のＣＰＵ間の通信を、できるだけ簡略化して効率良く運
用することができる送信装置におけるマルチＣＰＵ間制
御装置及び制御方法を提供する。 【解決手段】 各種入力データに所定処理を行って多重
化手段１６へ出力する複数のネットワーク基板１１〜１
３の個々に設けられた第１〜第ｎＣＰＵ１１ａ，１２
ａ，１３ａと、主ＣＰＵ１４とのメモリ空間に、主ＣＰ
Ｕ１４と第１〜第ｎＣＰＵ１１ａ〜１３ａとが共用する
デュアルポートメモリ２０を形成し、主ＣＰＵ１４と第
１〜第ｎＣＰＵ１１ａ〜１３ａとがデュアルポートメモ
リ２０を介して通信を行うように構成した。
のＣＰＵ間の通信を、できるだけ簡略化して効率良く運
用することができる送信装置におけるマルチＣＰＵ間制
御装置及び制御方法を提供する。 【解決手段】 各種入力データに所定処理を行って多重
化手段１６へ出力する複数のネットワーク基板１１〜１
３の個々に設けられた第１〜第ｎＣＰＵ１１ａ，１２
ａ，１３ａと、主ＣＰＵ１４とのメモリ空間に、主ＣＰ
Ｕ１４と第１〜第ｎＣＰＵ１１ａ〜１３ａとが共用する
デュアルポートメモリ２０を形成し、主ＣＰＵ１４と第
１〜第ｎＣＰＵ１１ａ〜１３ａとがデュアルポートメモ
リ２０を介して通信を行うように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は衛星放送システムに
おける多チャンネルデジタル放送装置、即ち送信装置に
おけるマルチＣＰＵ間制御装置及び制御方法に関し、特
に、送信装置で求められる複数のＣＰＵ間の通信をでき
るだけ簡略化して自在（フリー）に運用することができ
る送信装置におけるマルチＣＰＵ間制御装置及び制御方
法に関する。
おける多チャンネルデジタル放送装置、即ち送信装置に
おけるマルチＣＰＵ間制御装置及び制御方法に関し、特
に、送信装置で求められる複数のＣＰＵ間の通信をでき
るだけ簡略化して自在（フリー）に運用することができ
る送信装置におけるマルチＣＰＵ間制御装置及び制御方
法に関する。
【０００２】
【従来の技術】ＭＰＥＧ２(Moving Picture Experts Gr
oup Phase 2)は、現行放送やＨＤＴＶ(High Definition
TV ：高画質テレビ) 、ＡＶ機器などの符号化方式であ
り、従来のアナログ放送に比べてディジタルによる多チ
ャンネル化とチャンネル当たりのコストの削減をもたら
し、映像・音声のみならずデータ放送等のサービスも可
能にするものである。
oup Phase 2)は、現行放送やＨＤＴＶ(High Definition
TV ：高画質テレビ) 、ＡＶ機器などの符号化方式であ
り、従来のアナログ放送に比べてディジタルによる多チ
ャンネル化とチャンネル当たりのコストの削減をもたら
し、映像・音声のみならずデータ放送等のサービスも可
能にするものである。
【０００３】例えば、衛星放送に関しては、北米ではＤ
ｉｒｅｃＴＶ、国内ではＰｅｒｆｅｃＴＶ及びＪＳｋｙ
Ｂをはじめとする計画が一部実現され、ＭＰＥＧ２手法
を用いたディジタル放送が益々一般的になりつつある。
ｉｒｅｃＴＶ、国内ではＰｅｒｆｅｃＴＶ及びＪＳｋｙ
Ｂをはじめとする計画が一部実現され、ＭＰＥＧ２手法
を用いたディジタル放送が益々一般的になりつつある。
【０００４】これら多チャンネルデジタル放送装置にお
いては、複数のＣＰＵ間での通信が頻繁に行われてい
る。従来のマルチＣＰＵ間の通信は、シリアル／パラレ
ルの専用の通信ライン（ＲＳ−２３２−Ｃ等）を用いて
行われるのが一般的であった。
いては、複数のＣＰＵ間での通信が頻繁に行われてい
る。従来のマルチＣＰＵ間の通信は、シリアル／パラレ
ルの専用の通信ライン（ＲＳ−２３２−Ｃ等）を用いて
行われるのが一般的であった。
【０００５】
【発明が解決しようとする課題】しかし、上述したよう
に、マルチＣＰＵ間の通信を、シリアル／パラレルの専
用の通信ラインを用いて行った場合、通信速度が遅いば
かりか、シーケンスに制約があるという問題がある。
に、マルチＣＰＵ間の通信を、シリアル／パラレルの専
用の通信ラインを用いて行った場合、通信速度が遅いば
かりか、シーケンスに制約があるという問題がある。
【０００６】何れにしても、１００チャンネルを越える
多チャンネルデジタル放送装置において、複数のＣＰＵ
間の通信をできるだけ簡略化して効率良く運用すること
は重要な課題となる。
多チャンネルデジタル放送装置において、複数のＣＰＵ
間の通信をできるだけ簡略化して効率良く運用すること
は重要な課題となる。
【０００７】本発明は、このような観点に鑑みてなされ
たものであり、多チャンネルデジタル放送装置における
複数のＣＰＵ間の通信を、できるだけ簡略化して効率良
く運用することができる送信装置におけるマルチＣＰＵ
間制御装置を提供することを目的とする。
たものであり、多チャンネルデジタル放送装置における
複数のＣＰＵ間の通信を、できるだけ簡略化して効率良
く運用することができる送信装置におけるマルチＣＰＵ
間制御装置を提供することを目的とする。
【０００８】また、多チャンネルデジタル放送装置にお
ける複数のＣＰＵ間の通信を、できるだけ簡略化して効
率良く運用することができる送信装置におけるマルチＣ
ＰＵ間制御方法を提供することを目的とする。
ける複数のＣＰＵ間の通信を、できるだけ簡略化して効
率良く運用することができる送信装置におけるマルチＣ
ＰＵ間制御方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の構成は、各種入
力データに所定処理を行って多重化手段へ出力する複数
のネットワーク基板の個々に設けられた複数の他のＣＰ
Ｕと、主ＣＰＵとで通信を行う送信装置におけるマルチ
ＣＰＵ間の制御装置において、前記主ＣＰＵと前記複数
の他のＣＰＵとの間に接続され、前記主ＣＰＵと前記複
数の他のＣＰＵとが通信を行う際に共用されるデュアル
ポートメモリを備えたことを特徴とする。
力データに所定処理を行って多重化手段へ出力する複数
のネットワーク基板の個々に設けられた複数の他のＣＰ
Ｕと、主ＣＰＵとで通信を行う送信装置におけるマルチ
ＣＰＵ間の制御装置において、前記主ＣＰＵと前記複数
の他のＣＰＵとの間に接続され、前記主ＣＰＵと前記複
数の他のＣＰＵとが通信を行う際に共用されるデュアル
ポートメモリを備えたことを特徴とする。
【００１０】このような構成によれば、主ＣＰＵと複数
の他のＣＰＵとが通信を行う際に、従来のようにＣＰＵ
同士をシリアル／パラレルの専用の通信ラインを用いて
接続しなくとも済むので、通信速度を速くすることがで
きると共に、通信ラインによるシーケンス上の制約が無
くなる。
の他のＣＰＵとが通信を行う際に、従来のようにＣＰＵ
同士をシリアル／パラレルの専用の通信ラインを用いて
接続しなくとも済むので、通信速度を速くすることがで
きると共に、通信ラインによるシーケンス上の制約が無
くなる。
【００１１】また、本発明の方法は、各種入力データに
所定処理を行って多重化手段へ出力する複数のネットワ
ーク基板の個々に設けられた複数の他のＣＰＵと、主Ｃ
ＰＵとで通信を行う送信装置におけるマルチＣＰＵ間の
制御方法において、前記主ＣＰＵと前記複数の他のＣＰ
Ｕとのメモリ空間に前記主ＣＰＵと前記複数の他のＣＰ
Ｕとが共用するデュアルポートメモリを形成し、前記主
ＣＰＵと前記複数の他のＣＰＵとが前記デュアルポート
メモリを介して通信を行うことを特徴とする。
所定処理を行って多重化手段へ出力する複数のネットワ
ーク基板の個々に設けられた複数の他のＣＰＵと、主Ｃ
ＰＵとで通信を行う送信装置におけるマルチＣＰＵ間の
制御方法において、前記主ＣＰＵと前記複数の他のＣＰ
Ｕとのメモリ空間に前記主ＣＰＵと前記複数の他のＣＰ
Ｕとが共用するデュアルポートメモリを形成し、前記主
ＣＰＵと前記複数の他のＣＰＵとが前記デュアルポート
メモリを介して通信を行うことを特徴とする。
【００１２】このような方法によれば、主ＣＰＵと複数
の他のＣＰＵとが通信を行う際に、従来のようにＣＰＵ
同士をシリアル／パラレルの専用の通信ラインを用いて
接続しなくとも済むので、通信速度を速くすることがで
きると共に、通信ラインによるシーケンス上の制約が無
くなる。また、デュアルポートメモリが各ＣＰＵのメモ
リ空間に形成されるので、余分な回路を付加することも
ない。
の他のＣＰＵとが通信を行う際に、従来のようにＣＰＵ
同士をシリアル／パラレルの専用の通信ラインを用いて
接続しなくとも済むので、通信速度を速くすることがで
きると共に、通信ラインによるシーケンス上の制約が無
くなる。また、デュアルポートメモリが各ＣＰＵのメモ
リ空間に形成されるので、余分な回路を付加することも
ない。
【００１３】
【発明の実施の形態】以下、本発明の具体的な実施の形
態につき添付図面を参照して説明する。図１は本発明の
送信装置におけるマルチＣＰＵ間制御装置の原理図であ
る。
態につき添付図面を参照して説明する。図１は本発明の
送信装置におけるマルチＣＰＵ間制御装置の原理図であ
る。
【００１４】図１に示す本発明のマルチＣＰＵ間制御装
置１０は、主ＣＰＵ１４と、各種データが入力される複
数のネットワーク基板１１〜１３個々に設けられた各Ｃ
ＰＵ１１ａ，１２ａ，１３ａとが、デュアルポートメモ
リ２０を介して通信を行うようにしたことを特徴とする
ものである。但し、多重化手段１６は、各ネットワーク
基板１１〜１３で処理された各種データを多重化して出
力するものである。
置１０は、主ＣＰＵ１４と、各種データが入力される複
数のネットワーク基板１１〜１３個々に設けられた各Ｃ
ＰＵ１１ａ，１２ａ，１３ａとが、デュアルポートメモ
リ２０を介して通信を行うようにしたことを特徴とする
ものである。但し、多重化手段１６は、各ネットワーク
基板１１〜１３で処理された各種データを多重化して出
力するものである。
【００１５】このようなマルチＣＰＵ間制御装置１０の
実施の形態を図２を参照して説明する。図２は本発明の
実施の形態による送信装置におけるマルチＣＰＵ間制御
装置のブロック図である。但し、この図２に示す実施の
形態において図１に示した原理図の各部に対応する部分
には同一符号が付してある。
実施の形態を図２を参照して説明する。図２は本発明の
実施の形態による送信装置におけるマルチＣＰＵ間制御
装置のブロック図である。但し、この図２に示す実施の
形態において図１に示した原理図の各部に対応する部分
には同一符号が付してある。
【００１６】マルチＣＰＵ間制御装置１０は、ＣＰＵ１
１ａを備える受信契約情報処理部１１と、ＣＰＵ１２ａ
を備える解読情報処理部１２と、ＣＰＵ１３ａを備える
電子番組ガイド処理部１３と、各ＣＰＵ１１ａ，１２
ａ，１３ａと相互に通信を行うＣＰＵ１４とを備えて構
成されている。
１ａを備える受信契約情報処理部１１と、ＣＰＵ１２ａ
を備える解読情報処理部１２と、ＣＰＵ１３ａを備える
電子番組ガイド処理部１３と、各ＣＰＵ１１ａ，１２
ａ，１３ａと相互に通信を行うＣＰＵ１４とを備えて構
成されている。
【００１７】図１で説明した各ネットワーク基板に該当
する受信契約情報処理部１１、解読情報処理部１２及び
電子番組ガイド処理部１３は、ＭＵＸ１６に接続されて
いる。この他、ＭＵＸ１６には、トランスポート処理部
１７で処理されたＴＳストリーム（トランスポートスト
リーム）が入力されるスクランブル処理部１８が接続さ
れている。
する受信契約情報処理部１１、解読情報処理部１２及び
電子番組ガイド処理部１３は、ＭＵＸ１６に接続されて
いる。この他、ＭＵＸ１６には、トランスポート処理部
１７で処理されたＴＳストリーム（トランスポートスト
リーム）が入力されるスクランブル処理部１８が接続さ
れている。
【００１８】トランスポート処理部１７は、図示せぬエ
ンコーダから送られてくる映像・音声データを含むＴＳ
ストリームＳ１を、エンコーダ制御データＤ１に応じた
ＣＰＵ１４の制御によってスクランブル処理部１８へ出
力するものである。
ンコーダから送られてくる映像・音声データを含むＴＳ
ストリームＳ１を、エンコーダ制御データＤ１に応じた
ＣＰＵ１４の制御によってスクランブル処理部１８へ出
力するものである。
【００１９】スクランブル処理部１８は、トランスポー
ト処理部１７からのＴＳストリームＳ２に、解読情報処
理部１２で生成されたスクランブルキーＫ１を基にスク
ランブルをかけ、このスクランブルのかかったＴＳスト
リームＳ３をＭＵＸ１６へ出力するものである。
ト処理部１７からのＴＳストリームＳ２に、解読情報処
理部１２で生成されたスクランブルキーＫ１を基にスク
ランブルをかけ、このスクランブルのかかったＴＳスト
リームＳ３をＭＵＸ１６へ出力するものである。
【００２０】受信契約情報処理部１１は、図示せぬ受信
契約情報リピータから送られてくる受信契約情報（ＥＭ
Ｍ:Entitlement Management Message)データＤ２を受け
取ってＭＵＸ１６へ出力するものである。但し、ＭＵＸ
１６へ出力される受信契約情報データには符号Ｄ２ａを
付した。
契約情報リピータから送られてくる受信契約情報（ＥＭ
Ｍ:Entitlement Management Message)データＤ２を受け
取ってＭＵＸ１６へ出力するものである。但し、ＭＵＸ
１６へ出力される受信契約情報データには符号Ｄ２ａを
付した。
【００２１】解読情報処理部１２は、上述したようにス
クランブルキーＫ１を生成してスクランブル処理部１８
へ出力する他に、図示せぬ顧客視聴許可システムから番
組自体の解読情報（ＥＣＭ:Entitlement Control Messa
ge) データＤ３を受け取り、この解読情報データＤ３に
応じて番組単位の解読情報パケットＰ１を生成してＭＵ
Ｘ１６へ出力するものである。
クランブルキーＫ１を生成してスクランブル処理部１８
へ出力する他に、図示せぬ顧客視聴許可システムから番
組自体の解読情報（ＥＣＭ:Entitlement Control Messa
ge) データＤ３を受け取り、この解読情報データＤ３に
応じて番組単位の解読情報パケットＰ１を生成してＭＵ
Ｘ１６へ出力するものである。
【００２２】電子番組ガイド処理部１３は、図示せぬ電
子番組ガイドサーバから送られてくる電子番組ガイド(E
PG:Electronic Program Guide)データＤ４をメモリに一
旦記憶することにより管理すると共に、この管理された
電子番組ガイドデータＤ４ａをＭＵＸ１６へ出力するも
のである。
子番組ガイドサーバから送られてくる電子番組ガイド(E
PG:Electronic Program Guide)データＤ４をメモリに一
旦記憶することにより管理すると共に、この管理された
電子番組ガイドデータＤ４ａをＭＵＸ１６へ出力するも
のである。
【００２３】ＣＰＵ１４は、上述したエンコーダ制御デ
ータＤ１に応じたトランスポート処理部１７の制御を行
う他に、プログラム仕様情報データＤ５を電子番組ガイ
ド処理部１３を介してＭＵＸ１６へ出力する。
ータＤ１に応じたトランスポート処理部１７の制御を行
う他に、プログラム仕様情報データＤ５を電子番組ガイ
ド処理部１３を介してＭＵＸ１６へ出力する。
【００２４】また、ＣＰＵ１４は、本発明の特徴とな
る、複数のネットワーク基板である受信契約情報処理部
１１、解読情報処理部１２及び電子番組ガイド処理部１
３個々に備えられた各々のＣＰＵ１１ａ，１２ａ，１３
ａと、図３に示すように、デュアルポートメモリ２０を
介して、任意に設定される専用のプロトコルに応じて通
信を行うものである。
る、複数のネットワーク基板である受信契約情報処理部
１１、解読情報処理部１２及び電子番組ガイド処理部１
３個々に備えられた各々のＣＰＵ１１ａ，１２ａ，１３
ａと、図３に示すように、デュアルポートメモリ２０を
介して、任意に設定される専用のプロトコルに応じて通
信を行うものである。
【００２５】そのデュアルポートメモリ２０は、ＣＰＵ
１４に形成されるメモリ空間であると共に、各ＣＰＵ１
１ａ，１２ａ，１３ａのメモリ空間でもあり、ＣＰＵ１
４からも、各ＣＰＵ１１ａ，１２ａ，１３ａからもアク
セスできるようになっている。
１４に形成されるメモリ空間であると共に、各ＣＰＵ１
１ａ，１２ａ，１３ａのメモリ空間でもあり、ＣＰＵ１
４からも、各ＣＰＵ１１ａ，１２ａ，１３ａからもアク
セスできるようになっている。
【００２６】即ち、ＣＰＵ１４及び、各ＣＰＵ１１ａ，
１２ａ，１３ａは、デュアルポートメモリ２０を、共通
のメモリ空間として使用することによって、ＣＰＵ１４
と、各ＣＰＵ１１ａ，１２ａ，１３ａとが通信を行うこ
とができるようになされている。但し、デュアルポート
メモリ２０に、実際のデバイスであるデュアルポートＲ
ＡＭを用いてもよい。
１２ａ，１３ａは、デュアルポートメモリ２０を、共通
のメモリ空間として使用することによって、ＣＰＵ１４
と、各ＣＰＵ１１ａ，１２ａ，１３ａとが通信を行うこ
とができるようになされている。但し、デュアルポート
メモリ２０に、実際のデバイスであるデュアルポートＲ
ＡＭを用いてもよい。
【００２７】図２に示すＭＵＸ１６は、ＴＳストリーム
Ｓ３、受信契約情報データＤ２ａ、解読情報パケットＰ
１、電子番組ガイドデータＤ４ａ、及びプログラム仕様
情報データＤ５を受け取り、これら受け取った各データ
を多重化して出力するものである。
Ｓ３、受信契約情報データＤ２ａ、解読情報パケットＰ
１、電子番組ガイドデータＤ４ａ、及びプログラム仕様
情報データＤ５を受け取り、これら受け取った各データ
を多重化して出力するものである。
【００２８】このような構成において、図示せぬエンコ
ーダから送られてくる映像・音声データを含むＴＳスト
リームＳ１がトランスポート処理部１７に入力される
と、このＴＳストリームＳ１に、エンコーダ制御データ
Ｄ１に応じたＣＰＵ１４の制御によって所定処理が行わ
れ、このＴＳストリームＳ２がスクランブル処理部１８
へ出力される。
ーダから送られてくる映像・音声データを含むＴＳスト
リームＳ１がトランスポート処理部１７に入力される
と、このＴＳストリームＳ１に、エンコーダ制御データ
Ｄ１に応じたＣＰＵ１４の制御によって所定処理が行わ
れ、このＴＳストリームＳ２がスクランブル処理部１８
へ出力される。
【００２９】スクランブル処理部１８に入力されたＴＳ
ストリームＳ２には、解読情報処理部１２で生成された
スクランブルキーＫ１を基にスクランブルがかけられ、
このスクランブルのかかったＴＳストリームＳ３がＭＵ
Ｘ１６へ出力される。
ストリームＳ２には、解読情報処理部１２で生成された
スクランブルキーＫ１を基にスクランブルがかけられ、
このスクランブルのかかったＴＳストリームＳ３がＭＵ
Ｘ１６へ出力される。
【００３０】この際、解読情報処理部１２は、前記のよ
うにＴＳストリームＳ２にスクランブルをかけるための
スクランブルキーＫ１を生成するが、これと同時に番組
単位の解読情報パケットＰ１を生成してＭＵＸ１６へ出
力する。
うにＴＳストリームＳ２にスクランブルをかけるための
スクランブルキーＫ１を生成するが、これと同時に番組
単位の解読情報パケットＰ１を生成してＭＵＸ１６へ出
力する。
【００３１】このようなタイミングでスクランブルキー
Ｋ１及び解読情報パケットＰ１を生成することによっ
て、ＭＵＸ１６からの多重化データを受信する図示せぬ
顧客のディジタル放送用受信装置では、それらスクラン
ブル（暗号）のかかったＴＳストリームＳ３と解読情報
パケットＰ１による番組自体の解読情報ストリームを、
スクランブルキーＫ１を用いて解くことにより、契約し
た番組を見ることができるようになっている。
Ｋ１及び解読情報パケットＰ１を生成することによっ
て、ＭＵＸ１６からの多重化データを受信する図示せぬ
顧客のディジタル放送用受信装置では、それらスクラン
ブル（暗号）のかかったＴＳストリームＳ３と解読情報
パケットＰ１による番組自体の解読情報ストリームを、
スクランブルキーＫ１を用いて解くことにより、契約し
た番組を見ることができるようになっている。
【００３２】また、図示せぬ受信契約情報リピータから
送られてくる受信契約情報データＤ２は、受信契約情報
処理部１１を介してＭＵＸ１６へ出力される。更に、図
示せぬ電子番組ガイドサーバから送られてくる電子番組
ガイドデータＤ４が電子番組ガイド処理部１３に入力さ
れると、ここでは、その電子番組ガイドデータＤ４が一
旦メモリに記憶されることにより管理され、この管理さ
れた電子番組ガイドデータＤ４ａがＭＵＸ１６へ出力さ
れる。
送られてくる受信契約情報データＤ２は、受信契約情報
処理部１１を介してＭＵＸ１６へ出力される。更に、図
示せぬ電子番組ガイドサーバから送られてくる電子番組
ガイドデータＤ４が電子番組ガイド処理部１３に入力さ
れると、ここでは、その電子番組ガイドデータＤ４が一
旦メモリに記憶されることにより管理され、この管理さ
れた電子番組ガイドデータＤ４ａがＭＵＸ１６へ出力さ
れる。
【００３３】これによって、ＭＵＸ１６には、ＴＳスト
リームＳ３、受信契約情報データＤ２ａ、解読情報パケ
ットＰ１、電子番組ガイドデータＤ４ａ、及びＣＰＵ１
４からのプログラム仕様情報データＤ５が電子番組ガイ
ド処理部１３を介して入力される。
リームＳ３、受信契約情報データＤ２ａ、解読情報パケ
ットＰ１、電子番組ガイドデータＤ４ａ、及びＣＰＵ１
４からのプログラム仕様情報データＤ５が電子番組ガイ
ド処理部１３を介して入力される。
【００３４】即ち、ＭＵＸ１６は、１次多重化された映
像・音声ＰＥＳ(Program Elementary Stream) パケット
等をシリアルで受け取り、同時に、プログラム仕様情報
データＤ５を受け取り、内部でそれらのパケットを生成
する。
像・音声ＰＥＳ(Program Elementary Stream) パケット
等をシリアルで受け取り、同時に、プログラム仕様情報
データＤ５を受け取り、内部でそれらのパケットを生成
する。
【００３５】この生成されたパケットのプログラム仕様
情報データは、ディジタル放送用受信装置でこの番組が
どのような構成になっているかの情報テーブルであり、
例えばある番組はこのストリームの識別子が、どの識別
子で構成されているか、どのサテライトのチャンネルで
受ければ番組が見えると言った情報が納められている。
情報データは、ディジタル放送用受信装置でこの番組が
どのような構成になっているかの情報テーブルであり、
例えばある番組はこのストリームの識別子が、どの識別
子で構成されているか、どのサテライトのチャンネルで
受ければ番組が見えると言った情報が納められている。
【００３６】更に、ＭＵＸ１６は、番組単位の解読情報
パケットを生成した後、各パケットと共に、放送システ
ム制御に必要な全ての制御パケットを多重化して１本の
トランスポートストリーム（多重化データ）として出力
する２次多重化を行う。
パケットを生成した後、各パケットと共に、放送システ
ム制御に必要な全ての制御パケットを多重化して１本の
トランスポートストリーム（多重化データ）として出力
する２次多重化を行う。
【００３７】次に、マルチＣＰＵ間制御装置１０におけ
るＣＰＵ１４と、各ＣＰＵ１１ａ，１２ａ，１３ａとの
通信動作を、図３及び図４のフローチャートを参照して
説明する。
るＣＰＵ１４と、各ＣＰＵ１１ａ，１２ａ，１３ａとの
通信動作を、図３及び図４のフローチャートを参照して
説明する。
【００３８】まず、通信動作の一例として、ＣＰＵ１４
のＡ情報を受信契約情報処理部１１のＣＰＵ１１ａへ送
信する場合について説明する。図４に示すステップＳＴ
１において、ＣＰＵ１４がデュアルポートメモリ２０の
Ａアドレスにアクセスすることにより、ＣＰＵ１４のＡ
情報をＡ記憶領域に書き込む。
のＡ情報を受信契約情報処理部１１のＣＰＵ１１ａへ送
信する場合について説明する。図４に示すステップＳＴ
１において、ＣＰＵ１４がデュアルポートメモリ２０の
Ａアドレスにアクセスすることにより、ＣＰＵ１４のＡ
情報をＡ記憶領域に書き込む。
【００３９】この書き込み後にＣＰＵ１４は、ステップ
ＳＴ２において、デュアルポートメモリ２０のＡ記憶領
域にＡ情報を書き込んだことを、ＣＰＵ１１ａに通知す
る。この通知を受けたＣＰＵ１１ａは、ステップＳＴ３
において、デュアルポートメモリ２０のＡアドレスにア
クセスすることにより、Ａ記憶領域に記憶されたＡ情報
を読み込む。これによって、ＣＰＵ１４から、受信契約
情報処理部１１のＣＰＵ１１ａへのＡ情報の送信が完了
する。
ＳＴ２において、デュアルポートメモリ２０のＡ記憶領
域にＡ情報を書き込んだことを、ＣＰＵ１１ａに通知す
る。この通知を受けたＣＰＵ１１ａは、ステップＳＴ３
において、デュアルポートメモリ２０のＡアドレスにア
クセスすることにより、Ａ記憶領域に記憶されたＡ情報
を読み込む。これによって、ＣＰＵ１４から、受信契約
情報処理部１１のＣＰＵ１１ａへのＡ情報の送信が完了
する。
【００４０】次に、受信契約情報処理部１１のＣＰＵ１
１ａのＢ情報をＣＰＵ１４へ送信する場合について図３
及び図５のフローチャートを参照して説明する。図５に
示すステップＳＴ１において、ＣＰＵ１１ａがデュアル
ポートメモリ２０のＢアドレスにアクセスすることによ
り、ＣＰＵ１１ａのＢ情報をＢ記憶領域に書き込む。
１ａのＢ情報をＣＰＵ１４へ送信する場合について図３
及び図５のフローチャートを参照して説明する。図５に
示すステップＳＴ１において、ＣＰＵ１１ａがデュアル
ポートメモリ２０のＢアドレスにアクセスすることによ
り、ＣＰＵ１１ａのＢ情報をＢ記憶領域に書き込む。
【００４１】この書き込み後にＣＰＵ１１ａは、ステッ
プＳＴ２において、デュアルポートメモリ２０のＢ記憶
領域にＢ情報を書き込んだことを、ＣＰＵ１４に通知す
る。この通知を受けたＣＰＵ１４は、ステップＳＴ３に
おいて、デュアルポートメモリ２０のＢアドレスにアク
セスすることにより、Ｂ記憶領域に記憶されたＢ情報を
読み込む。これによって、受信契約情報処理部１１のＣ
ＰＵ１１ａからＣＰＵ１４へのＢ情報の送信が完了す
る。
プＳＴ２において、デュアルポートメモリ２０のＢ記憶
領域にＢ情報を書き込んだことを、ＣＰＵ１４に通知す
る。この通知を受けたＣＰＵ１４は、ステップＳＴ３に
おいて、デュアルポートメモリ２０のＢアドレスにアク
セスすることにより、Ｂ記憶領域に記憶されたＢ情報を
読み込む。これによって、受信契約情報処理部１１のＣ
ＰＵ１１ａからＣＰＵ１４へのＢ情報の送信が完了す
る。
【００４２】以上説明したように本実施の形態によれ
ば、ＣＰＵ１４と、複数のネットワーク基板である受信
契約情報処理部１１、解読情報処理部１２及び電子番組
ガイド処理部１３個々に備えられた各々のＣＰＵ１１
ａ，１２ａ，１３ａとの通信をデュアルポートメモリ２
０を介して行うようにしたので、従来のようにＣＰＵ同
士をシリアル／パラレルの専用の通信ラインを用いて接
続しなくとも済むので、通信速度を速くすることができ
ると共に、通信ラインによるシーケンス上の制約を無く
すことができる。
ば、ＣＰＵ１４と、複数のネットワーク基板である受信
契約情報処理部１１、解読情報処理部１２及び電子番組
ガイド処理部１３個々に備えられた各々のＣＰＵ１１
ａ，１２ａ，１３ａとの通信をデュアルポートメモリ２
０を介して行うようにしたので、従来のようにＣＰＵ同
士をシリアル／パラレルの専用の通信ラインを用いて接
続しなくとも済むので、通信速度を速くすることができ
ると共に、通信ラインによるシーケンス上の制約を無く
すことができる。
【００４３】また、ＣＰＵ１４とＣＰＵ１１ａ，１２
ａ，１３ａとがデュアルポートメモリ２０を介して通信
を行う場合のプロトコルが任意に変更できるので、ＣＰ
Ｕ間の通信を自在に運用することが可能となる。
ａ，１３ａとがデュアルポートメモリ２０を介して通信
を行う場合のプロトコルが任意に変更できるので、ＣＰ
Ｕ間の通信を自在に運用することが可能となる。
【００４４】なお、本実施の形態では、マルチＣＰＵ間
制御装置１０を、多チャンネルデジタル放送の送信装置
に適用する場合の例として説明したが、複数のＣＰＵ間
で通信を行う機器全般に適用することができる。
制御装置１０を、多チャンネルデジタル放送の送信装置
に適用する場合の例として説明したが、複数のＣＰＵ間
で通信を行う機器全般に適用することができる。
【００４５】
【発明の効果】以上の説明したように本発明の送信装置
におけるマルチＣＰＵ間制御装置及び制御方法によれ
ば、各種入力データに所定処理を行って多重化手段へ出
力する複数のネットワーク基板の個々に設けられた第１
〜第ｎＣＰＵと、主ＣＰＵとのメモリ空間に、主ＣＰＵ
と第１〜第ｎＣＰＵとが共用するデュアルポートメモリ
を形成し、主ＣＰＵと第１〜第ｎＣＰＵとがデュアルポ
ートメモリを介して通信を行うようにしたので、多チャ
ンネルデジタル放送装置における複数のＣＰＵ間の通信
を、できるだけ簡略化して効率良く運用することができ
る。
におけるマルチＣＰＵ間制御装置及び制御方法によれ
ば、各種入力データに所定処理を行って多重化手段へ出
力する複数のネットワーク基板の個々に設けられた第１
〜第ｎＣＰＵと、主ＣＰＵとのメモリ空間に、主ＣＰＵ
と第１〜第ｎＣＰＵとが共用するデュアルポートメモリ
を形成し、主ＣＰＵと第１〜第ｎＣＰＵとがデュアルポ
ートメモリを介して通信を行うようにしたので、多チャ
ンネルデジタル放送装置における複数のＣＰＵ間の通信
を、できるだけ簡略化して効率良く運用することができ
る。
【図面の簡単な説明】
【図１】本発明による送信装置におけるマルチＣＰＵ間
制御装置の原理図である。
制御装置の原理図である。
【図２】本発明の実施の形態による送信装置におけるマ
ルチＣＰＵ間制御装置のブロック図である。
ルチＣＰＵ間制御装置のブロック図である。
【図３】本発明の実施の形態による送信装置におけるマ
ルチＣＰＵ間制御装置の動作を説明するためのブロック
図である。
ルチＣＰＵ間制御装置の動作を説明するためのブロック
図である。
【図４】本発明の実施の形態による送信装置におけるマ
ルチＣＰＵ間制御装置の動作を説明するためのフローチ
ャートである。
ルチＣＰＵ間制御装置の動作を説明するためのフローチ
ャートである。
【図５】本発明の実施の形態による送信装置におけるマ
ルチＣＰＵ間制御装置の他の動作を説明するためのフロ
ーチャートである。
ルチＣＰＵ間制御装置の他の動作を説明するためのフロ
ーチャートである。
１０…マルチＣＰＵ間制御装置、１１…第１ネットワー
ク基板、１２…第２ネットワーク基板、１３…第３ネッ
トワーク基板、１１ａ…第１ＣＰＵ，１２ａ…第２ＣＰ
Ｕ，１３ａ…第ｎＣＰＵ，１４…主ＣＰＵ、１６…多重
化手段。
ク基板、１２…第２ネットワーク基板、１３…第３ネッ
トワーク基板、１１ａ…第１ＣＰＵ，１２ａ…第２ＣＰ
Ｕ，１３ａ…第ｎＣＰＵ，１４…主ＣＰＵ、１６…多重
化手段。
Claims (5)
- 【請求項１】 各種入力データに所定処理を行って多重
化手段へ出力する複数のネットワーク基板の個々に設け
られた複数の他のＣＰＵと、主ＣＰＵとで通信を行う送
信装置におけるマルチＣＰＵ間の制御装置において、 前記主ＣＰＵと前記複数の他のＣＰＵとの間に接続さ
れ、前記主ＣＰＵと前記複数の他のＣＰＵとが通信を行
う際に共用されるデュアルポートメモリを備えたことを
特徴とする送信装置におけるマルチＣＰＵ間制御装置。 - 【請求項２】 前記主ＣＰＵと前記複数の他のＣＰＵと
が前記デュアルポートメモリを介して通信を行う場合
に、変更可能なプロトコルに応じて通信を行うことを特
徴とする請求項１記載の送信装置におけるマルチＣＰＵ
間制御装置。 - 【請求項３】 前記デュアルポートメモリが、前記主Ｃ
ＰＵ及び前記第１〜第ｎＣＰＵのメモリ空間に形成され
たことを特徴とする請求項１記載の送信装置におけるマ
ルチＣＰＵ間制御装置。 - 【請求項４】 前記複数のネットワーク基板に、ディジ
タル放送用送信装置に用いられる、受信契約情報が入力
される受信契約情報処理手段、番組自体の解読情報が入
力される解読情報処理手段、及び電子番組ガイドデータ
が入力される電子番組ガイド処理手段が含まれることを
特徴とする請求項１又は２記載の送信装置におけるメデ
ィアアクセス制御管理装置。 - 【請求項５】 各種入力データに所定処理を行って多重
化手段へ出力する複数のネットワーク基板の個々に設け
られた複数の他のＣＰＵと、主ＣＰＵとで通信を行う送
信装置におけるマルチＣＰＵ間の制御方法において、 前記主ＣＰＵと前記複数の他のＣＰＵとのメモリ空間に
前記主ＣＰＵと前記複数の他のＣＰＵとが共用するデュ
アルポートメモリを形成し、前記主ＣＰＵと前記複数の
他のＣＰＵとが前記デュアルポートメモリを介して通信
を行うことを特徴とする送信装置におけるマルチＣＰＵ
間制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35397197A JPH11184830A (ja) | 1997-12-24 | 1997-12-24 | 送信装置におけるマルチｃｐｕ間制御装置及び制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35397197A JPH11184830A (ja) | 1997-12-24 | 1997-12-24 | 送信装置におけるマルチｃｐｕ間制御装置及び制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184830A true JPH11184830A (ja) | 1999-07-09 |
Family
ID=18434453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35397197A Pending JPH11184830A (ja) | 1997-12-24 | 1997-12-24 | 送信装置におけるマルチｃｐｕ間制御装置及び制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11184830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137649A1 (en) * | 2005-06-23 | 2006-12-28 | Mtekvision Co., Ltd. | Memory share by a plurality of processors |
-
1997
- 1997-12-24 JP JP35397197A patent/JPH11184830A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137649A1 (en) * | 2005-06-23 | 2006-12-28 | Mtekvision Co., Ltd. | Memory share by a plurality of processors |
| KR100736902B1 (ko) | 2005-06-23 | 2007-07-10 | 엠텍비젼 주식회사 | 복수의 프로세서에 의한 메모리 공유 방법 및 장치 |
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