JPH11177416A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH11177416A JPH11177416A JP9336927A JP33692797A JPH11177416A JP H11177416 A JPH11177416 A JP H11177416A JP 9336927 A JP9336927 A JP 9336927A JP 33692797 A JP33692797 A JP 33692797A JP H11177416 A JPH11177416 A JP H11177416A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】製造条件のばらつきに関係なく、電源変動や温
度変化等により制御電圧信号が変動し、制御特性の変動
が生じても発振周波数に影響することなく、ロック外れ
の生じない安定動作を保持する。 【解決手段】製造条件の変動に起因するデバイス特性変
化を検出し対応のオフセット電圧信号ＶＦを出力するＡ
ＤＣ７と、オフセット電圧信号ＶＦの供給に応答して制
御電圧信号ＶＢの中心値を周波数ロック時のレベル近傍
となるようオフセットする加算器４４とを備える。
度変化等により制御電圧信号が変動し、制御特性の変動
が生じても発振周波数に影響することなく、ロック外れ
の生じない安定動作を保持する。 【解決手段】製造条件の変動に起因するデバイス特性変
化を検出し対応のオフセット電圧信号ＶＦを出力するＡ
ＤＣ７と、オフセット電圧信号ＶＦの供給に応答して制
御電圧信号ＶＢの中心値を周波数ロック時のレベル近傍
となるようオフセットする加算器４４とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路（位相同
期ループ回路）に関し、特に周波数シンセサイザ等に用
いるＰＬＬ回路に関する。
期ループ回路）に関し、特に周波数シンセサイザ等に用
いるＰＬＬ回路に関する。
【０００２】 〔発明の詳細な説明〕
【従来の技術】この種のＰＬＬ回路は、基本的には、発
振信号と基準信号との位相比較結果の誤差信号から直流
の制御電圧信号を生成する位相同期ループ回路部と、上
記制御電圧信号のレベルに応答して周波数制御される発
振信号を出力する電圧制御発振回路（ＶＣＯ）とから成
る。
振信号と基準信号との位相比較結果の誤差信号から直流
の制御電圧信号を生成する位相同期ループ回路部と、上
記制御電圧信号のレベルに応答して周波数制御される発
振信号を出力する電圧制御発振回路（ＶＣＯ）とから成
る。
【０００３】従来のＰＬＬ回路をブロックで示す図１１
を参照すると、この従来のＰＬＬ回路は、基準信号ＦＲ
と発振信号を分周した分周信号ＦＤとの位相周波数比較
を行い位相誤差に応じてアップ／ダウン誤差信号ＵＰ／
ＤＮを出力する位相周波数比較器（ＰＦＤ）１と、アッ
プ／ダウン誤差信号ＵＰ／ＤＮに応じてＣＰ電圧信号Ｐ
Ｖを生成するチャージポンプ（ＣＰ）２と、ＣＰ電圧信
号ＰＶを平滑化して不要高周波成分を除去し制御電圧信
号ＶＣを生成するロウパスフィルタ（ＬＰＦ）３と、制
御電圧信号ＶＣの値に応答して周波数制御された発振信
号ＦＯを出力するＶＣＯ４と、発振信号ＦＯをｎ分周し
分周信号ＦＤを出力する分周回路（ＤＩＶ）８とを備え
る。
を参照すると、この従来のＰＬＬ回路は、基準信号ＦＲ
と発振信号を分周した分周信号ＦＤとの位相周波数比較
を行い位相誤差に応じてアップ／ダウン誤差信号ＵＰ／
ＤＮを出力する位相周波数比較器（ＰＦＤ）１と、アッ
プ／ダウン誤差信号ＵＰ／ＤＮに応じてＣＰ電圧信号Ｐ
Ｖを生成するチャージポンプ（ＣＰ）２と、ＣＰ電圧信
号ＰＶを平滑化して不要高周波成分を除去し制御電圧信
号ＶＣを生成するロウパスフィルタ（ＬＰＦ）３と、制
御電圧信号ＶＣの値に応答して周波数制御された発振信
号ＦＯを出力するＶＣＯ４と、発振信号ＦＯをｎ分周し
分周信号ＦＤを出力する分周回路（ＤＩＶ）８とを備え
る。
【０００４】次に、図１１を参照して、従来のＰＬＬ回
路の動作について説明すると、まず、ＰＦＤ１は、基準
信号ＦＲと分周信号ＦＤの各々の位相差を比較して位相
差に応じてアップ誤差信号ＵＰやダウン誤差信号ＤＮな
どの誤差信号を出力する。ＣＰ２は、ＰＦＤ１からのア
ップ／ダウン誤差信号ＵＰ／ＤＮをそれらの値に対応し
たＣＰ電圧信号ＰＶに変換する。ＬＰＦ３は、ＣＰ電圧
信号ＰＶを平滑化し、制御電圧信号ＶＣを生成して、Ｖ
ＣＯ４に供給する。ＶＣＯ４は制御電圧信号ＶＣの値に
応答して周波数制御され発振信号ＦＯの周波数を変化さ
せる。この発振信号ＦＯの周波数ｆＯは基準信号ＦＲの
周波数のｎ逓倍の周波数である。ＤＩＶ８は、発振信号
ＦＯをｎ分周し分周信号ＦＤを生成し、ＰＦＤ１にフィ
ードバックして供給する。
路の動作について説明すると、まず、ＰＦＤ１は、基準
信号ＦＲと分周信号ＦＤの各々の位相差を比較して位相
差に応じてアップ誤差信号ＵＰやダウン誤差信号ＤＮな
どの誤差信号を出力する。ＣＰ２は、ＰＦＤ１からのア
ップ／ダウン誤差信号ＵＰ／ＤＮをそれらの値に対応し
たＣＰ電圧信号ＰＶに変換する。ＬＰＦ３は、ＣＰ電圧
信号ＰＶを平滑化し、制御電圧信号ＶＣを生成して、Ｖ
ＣＯ４に供給する。ＶＣＯ４は制御電圧信号ＶＣの値に
応答して周波数制御され発振信号ＦＯの周波数を変化さ
せる。この発振信号ＦＯの周波数ｆＯは基準信号ＦＲの
周波数のｎ逓倍の周波数である。ＤＩＶ８は、発振信号
ＦＯをｎ分周し分周信号ＦＤを生成し、ＰＦＤ１にフィ
ードバックして供給する。
【０００５】ＶＣＯ４の基本構成をブロックで示す図１
２を参照すると、このＶＣＯ４は、制御電圧信号ＶＣを
制御電流信号ＩＢに変換するバイアスジェネレータ（Ｂ
Ｇ）４１と、制御電流信号ＩＢの値に応答して周波数制
御された発振信号ＦＯを出力する電流制御発振器（ＣＣ
Ｏ）４３とを備える。
２を参照すると、このＶＣＯ４は、制御電圧信号ＶＣを
制御電流信号ＩＢに変換するバイアスジェネレータ（Ｂ
Ｇ）４１と、制御電流信号ＩＢの値に応答して周波数制
御された発振信号ＦＯを出力する電流制御発振器（ＣＣ
Ｏ）４３とを備える。
【０００６】図１２を参照してＶＣＯ４の動作について
説明すると、ＬＰＦ３から供給を受けた制御電圧信号Ｖ
ＣはＢＧ４１に入力され、ＢＧ４１は制御電圧信号ＶＣ
をその値に応じた値の制御電流信号ＩＢに変換して、Ｃ
ＣＯ４３に供給する。ＣＣＯ４３は制御電流信号ＩＢの
値に応答して周波数制御され発振信号ＦＯの周波数ｆＯ
を変化させる。
説明すると、ＬＰＦ３から供給を受けた制御電圧信号Ｖ
ＣはＢＧ４１に入力され、ＢＧ４１は制御電圧信号ＶＣ
をその値に応じた値の制御電流信号ＩＢに変換して、Ｃ
ＣＯ４３に供給する。ＣＣＯ４３は制御電流信号ＩＢの
値に応答して周波数制御され発振信号ＦＯの周波数ｆＯ
を変化させる。
【０００７】ＣＣＯ４３は、例えばＣＭＯＳ構成のアス
テブルマルチバイブレータやリングオシレータ等で構成
される。
テブルマルチバイブレータやリングオシレータ等で構成
される。
【０００８】周知のように、この種のＣＣＯは製造（プ
ロセス）条件により、構成素子であるＰチャネルトラン
ジスタ及びＮチャネルトランジスタ等（以下デバイス）
のしきい値やゲート長、ゲート酸化膜厚さ、ｇｍ等の特
性が変化するため制御利得等の特性が大幅に変化し、制
御電流に対する発振周波数の変化すなわち制御特性が大
きく変化する。
ロセス）条件により、構成素子であるＰチャネルトラン
ジスタ及びＮチャネルトランジスタ等（以下デバイス）
のしきい値やゲート長、ゲート酸化膜厚さ、ｇｍ等の特
性が変化するため制御利得等の特性が大幅に変化し、制
御電流に対する発振周波数の変化すなわち制御特性が大
きく変化する。
【０００９】ここで説明の便宜上、製造条件により変化
するデバイスの特性としてその動作速度の変化に着目
し、一定の電源電圧及び周囲温度条件下でデバイスとし
ての動作速度が速くなる場合（ｆａｓｔ−ｃａｓｅ）を
特性Ａ、中間の標準的な動作速度の場合（ｔｙｐｃａｌ
−ｃａｓｅ）を特性Ｂ、動作速度が遅くなる場合（ｓｌ
ｏｗ−ｃａｓｅ）を特性Ｃとそれぞれ定義する。特性Ａ
では、製造条件によりゲート酸化膜厚さが薄く、ゲート
長が小さく、しきい値が低くそれぞれなるように変化す
る。特性Ｃでは、逆に、製造条件によりゲート酸化膜厚
さが厚く、ゲート長が大きく、しきい値が高くそれぞれ
なるように変化する。特性Ｂは特性Ａ，Ｃの中間的変化
となる。
するデバイスの特性としてその動作速度の変化に着目
し、一定の電源電圧及び周囲温度条件下でデバイスとし
ての動作速度が速くなる場合（ｆａｓｔ−ｃａｓｅ）を
特性Ａ、中間の標準的な動作速度の場合（ｔｙｐｃａｌ
−ｃａｓｅ）を特性Ｂ、動作速度が遅くなる場合（ｓｌ
ｏｗ−ｃａｓｅ）を特性Ｃとそれぞれ定義する。特性Ａ
では、製造条件によりゲート酸化膜厚さが薄く、ゲート
長が小さく、しきい値が低くそれぞれなるように変化す
る。特性Ｃでは、逆に、製造条件によりゲート酸化膜厚
さが厚く、ゲート長が大きく、しきい値が高くそれぞれ
なるように変化する。特性Ｂは特性Ａ，Ｃの中間的変化
となる。
【００１０】従来のＰＬＬ回路のＶＣＯ４の制御特性の
一例をグラフで示す図１３（Ａ）を参照すると、この図
には、電源電圧及び周囲温度を一定とした時の３種類の
製造条件起因のデバイスの特性Ａ，Ｂ，Ｃにそれぞれ対
応する制御電圧信号ＶＣ対発振周波数ｆＯ（ＶＣ−ｆ
Ｏ）特性のばらつきを示す。この図に示すように、特性
Ａでは、ＶＣＯ４としての利得が高く制御電圧信号ＶＣ
のレベルが低くＶＣ−ｆＯ特性が急峻となる。特性Ｂで
は、ＶＣＯ４の利得が標準的で制御電圧信号ＶＣのレベ
ルが標準でＶＣ−ｆＯ特性も標準的である。特性Ｃで
は、ＶＣＯの利得が低く制御電圧信号ＶＣのレベルが高
くＶＣ−ｆＯ特性が緩勾配となる。また、目標とするタ
ーゲット周波数ｆＴはどの製造条件においても同一であ
るが、制御電圧信号ＶＣのレベルおよびＶＣ−ｆＯ特性
の傾きはデバイス特性Ａ，Ｂ，Ｃにより異なる。ここ
で、ターゲット周波数ｆＴはＰＬＬ回路がロックする状
態にあるときのｆＯである。なお、説明の便宜上、この
図及び後述の各特性図では制御電圧信号ＶＣのレベルの
差は誇張して示している。
一例をグラフで示す図１３（Ａ）を参照すると、この図
には、電源電圧及び周囲温度を一定とした時の３種類の
製造条件起因のデバイスの特性Ａ，Ｂ，Ｃにそれぞれ対
応する制御電圧信号ＶＣ対発振周波数ｆＯ（ＶＣ−ｆ
Ｏ）特性のばらつきを示す。この図に示すように、特性
Ａでは、ＶＣＯ４としての利得が高く制御電圧信号ＶＣ
のレベルが低くＶＣ−ｆＯ特性が急峻となる。特性Ｂで
は、ＶＣＯ４の利得が標準的で制御電圧信号ＶＣのレベ
ルが標準でＶＣ−ｆＯ特性も標準的である。特性Ｃで
は、ＶＣＯの利得が低く制御電圧信号ＶＣのレベルが高
くＶＣ−ｆＯ特性が緩勾配となる。また、目標とするタ
ーゲット周波数ｆＴはどの製造条件においても同一であ
るが、制御電圧信号ＶＣのレベルおよびＶＣ−ｆＯ特性
の傾きはデバイス特性Ａ，Ｂ，Ｃにより異なる。ここ
で、ターゲット周波数ｆＴはＰＬＬ回路がロックする状
態にあるときのｆＯである。なお、説明の便宜上、この
図及び後述の各特性図では制御電圧信号ＶＣのレベルの
差は誇張して示している。
【００１１】ＶＣＯ４内のＢＧ４１の３種類の製造条件
対応デバイス特性Ａ，Ｂ，Ｃにおける制御電圧信号ＶＣ
対制御電流信号ＩＢ（ＶＣ−ＩＢ）特性を同様にグラフ
で示す図１３（Ｂ）を参照すると、ターゲット周波数ｆ
Ｔはどの特性においても同一であるが、目標とするター
ゲット電流ＩＴ−Ａ，Ｂ，Ｃは特性Ａ，Ｂ，Ｃ毎に異な
る。ここで、ターゲット電流ＩＴはターゲット周波数ｆ
Ｔを発生させるのに必要なＩＢである。また、ＶＣのレ
ベルおよびＶＣ−ＩＢ特性の傾きも特性Ａ，Ｂ，Ｃによ
り異なる。
対応デバイス特性Ａ，Ｂ，Ｃにおける制御電圧信号ＶＣ
対制御電流信号ＩＢ（ＶＣ−ＩＢ）特性を同様にグラフ
で示す図１３（Ｂ）を参照すると、ターゲット周波数ｆ
Ｔはどの特性においても同一であるが、目標とするター
ゲット電流ＩＴ−Ａ，Ｂ，Ｃは特性Ａ，Ｂ，Ｃ毎に異な
る。ここで、ターゲット電流ＩＴはターゲット周波数ｆ
Ｔを発生させるのに必要なＩＢである。また、ＶＣのレ
ベルおよびＶＣ−ＩＢ特性の傾きも特性Ａ，Ｂ，Ｃによ
り異なる。
【００１２】ＶＣＯ４内のＣＣＯ４３の３種類の製造条
件対応特性Ａ，Ｂ，Ｃにおける制御電流信号ＩＢ対発振
周波数ｆＯ（ＩＢ−ｆＯ）特性を同様にグラフで示す図
１３（Ｃ）を参照すると、目標とするターゲット周波数
ｆＴはどの製造条件においても同一である。しかし、制
御電流信号ＩＢおよびＩＢ−ｆＯ特性の傾きは特性Ａ，
Ｂ，Ｃ毎に異なる。
件対応特性Ａ，Ｂ，Ｃにおける制御電流信号ＩＢ対発振
周波数ｆＯ（ＩＢ−ｆＯ）特性を同様にグラフで示す図
１３（Ｃ）を参照すると、目標とするターゲット周波数
ｆＴはどの製造条件においても同一である。しかし、制
御電流信号ＩＢおよびＩＢ−ｆＯ特性の傾きは特性Ａ，
Ｂ，Ｃ毎に異なる。
【００１３】集積回路化されたＶＣＯ４すなわちＢＧ４
１，ＣＣＯ４３を構成するトランジスタの電圧−電流特
性、しきい値などの特性が製造条件のばらつきにより大
きく変化するため、これに対応してＶＣＯ４すなわちＢ
Ｇ４１，ＣＣＯ４３の特性も大きく変化する。したがっ
て、所望の周波数で確実に動作させるため、ＶＣＯ４を
構成するＢＧ４１，ＣＣＯ４３の各々の利得に余裕を持
たせ大きくしておく必要があった。
１，ＣＣＯ４３を構成するトランジスタの電圧−電流特
性、しきい値などの特性が製造条件のばらつきにより大
きく変化するため、これに対応してＶＣＯ４すなわちＢ
Ｇ４１，ＣＣＯ４３の特性も大きく変化する。したがっ
て、所望の周波数で確実に動作させるため、ＶＣＯ４を
構成するＢＧ４１，ＣＣＯ４３の各々の利得に余裕を持
たせ大きくしておく必要があった。
【００１４】ここで、ＬＰＦ３が外付けである場合、あ
るいは、ＬＰＦ３が内蔵されていても、電源変動や環境
の変化、温度の変化等により出力する制御電圧信号ＶＣ
に雑音が混入し、この制御電圧信号ＶＣが変動する。し
かも、ＶＣ−ＩＢ，ＩＢ−ｆＯしたがって、ＶＣ−ｆＯ
の各特性自体が変動場合が生じる。
るいは、ＬＰＦ３が内蔵されていても、電源変動や環境
の変化、温度の変化等により出力する制御電圧信号ＶＣ
に雑音が混入し、この制御電圧信号ＶＣが変動する。し
かも、ＶＣ−ＩＢ，ＩＢ−ｆＯしたがって、ＶＣ−ｆＯ
の各特性自体が変動場合が生じる。
【００１５】図１３（Ａ）のＶＣＯ４の特性Ａ，Ｂ，Ｃ
の各々にノイズ等による変動が生じた場合を表わす図１
４を参照すると、制御電圧信号ＶＣにノイズが混入して
それぞれ変動幅Ａ１，Ｂ１，Ｃ１を生じ、さらに電源変
動及び温度変化によりＶＣＯ４の特性自体が変動幅Ａ
２，Ｂ２，Ｃ２で変動すると、図示のように、発振周波
数ｆＯが、変動幅Ａ３，Ｂ３，Ｃ３でそれぞれ示すよう
に大きく変動する。
の各々にノイズ等による変動が生じた場合を表わす図１
４を参照すると、制御電圧信号ＶＣにノイズが混入して
それぞれ変動幅Ａ１，Ｂ１，Ｃ１を生じ、さらに電源変
動及び温度変化によりＶＣＯ４の特性自体が変動幅Ａ
２，Ｂ２，Ｃ２で変動すると、図示のように、発振周波
数ｆＯが、変動幅Ａ３，Ｂ３，Ｃ３でそれぞれ示すよう
に大きく変動する。
【００１６】この変動の様子をさらに詳細に分析するた
め、図１３（Ｂ）のＢＧ４１の特性Ａ，Ｂ，Ｃの各々に
ノイズ等による変動が生じた場合を表わす図１５を参照
すると、制御電圧信号ＶＣにノイズが混入してそれぞれ
変動幅Ａ４，Ｂ４，Ｃ４を生じ、さらに電源変動及び温
度変化によりＢＧ４１の特性自体が変動幅Ａ５，Ｂ５，
Ｃ５で変動すると、図示のように、制御電流信号ＩＢ
が、変動幅Ａ６，Ｂ６，Ｃ６でそれぞれ示すように大き
く変動する。
め、図１３（Ｂ）のＢＧ４１の特性Ａ，Ｂ，Ｃの各々に
ノイズ等による変動が生じた場合を表わす図１５を参照
すると、制御電圧信号ＶＣにノイズが混入してそれぞれ
変動幅Ａ４，Ｂ４，Ｃ４を生じ、さらに電源変動及び温
度変化によりＢＧ４１の特性自体が変動幅Ａ５，Ｂ５，
Ｃ５で変動すると、図示のように、制御電流信号ＩＢ
が、変動幅Ａ６，Ｂ６，Ｃ６でそれぞれ示すように大き
く変動する。
【００１７】さらに、図１３（Ｃ）のＣＣＯ４３の特性
Ａ，Ｂ，Ｃの各々にノイズ等による変動が生じた場合を
表わす図１６を参照すると、制御電流信号ＩＢにノイズ
が混入してそれぞれ変動幅Ａ７，Ｂ７，Ｃ７を生じ、さ
らに電源変動及び温度変化によりＣＣＯ４３の特性自体
が変動幅Ａ８，Ｂ８，Ｃ８で変動すると、図示のよう
に、発振周波数ｆＯが、変動幅Ａ９，Ｂ９，Ｃ９でそれ
ぞれ示すように大きく変動する。
Ａ，Ｂ，Ｃの各々にノイズ等による変動が生じた場合を
表わす図１６を参照すると、制御電流信号ＩＢにノイズ
が混入してそれぞれ変動幅Ａ７，Ｂ７，Ｃ７を生じ、さ
らに電源変動及び温度変化によりＣＣＯ４３の特性自体
が変動幅Ａ８，Ｂ８，Ｃ８で変動すると、図示のよう
に、発振周波数ｆＯが、変動幅Ａ９，Ｂ９，Ｃ９でそれ
ぞれ示すように大きく変動する。
【００１８】このように、ＶＣＯ４は、製造条件のばら
つきに加えて、制御電圧信号ＶＣがノイズによる干渉を
受け、ＢＧ４１，ＣＣＯ４３の特性が電源変動や温度変
化等により変化すると、まずＢＧ４１の出力する制御電
流信号ＩＢが大きく変動し、さらにＣＣＯ４３自体の特
性変動が加わり発振周波数ｆＯが大きく変動する。この
結果、ＰＬＬ回路のロック外れが生じ易くなる。
つきに加えて、制御電圧信号ＶＣがノイズによる干渉を
受け、ＢＧ４１，ＣＣＯ４３の特性が電源変動や温度変
化等により変化すると、まずＢＧ４１の出力する制御電
流信号ＩＢが大きく変動し、さらにＣＣＯ４３自体の特
性変動が加わり発振周波数ｆＯが大きく変動する。この
結果、ＰＬＬ回路のロック外れが生じ易くなる。
【００１９】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路は、製造条件のばらつきに加えて、ＬＰＦ出力の制
御電圧信号がノイズ等の干渉を受けて変動し、さらに電
源変動や温度変化等により電圧制御発振回路（ＶＣＯ）
を構成するバイアスジェネレータ（ＢＧ）や電流制御発
振器（ＣＣＯ）の特性が変動すると、ＢＧの出力する制
御電流信号が大きく変動し、さらにＣＣＯ自体の特性変
動が加わり発振周波数が大きく変動するという欠点があ
った。
回路は、製造条件のばらつきに加えて、ＬＰＦ出力の制
御電圧信号がノイズ等の干渉を受けて変動し、さらに電
源変動や温度変化等により電圧制御発振回路（ＶＣＯ）
を構成するバイアスジェネレータ（ＢＧ）や電流制御発
振器（ＣＣＯ）の特性が変動すると、ＢＧの出力する制
御電流信号が大きく変動し、さらにＣＣＯ自体の特性変
動が加わり発振周波数が大きく変動するという欠点があ
った。
【００２０】また、大幅な発振周波数の変動により、ロ
ック外れが生じ易くなるという欠点があった。
ック外れが生じ易くなるという欠点があった。
【００２１】本発明の目的は、製造条件のばらつきに関
係なく、電源変動や温度変化等により制御電圧信号が変
動し、制御特性の変動が生じても発振周波数に影響する
ことなく、ロック外れの生じないＰＬＬ回路を提供する
ことにある。
係なく、電源変動や温度変化等により制御電圧信号が変
動し、制御特性の変動が生じても発振周波数に影響する
ことなく、ロック外れの生じないＰＬＬ回路を提供する
ことにある。
【００２２】
【課題を解決するための手段】本発明のＰＬＬ回路は、
発振信号と基準信号との位相比較結果の誤差信号から直
流の制御電圧信号を生成する位相同期ループ回路部と、
前記制御電圧信号のレベルに応答して周波数制御される
発振信号を出力する電圧制御発振回路とを備える位相同
期ループ（ＰＬＬ）回路において、製造条件の変動に起
因するデバイス特性変化を検出し対応のプロセス変動信
号を出力する製造条件検出手段と、前記プロセス変動信
号の供給に応答して前記制御電圧信号の中心値を周波数
ロック時のレベル近傍となるようオフセットする制御電
圧オフセット手段とを備えて構成されている。
発振信号と基準信号との位相比較結果の誤差信号から直
流の制御電圧信号を生成する位相同期ループ回路部と、
前記制御電圧信号のレベルに応答して周波数制御される
発振信号を出力する電圧制御発振回路とを備える位相同
期ループ（ＰＬＬ）回路において、製造条件の変動に起
因するデバイス特性変化を検出し対応のプロセス変動信
号を出力する製造条件検出手段と、前記プロセス変動信
号の供給に応答して前記制御電圧信号の中心値を周波数
ロック時のレベル近傍となるようオフセットする制御電
圧オフセット手段とを備えて構成されている。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態を図１
１と共通の構成要素には共通の参照文字／数字を付して
同様にブロックで示す図１を参照すると、この図に示す
本実施の形態のＰＬＬ回路は、従来と共通の基準信号Ｆ
Ｒと発振信号を分周した分周信号ＦＤとの位相周波数比
較を行い位相誤差に応じてアップ／ダウン誤差信号ＵＰ
／ＤＮを出力する位相周波数比較器（ＰＦＤ）１と、ア
ップ／ダウン誤差信号ＵＰ／ＤＮに応じてＣＰ電圧信号
ＰＶを生成するチャージポンプ（ＣＰ）２と、ＣＰ電圧
信号ＰＶを平滑化して不要高周波成分を除去し制御電圧
信号ＶＣを生成するロウパスフィルタ（ＬＰＦ）３と、
発振信号ＦＯをｎ分周し分周信号ＦＤを出力する分周回
路（ＤＩＶ）８とに加えて、制御電圧信号ＶＣの値及び
信号ＶＦの値とに応答して周波数制御された発振信号Ｆ
Ｏを出力するＶＣＯ４Ａと、制御電圧信号ＶＣの値に応
答してプロセス状態により決まるＶＣＯ４Ａの制御電圧
ＶＣ−発振周波数ｆＯ特性（ＶＣ−ｆＯ特性）補償用の
一定値のオフセット電圧信号ＶＦを出力するアナログデ
ィジタル変換器（ＡＤＣ）７とを備える。
１と共通の構成要素には共通の参照文字／数字を付して
同様にブロックで示す図１を参照すると、この図に示す
本実施の形態のＰＬＬ回路は、従来と共通の基準信号Ｆ
Ｒと発振信号を分周した分周信号ＦＤとの位相周波数比
較を行い位相誤差に応じてアップ／ダウン誤差信号ＵＰ
／ＤＮを出力する位相周波数比較器（ＰＦＤ）１と、ア
ップ／ダウン誤差信号ＵＰ／ＤＮに応じてＣＰ電圧信号
ＰＶを生成するチャージポンプ（ＣＰ）２と、ＣＰ電圧
信号ＰＶを平滑化して不要高周波成分を除去し制御電圧
信号ＶＣを生成するロウパスフィルタ（ＬＰＦ）３と、
発振信号ＦＯをｎ分周し分周信号ＦＤを出力する分周回
路（ＤＩＶ）８とに加えて、制御電圧信号ＶＣの値及び
信号ＶＦの値とに応答して周波数制御された発振信号Ｆ
Ｏを出力するＶＣＯ４Ａと、制御電圧信号ＶＣの値に応
答してプロセス状態により決まるＶＣＯ４Ａの制御電圧
ＶＣ−発振周波数ｆＯ特性（ＶＣ−ｆＯ特性）補償用の
一定値のオフセット電圧信号ＶＦを出力するアナログデ
ィジタル変換器（ＡＤＣ）７とを備える。
【００２４】ＶＣＯ４Ａの構成を図１４と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図２を参照すると、この図に示すＶＣＯ４Ａは、従
来と共通の制御電圧信号ＶＣを制御電流信号ＩＢに変換
するバイアスジェネレータ（ＢＧ）４１と、制御電流信
号ＩＢの値に応答して周波数制御された発振信号ＦＯを
出力する電流制御発振器（ＣＣＯ）４３とに加えて、オ
フセット電圧信号ＶＦを電流信号ＩＦに変換する電流制
御回路（ＣＣＣ）４２と、制御電流信号ＩＢと電流信号
ＩＦとを加算し制御電流信号ＩＢＴを出力する加算器４
４とを備える。
素には共通の参照文字／数字を付して同様にブロックで
示す図２を参照すると、この図に示すＶＣＯ４Ａは、従
来と共通の制御電圧信号ＶＣを制御電流信号ＩＢに変換
するバイアスジェネレータ（ＢＧ）４１と、制御電流信
号ＩＢの値に応答して周波数制御された発振信号ＦＯを
出力する電流制御発振器（ＣＣＯ）４３とに加えて、オ
フセット電圧信号ＶＦを電流信号ＩＦに変換する電流制
御回路（ＣＣＣ）４２と、制御電流信号ＩＢと電流信号
ＩＦとを加算し制御電流信号ＩＢＴを出力する加算器４
４とを備える。
【００２５】次に、図１，図２を参照して本実施の形態
の動作について説明すると、まず、従来と同様に、ＰＦ
Ｄ１は、基準信号ＦＲと分周信号ＦＤの各々の位相差を
比較して位相差に応じてアップ／ダウン誤差信号ＤＮを
出力する。ＣＰ２は、アップ／ダウン誤差信号ＵＰ／Ｄ
ＮをＣＰ電圧信号ＰＶに変換する。ＬＰＦ３は、ＣＰ電
圧信号ＰＶを平滑化し、制御電圧信号ＶＣを生成して、
ＶＣＯ４ＡとＡＤＣ７とに供給する。
の動作について説明すると、まず、従来と同様に、ＰＦ
Ｄ１は、基準信号ＦＲと分周信号ＦＤの各々の位相差を
比較して位相差に応じてアップ／ダウン誤差信号ＤＮを
出力する。ＣＰ２は、アップ／ダウン誤差信号ＵＰ／Ｄ
ＮをＣＰ電圧信号ＰＶに変換する。ＬＰＦ３は、ＣＰ電
圧信号ＰＶを平滑化し、制御電圧信号ＶＣを生成して、
ＶＣＯ４ＡとＡＤＣ７とに供給する。
【００２６】ＡＤＣ７は、後述のように、製造条件によ
り決まるデバイス特性で変化する制御電圧信号ＶＣの飽
和値に対応してＶＣＯ４ＡのＶＣ−ｆＯ特性を補償する
ためのオフセット用の一定値のオフセット電圧信号ＶＦ
を生成する。
り決まるデバイス特性で変化する制御電圧信号ＶＣの飽
和値に対応してＶＣＯ４ＡのＶＣ−ｆＯ特性を補償する
ためのオフセット用の一定値のオフセット電圧信号ＶＦ
を生成する。
【００２７】ＶＣＯ４ＡのＢＧ４１は、ＬＰＦ３から供
給を受けた制御電圧信号ＶＣをその値に応じた値の制御
電流信号ＩＢに変換する。ここで、ＢＧ４１の利得は、
後述のように、ＰＬＬの理想制御状態を実現するループ
利得が得られるよう従来より低めに設定する。ＣＣＣ４
２は、供給を受けたオフセット電圧信号ＶＦをその値に
対応する電流信号ＩＦに変換する。加算器４４は、これ
ら電流信号ＩＢ，ＩＦを加算し制御電流信号ＩＢＴを出
力して、ＣＣＯ４３に供給する。ＣＣＯ４３は制御電流
信号ＩＢＴの値に応答して周波数制御され発振信号ＦＯ
の周波数ｆＯを変化させる。ＤＩＶ８は、従来と同様
に、発振信号ＦＯをｎ分周し分周信号ＦＤを生成し、Ｐ
ＦＤ１にフィードバックして供給する。
給を受けた制御電圧信号ＶＣをその値に応じた値の制御
電流信号ＩＢに変換する。ここで、ＢＧ４１の利得は、
後述のように、ＰＬＬの理想制御状態を実現するループ
利得が得られるよう従来より低めに設定する。ＣＣＣ４
２は、供給を受けたオフセット電圧信号ＶＦをその値に
対応する電流信号ＩＦに変換する。加算器４４は、これ
ら電流信号ＩＢ，ＩＦを加算し制御電流信号ＩＢＴを出
力して、ＣＣＯ４３に供給する。ＣＣＯ４３は制御電流
信号ＩＢＴの値に応答して周波数制御され発振信号ＦＯ
の周波数ｆＯを変化させる。ＤＩＶ８は、従来と同様
に、発振信号ＦＯをｎ分周し分周信号ＦＤを生成し、Ｐ
ＦＤ１にフィードバックして供給する。
【００２８】ここで、電流信号ＩＢ，ＩＦ及びＩＢＴは
次式の関係式で表される。 ＩＢＴ＝ＩＦ＋ＩＢ 電流信号ＩＦは、前述のようにＩＢのある範囲では一定
値の信号であるので、制御電流信号ＩＢに対しオフセッ
ト電流とみなすことが出来る。
次式の関係式で表される。 ＩＢＴ＝ＩＦ＋ＩＢ 電流信号ＩＦは、前述のようにＩＢのある範囲では一定
値の信号であるので、制御電流信号ＩＢに対しオフセッ
ト電流とみなすことが出来る。
【００２９】本実施の形態のＰＬＬ回路のＶＣＯ４Ａの
特性の一例をグラフで示す図３（Ａ）を参照すると、こ
の図には、従来と同様の３種類のデバイス特性Ａ，Ｂ，
Ｃの製造条件起因の制御電圧信号ＶＣ対発振周波数ｆＯ
（ＶＣ−ｆＯ）特性のばらつきを示す。目標とするター
ゲット周波数ｆＴはどの製造条件においても同一である
が、制御電圧信号ＶＣのレベルおよびＶＣ−ｆＯ特性の
傾きすなわちループ利得は製造条件のばらつきにより異
なる。しかし、ループ利得を決定するＢＧ４１の利得
は、従来最悪条件でもロック可能なように余裕分を見込
み高めに設定していたが、本実施の形態では、オフセッ
ト電圧信号ＶＦの分この利得マージンを削減できる。こ
こで、ターゲット周波数ｆＴはＰＬＬ回路がロックする
状態にあるときのｆＯである。
特性の一例をグラフで示す図３（Ａ）を参照すると、こ
の図には、従来と同様の３種類のデバイス特性Ａ，Ｂ，
Ｃの製造条件起因の制御電圧信号ＶＣ対発振周波数ｆＯ
（ＶＣ−ｆＯ）特性のばらつきを示す。目標とするター
ゲット周波数ｆＴはどの製造条件においても同一である
が、制御電圧信号ＶＣのレベルおよびＶＣ−ｆＯ特性の
傾きすなわちループ利得は製造条件のばらつきにより異
なる。しかし、ループ利得を決定するＢＧ４１の利得
は、従来最悪条件でもロック可能なように余裕分を見込
み高めに設定していたが、本実施の形態では、オフセッ
ト電圧信号ＶＦの分この利得マージンを削減できる。こ
こで、ターゲット周波数ｆＴはＰＬＬ回路がロックする
状態にあるときのｆＯである。
【００３０】特性Ａの場合は、上述のようにデバイス動
作速度が速くなる場合である。図に示すように、ＬＰＦ
３の出力する制御電圧信号ＶＣの値は速く立ち上がり低
い値ＶＣＡで飽和する。逆に、特性Ｃの場合は、制御電
圧信号ＶＣの値は遅く立ち上がり高い値ＶＣＣで飽和す
る。特性Ｂの場合は両者の中間ＶＣＢで飽和する。
作速度が速くなる場合である。図に示すように、ＬＰＦ
３の出力する制御電圧信号ＶＣの値は速く立ち上がり低
い値ＶＣＡで飽和する。逆に、特性Ｃの場合は、制御電
圧信号ＶＣの値は遅く立ち上がり高い値ＶＣＣで飽和す
る。特性Ｂの場合は両者の中間ＶＣＢで飽和する。
【００３１】したがって、ＡＤＣ７は、特性Ａの場合、
制御電圧信号ＶＣＡを検出するとこの信号ＶＣＡ対応の
オフセット電圧信号ＶＦＡを出力する。ＣＣＣ４２はこ
のオフセット電圧信号ＶＦＡ対応の電流信号ＩＦＡを出
力し、加算器４４はこの電流信号ＩＦＡ分だけ制御信号
ＩＢをオフセットし、ＣＣＯ４３の発振周波数ｆＯの中
心値がほぼターゲット周波数ｆＴとなるような電流信号
ＩＢＴすなわち後述のターゲット制御電流信号ＩＴ−Ａ
を生成する。ここで、ターゲット電流ＩＴはターゲット
周波数ｆＴを発生させるのに必要なＩＢＴである。同様
に、特性Ｂ，Ｃの場合は、制御電圧信号ＶＣＢ，ＶＣＣ
の各々に対応の高いオフセット電圧信号ＶＦＢ，ＶＦＣ
を出力し、ＣＣＯ４３の発振周波数ｆＯの中心値がほぼ
ターゲット周波数ｆＴとなるようなターゲット制御電流
信号ＩＴ−Ｂ，ＩＴ−Ｃを生成する。これにより、ＰＬ
Ｌ動作時の発振周波数ｆＯの中心値は、ほぼターゲット
周波数ｆＴを保持できるので、上述のようにＢＧ４１を
適正利得に設定でき、動作を安定化できる。
制御電圧信号ＶＣＡを検出するとこの信号ＶＣＡ対応の
オフセット電圧信号ＶＦＡを出力する。ＣＣＣ４２はこ
のオフセット電圧信号ＶＦＡ対応の電流信号ＩＦＡを出
力し、加算器４４はこの電流信号ＩＦＡ分だけ制御信号
ＩＢをオフセットし、ＣＣＯ４３の発振周波数ｆＯの中
心値がほぼターゲット周波数ｆＴとなるような電流信号
ＩＢＴすなわち後述のターゲット制御電流信号ＩＴ−Ａ
を生成する。ここで、ターゲット電流ＩＴはターゲット
周波数ｆＴを発生させるのに必要なＩＢＴである。同様
に、特性Ｂ，Ｃの場合は、制御電圧信号ＶＣＢ，ＶＣＣ
の各々に対応の高いオフセット電圧信号ＶＦＢ，ＶＦＣ
を出力し、ＣＣＯ４３の発振周波数ｆＯの中心値がほぼ
ターゲット周波数ｆＴとなるようなターゲット制御電流
信号ＩＴ−Ｂ，ＩＴ−Ｃを生成する。これにより、ＰＬ
Ｌ動作時の発振周波数ｆＯの中心値は、ほぼターゲット
周波数ｆＴを保持できるので、上述のようにＢＧ４１を
適正利得に設定でき、動作を安定化できる。
【００３２】ＶＣＯ４Ａ内のＢＧ４１の３種類の製造条
件対応特性Ａ，Ｂ，Ｃにおける制御電圧信号ＶＣ対制御
電流信号ＩＢＴ（ＶＣ−ＩＢＴ）特性を同様にグラフで
示す図３（Ｂ）を参照すると、ターゲット周波数ｆＴは
どの特性においても同一であるが、目標とするターゲッ
ト制御電流信号ＩＴ−Ａ，Ｂ，Ｃは特性Ａ，Ｂ，Ｃ毎に
異なる。また、ＶＣのレベルおよびＶＣ−ＩＢ特性の傾
きも特性Ａ，Ｂ，Ｃにより異なる。この図３（Ｂ）のＩ
ＢＴ（ＶＣ−ＩＢＴ）特性を図１３（Ｂ）の従来のＶＣ
−ＩＢ特性と比較すると、グラフＡ，Ｂ，Ｃの各々の勾
配がそれぞれ対応する従来のグラフＡ，Ｂ，Ｃの各々の
勾配より小さい。
件対応特性Ａ，Ｂ，Ｃにおける制御電圧信号ＶＣ対制御
電流信号ＩＢＴ（ＶＣ−ＩＢＴ）特性を同様にグラフで
示す図３（Ｂ）を参照すると、ターゲット周波数ｆＴは
どの特性においても同一であるが、目標とするターゲッ
ト制御電流信号ＩＴ−Ａ，Ｂ，Ｃは特性Ａ，Ｂ，Ｃ毎に
異なる。また、ＶＣのレベルおよびＶＣ−ＩＢ特性の傾
きも特性Ａ，Ｂ，Ｃにより異なる。この図３（Ｂ）のＩ
ＢＴ（ＶＣ−ＩＢＴ）特性を図１３（Ｂ）の従来のＶＣ
−ＩＢ特性と比較すると、グラフＡ，Ｂ，Ｃの各々の勾
配がそれぞれ対応する従来のグラフＡ，Ｂ，Ｃの各々の
勾配より小さい。
【００３３】ＶＣＯ４Ａ内のＣＣＯ４３の３種類の製造
条件対応特性Ａ，Ｂ，Ｃにおける制御電流信号ＩＢＴ対
発振周波数ｆＯ（ＩＢＴ−ｆＯ）特性を同様にグラフで
示す図３（Ｃ）を参照すると、目標とするターゲット周
波数ｆＴはどの特性Ａ，Ｂ，Ｃにおいても同一である。
しかし、ターゲット制御電流信号ＩＴ−Ａ，Ｂ，Ｃの各
々の値およびＩＢＴ−ｆＯ特性の傾きは特性Ａ，Ｂ，Ｃ
毎に異なる。
条件対応特性Ａ，Ｂ，Ｃにおける制御電流信号ＩＢＴ対
発振周波数ｆＯ（ＩＢＴ−ｆＯ）特性を同様にグラフで
示す図３（Ｃ）を参照すると、目標とするターゲット周
波数ｆＴはどの特性Ａ，Ｂ，Ｃにおいても同一である。
しかし、ターゲット制御電流信号ＩＴ−Ａ，Ｂ，Ｃの各
々の値およびＩＢＴ−ｆＯ特性の傾きは特性Ａ，Ｂ，Ｃ
毎に異なる。
【００３４】図３（Ａ）のＶＣＯ４Ａの特性Ａ，Ｂ，Ｃ
の各々にノイズ等による変動が生じた場合を表わす図４
を参照すると、制御電圧信号ＶＣにノイズが混入してそ
れぞれ変動幅Ａ１１，Ｂ１１，Ｃ１１を生じ、さらに電
源変動及び温度変化によりＶＣＯ４Ａの特性自体が変動
幅Ａ１２，Ｂ１２，Ｃ１２で変動すると、図示のよう
に、発振周波数ｆＯが、変動幅Ａ１３，Ｂ１３，Ｃ１３
でそれぞれ示すように変動する。この図４を図１４の従
来のＶＣＯ４の特性と比較すると、変動幅Ａ１３，Ｂ１
３，Ｃ１３の各々がそれぞれ対応する従来の変動幅Ａ
３，Ｂ３，Ｃ３の各々より小さい。
の各々にノイズ等による変動が生じた場合を表わす図４
を参照すると、制御電圧信号ＶＣにノイズが混入してそ
れぞれ変動幅Ａ１１，Ｂ１１，Ｃ１１を生じ、さらに電
源変動及び温度変化によりＶＣＯ４Ａの特性自体が変動
幅Ａ１２，Ｂ１２，Ｃ１２で変動すると、図示のよう
に、発振周波数ｆＯが、変動幅Ａ１３，Ｂ１３，Ｃ１３
でそれぞれ示すように変動する。この図４を図１４の従
来のＶＣＯ４の特性と比較すると、変動幅Ａ１３，Ｂ１
３，Ｃ１３の各々がそれぞれ対応する従来の変動幅Ａ
３，Ｂ３，Ｃ３の各々より小さい。
【００３５】この変動の様子をさらに詳細に分析するた
め、図３（Ｂ）のＢＧ４１の特性Ａ，Ｂ，Ｃの各々にノ
イズ等による変動が生じた場合を表わす図５を参照する
と、制御電圧信号ＶＣにノイズが混入してそれぞれ変動
幅Ａ１４，Ｂ１４，Ｃ１４を生じ、さらに電源変動及び
温度変化によりＢＧ４１の特性自体が変動幅Ａ１５，Ｂ
１５，Ｃ１５で変動すると、図示のように、制御電流信
号ＩＢＴが、変動幅Ａ６，Ｂ６，Ｃ６でそれぞれ示すよ
うに変動する。ここで、制御電流ＩＢＴは、上述のよう
に、ＢＧ４１の出力する制御電流ＩＢにプロセス条件毎
に設定する固定のオフセット制御電流ＩＦを加算しオフ
セット補償したものである。また、ループ利得に関係す
るＢＧ４１の利得は、上述のように適正利得まで低減さ
せており、したがって、本実施の形態の制御電流ＩＢＴ
は、従来の制御電流ＩＢより傾きが緩やかでありその変
動幅は大幅に小さい。図５に示すＶＣ−ＩＢＴ特性を図
１５の従来のＶＣ−ＩＢ特性と比較すると、変動幅Ａ１
６，Ｂ１６，Ｃ１６の各々がそれぞれ対応する従来の変
動幅Ａ６，Ｂ６，Ｃ６の各々より小さい。
め、図３（Ｂ）のＢＧ４１の特性Ａ，Ｂ，Ｃの各々にノ
イズ等による変動が生じた場合を表わす図５を参照する
と、制御電圧信号ＶＣにノイズが混入してそれぞれ変動
幅Ａ１４，Ｂ１４，Ｃ１４を生じ、さらに電源変動及び
温度変化によりＢＧ４１の特性自体が変動幅Ａ１５，Ｂ
１５，Ｃ１５で変動すると、図示のように、制御電流信
号ＩＢＴが、変動幅Ａ６，Ｂ６，Ｃ６でそれぞれ示すよ
うに変動する。ここで、制御電流ＩＢＴは、上述のよう
に、ＢＧ４１の出力する制御電流ＩＢにプロセス条件毎
に設定する固定のオフセット制御電流ＩＦを加算しオフ
セット補償したものである。また、ループ利得に関係す
るＢＧ４１の利得は、上述のように適正利得まで低減さ
せており、したがって、本実施の形態の制御電流ＩＢＴ
は、従来の制御電流ＩＢより傾きが緩やかでありその変
動幅は大幅に小さい。図５に示すＶＣ−ＩＢＴ特性を図
１５の従来のＶＣ−ＩＢ特性と比較すると、変動幅Ａ１
６，Ｂ１６，Ｃ１６の各々がそれぞれ対応する従来の変
動幅Ａ６，Ｂ６，Ｃ６の各々より小さい。
【００３６】さらに、図３（Ｃ）のＣＣＯ４３の特性
Ａ，Ｂ，Ｃの各々にノイズ等による変動が生じた場合を
表わす図６を参照すると、制御電流信号ＩＢＴにノイズ
が混入してそれぞれ変動幅Ａ１７，Ｂ１７，Ｃ１７を生
じ、さらに電源変動及び温度変化によりＣＣＯ４３の特
性自体が変動幅Ａ１８，Ｂ１８，Ｃ１８で変動すると、
図示のように、発振周波数ｆＯが、変動幅Ａ１９，Ｂ１
９，Ｃ１９でそれぞれ示すように変動する。しかし、上
述のように、制御電流信号ＩＢＴの変動が抑圧され小さ
く成っているので、図１６の従来の特性に比較して上記
変動幅は大幅に低減されている。なお、この図の変動幅
Ａ１９，Ｂ１９，Ｃ１９は、上記説明から、図４の変動
幅Ａ１３，Ｂ１３，Ｃ１３と同一のものである。
Ａ，Ｂ，Ｃの各々にノイズ等による変動が生じた場合を
表わす図６を参照すると、制御電流信号ＩＢＴにノイズ
が混入してそれぞれ変動幅Ａ１７，Ｂ１７，Ｃ１７を生
じ、さらに電源変動及び温度変化によりＣＣＯ４３の特
性自体が変動幅Ａ１８，Ｂ１８，Ｃ１８で変動すると、
図示のように、発振周波数ｆＯが、変動幅Ａ１９，Ｂ１
９，Ｃ１９でそれぞれ示すように変動する。しかし、上
述のように、制御電流信号ＩＢＴの変動が抑圧され小さ
く成っているので、図１６の従来の特性に比較して上記
変動幅は大幅に低減されている。なお、この図の変動幅
Ａ１９，Ｂ１９，Ｃ１９は、上記説明から、図４の変動
幅Ａ１３，Ｂ１３，Ｃ１３と同一のものである。
【００３７】このように、本実施の形態のＰＬＬ回路
は、製造条件による制御特性の変動を抑圧でき、電源変
動及び温度変化等によるＶＣＯ制御特性の変動や制御電
圧信号にノイズが混入した場合でも、制御電流信号ＩＢ
Ｔの変動幅を抑圧でき、発振周波数ｆＯへの影響が少な
く、したがって、ロック外れが生じにくい。
は、製造条件による制御特性の変動を抑圧でき、電源変
動及び温度変化等によるＶＣＯ制御特性の変動や制御電
圧信号にノイズが混入した場合でも、制御電流信号ＩＢ
Ｔの変動幅を抑圧でき、発振周波数ｆＯへの影響が少な
く、したがって、ロック外れが生じにくい。
【００３８】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図７を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＡＤ
Ｃ７の代わりにアップ／ダウン誤差信号ＵＰ／ＤＮをア
ップ／ダウン計数し、製造条件対応の一定制御電圧信号
ＶＦを生成するカウンタ５を備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図７を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＡＤ
Ｃ７の代わりにアップ／ダウン誤差信号ＵＰ／ＤＮをア
ップ／ダウン計数し、製造条件対応の一定制御電圧信号
ＶＦを生成するカウンタ５を備えることである。
【００３９】ＰＬＬの初期状態からロックするまでのカ
ウンタ５の計数値は、ＶＣＯ４Ａの製造条件対応の特性
で異なる。すなわち、動作速度の速いデバイス特性Ａで
は速くロックするので計数値が小さくなり、したがっ
て、信号ＶＦの値も小さくなる。逆に、特性Ｃでは、計
数値が大きくなり、信号ＶＦの値も小さくなる。
ウンタ５の計数値は、ＶＣＯ４Ａの製造条件対応の特性
で異なる。すなわち、動作速度の速いデバイス特性Ａで
は速くロックするので計数値が小さくなり、したがっ
て、信号ＶＦの値も小さくなる。逆に、特性Ｃでは、計
数値が大きくなり、信号ＶＦの値も小さくなる。
【００４０】したがって、第１の実施の形態と同様に製
造条件による制御特性の変動を抑圧でき、電源変動及び
温度変化等によるＶＣＯ制御特性の変動や制御電圧信号
にノイズが混入した場合でも、制御電流信号ＩＢＴの変
動幅を抑圧でき、発振周波数ｆＯへの影響が少なく、し
たがって、ロック外れが生じにくい。
造条件による制御特性の変動を抑圧でき、電源変動及び
温度変化等によるＶＣＯ制御特性の変動や制御電圧信号
にノイズが混入した場合でも、制御電流信号ＩＢＴの変
動幅を抑圧でき、発振周波数ｆＯへの影響が少なく、し
たがって、ロック外れが生じにくい。
【００４１】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図８を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＡＤ
Ｃ７の代わりに製造条件を判定しこの判定した製造条件
対応の一定制御電圧信号ＶＦを生成するプロセス判定回
路６を備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図８を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＡＤ
Ｃ７の代わりに製造条件を判定しこの判定した製造条件
対応の一定制御電圧信号ＶＦを生成するプロセス判定回
路６を備えることである。
【００４２】プロセス判定回路６は、ＰＬＬの動作とは
無関係に電源印加に応答して動作し、プロセス条件で異
なるトランジスタのしきい値や、半導体チップ基板の固
有抵抗あるいは発振器を構成しその自走発振周波数等を
測定することにより、プロセス条件を判定して所定の制
御電圧信号ＶＦを出力する。この種の回路は、ＣＭＯＳ
インバータをリング状に接続したリングオシレータ等で
構成できる。
無関係に電源印加に応答して動作し、プロセス条件で異
なるトランジスタのしきい値や、半導体チップ基板の固
有抵抗あるいは発振器を構成しその自走発振周波数等を
測定することにより、プロセス条件を判定して所定の制
御電圧信号ＶＦを出力する。この種の回路は、ＣＭＯＳ
インバータをリング状に接続したリングオシレータ等で
構成できる。
【００４３】以上の他は、本実施の形態の動作は第１の
実施の形態と同様である。
実施の形態と同様である。
【００４４】次に、本発明の第４の実施の形態を図９と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図１を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＡＤ
Ｃ７の代わりに基準信号ＦＲと分周信号ＦＤとの比較結
果の差である位相周波数差の判定結果を計数してこの判
定結果計数値対応の電圧値を製造条件対応の一定制御電
圧信号ＶＦＡとして出力するカウンタ９を備えることで
ある。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図１を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＡＤ
Ｃ７の代わりに基準信号ＦＲと分周信号ＦＤとの比較結
果の差である位相周波数差の判定結果を計数してこの判
定結果計数値対応の電圧値を製造条件対応の一定制御電
圧信号ＶＦＡとして出力するカウンタ９を備えることで
ある。
【００４５】ＰＬＬの初期状態では、基準信号ＦＲの周
波数の方が分周信号ＦＤより高い。カウンタ９は、基準
信号ＦＲが分周信号ＦＤより大きい場合、カウント値を
１増加し、その増加分対応の制御電圧信号ＶＦＡの値を
上昇させる。
波数の方が分周信号ＦＤより高い。カウンタ９は、基準
信号ＦＲが分周信号ＦＤより大きい場合、カウント値を
１増加し、その増加分対応の制御電圧信号ＶＦＡの値を
上昇させる。
【００４６】本実施の形態の制御電圧信号ＩＢＴの形成
の模様をグラフで示す図１０を併せて参照して本実施の
形態の動作について説明すると、まず、基準信号ＦＲが
分周信号ＦＶより大きい場合、すなわち、発振周波数ｆ
０がターゲット周波数ｆＴより低い場合、制御電圧信号
ＶＦＡ対応の制御電圧信号ＩＦＡは、１カウント分すな
わち電流信号ＩＦ１の分増加する。したがって、トータ
ルの制御電流信号ＩＢＴが電流信号ＩＦ１分ステップ状
に増大し、発振周波数ｆ０を上昇させる。以下この状態
が続く限り制御電流信号ＩＦ２，ＩＦ３・・・と上昇
し、制御電流信号ＩＢＴが上昇し、ついに発振周波数ｆ
０がターゲット周波数ｆＴに達すると、対応の分周信号
ＦＤが基準信号ＦＲと同一あるいはオーバし、カウンタ
９はカウントを停止する。
の模様をグラフで示す図１０を併せて参照して本実施の
形態の動作について説明すると、まず、基準信号ＦＲが
分周信号ＦＶより大きい場合、すなわち、発振周波数ｆ
０がターゲット周波数ｆＴより低い場合、制御電圧信号
ＶＦＡ対応の制御電圧信号ＩＦＡは、１カウント分すな
わち電流信号ＩＦ１の分増加する。したがって、トータ
ルの制御電流信号ＩＢＴが電流信号ＩＦ１分ステップ状
に増大し、発振周波数ｆ０を上昇させる。以下この状態
が続く限り制御電流信号ＩＦ２，ＩＦ３・・・と上昇
し、制御電流信号ＩＢＴが上昇し、ついに発振周波数ｆ
０がターゲット周波数ｆＴに達すると、対応の分周信号
ＦＤが基準信号ＦＲと同一あるいはオーバし、カウンタ
９はカウントを停止する。
【００４７】以上の他は、本実施の形態の動作は第１の
実施の形態と同様である。
実施の形態と同様である。
【００４８】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、製造条件の変動に起因するデバイス特性変化を検
出し対応のプロセス変動信号を出力する製造条件検出手
段と、上記プロセス変動信号の供給に応答して制御電圧
信号の中心値を周波数ロック時のレベル近傍となるよう
オフセットする制御電圧オフセット手段とを備え、製造
条件で決まるオフセット電圧信号を生成し周波数制御の
ほぼ中心を維持するよう適切にオフセットすることによ
り制御感度を適正に保持できるので、製造条件のばらつ
きに加えて、ＬＰＦ出力の制御電圧信号がノイズ等の干
渉を受けて変動し、さらに電源変動や温度変化等により
ＶＣＯを構成するＢＧやＣＣＯの特性が変動しても、制
御電流信号の変動を抑圧し、発振周波数の変動を抑圧で
きるという効果がある。
路は、製造条件の変動に起因するデバイス特性変化を検
出し対応のプロセス変動信号を出力する製造条件検出手
段と、上記プロセス変動信号の供給に応答して制御電圧
信号の中心値を周波数ロック時のレベル近傍となるよう
オフセットする制御電圧オフセット手段とを備え、製造
条件で決まるオフセット電圧信号を生成し周波数制御の
ほぼ中心を維持するよう適切にオフセットすることによ
り制御感度を適正に保持できるので、製造条件のばらつ
きに加えて、ＬＰＦ出力の制御電圧信号がノイズ等の干
渉を受けて変動し、さらに電源変動や温度変化等により
ＶＣＯを構成するＢＧやＣＣＯの特性が変動しても、制
御電流信号の変動を抑圧し、発振周波数の変動を抑圧で
きるという効果がある。
【００４９】また、発振周波数の変動を抑圧することに
より、ロック外れを防止できるという効果がある。
より、ロック外れを防止できるという効果がある。
【図１】本発明のＰＬＬ回路の第１の実施の形態を示す
ブロック図である。
ブロック図である。
【図２】図１のＶＣＯの構成を示す回路図である。
【図３】本実施の形態のＰＬＬ回路における動作の一例
を示す特性図である。
を示す特性図である。
【図４】本実施の形態のＰＬＬ回路にノイズ等による変
動が生じた場合の動作の第１の例を示す特性図である。
動が生じた場合の動作の第１の例を示す特性図である。
【図５】本実施の形態のＰＬＬ回路にノイズ等による変
動が生じた場合の動作の第２の例を示す特性図である。
動が生じた場合の動作の第２の例を示す特性図である。
【図６】本実施の形態のＰＬＬ回路にノイズ等による変
動が生じた場合の動作の第３の例を示す特性図である。
動が生じた場合の動作の第３の例を示す特性図である。
【図７】本発明のＰＬＬ回路の第２の実施の形態を示す
ブロック図である。
ブロック図である。
【図８】本発明のＰＬＬ回路の第３の実施の形態を示す
ブロック図である。
ブロック図である。
【図９】本発明のＰＬＬ回路の第４の実施の形態を示す
ブロック図である。
ブロック図である。
【図１０】本実施の形態のＰＬＬ回路における動作の一
例を示す特性図である。
例を示す特性図である。
【図１１】従来のＰＬＬ回路の一例を示すブロック図で
ある。
ある。
【図１２】図１１のＶＣＯの構成を示す回路図である。
【図１３】従来のＰＬＬ回路における動作の一例を示す
特性図である。
特性図である。
【図１４】従来のＰＬＬ回路にノイズ等による変動が生
じた場合の動作の第１の例を示す特性図である。
じた場合の動作の第１の例を示す特性図である。
【図１５】従来のＰＬＬ回路にノイズ等による変動が生
じた場合の動作の第２の例を示す特性図である。
じた場合の動作の第２の例を示す特性図である。
【図１６】従来のＰＬＬ回路にノイズ等による変動が生
じた場合の動作の第３の例を示す特性図である。
じた場合の動作の第３の例を示す特性図である。
１ ＰＦＤ ２ ＣＰ ３ ＬＰＦ ４，４Ａ ＶＣＯ ５，９ カウンタ ６ プロセス判定回路 ７ ＡＤＣ ８ ＤＩＶ ４１ ＢＧ ４２ ＣＣＣ ４３ ＣＣＯ ４４ 加算器
Claims (7)
- 【請求項１】 発振信号と基準信号との位相比較結果の
誤差信号から直流の制御電圧信号を生成する位相同期ル
ープ回路部と、前記制御電圧信号のレベルに応答して周
波数制御される発振信号を出力する電圧制御発振回路と
を備える位相同期ループ（ＰＬＬ）回路において、 製造条件の変動に起因するデバイス特性変化を検出し対
応のプロセス変動信号を出力する製造条件検出手段と、 前記プロセス変動信号の供給に応答して前記制御電圧信
号の中心値を周波数ロック時のレベル近傍となるようオ
フセットする制御電圧オフセット手段とを備えることを
特徴とするＰＬＬ回路。 - 【請求項２】 前記電圧制御発振回路が、前記制御電圧
信号を対応する制御電流信号に変換する電流信号発生回
路と、 前記プロセス変動信号をプロセス変動電流信号に変換す
る電圧電流変換回路と、 前記制御電流信号と前記プロセス変動電流信号とを加算
しオフセット制御電流信号を出力する前記制御電圧オフ
セット手段である加算回路と、 前記オフセット制御電流信号の電流値に応答して周波数
制御される発振信号を出力する電流制御発振回路とを備
えることを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項３】 前記製造条件検出手段が、製造条件で変
化する前記制御電圧信号の飽和レベルを検出しこの飽和
レベル対応の前記プロセス変動信号を生成する飽和レベ
ル電圧変換回路を備えることを特徴とする請求項１記載
のＰＬＬ回路。 - 【請求項４】 前記製造条件検出手段が、電源印加に応
答して動作し製造条件で異なるデバイスの特性変化を検
出し前記プロセス変動信号を出力するプロセス判定回路
を備えることを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項５】 前記製造条件検出手段が、ＰＬＬ回路の
初期状態からロックするまでの前記位相比較結果の誤差
信号を計数しこの計数値対応の前記プロセス変動信号を
生成するカウンタを備えることを特徴とする請求項１記
載のＰＬＬ回路。 - 【請求項６】 前記製造条件検出手段が、ＰＬＬ回路の
初期状態からロックするまでの発振信号と基準信号との
周波数比較結果の差である位相周波数差の判定結果を計
数してこの判定結果計数値対応の電圧値を前記プロセス
変動信号として生成するカウンタを備えることを特徴と
する請求項１記載のＰＬＬ回路。 - 【請求項７】 前記プロセス判定回路が、ＣＭＯＳイン
バータをリング状に接続したリングオシレータを備える
ことを特徴とする請求項４記載のＰＬＬ回路。
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1997
- 1997-12-08 JP JP33692797A patent/JP3185735B2/ja not_active Expired - Fee Related
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