JPH11176941A - 半導体装置のレイアウト設計方法およびレイアウト設計システムならびに半導体装置 - Google Patents
半導体装置のレイアウト設計方法およびレイアウト設計システムならびに半導体装置Info
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- JPH11176941A JPH11176941A JP9345120A JP34512097A JPH11176941A JP H11176941 A JPH11176941 A JP H11176941A JP 9345120 A JP9345120 A JP 9345120A JP 34512097 A JP34512097 A JP 34512097A JP H11176941 A JPH11176941 A JP H11176941A
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- dummy
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- cell
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Abstract
(57)【要約】
【課題】配線データ率を容易に適正な値（例えば、２０
％〜５０％の範囲）に設定することができるようにす
る。 【解決手段】複数の機能ブロックあるいはマクロセルを
配置して許された領域内で相互に配線を行う半導体装置
のレイアウト設計方法において、機能ブロックあるいは
マクロセルを配置した（ステップＳ１０）後に、機能ブ
ロックあるいはマクロセルの配置されていない空き領域
にダミーセルを配置する工程（ステップＳ１１）を含
み、ダミーセルの配置数を、配線部分の面積の割合であ
る配線データ率が所定の範囲（例えば、２０％〜５０％
の範囲）に収まるように設定する。
％〜５０％の範囲）に設定することができるようにす
る。 【解決手段】複数の機能ブロックあるいはマクロセルを
配置して許された領域内で相互に配線を行う半導体装置
のレイアウト設計方法において、機能ブロックあるいは
マクロセルを配置した（ステップＳ１０）後に、機能ブ
ロックあるいはマクロセルの配置されていない空き領域
にダミーセルを配置する工程（ステップＳ１１）を含
み、ダミーセルの配置数を、配線部分の面積の割合であ
る配線データ率が所定の範囲（例えば、２０％〜５０％
の範囲）に収まるように設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のレイ
アウト設計方法に関し、特に宇宙搭載機器用ゲートアレ
イなどの半導体集積回路のレイアウト設計方法に関す
る。さらには、そのレイアウト設計方法が適用されるレ
イアウト設計システム、半導体装置に関する。
アウト設計方法に関し、特に宇宙搭載機器用ゲートアレ
イなどの半導体集積回路のレイアウト設計方法に関す
る。さらには、そのレイアウト設計方法が適用されるレ
イアウト設計システム、半導体装置に関する。
【０００２】
【従来の技術】汎用（市販）のゲートアレイでは、ゲー
卜規模の異なる数種類のマスターを準備しておき、使用
するゲート規模に応じてマスターを選択することによ
り、小規模から大規模まで対応している。
卜規模の異なる数種類のマスターを準備しておき、使用
するゲート規模に応じてマスターを選択することによ
り、小規模から大規模まで対応している。
【０００３】一方、宇宙搭載機器部品として使用される
ゲートアレイの場合は、高信頼度を有することが必要に
なるため、製品の製造ロットごとに品質保証をしてい
る。通常は、複数の製品（コード）とＭＴＥＧ（Master
Test Element-Group）とを同時に製造し、ＭＴＥＧに
ついて品質確認試験を実施することにより、製造ロット
ごとの品質を保証している。この品質確認試験では、Ｍ
ＴＥＧと製品は同じゲート規模のマスターでないと品質
保証をすることができないため、宇宙搭載機器用のゲー
トアレイでは、一番大きなゲート規模のマスターのみを
準備し、これを用いて品質保証をしている。ここで、マ
スターを１つしか準備しない理由は、宇宙搭載機器用ゲ
ートアレイの市場が少ないため、多くのマスターを準備
するとコスとが高くなるためである。
ゲートアレイの場合は、高信頼度を有することが必要に
なるため、製品の製造ロットごとに品質保証をしてい
る。通常は、複数の製品（コード）とＭＴＥＧ（Master
Test Element-Group）とを同時に製造し、ＭＴＥＧに
ついて品質確認試験を実施することにより、製造ロット
ごとの品質を保証している。この品質確認試験では、Ｍ
ＴＥＧと製品は同じゲート規模のマスターでないと品質
保証をすることができないため、宇宙搭載機器用のゲー
トアレイでは、一番大きなゲート規模のマスターのみを
準備し、これを用いて品質保証をしている。ここで、マ
スターを１つしか準備しない理由は、宇宙搭載機器用ゲ
ートアレイの市場が少ないため、多くのマスターを準備
するとコスとが高くなるためである。
【０００４】上記のようにゲート規模の１番大きなマス
ターを用いてゲート規模の小さなものまで対応をとるも
のにおいては、実使用ゲートの少ない製品（コード）の
場合に、配線データ率（配線部分の面積の割合）が低く
なり、場合によっては、配線データ率が２０％を下回る
こともある。配線データ率が２０％を下回る場合、配線
を形成する際に、エッチングする部分（配線以外の部
分）が大きくなるため、エッチングの際のローディング
効果が顕著になり、配線間に残さ（エッチング残り）が
発生してしまう。この残さは、場合によっては配線がシ
ョートするなどの不具合を発生する。
ターを用いてゲート規模の小さなものまで対応をとるも
のにおいては、実使用ゲートの少ない製品（コード）の
場合に、配線データ率（配線部分の面積の割合）が低く
なり、場合によっては、配線データ率が２０％を下回る
こともある。配線データ率が２０％を下回る場合、配線
を形成する際に、エッチングする部分（配線以外の部
分）が大きくなるため、エッチングの際のローディング
効果が顕著になり、配線間に残さ（エッチング残り）が
発生してしまう。この残さは、場合によっては配線がシ
ョートするなどの不具合を発生する。
【０００５】配線のデータ率を高くする技術としては、
例えば、特開平７−１５３８４４号公報に開示されてい
るようなダミー配線を設ける手法がある。この手法は、
図８に示すように、自動配置配線が終了した後、疎な配
線２０２に対して、その近傍の使用されていない仮想グ
リッド２０１にダミー配線パターン２０３、２０４を発
生させるものである。このダミー配線は、電源またはグ
ランド電位に固定する必要がある。
例えば、特開平７−１５３８４４号公報に開示されてい
るようなダミー配線を設ける手法がある。この手法は、
図８に示すように、自動配置配線が終了した後、疎な配
線２０２に対して、その近傍の使用されていない仮想グ
リッド２０１にダミー配線パターン２０３、２０４を発
生させるものである。このダミー配線は、電源またはグ
ランド電位に固定する必要がある。
【０００６】上記の他、特開平０５−２７５５３１号公
報に開示されているように、空いている配線グリッドの
すべてにダミー配線を配置する手法もある。この手法に
よれば、５０％を超える配線データ率を得られるととも
に、層間膜の平坦化を図ることができる。
報に開示されているように、空いている配線グリッドの
すべてにダミー配線を配置する手法もある。この手法に
よれば、５０％を超える配線データ率を得られるととも
に、層間膜の平坦化を図ることができる。
【０００７】
【発明が解決しようとする課題】上述したように、宇宙
搭載機器用ゲートアレイなど、ゲート規模の１番大きな
マスターを用いてゲート規模の小さなものまで対応をと
るものにおいては、実使用ゲートの少ない製品（コー
ド）の場合に、配線データ率が２０％を下回ることがあ
り、その場合には、エッチングの際のローディング効果
が顕著になって、配線間に残さが生じるという問題が発
生する。他方、ダミー配線などを追加することにより配
線データ率を高くすることができるが、配線データ率が
５０％以上になると、配線がオーバエッチングされてし
まうといった問題が発生する。そのため、適正な配線デ
ータ率（例えば、２０％〜５０％）を得られるレイアウ
ト設計技術の開発が１つの課題となっていた。
搭載機器用ゲートアレイなど、ゲート規模の１番大きな
マスターを用いてゲート規模の小さなものまで対応をと
るものにおいては、実使用ゲートの少ない製品（コー
ド）の場合に、配線データ率が２０％を下回ることがあ
り、その場合には、エッチングの際のローディング効果
が顕著になって、配線間に残さが生じるという問題が発
生する。他方、ダミー配線などを追加することにより配
線データ率を高くすることができるが、配線データ率が
５０％以上になると、配線がオーバエッチングされてし
まうといった問題が発生する。そのため、適正な配線デ
ータ率（例えば、２０％〜５０％）を得られるレイアウ
ト設計技術の開発が１つの課題となっていた。
【０００８】上述の特開平０７−１５３８４４号公報の
手法を用いる場合においては、隣接するダミー配線を配
置し、配線間容量を大きくすることにより各配線容量を
同一にしているため、配線間容量が増大するという問題
点がある。
手法を用いる場合においては、隣接するダミー配線を配
置し、配線間容量を大きくすることにより各配線容量を
同一にしているため、配線間容量が増大するという問題
点がある。
【０００９】また、特開平０５−２７５５３１号公報の
手法を用いる場合においては、平坦性向上のためにダミ
ー配線をグリッドに敷き詰めるため、配線データ率が５
０％を越え、配線のオーバエッチにより不具合が発生す
るという問題点がある。
手法を用いる場合においては、平坦性向上のためにダミ
ー配線をグリッドに敷き詰めるため、配線データ率が５
０％を越え、配線のオーバエッチにより不具合が発生す
るという問題点がある。
【００１０】本発明の目的は、配線データ率を容易に適
正な値（例えば、２０％〜５０％の範囲）に設定するこ
とができる半導体装置のレイアウト設計方法およびレイ
アウト設計システムを提供することにある。
正な値（例えば、２０％〜５０％の範囲）に設定するこ
とができる半導体装置のレイアウト設計方法およびレイ
アウト設計システムを提供することにある。
【００１１】本発明のさらなる目的は、ダミーセルを置
くことにより配線データ率を適正な値に設定できるとと
もに、配線間容量を大きくならないようにすることがで
きるの半導体装置のレイアウト設計方法およびレイアウ
ト設計システム、ならびそのレイアウト設計方法を用い
て作製された半導体装置を堤供することにある。
くことにより配線データ率を適正な値に設定できるとと
もに、配線間容量を大きくならないようにすることがで
きるの半導体装置のレイアウト設計方法およびレイアウ
ト設計システム、ならびそのレイアウト設計方法を用い
て作製された半導体装置を堤供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のレイアウト設計方法は、複数の機能ブロッ
クあるいはマクロセルを配置して許された領域内で相互
に配線を行う半導体装置のレイアウト設計方法におい
て、前記機能ブロックあるいはマクロセルを配置した後
に、機能ブロックあるいはマクロセルの配置されていな
い空き領域にダミーセルを配置する工程を含み、前記ダ
ミーセルの配置数を、配線部分の面積の割合である配線
データ率が所定の範囲に収まるように設定することを特
徴とする。
め、本発明のレイアウト設計方法は、複数の機能ブロッ
クあるいはマクロセルを配置して許された領域内で相互
に配線を行う半導体装置のレイアウト設計方法におい
て、前記機能ブロックあるいはマクロセルを配置した後
に、機能ブロックあるいはマクロセルの配置されていな
い空き領域にダミーセルを配置する工程を含み、前記ダ
ミーセルの配置数を、配線部分の面積の割合である配線
データ率が所定の範囲に収まるように設定することを特
徴とする。
【００１３】上記の場合、前記ダミーセルの配置数を、
配線部分の面積の割合を示す配線データ率が２０％〜５
０％になるように設定することが望ましい。
配線部分の面積の割合を示す配線データ率が２０％〜５
０％になるように設定することが望ましい。
【００１４】また、上記の設計方法は、複数の機能ブロ
ックあるいはマクロセルが配置された後に、機能ブロッ
クおよびマクロセルが配置されていない空き領域を検出
する第１の工程と、前記第１の工程にて検出された空き
領域における配置可能なダミーセル数を算出する第２の
工程と、前記第２の工程で算出されたダミーセル数に基
づいて、前記第１の工程で検出された空き領域にダミー
セルを配置する第３の工程と、を含むようにしてもよ
い。
ックあるいはマクロセルが配置された後に、機能ブロッ
クおよびマクロセルが配置されていない空き領域を検出
する第１の工程と、前記第１の工程にて検出された空き
領域における配置可能なダミーセル数を算出する第２の
工程と、前記第２の工程で算出されたダミーセル数に基
づいて、前記第１の工程で検出された空き領域にダミー
セルを配置する第３の工程と、を含むようにしてもよ
い。
【００１５】本発明のレイアウト設計システムは、複数
の機能ブロックあるいはマクロセルを配置して許された
領域内で相互に配線を行う配置・配線処理手段を有する
半導体装置のレイアウト設計システムであって、前記配
置・配線処理手段は、機能ブロックあるいはマクロセル
の配置を行う機能ブロック・マクロセル配置手段と、前
記機能ブロック・マクロセル配置手段による機能ブロッ
クあるいはマクロセルの配置の後に、機能ブロックある
いはマクロセルが配置されていない空き領域を検出する
空き領域検出手段と、前記空き領域検出手段によって検
出された空き領域における、配置可能なダミーセル数を
算出するダミーセル数算出手段と、前記ダミーセル数算
出手段によって算出されたダミーセル数に基づいて、前
記空き領域検出手段によって検出された空き領域にダミ
ーセルを配置するダミーセル配置手段と、前記ダミーセ
ル配置手段によるダミーセルの配置の後、前記機能ブロ
ック・マクロセル配置手段によって配置された機能ブロ
ックあるいはマクロセルを相互に接続する相互配線手段
とを有することを特徴とする。
の機能ブロックあるいはマクロセルを配置して許された
領域内で相互に配線を行う配置・配線処理手段を有する
半導体装置のレイアウト設計システムであって、前記配
置・配線処理手段は、機能ブロックあるいはマクロセル
の配置を行う機能ブロック・マクロセル配置手段と、前
記機能ブロック・マクロセル配置手段による機能ブロッ
クあるいはマクロセルの配置の後に、機能ブロックある
いはマクロセルが配置されていない空き領域を検出する
空き領域検出手段と、前記空き領域検出手段によって検
出された空き領域における、配置可能なダミーセル数を
算出するダミーセル数算出手段と、前記ダミーセル数算
出手段によって算出されたダミーセル数に基づいて、前
記空き領域検出手段によって検出された空き領域にダミ
ーセルを配置するダミーセル配置手段と、前記ダミーセ
ル配置手段によるダミーセルの配置の後、前記機能ブロ
ック・マクロセル配置手段によって配置された機能ブロ
ックあるいはマクロセルを相互に接続する相互配線手段
とを有することを特徴とする。
【００１６】本発明の第１の半導体装置は、ダミーセル
が、半導体基板上に選択的に形成されたＮ型ウェル領域
およびＰ型ウェル領域にそれぞれＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳトランジスタを形成し
てなる少なくとも１つの単位セルと、前記単位セルのＰ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタ上にそれぞれ設けられた第１および第２のア
ルミ配線と、から構成され、前記第１のアルミ配線が前
記Ｎ型ウェル領域とコンタクトが取られ、前記第２のア
ルミ配線が前記Ｐ型ウェル領域とコンタクトが取られて
いることを特徴とする。
が、半導体基板上に選択的に形成されたＮ型ウェル領域
およびＰ型ウェル領域にそれぞれＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳトランジスタを形成し
てなる少なくとも１つの単位セルと、前記単位セルのＰ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタ上にそれぞれ設けられた第１および第２のア
ルミ配線と、から構成され、前記第１のアルミ配線が前
記Ｎ型ウェル領域とコンタクトが取られ、前記第２のア
ルミ配線が前記Ｐ型ウェル領域とコンタクトが取られて
いることを特徴とする。
【００１７】上記の場合、前記ダミーセルは、前記単位
セルを複数有し、前記第１および第２のアルミ配線が前
記複数の単位セルのうちの１つの単位セルにのみ形成さ
れるようにしてもよい。
セルを複数有し、前記第１および第２のアルミ配線が前
記複数の単位セルのうちの１つの単位セルにのみ形成さ
れるようにしてもよい。
【００１８】また、本発明の第２の半導体装置は、ダミ
ーセルが、半導体基板上に選択的に形成されたＮ型ウェ
ル領域およびＰ型ウェル領域にそれぞれＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタを
形成してなる少なくとも１つの単位セルと、前記単位セ
ルのＮチャネルＭＯＳトランジスタ上に設けられ、前記
Ｐ型ウェル領域とコンタクトが取られたアルミ配線と、
から構成されたことを特徴とする。
ーセルが、半導体基板上に選択的に形成されたＮ型ウェ
ル領域およびＰ型ウェル領域にそれぞれＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタを
形成してなる少なくとも１つの単位セルと、前記単位セ
ルのＮチャネルＭＯＳトランジスタ上に設けられ、前記
Ｐ型ウェル領域とコンタクトが取られたアルミ配線と、
から構成されたことを特徴とする。
【００１９】上記の場合、前記ダミーセルは、前記単位
セルを複数有し、前記アルミ配線が前記複数の単位セル
のうちの１つの単位セルにのみ形成されるようにしても
よい。
セルを複数有し、前記アルミ配線が前記複数の単位セル
のうちの１つの単位セルにのみ形成されるようにしても
よい。
【００２０】また、本発明の第３の半導体装置は、ダミ
ーセルが、半導体基板上に選択的に形成されたＮ型ウェ
ル領域およびＰ型ウェル領域にそれぞれＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタを
形成してなる少なくとも１つの単位セルと、前記単位セ
ルのＰチャネルＭＯＳトランジスタ上に設けられ、前記
Ｎ型ウェル領域とコンタクトが取られたアルミ配線と、
から構成されたことを特徴とする。
ーセルが、半導体基板上に選択的に形成されたＮ型ウェ
ル領域およびＰ型ウェル領域にそれぞれＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタを
形成してなる少なくとも１つの単位セルと、前記単位セ
ルのＰチャネルＭＯＳトランジスタ上に設けられ、前記
Ｎ型ウェル領域とコンタクトが取られたアルミ配線と、
から構成されたことを特徴とする。
【００２１】上記の場合、前記ダミーセルは、前記単位
セルを複数有し、前記アルミ配線が前記複数の単位セル
のうちの１つの単位セルにのみ形成されるようにしても
よい。 （作用）上記のとおりの本発明においては、設けられた
ダミーセルの内部配線（アルミ配線）の分だけ配線デー
タ率が高くなる。したがって、配線データ率が２０％を
下回る場合でも、ダミーセルを配置することによって、
配線データ率を２０％以上にまで高くすることができ
る。このように、本発明では、配線データ率が適正な範
囲（例えば、２０％〜５０％）になるようにダミーセル
が配置されるので、従来のように、エッチングの際のロ
ーディング効果による配線間の残さの問題や配線のオー
バエッチングの問題が発生することはない。
セルを複数有し、前記アルミ配線が前記複数の単位セル
のうちの１つの単位セルにのみ形成されるようにしても
よい。 （作用）上記のとおりの本発明においては、設けられた
ダミーセルの内部配線（アルミ配線）の分だけ配線デー
タ率が高くなる。したがって、配線データ率が２０％を
下回る場合でも、ダミーセルを配置することによって、
配線データ率を２０％以上にまで高くすることができ
る。このように、本発明では、配線データ率が適正な範
囲（例えば、２０％〜５０％）になるようにダミーセル
が配置されるので、従来のように、エッチングの際のロ
ーディング効果による配線間の残さの問題や配線のオー
バエッチングの問題が発生することはない。
【００２２】また、本発明では、ダミーセルは、機能ブ
ロックあるいはマクロセルの配置されていない空き領域
に配置するので、上層配線と下層配線との重なりによる
配線間容量は発生しない。加えて、隣接する配線との間
の配線容量については、前述した特開平7-153844号公報
の手法のように最小配線ピッチで配置されることは極め
て少ないので、配線間容量が増大することも少ない。
ロックあるいはマクロセルの配置されていない空き領域
に配置するので、上層配線と下層配線との重なりによる
配線間容量は発生しない。加えて、隣接する配線との間
の配線容量については、前述した特開平7-153844号公報
の手法のように最小配線ピッチで配置されることは極め
て少ないので、配線間容量が増大することも少ない。
【００２３】また、本発明の半導体装置では、ダミーセ
ルのアルミ配線は、ＰチャネルＭＯＳトランジスタ上の
アルミ配線の場合、Ｎ型ウェル領域とコンタクトが取ら
れ、ＮチャネルＭＯＳトランジスタ上のアルミ配線の場
合、Ｐ型ウェル領域とコンタクトが取られる。よって、
ダミー配線（アルミ配線）の電位を固定することがで
き、従来のようなダミー配線の電位をとらない（フロー
ティング）構成において発生するノイズを防止すること
が可能である。
ルのアルミ配線は、ＰチャネルＭＯＳトランジスタ上の
アルミ配線の場合、Ｎ型ウェル領域とコンタクトが取ら
れ、ＮチャネルＭＯＳトランジスタ上のアルミ配線の場
合、Ｐ型ウェル領域とコンタクトが取られる。よって、
ダミー配線（アルミ配線）の電位を固定することがで
き、従来のようなダミー配線の電位をとらない（フロー
ティング）構成において発生するノイズを防止すること
が可能である。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２５】図１は本発明の半導体装置のレイアウト設
計方法の基本手順を示すフローチャートで、図２（ａ）
〜（ｃ）は図１に示す各手順における配置・配線を模式
的に示すレイアウト図である。
計方法の基本手順を示すフローチャートで、図２（ａ）
〜（ｃ）は図１に示す各手順における配置・配線を模式
的に示すレイアウト図である。
【００２６】このレイアウト設計方法では、まず、図２
（ａ）に示すように、半導体装置の機能を実現するのに
必要な複数のマクロセル１ａ，１ｂおよび機能ブロック
２ａ〜２ｄを配置する（ステップＳ１０）。ここで、マ
クロセルおよび機能ブロックは、前もってライブラリに
登録してあるものとする。次いで、図２（ｂ）に示すよ
うに、前もって準備してある（ライブラリに登録してあ
る）ダミーセル３を、ステップ１０において機能ブロッ
クおよびマクロセルが配置されなかった空き領域に配置
する（ステップＳ１１）。その後、図２（ｃ）に示すよ
うに、配置された機能ブロックおよびマクロセルについ
て相互に配線を行う（ステップＳ１２）。この相互配線
は、ダミーセルの内部配線（ダミー配線）であいた部分
があれば、その部分を通って配線を容易に引くことがで
きる。
（ａ）に示すように、半導体装置の機能を実現するのに
必要な複数のマクロセル１ａ，１ｂおよび機能ブロック
２ａ〜２ｄを配置する（ステップＳ１０）。ここで、マ
クロセルおよび機能ブロックは、前もってライブラリに
登録してあるものとする。次いで、図２（ｂ）に示すよ
うに、前もって準備してある（ライブラリに登録してあ
る）ダミーセル３を、ステップ１０において機能ブロッ
クおよびマクロセルが配置されなかった空き領域に配置
する（ステップＳ１１）。その後、図２（ｃ）に示すよ
うに、配置された機能ブロックおよびマクロセルについ
て相互に配線を行う（ステップＳ１２）。この相互配線
は、ダミーセルの内部配線（ダミー配線）であいた部分
があれば、その部分を通って配線を容易に引くことがで
きる。
【００２７】以下、上述のステップＳ１１で配置される
ダミーセルの構造について具体的に説明する。図３は、
本発明のレイアウト設計方法に適用されるダミーセルの
一構成例を示す図で、（ａ）はパターンの一例、（ｂ）
は（ａ）のＤ−Ｄ’断面図、（ｃ）は（ａ）のＥ−Ｅ’
断面図である。
ダミーセルの構造について具体的に説明する。図３は、
本発明のレイアウト設計方法に適用されるダミーセルの
一構成例を示す図で、（ａ）はパターンの一例、（ｂ）
は（ａ）のＤ−Ｄ’断面図、（ｃ）は（ａ）のＥ−Ｅ’
断面図である。
【００２８】図３（ａ）に示すダミーセルは、Ｐチャネ
ルＭＯＳトランジスタ部３１とＮチャネルＭＯＳトラン
ジスタ部３２が隣接して配置され、さらにその両側にト
ランスファーゲート用ＮチャネルＭＯＳトランジスタ部
３３が隣接して配置された構成になっている。
ルＭＯＳトランジスタ部３１とＮチャネルＭＯＳトラン
ジスタ部３２が隣接して配置され、さらにその両側にト
ランスファーゲート用ＮチャネルＭＯＳトランジスタ部
３３が隣接して配置された構成になっている。
【００２９】ＰチャネルＭＯＳトランジスタ部３１は、
図３（ｂ）に示すように、Ｐ型基板１１上に選択的に形
成されたＮ型ウェル１２の領域に形成されている。Ｎ型
ウェル１２の領域には、フィールド酸化膜１９によって
分離された領域にＰチャネルＭＯＳトランジスタ素子と
してＰ型拡散層１５、ゲート電極１８、さらには１層目
のアルミ配線２１（ダミーセルの内部配線）とＮ型ウェ
ル１２とのコンタクトをとるためＮ型ウェルコンタクト
１６が形成されている。この図３（ｂ）では、フィール
ド酸化膜１９によって分離された領域に２つのＰチャネ
ルＭＯＳトランジスタが形成されている。
図３（ｂ）に示すように、Ｐ型基板１１上に選択的に形
成されたＮ型ウェル１２の領域に形成されている。Ｎ型
ウェル１２の領域には、フィールド酸化膜１９によって
分離された領域にＰチャネルＭＯＳトランジスタ素子と
してＰ型拡散層１５、ゲート電極１８、さらには１層目
のアルミ配線２１（ダミーセルの内部配線）とＮ型ウェ
ル１２とのコンタクトをとるためＮ型ウェルコンタクト
１６が形成されている。この図３（ｂ）では、フィール
ド酸化膜１９によって分離された領域に２つのＰチャネ
ルＭＯＳトランジスタが形成されている。
【００３０】ＮチャネルＭＯＳトランジスタ部３２は、
図３（ｃ）に示すように、Ｐ型基板１１上に選択的に形
成されたＰ型ウェル１３の領域に形成されている。Ｐ型
ウェル１３の領域は、フィールド酸化膜１９によって分
離された領域にＮチャネルＭＯＳトランジスタ素子とし
てＮ型拡散層１４、ゲート電極１８、さらには１層目の
アルミ配線２１（ダミーセルの内部配線）とＰ型ウェル
１３とのコンタクトをとるためＰ型ウェルコンタクト１
７が形成されている。この図３（ｃ）では、フィールド
酸化膜１９によって分離された領域に２つのＮチャネル
ＭＯＳトランジスタが形成されている。
図３（ｃ）に示すように、Ｐ型基板１１上に選択的に形
成されたＰ型ウェル１３の領域に形成されている。Ｐ型
ウェル１３の領域は、フィールド酸化膜１９によって分
離された領域にＮチャネルＭＯＳトランジスタ素子とし
てＮ型拡散層１４、ゲート電極１８、さらには１層目の
アルミ配線２１（ダミーセルの内部配線）とＰ型ウェル
１３とのコンタクトをとるためＰ型ウェルコンタクト１
７が形成されている。この図３（ｃ）では、フィールド
酸化膜１９によって分離された領域に２つのＮチャネル
ＭＯＳトランジスタが形成されている。
【００３１】トランスファーゲート用ＮチャネルＭＯＳ
トランジスタ部３３は、上記のＮチャネルＭＯＳトラン
ジスタ部３２と同様の構成になっている。
トランジスタ部３３は、上記のＮチャネルＭＯＳトラン
ジスタ部３２と同様の構成になっている。
【００３２】本ダミーセルを構成する単位セル３４は、
ＰチャネルＭＯＳトランジスタ部３１のＮ型ウェル１２
の領域に形成された２つのＰチャネルＭＯＳトランジス
タと、ＮチャネルＭＯＳトランジスタ部３２のＰ型ウェ
ル１３の領域に形成された２つのＮチャネルＭＯＳトラ
ンジスタと、これらトランジスタ部３１，３２の両側に
隣接して形成されたトランスファーゲート用Ｎチャネル
ＭＯＳトランジスタ部３３の４つのトランスファーゲー
ト用ＮチャネルＭＯＳトランジスタからなっている。図
３（ａ）では、この単位セル３４が線対称に横方向に展
開された構成になっている。
ＰチャネルＭＯＳトランジスタ部３１のＮ型ウェル１２
の領域に形成された２つのＰチャネルＭＯＳトランジス
タと、ＮチャネルＭＯＳトランジスタ部３２のＰ型ウェ
ル１３の領域に形成された２つのＮチャネルＭＯＳトラ
ンジスタと、これらトランジスタ部３１，３２の両側に
隣接して形成されたトランスファーゲート用Ｎチャネル
ＭＯＳトランジスタ部３３の４つのトランスファーゲー
ト用ＮチャネルＭＯＳトランジスタからなっている。図
３（ａ）では、この単位セル３４が線対称に横方向に展
開された構成になっている。
【００３３】アルミ配線２１は、ダミー配線として設け
られた１層目のアルミ配線で、ＰチャネルＭＯＳトラン
ジスタ部３１とＮチャネルＭＯＳトランジスタ部３２の
上にそれぞれ配置されている。ＰチャネルＭＯＳトラン
ジスタ部３１上のアルミ配線２１は、Ｎ型ウェルコンタ
クト１６を介してＮ型ウェル１２に接続されており、電
源電位（ＶＤＤ）が与えられる。ＮチャネルＭＯＳトラ
ンジスタ部３２上のアルミ配線２１は、Ｐ型ウェルコン
タクト１７を介してＰ型ウェル１３に接続されており、
グランド電位が与えられる。
られた１層目のアルミ配線で、ＰチャネルＭＯＳトラン
ジスタ部３１とＮチャネルＭＯＳトランジスタ部３２の
上にそれぞれ配置されている。ＰチャネルＭＯＳトラン
ジスタ部３１上のアルミ配線２１は、Ｎ型ウェルコンタ
クト１６を介してＮ型ウェル１２に接続されており、電
源電位（ＶＤＤ）が与えられる。ＮチャネルＭＯＳトラ
ンジスタ部３２上のアルミ配線２１は、Ｐ型ウェルコン
タクト１７を介してＰ型ウェル１３に接続されており、
グランド電位が与えられる。
【００３４】次に、上述したダミーセルの製造方法を、
工程順に従い説明する。まず、Ｐ型基板１１（例えば、
不純物濃度：１×１０１５ｃｍー３）を準備し、選択的
にＮ型ウェル１２とＰ型ウェル１３を形成する。Ｎ型ウ
ェル１２の領域には、ＰチャネルＭＯＳトランジスタ部
３１が、Ｐ型ウェル１３の領域には、ＮチャネルＭＯＳ
トランジスタ部３２とトランスファーゲート用Ｎチャネ
ルＭＯＳトランジスタ部３３が最終的に形成される。
工程順に従い説明する。まず、Ｐ型基板１１（例えば、
不純物濃度：１×１０１５ｃｍー３）を準備し、選択的
にＮ型ウェル１２とＰ型ウェル１３を形成する。Ｎ型ウ
ェル１２の領域には、ＰチャネルＭＯＳトランジスタ部
３１が、Ｐ型ウェル１３の領域には、ＮチャネルＭＯＳ
トランジスタ部３２とトランスファーゲート用Ｎチャネ
ルＭＯＳトランジスタ部３３が最終的に形成される。
【００３５】次いで、ＬＯＣＯＳ法により、Ｎ型拡散層
１４、Ｐ型拡散層１５、Ｎ型ウェルコンタクト１６、Ｐ
型ウェルコンタクト１７を形成する部分以外に、選択的
にフィールド酸化膜１９（例えば厚さ４５０ｎｍ）を形
成する。そして、ＮチャネルＭＯＳトランジスタのしき
い値電圧制御とＰチャネルＭＯＳトランジスタのしきい
値電圧制御のための、ボロンイオン注入を行う。この工
程は、特に順番は関係ない。
１４、Ｐ型拡散層１５、Ｎ型ウェルコンタクト１６、Ｐ
型ウェルコンタクト１７を形成する部分以外に、選択的
にフィールド酸化膜１９（例えば厚さ４５０ｎｍ）を形
成する。そして、ＮチャネルＭＯＳトランジスタのしき
い値電圧制御とＰチャネルＭＯＳトランジスタのしきい
値電圧制御のための、ボロンイオン注入を行う。この工
程は、特に順番は関係ない。
【００３６】最後に、ゲート電極１８（ゲートポリサイ
ド）を形成して、Ｎ型拡散層１４とＮ型ウェルコンタク
ト１６とを形成するため砒素（あるいはリン）およびＰ
型拡散層１５とＰ型ウェルコンタクト１７とを形成する
ためボロン（あるいはフッ化ボロン）をイオン注入す
る。
ド）を形成して、Ｎ型拡散層１４とＮ型ウェルコンタク
ト１６とを形成するため砒素（あるいはリン）およびＰ
型拡散層１５とＰ型ウェルコンタクト１７とを形成する
ためボロン（あるいはフッ化ボロン）をイオン注入す
る。
【００３７】前述の図１の手順のステップ１１で行われ
るダミーセルの配置では、上述した単位セル３４を１単
位として、あるいは図３（ａ）に示すように線対称に展
開された２つの単位セル３４を１単位として、機能ブロ
ックあるいはマクロセルが配置されていない空き領域に
所定の数だけ線対称に展開する。具体的には、機能ブロ
ックあるいはマクロセルが配置されていない空き領域を
検出し、その検出された空き領域に配置可能な単位セル
３４の数を算出し、その算出された数に応じて単位セル
３４を上下左右に線対称に展開する。
るダミーセルの配置では、上述した単位セル３４を１単
位として、あるいは図３（ａ）に示すように線対称に展
開された２つの単位セル３４を１単位として、機能ブロ
ックあるいはマクロセルが配置されていない空き領域に
所定の数だけ線対称に展開する。具体的には、機能ブロ
ックあるいはマクロセルが配置されていない空き領域を
検出し、その検出された空き領域に配置可能な単位セル
３４の数を算出し、その算出された数に応じて単位セル
３４を上下左右に線対称に展開する。
【００３８】なお、ダミーセルを配置したことにより相
互配線の自由度を損なうことが考えられるが、通常、ゲ
ートアレイの１アルミ配線は横方向にのみ配線が引き回
されることから、本発明では、ダミーセルのアルミ配線
を横方向に行うようになっている。よって、相互配線の
自由度を損なうことはない。
互配線の自由度を損なうことが考えられるが、通常、ゲ
ートアレイの１アルミ配線は横方向にのみ配線が引き回
されることから、本発明では、ダミーセルのアルミ配線
を横方向に行うようになっている。よって、相互配線の
自由度を損なうことはない。
【００３９】（ダミーセルの他の実施形態）次に、本発
明のレイアウト設計方法に適用可能なダミーセルの他の
実施形態について説明する。
明のレイアウト設計方法に適用可能なダミーセルの他の
実施形態について説明する。
【００４０】図４は、本発明のレイアウト設計方法に適
用可能なダミーセルの第２の実施形態を説明するための
図である。図４において、ダミー配線としての１層目の
アルミ配線２１は、ＰチャネルＭＯＳトランジスタ部３
１上のみに配置されており、Ｎ型ウェルコントクト１６
でＮ型ウェル１２に接続され、が与えられる。同じよう
に、アルミ配線２１をＮチャネルＭＯＳトランジスタ部
３２上のみに配置し、Ｐ型ウェルコントクト１７でＰ型
ウェル１３に接続し、グランド電位が与えられる構成と
する事も可能である。
用可能なダミーセルの第２の実施形態を説明するための
図である。図４において、ダミー配線としての１層目の
アルミ配線２１は、ＰチャネルＭＯＳトランジスタ部３
１上のみに配置されており、Ｎ型ウェルコントクト１６
でＮ型ウェル１２に接続され、が与えられる。同じよう
に、アルミ配線２１をＮチャネルＭＯＳトランジスタ部
３２上のみに配置し、Ｐ型ウェルコントクト１７でＰ型
ウェル１３に接続し、グランド電位が与えられる構成と
する事も可能である。
【００４１】図５は、本発明のレイアウト設計方法に適
用可能なダミーセルの第３の実施形態を説明するための
図である。図５において、ダミー配線としての１層目の
アルミ配線２１は、ダミーセルの単位をゲートアレイを
構成する単位セル２つで構成し、その１方の単位セルの
みに配置されている。このダミー配線２１は、Ｐチャネ
ルＭＯＳトランジスタ部３１とＮチャネルＭＯＳトラン
ジスタ部３２の上にそれぞれ配置されている。Ｐチャネ
ルＭＯＳトランジスタ部３１上のアルミ配線２１は、Ｎ
型ウェルコンタクト１６でＮ型ウェル１３に接続され、
電源電位が与えられる。ＮチャネルＭＯＳトランジスタ
部３２上のアルミ配線２１は、Ｐ型ウェルコンタクト１
７でＰ型ウェル１３に接続され、グランド電位（ＶＤ
Ｄ）が与えられる。
用可能なダミーセルの第３の実施形態を説明するための
図である。図５において、ダミー配線としての１層目の
アルミ配線２１は、ダミーセルの単位をゲートアレイを
構成する単位セル２つで構成し、その１方の単位セルの
みに配置されている。このダミー配線２１は、Ｐチャネ
ルＭＯＳトランジスタ部３１とＮチャネルＭＯＳトラン
ジスタ部３２の上にそれぞれ配置されている。Ｐチャネ
ルＭＯＳトランジスタ部３１上のアルミ配線２１は、Ｎ
型ウェルコンタクト１６でＮ型ウェル１３に接続され、
電源電位が与えられる。ＮチャネルＭＯＳトランジスタ
部３２上のアルミ配線２１は、Ｐ型ウェルコンタクト１
７でＰ型ウェル１３に接続され、グランド電位（ＶＤ
Ｄ）が与えられる。
【００４２】図６は、本発明のレイアウト設計方法に適
用可能なダミーセルの第４の実施形態を説明するための
図である。図６において、ダミー配線としての１層目の
アルミ配線２１は、ダミーセルの単位をゲートアレイを
構成する単位セル２つで構成し、その１方の単位セルの
みに配置されている。このダミー配線２１は、Ｐチャネ
ルＭＯＳトランジスタ部３１上のみに配置されており、
Ｎ型ウェルコンタクト１６でＮ型ウェル１２に接続さ
れ、電源電位が与えられる。同じように、アルミ配線２
１をＮチャネルＭＯＳトランジスタ部３２上のみに配置
し、Ｐ型ウェルコントクト１７でＰ型ウェル１３に接続
し、グランド電位が与えられる構成とする事も可能であ
る。 （レイアウト設計システムの実施形態）図７は、本発明
のレイアウト設計システムの一実施形態を示すブロック
図である。このレイアウト設計システムは、配置される
機能ブロックおよびマクロセルの接続情報が用意された
ネットリスト１００と、機能ブロック、マクロセル、ダ
ミーセルに関する論理や電気的特性などの情報が登録さ
れたライブラリ１０１と、これらネットリスト１００お
よびライブラリ１０１の情報に基づいて機能ブロック、
マクロセル、ダミーセルを配置して、機能ブロックおよ
びマクロセルを相互に接続する配置・配線処理部１０２
と、その配置・配線処理結果を出力する出力部１０３か
ら構成されている。ネットリスト１００およびライブラ
リ１０１には、ユーザ側から与えられる製品（コード）
に応じて予め情報が用意される。
用可能なダミーセルの第４の実施形態を説明するための
図である。図６において、ダミー配線としての１層目の
アルミ配線２１は、ダミーセルの単位をゲートアレイを
構成する単位セル２つで構成し、その１方の単位セルの
みに配置されている。このダミー配線２１は、Ｐチャネ
ルＭＯＳトランジスタ部３１上のみに配置されており、
Ｎ型ウェルコンタクト１６でＮ型ウェル１２に接続さ
れ、電源電位が与えられる。同じように、アルミ配線２
１をＮチャネルＭＯＳトランジスタ部３２上のみに配置
し、Ｐ型ウェルコントクト１７でＰ型ウェル１３に接続
し、グランド電位が与えられる構成とする事も可能であ
る。 （レイアウト設計システムの実施形態）図７は、本発明
のレイアウト設計システムの一実施形態を示すブロック
図である。このレイアウト設計システムは、配置される
機能ブロックおよびマクロセルの接続情報が用意された
ネットリスト１００と、機能ブロック、マクロセル、ダ
ミーセルに関する論理や電気的特性などの情報が登録さ
れたライブラリ１０１と、これらネットリスト１００お
よびライブラリ１０１の情報に基づいて機能ブロック、
マクロセル、ダミーセルを配置して、機能ブロックおよ
びマクロセルを相互に接続する配置・配線処理部１０２
と、その配置・配線処理結果を出力する出力部１０３か
ら構成されている。ネットリスト１００およびライブラ
リ１０１には、ユーザ側から与えられる製品（コード）
に応じて予め情報が用意される。
【００４３】配置・配線処理部１０２は、機能ブロック
およびマクロセルの配置を行う機能ブロック・マクロセ
ル配置部１１０と、その機能ブロックおよびマクロセル
の配置の後に、機能ブロックおよびマクロセルが配置さ
れていない空き領域を検出する空き領域検出部１１１
と、その検出された空き領域における、配置可能なダミ
ーセル数を算出するダミーセル数算出部１１２と、その
算出されたダミーセル数に基づいて空き領域にダミーセ
ルを配置するダミーセル配置部１１３と、機能ブロック
およびマクロセルを相互に接続する相互配線部１１４と
を有する。
およびマクロセルの配置を行う機能ブロック・マクロセ
ル配置部１１０と、その機能ブロックおよびマクロセル
の配置の後に、機能ブロックおよびマクロセルが配置さ
れていない空き領域を検出する空き領域検出部１１１
と、その検出された空き領域における、配置可能なダミ
ーセル数を算出するダミーセル数算出部１１２と、その
算出されたダミーセル数に基づいて空き領域にダミーセ
ルを配置するダミーセル配置部１１３と、機能ブロック
およびマクロセルを相互に接続する相互配線部１１４と
を有する。
【００４４】このレイアウト設計システムでは、複数の
機能ブロックあるいはマクロセルが配置された後、機能
ブロックおよびマクロセルが配置されていない空き領域
が検出され、その空き領域における配置可能なダミーセ
ル数が算出される。そして、その算出されたダミーセル
数に基づいて空き領域にダミーセルが配置された後、機
能ブロックあるいはマクロセルについて相互配線が行わ
れる。このようにして配置されたダミーセルは、その内
部配線（図３（ａ）に示すアルミ配線２１）が配線デー
タ率に寄与することになるので、ダミーセルの配置数を
調整することによって適正な配線データ率（具体的に
は、２０％〜５０％）を得ることができる。
機能ブロックあるいはマクロセルが配置された後、機能
ブロックおよびマクロセルが配置されていない空き領域
が検出され、その空き領域における配置可能なダミーセ
ル数が算出される。そして、その算出されたダミーセル
数に基づいて空き領域にダミーセルが配置された後、機
能ブロックあるいはマクロセルについて相互配線が行わ
れる。このようにして配置されたダミーセルは、その内
部配線（図３（ａ）に示すアルミ配線２１）が配線デー
タ率に寄与することになるので、ダミーセルの配置数を
調整することによって適正な配線データ率（具体的に
は、２０％〜５０％）を得ることができる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
機能ブロックあるいはマクロセルの配置されていない領
域にダミーセルを配置するだけで配線データ率を調整で
きるので、配線データ率を適正な範囲（例えば、２０％
〜５０％）に容易に設定することができる。これによ
り、配線間の残さや配線のオーバエッチングを防止する
ことができ、半導体装置の信頼性が向上するとともに製
造時の歩留まりも向上する。
機能ブロックあるいはマクロセルの配置されていない領
域にダミーセルを配置するだけで配線データ率を調整で
きるので、配線データ率を適正な範囲（例えば、２０％
〜５０％）に容易に設定することができる。これによ
り、配線間の残さや配線のオーバエッチングを防止する
ことができ、半導体装置の信頼性が向上するとともに製
造時の歩留まりも向上する。
【００４６】また、本発明では、ダミーセルの配置によ
る配線間容量の増大は生じないので、従来よりも配線間
容量を少なくすることができる。
る配線間容量の増大は生じないので、従来よりも配線間
容量を少なくすることができる。
【００４７】さらに、ダミーセルのアルミ配線は電位が
固定されるので、従来のフローティング構造のものより
もノイズに強い。
固定されるので、従来のフローティング構造のものより
もノイズに強い。
【図１】本発明の半導体装置のレイアウト設計方法の基
本手順を示すフローチャート図である。
本手順を示すフローチャート図である。
【図２】（ａ）〜（ｃ）は図１に示す各手順における配
置・配線を模式的に示すレイアウト図である。
置・配線を模式的に示すレイアウト図である。
【図３】本発明のレイアウト設計方法に適用されるダミ
ーセルの一構成例を示す図で、（ａ）はパターンの一
例、（ｂ）は（ａ）のＤ−Ｄ’断面図、（ｃ）は（ａ）
のＥ−Ｅ’断面図である。
ーセルの一構成例を示す図で、（ａ）はパターンの一
例、（ｂ）は（ａ）のＤ−Ｄ’断面図、（ｃ）は（ａ）
のＥ−Ｅ’断面図である。
【図４】本発明のレイアウト設計方法に適用可能なダミ
ーセルの第２の実施形態を説明するための図である。
ーセルの第２の実施形態を説明するための図である。
【図５】本発明のレイアウト設計方法に適用可能なダミ
ーセルの第３の実施形態を説明するための図である。
ーセルの第３の実施形態を説明するための図である。
【図６】本発明のレイアウト設計方法に適用可能なダミ
ーセルの第４の実施形態を説明するための図である。
ーセルの第４の実施形態を説明するための図である。
【図７】本発明のレイアウト設計システムの一実施形態
を示すブロック図である。
を示すブロック図である。
【図８】特開平７−１５３８４４号公報に開示されてい
る半導体集積回路のチップ表面の平面図である。
る半導体集積回路のチップ表面の平面図である。
１ａ，１ｂ マクロセル ２ａ〜２ｄ 機能ブロック ３ ダミーセル ４ 配線 １１ Ｐ型基板 １２ Ｎ型ウェル １３ Ｐ型ウェル １４ Ｎ型拡散層 １５ Ｐ型拡散層 １６ Ｎ型ウェルコンタクト １７ Ｐ型ウェルコンタクト １８ ゲート電極 １９ フィールド酸化膜 ２１ アルミ配線 ３１ ＰチャネルＭＯＳトランジスタ部 ３２ ＮチャネルＭＯＳトランジスタ部 ３３ トランスファーゲート用ＮチャネルＭＯＳトラ
ンジスタ部 ３４ 単位セル
ンジスタ部 ３４ 単位セル
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置のレイアウト設計
方法およびレイアウト設計システムならびに半導体装置
方法およびレイアウト設計システムならびに半導体装置
Claims (10)
- 【請求項１】 複数の機能ブロックあるいはマクロセル
を配置して許された領域内で相互に配線を行う半導体装
置のレイアウト設計方法において、 前記機能ブロックあるいはマクロセルを配置した後に、
機能ブロックあるいはマクロセルの配置されていない空
き領域にダミーセルを配置する工程を含み、前記ダミー
セルの配置数を、配線部分の面積の割合である配線デー
タ率が所定の範囲に収まるように設定することを特徴と
する半導体装置のレイアウト設計方法。 - 【請求項２】 請求項１に記載の半導体装置のレイアウ
ト設計方法において、 前記ダミーセルの配置数を、配線部分の面積の割合を示
す配線データ率が２０％〜５０％になるように設定する
ことを特徴とする半導体装置のレイアウト設計方法。 - 【請求項３】 請求項１に記載の半導体装置のレイアウ
ト設計方法において、 複数の機能ブロックあるいはマ
クロセルが配置された後に、機能ブロックおよびマクロ
セルが配置されていない空き領域を検出する第１の工程
と、 前記第１の工程にて検出された空き領域における配置可
能なダミーセル数を算出する第２の工程と、 前記第２の工程で算出されたダミーセル数に基づいて、
前記第１の工程で検出された空き領域にダミーセルを配
置する第３の工程と、を含むことを特徴とする半導体装
置のレイアウト設計方法。 - 【請求項４】 複数の機能ブロックあるいはマクロセル
を配置して許された領域内で相互に配線を行う配置・配
線処理手段を有する半導体装置のレイアウト設計システ
ムであって、 前記配置・配線処理手段は、 機能ブロックあるいはマクロセルの配置を行う機能ブロ
ック・マクロセル配置手段と、 前記機能ブロック・マクロセル配置手段による機能ブロ
ックあるいはマクロセルの配置の後に、機能ブロックあ
るいはマクロセルが配置されていない空き領域を検出す
る空き領域検出手段と、 前記空き領域検出手段によって検出された空き領域にお
ける、配置可能なダミーセル数を算出するダミーセル数
算出手段と、 前記ダミーセル数算出手段によって算出されたダミーセ
ル数に基づいて、前記空き領域検出手段によって検出さ
れた空き領域にダミーセルを配置するダミーセル配置手
段と、 前記ダミーセル配置手段によるダミーセルの配置の後、
前記機能ブロック・マクロセル配置手段によって配置さ
れた機能ブロックあるいはマクロセルを相互に接続する
相互配線手段とを有することを特徴とする半導体装置の
レイアウト設計システム。 - 【請求項５】 請求項１乃至請求項３のいずれかに記載
の半導体装置のレイアウト設計方法を用いて作製された
半導体装置であって、 ダミーセルが、 半導体基板上に選択的に形成されたＮ型ウェル領域およ
びＰ型ウェル領域にそれぞれＰチャネルＭＯＳトランジ
スタおよびＮチャネルＭＯＳトランジスタを形成してな
る少なくとも１つの単位セルと、 前記単位セルのＰチャネルＭＯＳトランジスタおよびＮ
チャネルＭＯＳトランジスタ上にそれぞれ設けられた第
１および第２のアルミ配線と、から構成され、 前記第１のアルミ配線が前記Ｎ型ウェル領域とコンタク
トが取られ、前記第２のアルミ配線が前記Ｐ型ウェル領
域とコンタクトが取られていることを特徴とする半導体
装置。 - 【請求項６】 請求項５に記載の半導体装置において、 前記ダミーセルは、前記単位セルを複数有し、前記第１
および第２のアルミ配線が前記複数の単位セルのうちの
１つの単位セルにのみ形成されていることを特徴とする
請求項１記載の半導体装置のレイアウト方法。 - 【請求項７】 請求項１乃至請求項３のいずれかに記載
の半導体装置のレイアウト設計方法を用いて作製された
半導体装置であって、 ダミーセルが、 半導体基板上に選択的に形成されたＮ型ウェル領域およ
びＰ型ウェル領域にそれぞれＰチャネルＭＯＳトランジ
スタおよびＮチャネルＭＯＳトランジスタを形成してな
る少なくとも１つの単位セルと、 前記単位セルのＮチャネルＭＯＳトランジスタ上に設け
られ、前記Ｐ型ウェル領域とコンタクトが取られたアル
ミ配線と、から構成されたことを特徴とする半導体装
置。 - 【請求項８】 請求項７に記載の半導体装置において、 前記ダミーセルは、前記単位セルを複数有し、前記アル
ミ配線が前記複数の単位セルのうちの１つの単位セルに
のみ形成されていることを特徴とする半導体装置。 - 【請求項９】 請求項１乃至請求項３のいずれかに記載
の半導体装置のレイアウト設計方法を用いて作製された
半導体装置であって、 ダミーセルが、 半導体基板上に選択的に形成されたＮ型ウェル領域およ
びＰ型ウェル領域にそれぞれＰチャネルＭＯＳトランジ
スタおよびＮチャネルＭＯＳトランジスタを形成してな
る少なくとも１つの単位セルと、 前記単位セルのＰチャネルＭＯＳトランジスタ上に設け
られ、前記Ｎ型ウェル領域とコンタクトが取られたアル
ミ配線と、から構成されたことを特徴とする半導体装
置。 - 【請求項１０】 請求項９に記載の半導体装置におい
て、 前記ダミーセルは、前記単位セルを複数有し、前記アル
ミ配線が前記複数の単位セルのうちの１つの単位セルに
のみ形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345120A JPH11176941A (ja) | 1997-12-15 | 1997-12-15 | 半導体装置のレイアウト設計方法およびレイアウト設計システムならびに半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345120A JPH11176941A (ja) | 1997-12-15 | 1997-12-15 | 半導体装置のレイアウト設計方法およびレイアウト設計システムならびに半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176941A true JPH11176941A (ja) | 1999-07-02 |
Family
ID=18374426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9345120A Pending JPH11176941A (ja) | 1997-12-15 | 1997-12-15 | 半導体装置のレイアウト設計方法およびレイアウト設計システムならびに半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11176941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358221A (ja) * | 2000-06-14 | 2001-12-26 | Fujitsu Ltd | レイアウト方法、レイアウト装置及び記録媒体 |
| US7208350B2 (en) | 2003-01-14 | 2007-04-24 | Nec Electronics Corporation | Method and device for producing layout patterns of a semiconductor device having an even wafer surface |
-
1997
- 1997-12-15 JP JP9345120A patent/JPH11176941A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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