JPH11175260A - Disk array controller and controlling method therefor - Google Patents
Disk array controller and controlling method thereforInfo
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- JPH11175260A JPH11175260A JP9346095A JP34609597A JPH11175260A JP H11175260 A JPH11175260 A JP H11175260A JP 9346095 A JP9346095 A JP 9346095A JP 34609597 A JP34609597 A JP 34609597A JP H11175260 A JPH11175260 A JP H11175260A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、データを分割して
複数の磁気ディスク装置に格納するディスクアレイ装置
の制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control device for a disk array device which divides data and stores the data in a plurality of magnetic disk devices.
【0002】[0002]
【従来の技術】コンピュータの主記憶のI/O性能に比
べて、2次記憶装置として用いられる磁気ディスク装置
を使ったサブシステムのI/O性能は3〜4桁程度小さ
く、従来からこの差を縮めること、すなわちサブシステ
ムのI/O性能を向上する努力が各所でなされている。
サブシステムのI/O性能を向上させるための1つの方
法として、複数の磁気ディスク装置でサブシステムを構
成し、データを分割して複数の磁気ディスク装置に格納
する手段、いわゆるディスクアレイと呼ばれるシステム
が知られている。このディスクアレイでは、複数の磁気
ディスク装置を並列に動作させてデータの入出力を行う
ため、I/O性能が向上する。しかし、複数の磁気ディ
スク装置への書き込み及び読み出し動作を並列に処理す
るため、制御が複雑で、それに要するオーバーヘッドが
大きいという問題がある。2. Description of the Related Art The I / O performance of a subsystem using a magnetic disk device used as a secondary storage device is about three to four orders of magnitude smaller than the I / O performance of a main memory of a computer. Efforts are being made in various places to reduce the I / O performance of subsystems.
As one method for improving the I / O performance of a subsystem, a system in which a subsystem is composed of a plurality of magnetic disk devices and data is divided and stored in the plurality of magnetic disk devices, that is, a system called a so-called disk array It has been known. In this disk array, a plurality of magnetic disk devices are operated in parallel to input and output data, so that I / O performance is improved. However, since the writing and reading operations for a plurality of magnetic disk devices are processed in parallel, there is a problem that the control is complicated and the overhead required therefor is large.
【0003】図2に示すように、主にメインフレーム向
けの大型ディスクアレイの制御装置3は、一般的に、ホ
ストコンピュータ1とのインターフェース部(チャネル
I/F部)13、複数の磁気ディスク装置21とのイン
ターフェース部(ディスクI/F部)14、データ及び
制御情報を一時格納する共有メモリ部32が、共有バス
60を介して繋がる構成をとっている。As shown in FIG. 2, a controller 3 for a large disk array mainly for a mainframe generally includes an interface unit (channel I / F unit) 13 with the host computer 1 and a plurality of magnetic disk units. An interface unit (disk I / F unit) 14 and a shared memory unit 32 for temporarily storing data and control information are connected via a shared bus 60.
【0004】ディスクアレイ装置のI/Oスループット
性能の伸びは大きく、それに対応するため、上記インタ
ーフェース部等の処理性能を向上させる必要がある。こ
れら処理性能の向上に伴って、共有バス60の利用率が
飽和状態となり、それが原因でスループット性能が制限
されている。そこで、共有バス60のスループットを上
げるための努力がなされているが、装置の構成上、バス
幅、駆動周波数等を改善することは難しく、スループッ
トの向上にも限界がある。[0004] The I / O throughput performance of the disk array device has been greatly increased, and in order to cope with the increase, it is necessary to improve the processing performance of the interface unit and the like. With these improvements in processing performance, the utilization rate of the shared bus 60 has become saturated, which limits throughput performance. Therefore, although efforts have been made to increase the throughput of the shared bus 60, it is difficult to improve the bus width, the driving frequency, and the like due to the configuration of the device, and there is a limit in improving the throughput.
【0005】[0005]
【発明が解決しようとする課題】本発明が解決しようと
する課題は、ホストコンピュータとのインターフェース
部(チャネルI/F部)、複数の磁気ディスク装置との
インターフェース部(ディスクI/F部)、データ及び
制御情報を一時格納する共有メモリ部との間を繋ぐデー
タ転送路のスループットを向上させることにある。The problems to be solved by the present invention are: an interface with a host computer (channel I / F); an interface with a plurality of magnetic disk devices (disk I / F); An object of the present invention is to improve the throughput of a data transfer path connected to a shared memory unit for temporarily storing data and control information.
【0006】[0006]
【課題を解決するための手段】上記課題を解決するため
に、本発明では、共有バス60に変わって、スイッチを
用いた相互結合網を介して上記インターフェース部等を
繋ぐ。これにより、相互接続された個々のパスのスルー
プットは、共有バスの数分の1であるが、相互接続され
た2点間には複数のパスが存在するため、負荷が分散さ
れ、スループットの向上が可能となる。In order to solve the above-mentioned problems, in the present invention, the above-mentioned interface section and the like are connected to each other via an interconnection network using switches instead of the shared bus 60. As a result, the throughput of each interconnected path is a fraction of the number of shared buses, but since there are a plurality of paths between two interconnected points, the load is distributed and the throughput is improved. Becomes possible.
【0007】実際に、本願発明者が、スイッチ(SW)
による相互結合網を用いたディスクアレイ制御装置と、
図2に示す共有バス60でチャネルI/F部13、ディ
スクI/F部14及び共有メモリ部32を接続したディ
スクアレイ制御装置3を比較した結果、図3(横軸にI
/Oスループット、縦軸に共有メモリへのアクセス時間
をとった応答曲線の図。横軸は、相互結合網を用いたデ
ィスクアレイ制御装置の限界のI/Oスループットを1
とした相対値、縦軸は、共有バスを用いたディスクアレ
イ制御装置の低負荷時の共有メモリアクセス時間を1と
した相対値を示している。)に示すように、相互結合網
を用いたディスクアレイ制御装置の方が、限界I/Oス
ループットが高いことが明らかとなった。[0007] In fact, the present inventor has proposed a switch (SW).
A disk array control device using an interconnection network according to
As a result of comparing the disk array control device 3 in which the channel I / F unit 13, the disk I / F unit 14, and the shared memory unit 32 are connected by the shared bus 60 shown in FIG. 2, FIG.
FIG. 5 is a diagram of a response curve with the / O throughput and the vertical axis representing the access time to the shared memory. The horizontal axis represents the limit I / O throughput of the disk array controller using the interconnection network as 1
The vertical axis indicates the relative value when the shared memory access time of the disk array controller using the shared bus at a low load is set to 1. As shown in (1), it has been clarified that the disk array controller using the interconnection network has a higher limit I / O throughput.
【0008】一方、共有メモリへのアクセス時間につい
てみると、I/Oスループットが低い(低負荷)時に、
図2に示す共有バス方式を用いたディスクアレイ制御装
置3の方が短いということも明らかになった。これは、
相互結合網と、チャネルI/F部、ディスクI/F部、
及び共有メモリ部との間のインターフェース(SWI/
F)内、及び相互結合網を形成するSW内での処理レイ
テンシが原因である。この処理レイテンシを削減するた
めには、共有メモリアクセス前に、チャネルI/F部あ
るいはディスクI/F部から、共有メモリまでの全経由
SWを占有する必要がある。しかし、このようなアクセ
ス方式を採用した場合、限界のI/Oスループットが低
くなる。On the other hand, regarding the access time to the shared memory, when the I / O throughput is low (low load),
It has also been found that the disk array controller 3 using the shared bus system shown in FIG. 2 is shorter. this is,
Interconnection network, channel I / F section, disk I / F section,
(SWI / SWI /
This is due to the processing latency in F) and in the SW forming the interconnection network. In order to reduce the processing latency, it is necessary to occupy all the via switches from the channel I / F or the disk I / F to the shared memory before accessing the shared memory. However, when such an access method is adopted, the limit I / O throughput becomes low.
【0009】そこで、本願の他の発明では、少なくと
も、ホストコンピュータとの1つのインターフェース部
と、複数の磁気ディスク装置との1つのインターフェー
ス部と、データ及び制御情報を格納する物理的に独立し
た複数の共有メモリ部から成り、前記ホストコンピュー
タとのインターフェース部と、前記複数の磁気ディスク
装置とのインターフェース部と、前記複数の共有メモリ
部が、SWを用いた相互結合網によって結合されたディ
スクアレイ制御装置であって、前記ホストコンピュータ
とのインターフェース部と、前記複数の磁気ディスク装
置とのインターフェース部内の、相互結合網とのインタ
ーフェース部内に、前記共有メモリ部へのアクセス時間
を測定する手段と、該アクセス時間の平均値を算出する
手段と、該アクセス時間の平均値に基づいて前記共有メ
モリ部へのアクセス方法を選択し、その方法を送出デー
タ内に格納する手段を備え、且つ、前記相互結合網を形
成するSW内に、前記送出データに基づいて選択された
パスを、該データによる共有メモリアクセスが終了する
まで占有する手段を備えたディスクアレイ制御装置にお
いて、システムの立ち上げ時には、アクセス時間が短く
なる共有メモリアクセス方式を設定しておき、共有メモ
リ部への平均のアクセス時間が、あらかじめ定めた値を
超えた場合、I/Oスループットを高めることが可能な
共有メモリアクセス方式に切り替え、その後、共有メモ
リ部への平均のアクセス時間とあらかじめ設定した値の
大小関係に基づいて、上記2つのアクセス方式を切り替
える制御を行う。Therefore, in another invention of the present application, at least one interface unit with a host computer, one interface unit with a plurality of magnetic disk devices, and a plurality of physically independent units for storing data and control information. A disk array control, wherein the interface unit with the host computer, the interface unit with the plurality of magnetic disk devices, and the plurality of shared memory units are connected by an interconnection network using SW. An interface unit with the host computer, an interface unit with the plurality of magnetic disk devices, an interface unit with an interconnection network, a unit for measuring an access time to the shared memory unit, Means for calculating an average value of access time; Means for selecting an access method to the shared memory unit based on the average value between the two, and storing the method in transmission data, and in the SW forming the interconnection network, based on the transmission data. In the disk array control device having means for occupying the selected path until the shared memory access by the data is completed, at the time of system startup, a shared memory access method that shortens the access time is set, If the average access time to the shared memory unit exceeds a predetermined value, the method switches to a shared memory access method capable of increasing the I / O throughput. Based on the magnitude relation between the set values, control is performed to switch between the two access methods.
【0010】上記2つのアクセス方式の一例としては、
以下の方法が考えられる。共有メモリ部へのアクセス時
間が短くなる方式としては、データ転送の前に前記共有
メモリ部までのパス全体を確立し、前記共有メモリアク
セスが終了するまで占有する方法(コネクション型アク
セス方式)が考えられる。一方、I/Oスループットを
高めることが可能な方式としては、データ転送の前に前
記共有メモリ部までのパス全体を確立せず、次の経由S
Wまでのパスを確立し、該SWまでの転送が終了した時
点で、そのパスを解放する方法(コネクション・レス型
アクセス方式)が考えられる。。As an example of the above two access methods,
The following methods are conceivable. As a method of shortening the access time to the shared memory unit, a method of establishing an entire path to the shared memory unit before data transfer and occupying the path until the shared memory access is completed (connection type access method) is considered. Can be On the other hand, as a method capable of increasing the I / O throughput, the entire path to the shared memory unit is not established before the data transfer, and
A method of establishing a path to W and releasing the path when the transfer to the SW is completed (connectionless access method) can be considered. .
【0011】低いI/Oスループット(低負荷)の時
に、前者の方法は後者の方法に比べて共有メモリ部への
アクセス時間が短くなる。しかし、前者の方法は後者の
方法に比べて低いI/Oスループットにおいて、共有メ
モリ部へのアクセス時間が急激に長くなる。すなわち、
限界のI/Oスループットが低くくなる。したがって、
本発明に示すように、相反する特性を持つ2つの共有メ
モリアクセス方式を、共有メモリ部へのアクセス時間に
基づいて、切り替えて使用することにより、高いI/O
スループットを損なうことなく、I/Oスループットの
低い(低負荷)時のアクセス時間を短縮することが可能
となる。At the time of low I / O throughput (low load), the former method has a shorter access time to the shared memory section than the latter method. However, in the former method, the access time to the shared memory unit is rapidly increased at a lower I / O throughput than the latter method. That is,
Limit I / O throughput is reduced. Therefore,
As shown in the present invention, high I / O is achieved by switching between two shared memory access schemes having contradictory characteristics based on the access time to the shared memory unit.
The access time when the I / O throughput is low (low load) can be reduced without impairing the throughput.
【0012】実際の制御では、初期状態においてコネク
ション型アクセス方式を選択する。In actual control, a connection-type access method is selected in an initial state.
【0013】コネクション型アクセス方式によって、前
記共有メモリ部へのアクセスが行われている場合、前記
ホストコンピュータとのインターフェース部、あるいは
前記複数の磁気ディスク装置とのインターフェース部内
の、相互結合網とのインターフェース部において、算出
した前記共有メモリ部へのアクセス時間の平均値が、あ
らかじめ設定した値より大きくなった場合に、コネクシ
ョン・レス型アクセス方式に切り替える。In the case where access to the shared memory is performed by a connection-type access method, an interface with an interconnecting network in the interface with the host computer or the interface with the plurality of magnetic disk devices is provided. The unit switches to the connectionless access method when the calculated average value of the access time to the shared memory unit becomes larger than a preset value.
【0014】コネクション・レス型アクセス方式によっ
て、前記共有メモリ部へのアクセスが行われている場
合、前記ホストコンピュータとのインターフェース部、
あるいは前記複数の磁気ディスク装置とのインターフェ
ース部の相互結合網とのインターフェース部において、
算出した前記共有メモリ部へのアクセス時間の平均値
が、あらかじめ設定した値より小さくなった場合に、コ
ネクション型アクセス方式に切り替える。これにより、
限界のI/Oスループットが高く、且つシステム全体の
応答時間の短いディスクアレイ制御装置及びその制御方
法を提供することが可能となる。When access to the shared memory unit is performed by a connectionless access method, an interface unit with the host computer;
Alternatively, in the interface unit with the interconnection network of the interface unit with the plurality of magnetic disk devices,
When the calculated average value of the access time to the shared memory unit is smaller than a preset value, the connection is switched to the connection-type access method. This allows
It is possible to provide a disk array control device having a high I / O throughput limit and a short response time of the entire system and a control method thereof.
【0015】また、上記のディスクアレイ制御装置で
は、相互結合網とのインターフェース部から共有メモリ
部へ送出するデータ内に、共有メモリアクセス方法を格
納し、相互結合網内のSWに伝達するとしたが、相互結
合網とのインターフェース部から共有メモリ部までの全
経由SWに直接伝達するパスを備えることによって、伝
達に要する時間を短縮することが可能になり、さらに、
共有メモリアクセス時間を短縮することが可能となる。In the above-described disk array control device, the method of accessing the shared memory is stored in the data transmitted from the interface with the interconnection network to the shared memory unit, and transmitted to the SW in the interconnection network. By providing a path for direct transmission to all the via switches from the interface unit with the interconnection network to the shared memory unit, it is possible to reduce the time required for transmission,
The shared memory access time can be reduced.
【0016】[0016]
【発明の実施の形態】本発明の実施例について、以下詳
細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described in detail below.
【0017】(実施例1)図1に、本発明の一実施例を
示す。(Embodiment 1) FIG. 1 shows an embodiment of the present invention.
【0018】ディスクアレイ制御装置2内の、ホストコ
ンピュータ1とのインターフェース部(チャネルI/F
部)11と、複数の磁気ディスク装置21とのインター
フェース部(ディスクI/F部)12と、2つの共有メ
モリ部30、31は、スイッチ(SW)を用いた相互結
合網50を介して結合されている。An interface unit (channel I / F) with the host computer 1 in the disk array controller 2
Unit) 11, an interface unit (disk I / F unit) 12 with a plurality of magnetic disk devices 21, and two shared memory units 30, 31 via an interconnection network 50 using switches (SW). Have been.
【0019】SWを用いた相互結合網50は、複数のポ
ートを有する少なくとも1つのSWから成る。各SWの
ポートには、他のSW、あるいはディスクアレイ制御装
置内の各インターフェース部及び共有メモリ部が繋が
る。本実施例では、図8に示すように入出力にそれぞれ
5つのポートを有するSW40を4つ、相互に結合した
(完全結合網と呼ぶトポロジー)相互結合網50、また
は、図9に示すように入出力にそれぞれ8つのポートを
有する1個のSW41からなる相互結合網51を用い
る。図では、入出力ポートをまとめて1つの線として示
している。他のトポロジーの相互結合網を用いても本実
施例を実施する上で問題はない。The interconnection network 50 using SWs includes at least one SW having a plurality of ports. The port of each SW is connected to another SW or each interface unit and the shared memory unit in the disk array control device. In the present embodiment, four SWs 40 each having five ports for input and output are interconnected as shown in FIG. 8 (interconnection network 50) which are mutually connected (topology called a complete connection network), or as shown in FIG. An interconnection network 51 including one SW 41 having eight ports for input and output is used. In the figure, the input / output ports are collectively shown as one line. There is no problem in implementing the present embodiment even if an interconnection network having another topology is used.
【0020】チャネルI/F部11内では、2つの制御
用マイクロプロセッサ100、ホストコンピュータとの
2つのデータ送受信制御部(ホストI/F)110、及
びインターフェース部−共有メモリ部間の通信制御部
(SW I/F)111が共有バス101を介して接続
されている。ディスクI/F部12内では、2つの制御
用マイクロプロセッサ105、複数の磁気ディスク装置
21とのデータ送受信制御部(ドライブI/F)11
2、及びインターフェース部−共有メモリ部間の通信制
御部(SW I/F)111が共有バス102を介して
接続されている。共有メモリ部30、31内では、イン
ターフェース部−共有メモリ部間の通信制御部(SW
I/F)113を介して、メモリ制御部36、メモリモ
ジュール35が接続されている。In the channel I / F section 11, two control microprocessors 100, two data transmission / reception control sections (host I / F) 110 with the host computer, and a communication control section between the interface section and the shared memory section (SW I / F) 111 is connected via the shared bus 101. In the disk I / F unit 12, two control microprocessors 105, a data transmission / reception control unit (drive I / F) 11 with a plurality of magnetic disk devices 21.
2, and a communication control unit (SW I / F) 111 between the interface unit and the shared memory unit is connected via the shared bus 102. In the shared memory units 30 and 31, a communication control unit (SW) between the interface unit and the shared memory unit
The memory control unit 36 and the memory module 35 are connected via an I / F 113.
【0021】ホストコンピュータ1からディスクアレイ
制御装置2へのデータの読み出し要求は、ホストI/F
110を通して、マイクロプロセッサ100に伝える。
マイクロプロセッサ100は、共有メモリ30、31部
内に要求データが有るかどうかを確認するため、SW
I/F111、113を通して通信を行う。要求データ
が存在する場合、マイクロプロセッサ100は、共有メ
モリ部からの読み出し処理を実行する。要求データが存
在しない場合、マイクロプロセッサ100は、磁気ディ
スク装置21から共有メモリ部30あるいは31への要
求データの転送命令を、共有メモリ部30あるいは31
を介して、ディスクI/F部12内のマイクロプロセッ
サ105の内の1つに伝える。この通信も、SW I/
F111、113を通して行う。命令を受けたマイクロ
プロセッサ105は、ドライブI/F112を通して磁
気ディスク装置21から要求データを読み出し、SW
I/F111、113を通して共有メモリ部30あるい
は31に転送する。転送が終了すると、マイクロプロセ
ッサ105は、共有メモリ部30あるいは31を介し
て、転送終了報告をマイクロプロセッサ100に通知す
る。それを受けて、マイクロプロセッサ100は、共有
メモリ部30あるいは31からホストコンピュータ1へ
の要求データの読み出し処理を実行する。これらの通信
も、SW I/F111、113を通して行う。A data read request from the host computer 1 to the disk array controller 2 is sent to the host I / F
The signal is transmitted to the microprocessor 100 through 110.
The microprocessor 100 checks whether the requested data exists in the shared memories 30 and 31 or not.
Communication is performed through the I / Fs 111 and 113. If the requested data exists, the microprocessor 100 executes a reading process from the shared memory unit. If the request data does not exist, the microprocessor 100 issues an instruction to transfer the request data from the magnetic disk device 21 to the shared memory unit 30 or 31, and sends the command to the shared memory unit 30 or 31.
To one of the microprocessors 105 in the disk I / F unit 12 via This communication is also SW I /
This is performed through F111 and F113. The microprocessor 105 that has received the command reads the requested data from the magnetic disk device 21 through the drive I / F 112, and
The data is transferred to the shared memory unit 30 or 31 through the I / Fs 111 and 113. When the transfer is completed, the microprocessor 105 notifies the microprocessor 100 of a transfer end report via the shared memory unit 30 or 31. In response, the microprocessor 100 executes a process of reading request data from the shared memory unit 30 or 31 to the host computer 1. These communications are also performed through the SW I / Fs 111 and 113.
【0022】ホストコンピュータ1からディスクアレイ
制御装置2へのデータの書き込み要求は、ホストI/F
110を通して、マイクロプロセッサ100に伝える。
マイクロプロセッサ100は、共有メモリ部30あるい
は31へ書き込み処理を実行する。また、共有メモリへ
データを書き込んだことを、共有メモリ部30あるいは
31を介して2つのマイクロプロセッサ105の内の1
つに伝える。これらの通信も、SW I/F111、1
13を通して行う。通知を受けたマイクロプロセッサ1
05は、共有メモリ部30あるいは31からディスクI
/F部12へ、SW I/F111、113を通してデ
ータを転送し、ドライブI/F112を通して、磁気デ
ィスク装置21へ書き込む。A data write request from the host computer 1 to the disk array controller 2 is sent to the host I / F
The signal is transmitted to the microprocessor 100 through 110.
The microprocessor 100 executes a writing process to the shared memory unit 30 or 31. In addition, the fact that the data has been written to the shared memory is notified to one of the two microprocessors 105 via the shared memory unit 30 or 31.
Tell one. These communications are also performed by the SW I / F 111, 1
13 through. Microprocessor 1 notified
05 is the disk I from the shared memory unit 30 or 31
The data is transferred to the / F unit 12 through the SW I / Fs 111 and 113, and is written to the magnetic disk device 21 through the drive I / F 112.
【0023】図4は、チャネルI/F部11内の、SW
I/F111の構成を示している。また、図7はSW
I/F111内の通信制御コントローラ140におけ
る共有メモリアクセス方式の選択フローを示している。
図4、図7により、チャネルI/F部11−共有メモリ
部30、31間の通信について説明する。チャネルI/
F部11内では、2つの制御用マイクロプロセッサ10
0、ホストI/F110、及びSW I/F111が共
有バス101を介して接続されている。FIG. 4 is a diagram showing the SW in the channel I / F unit 11.
The configuration of the I / F 111 is shown. FIG. 7 shows the SW
4 shows a flow of selecting a shared memory access method in the communication controller 140 in the I / F 111.
The communication between the channel I / F unit 11 and the shared memory units 30 and 31 will be described with reference to FIGS. Channel I /
In the F section 11, two control microprocessors 10
0, a host I / F 110 and a SW I / F 111 are connected via a shared bus 101.
【0024】マイクロプロセッサ100から送出する制
御情報、あるいはホストI/F110からのデータ(以
後、2つをまとめて、送信データと呼ぶ。)を、まず、
通信制御コントローラ140に送る。そこで、送信デー
タをバッファ135に格納する。通信制御コントローラ
140で、共有メモリアクセス方式を選択し、その情報
を送出パケットのヘッダ内に格納する。パケット生成部
120で、ヘッダとバッファ135に格納した送信デー
タと合わせ、パケットを生成し、相互結合網50へ送出
する。パケットを送出した時点で、通信コントローラ1
40内のタイマー130をスタートさせ、共有メモリ部
30、31へのアクセスに要する時間の計測を開始す
る。First, control information transmitted from the microprocessor 100 or data from the host I / F 110 (hereinafter, the two are collectively referred to as transmission data) are first transmitted.
This is sent to the communication controller 140. Therefore, the transmission data is stored in the buffer 135. The communication controller 140 selects a shared memory access method and stores the information in the header of the transmission packet. The packet generation unit 120 generates a packet by combining the header with the transmission data stored in the buffer 135, and sends the packet to the interconnection network 50. When the packet is transmitted, the communication controller 1
The timer 130 in 40 is started, and measurement of the time required for accessing the shared memory units 30 and 31 is started.
【0025】共有メモリ部からパケットが返ってきた時
点で、タイマー130をストップさせ、通信制御コント
ローラにおいて共有メモリアクセス時間を記録し、以前
のアクセス時間から平均アクセス時間を算出する。送ら
れてきたパケットは、パケット分解部125において、
ヘッダと送信データに分解し、送信データをバッファ1
35に格納する。その後、通信制御コントローラ140
を通して、マイクロプロセッサ100、あるいはホスト
I/F110へ送る。When the packet is returned from the shared memory unit, the timer 130 is stopped, the communication control controller records the shared memory access time, and calculates the average access time from the previous access time. The transmitted packet is sent to the packet
Decompose the data into a header and transmission data
35. Thereafter, the communication control controller 140
To the microprocessor 100 or the host I / F 110.
【0026】次に、通信制御コントローラにおける共有
メモリアクセス方式の選択方法について、図7を用いて
説明する。Next, a method of selecting a shared memory access method in the communication controller will be described with reference to FIG.
【0027】本実施例では、以下の2つのアクセス方式
のどちらか一方を選択して、共有メモリ部30、31へ
のアクセスを行う。1つは、共有メモリ部30、31へ
のアクセス時間が短くなる方式で、データ転送の前に共
有メモリ部30、31までのパス全体を確立し、共有メ
モリアクセスが終了するまで占有する方法(コネクショ
ン型アクセス方式)である。もう1つは、I/Oスルー
プットを高めることが可能な方式で、データ転送の前に
共有メモリ部30、31までのパス全体を確立せず、次
の経由SWまでのパスを確立し、該SWまでの転送が終
了した時点で、そのパスを解放する方法(コネクション
・レス型アクセス方式)である。In this embodiment, one of the following two access methods is selected to access the shared memory units 30 and 31. One is a method in which the access time to the shared memory units 30 and 31 is shortened. A method in which the entire path to the shared memory units 30 and 31 is established before data transfer and occupied until the shared memory access is completed ( Connection-type access method). The other is a method that can increase the I / O throughput, and does not establish the entire path to the shared memory units 30 and 31 before data transfer, but establishes a path to the next transit SW. This is a method of releasing the path when the transfer to the SW is completed (connectionless access method).
【0028】初期状態において、コネクション型アクセ
ス方式を選択する201。次に、共有メモリアクセスが
発生するまで待つ202。共有メモリアクセスが発生す
ると、まず、現在のアクセス方式をチェックする20
3。In the initial state, a connection type access method is selected (201). Next, the process waits 202 until a shared memory access occurs 202. When a shared memory access occurs, first, the current access method is checked.
3.
【0029】コネクション型アクセス方式によって、共
有メモリ部30、31へのアクセスが行われている場
合、通信制御コントローラ140において、算出した共
有メモリ部30、31へのアクセス時間の平均値ta-av
と、あらかじめ設定した値ta-thの比較204を行い、
ta-av>ta-thの場合にコネクションレス型アクセス方
式に切り替える205。When the access to the shared memory units 30 and 31 is performed by the connection-type access method, the communication controller 140 calculates the average value t a-av of the calculated access time to the shared memory units 30 and 31.
Is compared 204 with a preset value t a-th ,
If ta -av > ta -th , switch to the connectionless access method 205.
【0030】コネクション・レス型アクセス方式によっ
て、共有メモリ部30、31へのアクセスが行われてい
る場合、通信制御コントローラ140において、算出し
た共有メモリ部30、31へのアクセス時間の平均値t
a-avと、あらかじめ設定した値ta-thの比較206を行
い、ta-av<ta-thの場合にコネクション型アクセス方
式に切り替える207。When the access to the shared memory units 30 and 31 is performed by the connectionless access method, the communication control controller 140 calculates the average value t of the calculated access time to the shared memory units 30 and 31.
A comparison is made 206 between a-av and a preset value t a-th , and if t a-av <t a-th , the connection is switched to the connection type access method 207.
【0031】アクセス方式の設定後、アクセスを開始2
08する。それと同時に、アクセス時間測定209を始
める。次に、共有メモリ部からパケットが返ってきた時
点でアクセス時間を記録し、平均アクセス時間を算出す
る210。After setting the access method, start access 2
08. At the same time, the access time measurement 209 is started. Next, when the packet is returned from the shared memory unit, the access time is recorded, and the average access time is calculated 210.
【0032】図5は、ディスクI/F部12内のSW
I/F111の構成を示している。ディスクI/F部1
2内では、2つの制御用マイクロプロセッサ105、ド
ライブI/F112、及びSW I/F111が共有バ
ス102を介して接続されている。このディスクI/F
部12においても、図4、図7において説明した方法と
同様の制御を、 SW I/F111において行う。FIG. 5 shows the SW in the disk I / F unit 12.
The configuration of the I / F 111 is shown. Disk I / F 1
2, two control microprocessors 105, a drive I / F 112, and a SW I / F 111 are connected via a shared bus 102. This disk I / F
Also in the unit 12, the same control as the method described in FIGS. 4 and 7 is performed in the SW I / F 111.
【0033】図6は、共有メモリ部30、31内の、S
W I/F113の構成を示している。共有メモリ部3
0、31内では、SW I/F113を介して、メモリ
制御部36、メモリモジュール35が接続されている。FIG. 6 shows S in the shared memory units 30 and 31.
The configuration of the W I / F 113 is shown. Shared memory unit 3
In 0 and 31, the memory control unit 36 and the memory module 35 are connected via the SW I / F 113.
【0034】チャネルI/F部11、あるいはディスク
I/F部12から送られてきたパケットは、パケット分
解部125においてヘッダと送信データに分解し、送信
データをバッファ135に格納する。その後、通信制御
コントローラ141を通してメモリ制御部36へ送る。
書き込み時には、データをメモリモジュール35に書き
込み、読み出し時には、データをメモリモジュール35
から読み出す。その後、返信データをメモリ制御部36
から通信制御コントローラ141に送る。そこで、返信
データをバッファ135に格納する。次に、パケット生
成部120において、通信制御コントローラ141で作
成したヘッダと合わせてパケットを生成し、送り元のI
/F部へ送出する。A packet sent from the channel I / F unit 11 or the disk I / F unit 12 is decomposed into a header and transmission data by a packet decomposing unit 125, and the transmission data is stored in a buffer 135. After that, the data is sent to the memory control unit 36 through the communication control controller 141.
At the time of writing, data is written to the memory module 35, and at the time of reading, data is written to the memory module 35.
Read from Thereafter, the reply data is stored in the memory control unit 36.
From the communication controller 141. Therefore, the reply data is stored in the buffer 135. Next, the packet generation unit 120 generates a packet together with the header created by the communication control controller 141, and
/ F section.
【0035】コネクション型アクセス方式はコネクショ
ン・レス型アクセス方式に比べて、低いI/Oスループ
ット(低負荷)の時にアクセス時間が短い。しかし、I
/Oスループットの増加に対するアクセス時間の増加の
割合が大きく、あるI/Oスループットを越えると、コ
ネクション・レス型アクセス方式よりアクセス時間が長
くなる。すなわち、コネクション型アクセス方式はコネ
クション・レス型アクセス方式に比べて、限界のI/O
スループットが低い。したがって、本発明に示すよう
に、 相反する特性を持つ2つの共有メモリアクセス方
式を、共有メモリ部へのアクセス時間に基づいて、切り
替えて使用することにより、高いI/Oスループットを
損なうことなく、I/Oスループットの低い(低負荷)
時のアクセス時間を短縮することが可能となる。The connection type access method has a shorter access time when the I / O throughput (low load) is lower than the connectionless type access method. But I
The ratio of the increase in the access time to the increase in the I / O throughput is large. When the I / O throughput exceeds a certain value, the access time becomes longer than in the connectionless access method. That is, the connection type access method has a limited I / O compared to the connectionless type access method.
Low throughput. Therefore, as shown in the present invention, by switching and using two shared memory access schemes having contradictory characteristics based on the access time to the shared memory unit, high I / O throughput is not impaired. Low I / O throughput (low load)
Access time can be reduced.
【0036】図10は、共有バスを用いた従来のディス
クアレイ装置と、SWによる相互結合網を用いたディス
クアレイ制御装置と、本発明のディスクアレイ装置の共
有メモリアクセス時間を計算によって求め、比較した結
果を示している。ホストコンピュータからの負荷の条件
は、ベンチマークプログラムPAI−IO−Drive
rのzero−Localityでの負荷条件(Rea
d:Write比が1:1で、キャッシュヒット率が0
%)とした。ディスクアレイ制御装置は、チャネルI/
F部11のパッケージ8枚とディスクI/F部12のパ
ッケージが16枚、及び共有メモリ部30、31のパッ
ケージ8枚から構成されているとした。図では、縦軸に
共有メモリへのアクセス時間を、共有バスを用いたディ
スクアレイ制御装置の低負荷時のアクセス時間を1とし
た相対値で示している。また、横軸にI/Oスループッ
トを、相互結合網を用いたディスクアレイ制御装置のI
/Oスループットの限界値を1とした相対値で示してい
る。図からわかるように、本発明のディスクアレイ制御
装置では、低負荷時において、共有バスを用いたディス
クアレイ装置の短い共有メモリアクセス時間を実現し、
且つSWによる相互結合網を用いたディスクアレイ装置
の高I/Oスループットを実現することが可能である。FIG. 10 shows a comparison between a conventional disk array device using a shared bus, a disk array control device using an interconnection network using SWs, and the shared memory access time of the disk array device of the present invention. The results are shown. The condition of the load from the host computer is based on the benchmark program PAI-IO-Drive.
r under zero-locality loading conditions (Rea
d: Write ratio is 1: 1 and cache hit rate is 0
%). The disk array controller has a channel I /
It is assumed that eight packages of the F unit 11 and 16 packages of the disk I / F unit 12 are composed of eight packages of the shared memory units 30 and 31. In the figure, the vertical axis indicates the access time to the shared memory as a relative value with the access time of the disk array control device using the shared bus at a low load being 1. Further, the horizontal axis represents the I / O throughput, and the I / O throughput of the disk array controller using the interconnection network.
It is shown as a relative value where the limit value of the / O throughput is 1. As can be seen from the figure, the disk array control device of the present invention realizes a short shared memory access time of the disk array device using the shared bus at a low load,
In addition, it is possible to realize a high I / O throughput of a disk array device using an interconnection network using SW.
【0037】ディスクアレイ制御装置2では、チャネル
I/F部11、ディスクI/F部12及び共有メモリ部
30、31内のSW−I/F111及び相互結合網50
を形成するSW40における処理レイテンシのために、
共有メモリアクセス時間が従来の共有バスを用いたディ
スクアレイ装置に比べて長くなる。しかしながら、本実
施例によれば、低負荷時に、チャネルI/F部11、あ
るいはディスクI/F部12から共有メモリ部30、3
1へのパスを通信開始前に確立するため、上記処理レイ
テンシが最初のパス確立時以外では必要なくなる。した
がって、低負荷時の共有メモリアクセス時間の短縮が可
能となる。In the disk array controller 2, the SW-I / F 111 in the channel I / F unit 11, the disk I / F unit 12, and the shared memory units 30 and 31, and the interconnection network 50
Due to the processing latency in SW 40 that forms
The shared memory access time is longer than that of a conventional disk array device using a shared bus. However, according to the present embodiment, when the load is low, the channel I / F unit 11 or the disk I / F unit 12 sends the shared memory unit 30, 3 or 3.
Since the path to No. 1 is established before the start of communication, the processing latency is not required except when the first path is established. Therefore, it is possible to shorten the shared memory access time when the load is low.
【0038】(実施例2)本発明の他の実施例を示す。(Embodiment 2) Another embodiment of the present invention will be described.
【0039】実施例1で述べたディスクアレイ制御装置
2において、SW I/F111から共有メモリ部3
0、31までの全経由SWに、共有メモリアクセス方式
を直接伝達する手段を備える。すなわち、図11に示す
ように、ディスクアレイ制御装置4のSW I/F11
4から相互結合網52内のSW42に直接繋がるパス7
0を設ける。In the disk array controller 2 described in the first embodiment, the shared memory unit 3 is switched from the SW I / F 111
Means are provided for directly transmitting the shared memory access method to all the via switches 0 and 31. That is, as shown in FIG. 11, the SW I / F 11 of the disk array controller 4
4 is a path 7 directly connected to the SW 42 in the interconnection network 52
0 is provided.
【0040】本実施例によれば、共有メモリへのアクセ
ス方法を各SWに伝達するのに要する時間を短縮するこ
とが可能になり、共有メモリアクセス時間をさらに短縮
することが可能となる。According to the present embodiment, it is possible to reduce the time required for transmitting the access method to the shared memory to each SW, and it is possible to further reduce the shared memory access time.
【0041】[0041]
【発明の効果】本発明によれば、SWによる相互結合網
を用いたディスクアレイ制御装置において、高いI/O
スループットを損なうことなく、低負荷時の共有メモリ
アクセス時間の短縮が可能となる。それによって、I/
Oスループット性能を低下させることなく、ディスクア
レイ制御装置全体の応答時間性能が向上する。According to the present invention, in a disk array control device using an interconnection network by SW, high I / O
It is possible to reduce the shared memory access time under low load without impairing the throughput. Thereby, I /
O The response time performance of the entire disk array controller is improved without lowering the throughput performance.
【図1】本発明によるディスクアレイ制御装置の構成を
示す図。FIG. 1 is a diagram showing a configuration of a disk array control device according to the present invention.
【図2】従来のディスクアレイ制御装置の構成を示す
図。FIG. 2 is a diagram showing a configuration of a conventional disk array control device.
【図3】スイッチによる相互結合網を用いたディスクア
レイ制御装置と、共有バスを用いたディスクアレイ制御
装置の共有メモリアクセス性能(計算値)を比較した
図。FIG. 3 is a diagram comparing the shared memory access performance (calculated value) of a disk array control device using an interconnection network with switches and a disk array control device using a shared bus.
【図4】本発明によるディスクアレイ制御装置における
ホストコンピュータとのインターフェース部(チャネル
I/F部)内の、スイッチとのインターフェース部(S
W I/F)の構成を示す図。FIG. 4 is a block diagram showing an interface unit (S) in a disk array control device according to the present invention, which is an interface unit (channel I / F unit) with a host computer and which is a switch unit;
FIG. 2 is a diagram illustrating a configuration of a W I / F).
【図5】本発明によるディスクアレイ制御装置における
複数の磁気ディスク装置とのインターフェース部(ディ
スクI/F部)内の、スイッチとのインターフェース部
(SW I/F)の構成を示す図。FIG. 5 is a diagram showing a configuration of an interface (SW I / F) with a switch in an interface (disk I / F) with a plurality of magnetic disk devices in the disk array control device according to the present invention.
【図6】本発明によるディスクアレイ制御装置における
共有メモリ部内の、スイッチとのインターフェース部
(SW I/F)の構成を示す図。FIG. 6 is a diagram showing a configuration of an interface unit (SW I / F) with a switch in a shared memory unit in the disk array control device according to the present invention.
【図7】本発明によるディスクアレイ制御装置における
通信制御コントローラ内の共有メモリアクセス方式の選
択フローを示す図。FIG. 7 is a diagram showing a flow of selecting a shared memory access method in a communication controller in the disk array control device according to the present invention.
【図8】本発明によるディスクアレイ制御装置における
スイッチによる相互結合網の構成を示す図。FIG. 8 is a diagram showing a configuration of an interconnection network by switches in the disk array control device according to the present invention.
【図9】本発明によるディスクアレイ制御装置における
スイッチによる相互結合網の他の構成を示す図。FIG. 9 is a diagram showing another configuration of an interconnection network by switches in the disk array control device according to the present invention.
【図10】従来と本発明によるディスクアレイ制御装置
の共有メモリアクセス性能(計算値)を比較した図。FIG. 10 is a diagram comparing the shared memory access performance (calculated value) of the disk array controller according to the related art and the present invention.
【図11】本発明によるディスクアレイ制御装置の他の
構成を示す図。FIG. 11 is a diagram showing another configuration of the disk array control device according to the present invention.
1…ホストコンピュータ、2、3、4…ディスクアレイ
制御装置、11、13…ホストコンピュータとのインタ
ーフェース部(チャネルI/F部)、12、14…複数
の磁気ディスク装置とのインターフェース部(ディスク
I/F部)、21…複数の磁気ディスク装置、30、3
1、32…共有メモリ部、35…メモリモジュール、3
6…メモリ制御部、40、41、42…スイッチ、5
0、51、52…スイッチを用いた相互結合網、60…
共有バス、100、105…マイクロプロセッサ、10
1、102…共有バス、110…ホストコンピュータと
のデータの送受信制御部(ホストI/F)、111、1
13、114…スイッチとのインターフェース部(SW
I/F)、112…複数の磁気ディスク装置とのデー
タ送受信制御部(ドライブI/F)、120…パケット
生成部、125…パケット分解部、130…タイマー、
131…アクセス方式制御部、135…バッファ、14
0、141…通信制御コントローラ。DESCRIPTION OF SYMBOLS 1 ... Host computer, 2, 3, 4 ... Disk array control device, 11, 13 ... Interface part (channel I / F part) with a host computer, 12, 14 ... Interface part (disk I / F) with several magnetic disk devices / F section), 21... A plurality of magnetic disk devices, 30, 3
1, 32: shared memory unit, 35: memory module, 3
6 ... Memory control unit, 40, 41, 42 ... Switch, 5
0, 51, 52... Interconnection network using switches, 60.
Shared bus, 100, 105 ... microprocessor, 10
1, 102: shared bus; 110: data transmission / reception control unit (host I / F) with host computer, 111, 1
13, 114 ... Switch interface unit (SW
I / F), 112: data transmission / reception control unit (drive I / F) with a plurality of magnetic disk devices, 120: packet generation unit, 125: packet disassembly unit, 130: timer,
131 ... access method control unit, 135 ... buffer, 14
0, 141: Communication control controller.
Claims (5)
部と、複数の磁気ディスク装置とのインターフェース部
と、データ及び制御情報を格納する共有メモリ部とを有
するディスクアレイ制御装置において、 前記ホストコンピュータとのインターフェース部と、前
記複数の磁気ディスク装置とのインターフェース部と、
前記共有メモリ部とをスイッチを用いて結合する相互結
合網とを有することを特徴とするディスクアレイ制御装
置。1. A disk array control device comprising: an interface unit with a host computer; an interface unit with a plurality of magnetic disk devices; and a shared memory unit for storing data and control information. An interface unit with the plurality of magnetic disk devices;
A disk array control device, comprising: an interconnection network for coupling the shared memory unit with a switch using a switch.
ース部と、前記複数の磁気ディスク装置とのインターフ
ェース部とに、前記共有メモリ部へのアクセス時間の平
均値を算出する手段と、該アクセス時間の平均値に応じ
て前記共有メモリ部への転送データ内に前記相互結合網
の前記スイッチを制御する情報を格納する手段とを有す
ることを特徴とする請求項1記載のディスクアレイ制御
装置。A means for calculating an average value of an access time to the shared memory unit in an interface unit with the host computer and an interface unit with the plurality of magnetic disk devices; and an average value of the access time. 2. A disk array control device according to claim 1, further comprising means for storing information for controlling said switch of said interconnection network in data transferred to said shared memory unit in response to a request.
経由スイッチを具備してなり、 前記相互結合網は、前記転送データ内に格納された前記
スイッチを制御する情報に応じて、前記共有メモリ部ま
での前記転送データの転送経路を形成するよう前記複数
の経由スイッチを制御する制御手段を有することを特徴
とする請求項2記載のディスクアレイ制御装置。3. The switch of the interconnecting network comprises a plurality of transit switches, wherein the interconnecting network is connected to the shared network according to information for controlling the switch stored in the transfer data. 3. The disk array control device according to claim 2, further comprising control means for controlling said plurality of transit switches so as to form a transfer path of said transfer data to a memory unit.
された前記スイッチを制御する情報に応じて、前記転送
データを転送する前に前記共有メモリ部までの前記転送
データの転送経路を形成し、前記共有メモリアクセスが
終了するまで該形成された転送経路が占有されるよう前
記複数の経由スイッチを制御するか、次の経由スイッチ
までの前記転送データの転送経路を形成し、該次の経由
スイッチまでの転送が終了した時点で、該形成された転
送経路を解放されるよう前記複数の経由スイッチを制御
するかを切り替える手段を有することを特徴とする請求
項3記載のディスクアレイ制御装置。4. The transfer means for forming a transfer path of the transfer data to the shared memory unit before transferring the transfer data, according to information for controlling the switch stored in the transfer data. And controlling the plurality of transit switches so that the formed transfer path is occupied until the shared memory access is completed, or forming a transfer path of the transfer data to the next transit switch, and 4. The disk array control device according to claim 3, further comprising means for switching whether to control the plurality of transit switches so as to release the formed transfer path when the transfer to the transit switch is completed. .
部と、複数の磁気ディスク装置とのインターフェース部
と、共有メモリ部とを複数のスイッチを用いた相互結合
網で結合するディスクアレイ制御装置の制御方法であっ
て、 前記ホストコンピュータとのインターフェース部及び前
記複数の磁気ディスク装置とのインターフェース部から
の前記共有メモリ部へのアクセス時間の平均値を算出
し、 該アクセス時間の平均値に応じて前記共有メモリ部への
転送データ内に前記相互結合網の前記複数のスイッチを
制御する情報を格納し、 前記転送データ内に格納された前記複数のスイッチを制
御する情報に応じて、前記転送データを転送する前に前
記共有メモリ部までの前記転送データの転送経路を形成
し、前記共有メモリアクセスが終了するまで該形成され
た転送経路が占有されるよう前記複数のスイッチを制御
するか、次のスイッチまでの前記転送データの転送経路
を形成し、該次のスイッチまでの転送が終了した時点
で、該形成された転送経路を解放されるよう前記複数の
経由スイッチを制御するかを切り替えることを特徴とす
るディスクアレイ制御装置の制御方法。5. A method for controlling a disk array control device, wherein an interface unit with a host computer, an interface unit with a plurality of magnetic disk devices, and a shared memory unit are connected by an interconnection network using a plurality of switches. Calculating an average value of the access time to the shared memory unit from the interface unit with the host computer and the interface unit with the plurality of magnetic disk devices, and according to the average value of the access time, Storing information for controlling the plurality of switches of the interconnection network in data to be transferred to, and transferring the transfer data according to the information for controlling the plurality of switches stored in the transferred data; To form a transfer path for the transfer data to the shared memory section, and the shared memory access ends. Controlling the plurality of switches so that the formed transfer path is occupied, or forming a transfer path of the transfer data to the next switch, and when the transfer to the next switch is completed, the A method for controlling a disk array control device, comprising: switching whether to control the plurality of transit switches so as to release a formed transfer path.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34609597A JP3584710B2 (en) | 1997-12-16 | 1997-12-16 | Disk array control device and control method |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH11175260A true JPH11175260A (en) | 1999-07-02 |
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Family
ID=18381109
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---|---|---|---|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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