JPH11167546A - バス制御方式およびこのバス制御方式を備えたマルチプ ロセッサシステム - Google Patents
バス制御方式およびこのバス制御方式を備えたマルチプ ロセッサシステムInfo
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- JPH11167546A JPH11167546A JP9334196A JP33419697A JPH11167546A JP H11167546 A JPH11167546 A JP H11167546A JP 9334196 A JP9334196 A JP 9334196A JP 33419697 A JP33419697 A JP 33419697A JP H11167546 A JPH11167546 A JP H11167546A
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Abstract
(57)【要約】
【課題】マルチプロセッサシステムのパイプライン方式
のバスにおいて、高いバス使用効率を実現しながらリク
エスト発行間隔を短縮し、転送能力向上を図る。 【解決手段】バス獲得リクエスト送出制御部１５は、主
記憶装置に対する要求を示すリクエストタイプとアクセ
スしたいメモリバンク番号を、バス獲得リクエストとし
て発行する。バスアービトレーション回路１６は、バス
獲得リクエスト送出制御部１５から通知されたバス獲得
リクエストから、メモリバンクビジー状態のメモリバン
クに対するバス獲得リクエストを対象から除外してアー
ビトレーションを行う。メモリバンクビジー制御部１４
は、バスアービトレーション回路１６によりバスを獲得
したバス獲得リクエストのリクエストタイプとメモリバ
ンク番号を用いて、該当メモリバンクをメモリバンクビ
ジー状態に設定して、リクエストタイプ別に規定した時
間までその状態を継続させる。
のバスにおいて、高いバス使用効率を実現しながらリク
エスト発行間隔を短縮し、転送能力向上を図る。 【解決手段】バス獲得リクエスト送出制御部１５は、主
記憶装置に対する要求を示すリクエストタイプとアクセ
スしたいメモリバンク番号を、バス獲得リクエストとし
て発行する。バスアービトレーション回路１６は、バス
獲得リクエスト送出制御部１５から通知されたバス獲得
リクエストから、メモリバンクビジー状態のメモリバン
クに対するバス獲得リクエストを対象から除外してアー
ビトレーションを行う。メモリバンクビジー制御部１４
は、バスアービトレーション回路１６によりバスを獲得
したバス獲得リクエストのリクエストタイプとメモリバ
ンク番号を用いて、該当メモリバンクをメモリバンクビ
ジー状態に設定して、リクエストタイプ別に規定した時
間までその状態を継続させる。
Description
【０００１】
【発明の属する技術分野】本発明は、バス制御方式およ
びこのバス制御方式を備えたマルチプロセッサシステム
に関し、特に、主記憶装置と複数のプロセッサ装置を接
続するシステムバスのバス制御方式およびこのバス制御
方式を備えたマルチプロセッサシステムに関する。
びこのバス制御方式を備えたマルチプロセッサシステム
に関し、特に、主記憶装置と複数のプロセッサ装置を接
続するシステムバスのバス制御方式およびこのバス制御
方式を備えたマルチプロセッサシステムに関する。
【０００２】
【従来の技術】バス制御方式の１つとして、バスにリク
エストを発行した一定時間後にデータをバスに転送する
パイプライン制御方式がある。これ以外にスプリットト
ランザクション制御方式のバスがあるが、この制御方式
はリクエストを発行した後、データ転送を行う場合にも
バスアービトレーションが必要となり、バス使用率が高
くなるとデータ転送のためのトランザクションが待たさ
れることが発生するため、データレイテンシが悪化する
問題がある。データレイテンシに着目すると、一定時間
で必ずデータ転送が行われるパイプライン制御方式の方
が優れている。
エストを発行した一定時間後にデータをバスに転送する
パイプライン制御方式がある。これ以外にスプリットト
ランザクション制御方式のバスがあるが、この制御方式
はリクエストを発行した後、データ転送を行う場合にも
バスアービトレーションが必要となり、バス使用率が高
くなるとデータ転送のためのトランザクションが待たさ
れることが発生するため、データレイテンシが悪化する
問題がある。データレイテンシに着目すると、一定時間
で必ずデータ転送が行われるパイプライン制御方式の方
が優れている。
【０００３】パイプライン制御方式のバスでは、メモリ
バンクビジー状態であるメモリバンクに対するリクエス
トをバスに発行することはできない。そのため、バス獲
得リクエストを発行する装置は、主記憶装置のバンクビ
ジー管理を行う。従来のパイプライン制御方式のバスで
は、このメモリバンクビジー管理を、バスに発行された
リクエストのタイプとアドレスから生成したメモリバン
ク番号を用いて行っていた。バスを獲得したい装置は、
メモリバンクビジー状態でないメモリバンクに対するリ
クエストを選択してバス獲得リクエストを送出し、バス
アービトレーションはメモリバンクビジー状態を意識す
ることなく行い、バスを獲得した装置がバスにリクエス
トを発行していた。
バンクビジー状態であるメモリバンクに対するリクエス
トをバスに発行することはできない。そのため、バス獲
得リクエストを発行する装置は、主記憶装置のバンクビ
ジー管理を行う。従来のパイプライン制御方式のバスで
は、このメモリバンクビジー管理を、バスに発行された
リクエストのタイプとアドレスから生成したメモリバン
ク番号を用いて行っていた。バスを獲得したい装置は、
メモリバンクビジー状態でないメモリバンクに対するリ
クエストを選択してバス獲得リクエストを送出し、バス
アービトレーションはメモリバンクビジー状態を意識す
ることなく行い、バスを獲得した装置がバスにリクエス
トを発行していた。
【０００４】図３にバスの動作とタイミングについて示
す。バスの動作サイクルは、装置内部に保持されている
複数のリクエストからメモリバンクビジーではなく最も
バスに発行したいリクエストを選択する内部アービトレ
ーションサイクル、内部アービトレーションにより選択
されたリクエストに対応するバス獲得リクエストを送出
するリクエストサイクル、バス獲得リクエストの中から
バス使用者を決定するアービトレーションを行うアービ
トレーションサイクル、バスアービトレーションにより
バスを獲得した装置がリクエストタイプとアドレスを送
出するアドレスサイクルから構成される。アドレスサイ
クルで発行されたリクエストのタイプとアドレスから生
成したメモリバンク番号を用いて、メモリバンクビジー
状態の更新を行い、内部アービトレーションサイクルで
更新されたメモリバンクビジー情報を参照する。
す。バスの動作サイクルは、装置内部に保持されている
複数のリクエストからメモリバンクビジーではなく最も
バスに発行したいリクエストを選択する内部アービトレ
ーションサイクル、内部アービトレーションにより選択
されたリクエストに対応するバス獲得リクエストを送出
するリクエストサイクル、バス獲得リクエストの中から
バス使用者を決定するアービトレーションを行うアービ
トレーションサイクル、バスアービトレーションにより
バスを獲得した装置がリクエストタイプとアドレスを送
出するアドレスサイクルから構成される。アドレスサイ
クルで発行されたリクエストのタイプとアドレスから生
成したメモリバンク番号を用いて、メモリバンクビジー
状態の更新を行い、内部アービトレーションサイクルで
更新されたメモリバンクビジー情報を参照する。
【０００５】
【発明が解決しようとする課題】上述した従来のパイプ
ライン制御方式のバス制御方式では、バスに発行された
リクエストとアドレスを受け取った後に、そのアドレス
から決定されるメモリバンク番号を生成しリクエストタ
イプにより更新されたメモリバンクビジー状態を認識し
た上で、送出するバス獲得リクエストを発行しなければ
ならないため、上記に示す４サイクル未満でバスを制御
すると、バスの転送効率を悪化させてしまうという問題
があった。これは、３サイクル以下にすると、直前のリ
クエストで使用されるメモリバンクと同一のメモリバン
クを使用するリクエストをバス獲得リクエストとして発
行してしまった場合、バスアービトレーションサイクル
で、このバス獲得リクエストを発行した装置がバスを獲
得しても、この装置の要求するリクエストの使用するメ
モリバンクは、既にメモリバンクビジー状態であるた
め、トランザクションをバスに出力することはできない
状態を生み出してしまうためである。このため、従来の
方式ではバス周波数の向上分しかバスの転送能力の向上
を図れないという問題があった。
ライン制御方式のバス制御方式では、バスに発行された
リクエストとアドレスを受け取った後に、そのアドレス
から決定されるメモリバンク番号を生成しリクエストタ
イプにより更新されたメモリバンクビジー状態を認識し
た上で、送出するバス獲得リクエストを発行しなければ
ならないため、上記に示す４サイクル未満でバスを制御
すると、バスの転送効率を悪化させてしまうという問題
があった。これは、３サイクル以下にすると、直前のリ
クエストで使用されるメモリバンクと同一のメモリバン
クを使用するリクエストをバス獲得リクエストとして発
行してしまった場合、バスアービトレーションサイクル
で、このバス獲得リクエストを発行した装置がバスを獲
得しても、この装置の要求するリクエストの使用するメ
モリバンクは、既にメモリバンクビジー状態であるた
め、トランザクションをバスに出力することはできない
状態を生み出してしまうためである。このため、従来の
方式ではバス周波数の向上分しかバスの転送能力の向上
を図れないという問題があった。
【０００６】本発明の目的は、パイプライン制御方式の
バスにおいて、バスにリクエストを発行できる間隔を短
縮してもバスの転送能力を低下させない制御方式を提供
することで、バスの転送能力の向上を図ったバス制御方
式およびこのバス制御方式を備えたマルチプロセッサシ
ステムを提供することにある。
バスにおいて、バスにリクエストを発行できる間隔を短
縮してもバスの転送能力を低下させない制御方式を提供
することで、バスの転送能力の向上を図ったバス制御方
式およびこのバス制御方式を備えたマルチプロセッサシ
ステムを提供することにある。
【０００７】
【課題を解決するための手段】本発明のバス制御方式
は、主記憶装置に対する要求を示すリクエストタイプと
アクセスしたいメモリバンク番号とをバス獲得リクエス
トとし、メモリバンクビジー状態のメモリバンクに対す
る前記バス獲得リクエストをアービトレーション対象か
ら除外してバスアービトレーションを行うことを特徴と
する。
は、主記憶装置に対する要求を示すリクエストタイプと
アクセスしたいメモリバンク番号とをバス獲得リクエス
トとし、メモリバンクビジー状態のメモリバンクに対す
る前記バス獲得リクエストをアービトレーション対象か
ら除外してバスアービトレーションを行うことを特徴と
する。
【０００８】本発明のバス制御方式は、前記バスアービ
トレーションによりバスを獲得したバス獲得リクエスト
のリクエストタイプとメモリバンク番号とを用いて、該
当メモリバンクをメモリバンクビジー状態と設定し、あ
らかじめ規定した時間までメモリバンクビジー状態とす
るメモリバンクビジー制御を行うようにしてもよい。
トレーションによりバスを獲得したバス獲得リクエスト
のリクエストタイプとメモリバンク番号とを用いて、該
当メモリバンクをメモリバンクビジー状態と設定し、あ
らかじめ規定した時間までメモリバンクビジー状態とす
るメモリバンクビジー制御を行うようにしてもよい。
【０００９】本発明のバス制御方式は、前記メモリバン
クビジー状態とする時間をリクエストタイプ別に規定す
るようにしてもよい。
クビジー状態とする時間をリクエストタイプ別に規定す
るようにしてもよい。
【００１０】本発明のバス制御方式は、主記憶装置と複
数のプロセッサとを接続するマルチプロセッサシステム
のバス制御方式において、前記複数のプロセッサはそれ
ぞれコントローラを有し、前記コントローラは、前記プ
ロセッサが主記憶装置に対する要求を示すリクエストタ
イプとアクセスしたいメモリバンク番号とをバス獲得リ
クエストとして発行するバス獲得リクエスト送出制御手
段と、各コントローラのバス獲得リクエスト送出制御手
段から通知されたバス獲得リクエストからメモリバンク
ビジー状態のメモリバンクに対するバス獲得リクエスト
をアービトレーション対象から除外してアービトレーシ
ョンを行うバスアービトレーション手段とを備えるよう
にしてもよい。
数のプロセッサとを接続するマルチプロセッサシステム
のバス制御方式において、前記複数のプロセッサはそれ
ぞれコントローラを有し、前記コントローラは、前記プ
ロセッサが主記憶装置に対する要求を示すリクエストタ
イプとアクセスしたいメモリバンク番号とをバス獲得リ
クエストとして発行するバス獲得リクエスト送出制御手
段と、各コントローラのバス獲得リクエスト送出制御手
段から通知されたバス獲得リクエストからメモリバンク
ビジー状態のメモリバンクに対するバス獲得リクエスト
をアービトレーション対象から除外してアービトレーシ
ョンを行うバスアービトレーション手段とを備えるよう
にしてもよい。
【００１１】本発明のバス制御方式は、さらに、前記コ
ントローラは、前記バスアービトレーション手段により
バスを獲得したバス獲得リクエストのリクエストタイプ
とメモリバンク番号とを用いて、該当メモリバンクをメ
モリバンクビジー状態に設定し、あらかじめ規定した時
間までその状態を継続させるメモリバンクビジー制御を
行うメモリバンクビジー制御手段とを備えるようにして
もよい。
ントローラは、前記バスアービトレーション手段により
バスを獲得したバス獲得リクエストのリクエストタイプ
とメモリバンク番号とを用いて、該当メモリバンクをメ
モリバンクビジー状態に設定し、あらかじめ規定した時
間までその状態を継続させるメモリバンクビジー制御を
行うメモリバンクビジー制御手段とを備えるようにして
もよい。
【００１２】本発明のバス制御方式は、前記メモリバン
クビジー制御手段は、前記メモリバンクビジー状態とす
る時間をリクエストタイプ別に規定するようにしてもよ
い。
クビジー制御手段は、前記メモリバンクビジー状態とす
る時間をリクエストタイプ別に規定するようにしてもよ
い。
【００１３】本発明のマルチプロセッサシステムは、主
記憶装置と複数のプロセッサとを接続するマルチプロセ
ッサシステムにおいて、前記複数のプロセッサはそれぞ
れコントローラを有し、前記コントローラは、前記プロ
セッサが主記憶装置に対する要求を示すリクエストタイ
プとアクセスしたいメモリバンク番号とをバス獲得リク
エストとして発行するバス獲得リクエスト送出制御手段
と、各コントローラのバス獲得リクエスト送出制御手段
から通知されたバス獲得リクエストからメモリバンクビ
ジー状態のメモリバンクに対するバス獲得リクエストを
アービトレーション対象から除外してアービトレーショ
ンを行うバスアービトレーション手段とを備えてバス制
御を行うことを特徴とする。
記憶装置と複数のプロセッサとを接続するマルチプロセ
ッサシステムにおいて、前記複数のプロセッサはそれぞ
れコントローラを有し、前記コントローラは、前記プロ
セッサが主記憶装置に対する要求を示すリクエストタイ
プとアクセスしたいメモリバンク番号とをバス獲得リク
エストとして発行するバス獲得リクエスト送出制御手段
と、各コントローラのバス獲得リクエスト送出制御手段
から通知されたバス獲得リクエストからメモリバンクビ
ジー状態のメモリバンクに対するバス獲得リクエストを
アービトレーション対象から除外してアービトレーショ
ンを行うバスアービトレーション手段とを備えてバス制
御を行うことを特徴とする。
【００１４】本発明のマルチプロセッサシステムは、さ
らに、前記コントローラは、前記バスアービトレーショ
ン手段によりバスを獲得したバス獲得リクエストのリク
エストタイプとメモリバンク番号とを用いて、該当メモ
リバンクをメモリバンクビジー状態に設定し、あらかじ
め規定した時間までその状態を継続させるメモリバンク
ビジー制御を行うメモリバンクビジー制御手段とを備え
るようにしてもよい。
らに、前記コントローラは、前記バスアービトレーショ
ン手段によりバスを獲得したバス獲得リクエストのリク
エストタイプとメモリバンク番号とを用いて、該当メモ
リバンクをメモリバンクビジー状態に設定し、あらかじ
め規定した時間までその状態を継続させるメモリバンク
ビジー制御を行うメモリバンクビジー制御手段とを備え
るようにしてもよい。
【００１５】本発明のマルチプロセッサシステムは、前
記メモリバンクビジー制御手段は、前記メモリバンクビ
ジー状態とする時間をリクエストタイプ別に規定するよ
うにしてもよい。
記メモリバンクビジー制御手段は、前記メモリバンクビ
ジー状態とする時間をリクエストタイプ別に規定するよ
うにしてもよい。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１７】図１は、本発明のマルチプロセッサシステ
ムの構成を示すブロック図である。２台のプロセッサ１
−１と２−１がそれぞれコントローラ１−２と、２−２
を介してバス１０に接続され、メモリコントーラ３を介
して主記憶装置４へのアクセスを行う。本実施の形態で
は、プロセッサが２台の例を説明するが、プロセッサの
台数は２台に限定されるのもではなく、３台以上でもよ
い。
ムの構成を示すブロック図である。２台のプロセッサ１
−１と２−１がそれぞれコントローラ１−２と、２−２
を介してバス１０に接続され、メモリコントーラ３を介
して主記憶装置４へのアクセスを行う。本実施の形態で
は、プロセッサが２台の例を説明するが、プロセッサの
台数は２台に限定されるのもではなく、３台以上でもよ
い。
【００１８】主記憶装置４は複数のメモリバンクから構
成され、アクセスするメモリバンク番号は、主記憶装置
４の容量とアクセスされるアドレスから一意に決定され
る。
成され、アクセスするメモリバンク番号は、主記憶装置
４の容量とアクセスされるアドレスから一意に決定され
る。
【００１９】バス１０は、アドレスとデータを時分割で
制御するアドレス・データマルチプレクサ型のバスであ
り、アドレスとデータを転送するアドレス・データ線１
００と、制御情報を転送する制御線１０１および１０２
から構成されている。アドレス・データ線１００は、ア
ドレスを転送するアドレスサイクルと、データを転送す
るデータサイクル０とデータサイクル１を時刻毎に繰り
返す。制御線１０１と１０２は、アドレス・データ線１
００のサイクルと同期して３つのサイクル毎に異なる制
御情報を転送する。この制御線１０１と１０２は単方向
線であり、１つのコントローラからそれ以外のコントロ
ーラに接続しており、すべてのコントローラは、自分自
身以外のコントローラから制御線１０１、１０２を受け
取っている。また、バス１０は、アドレスとリクエスト
を送出し一定時間後にデータを送出するパイプライン方
式の制御を行っている。
制御するアドレス・データマルチプレクサ型のバスであ
り、アドレスとデータを転送するアドレス・データ線１
００と、制御情報を転送する制御線１０１および１０２
から構成されている。アドレス・データ線１００は、ア
ドレスを転送するアドレスサイクルと、データを転送す
るデータサイクル０とデータサイクル１を時刻毎に繰り
返す。制御線１０１と１０２は、アドレス・データ線１
００のサイクルと同期して３つのサイクル毎に異なる制
御情報を転送する。この制御線１０１と１０２は単方向
線であり、１つのコントローラからそれ以外のコントロ
ーラに接続しており、すべてのコントローラは、自分自
身以外のコントローラから制御線１０１、１０２を受け
取っている。また、バス１０は、アドレスとリクエスト
を送出し一定時間後にデータを送出するパイプライン方
式の制御を行っている。
【００２０】コントローラ１−２および２−２は同一の
ものであり、コントローラ１−２について説明する。コ
ントローラ１−２は、プロセッサインタフェース制御部
１１とメモリバンク番号生成部１２とトランザクション
格納制御部１３とメモリバンクビジー制御部１４とバス
獲得リクエスト送出制御部１５とバスアービトレーショ
ン回路１６とトランザクション送出制御部１７から構成
されている。
ものであり、コントローラ１−２について説明する。コ
ントローラ１−２は、プロセッサインタフェース制御部
１１とメモリバンク番号生成部１２とトランザクション
格納制御部１３とメモリバンクビジー制御部１４とバス
獲得リクエスト送出制御部１５とバスアービトレーショ
ン回路１６とトランザクション送出制御部１７から構成
されている。
【００２１】次に動作について説明する。図２は、本発
明のバス制御タイミングチャートである。
明のバス制御タイミングチャートである。
【００２２】プロセッサインタフェース制御部１１は、
プロセッサとの間でリードやライトのリクエストとデー
タの送受信のトランザクションに関するインタフェース
制御を行う。
プロセッサとの間でリードやライトのリクエストとデー
タの送受信のトランザクションに関するインタフェース
制御を行う。
【００２３】メモリバンク番号生成部１２は、プロセッ
サインタフェース制御部１１を介して受け取ったプロセ
ッサから要求されたトランザクションのアドレスからメ
モリバンク番号を生成する。
サインタフェース制御部１１を介して受け取ったプロセ
ッサから要求されたトランザクションのアドレスからメ
モリバンク番号を生成する。
【００２４】トランザクション格納制御部１３は、プロ
セッサから要求されたトランザクションと、バンク番号
生成部１２により生成されたメモリバンク番号を格納す
る。トランザクション格納制御部１３は、バス１０に発
行可能な条件を満足しているすべてのトランザクション
をバス獲得リクエスト送出制御部１５に通知する。
セッサから要求されたトランザクションと、バンク番号
生成部１２により生成されたメモリバンク番号を格納す
る。トランザクション格納制御部１３は、バス１０に発
行可能な条件を満足しているすべてのトランザクション
をバス獲得リクエスト送出制御部１５に通知する。
【００２５】バス獲得リクエスト送出制御部１５は、ト
ランザクション格納制御部１３から通知された複数のト
ランザクションと、メモリバンクビジー制御部１４から
各メモリバンクのビジー状態を受け取り、バス１０への
バス獲得リクエストを行うトランザクションを内部アー
ビトレーションにより決定して、バス獲得リクエスト送
出制御を行う。内部アービトレーションは、トランザク
ション格納制御部１３から通知された複数のトランザク
ションのリクエストタイプとメモリバンク番号を元に、
メモリアクセスを行うトランザクションでその対象とな
るメモリバンクがビジー状態であるトランザクションを
除外してデータサイクル０のタイミングでアービトレー
ションを行う。バス獲得リクエストは、データサイクル
１のタイミングでメモリバンク番号を、アドレスサイク
ルのタイミングでリクエストタイプをバス１０の制御線
に送出する。このリクエストタイプは、主記憶装置４に
対する主記憶装置またはＩＯへのリード要求／ライト要
求／リードアンドライト要求を示す。
ランザクション格納制御部１３から通知された複数のト
ランザクションと、メモリバンクビジー制御部１４から
各メモリバンクのビジー状態を受け取り、バス１０への
バス獲得リクエストを行うトランザクションを内部アー
ビトレーションにより決定して、バス獲得リクエスト送
出制御を行う。内部アービトレーションは、トランザク
ション格納制御部１３から通知された複数のトランザク
ションのリクエストタイプとメモリバンク番号を元に、
メモリアクセスを行うトランザクションでその対象とな
るメモリバンクがビジー状態であるトランザクションを
除外してデータサイクル０のタイミングでアービトレー
ションを行う。バス獲得リクエストは、データサイクル
１のタイミングでメモリバンク番号を、アドレスサイク
ルのタイミングでリクエストタイプをバス１０の制御線
に送出する。このリクエストタイプは、主記憶装置４に
対する主記憶装置またはＩＯへのリード要求／ライト要
求／リードアンドライト要求を示す。
【００２６】バスアービトレーション回路１６は、バス
１０の制御線から受信したメモリバンク番号とリクエス
トタイプとメモリバンクビジー制御部１４からのメモリ
バンクビジー状態を元に、データサイクル０でバス１０
のアービトレーションを行う。バスアービトレーション
回路１６では、メモリアクセスを要求しているリクエス
トがメモリバンクビジー状態である場合は、このリクエ
ストをアービトレーション対象から除外し、バスを獲得
させることはさせない。また、バスアービトレーション
回路１６は、アービトレーションの結果、バスを獲得し
たリクエストがメモリアクセスを行うトランザクション
である場合には、メモリバンクビジー制御部１４にリク
エストタイプとメモリバンク番号を通知する。
１０の制御線から受信したメモリバンク番号とリクエス
トタイプとメモリバンクビジー制御部１４からのメモリ
バンクビジー状態を元に、データサイクル０でバス１０
のアービトレーションを行う。バスアービトレーション
回路１６では、メモリアクセスを要求しているリクエス
トがメモリバンクビジー状態である場合は、このリクエ
ストをアービトレーション対象から除外し、バスを獲得
させることはさせない。また、バスアービトレーション
回路１６は、アービトレーションの結果、バスを獲得し
たリクエストがメモリアクセスを行うトランザクション
である場合には、メモリバンクビジー制御部１４にリク
エストタイプとメモリバンク番号を通知する。
【００２７】この通知を受け取ったメモリバンクビジー
制御部１４は、対象となるメモリバンクをビジー状態に
データサイクル１のタイミングで設定する。メモリバン
クビジー状態は、メモリコントローラ３が主記憶装置に
アクセスしてデータ転送を行う間、同一のメモリバンク
に対して他のアクセスが行われないようにするための制
御であり、一定時間で必ず解除される。解除するまでの
時間は、リクエストタイプ別、すなわち、リード要求／
ライト要求／リードアンドライト要求の別に規定する。
これは、リクエストタイプ別にアクセス所要時間が異な
るためであり、リクエストタイプ別に最適時間を規定す
ることにより、バス使用効率向上が図られる。上記のバ
ンクビジー状態の設定と解除は、メモリバンクビジー制
御部１４によって制御される。また、バスアービトレー
ション回路１６は、アービトレーション結果をトランザ
クション送出制御部１７に通知する。
制御部１４は、対象となるメモリバンクをビジー状態に
データサイクル１のタイミングで設定する。メモリバン
クビジー状態は、メモリコントローラ３が主記憶装置に
アクセスしてデータ転送を行う間、同一のメモリバンク
に対して他のアクセスが行われないようにするための制
御であり、一定時間で必ず解除される。解除するまでの
時間は、リクエストタイプ別、すなわち、リード要求／
ライト要求／リードアンドライト要求の別に規定する。
これは、リクエストタイプ別にアクセス所要時間が異な
るためであり、リクエストタイプ別に最適時間を規定す
ることにより、バス使用効率向上が図られる。上記のバ
ンクビジー状態の設定と解除は、メモリバンクビジー制
御部１４によって制御される。また、バスアービトレー
ション回路１６は、アービトレーション結果をトランザ
クション送出制御部１７に通知する。
【００２８】その結果通知が、自分自身がバス１０を獲
得したことを示している場合、トランザクション送出制
御部１７はアドレスと要求動作をアドレス・データ線１
００にアドレスサイクルで送出する。この要求動作がメ
モリからのリード要求である場合、メモリコントローラ
３が一定時間後に主記憶装置４からリードしたデータを
バス１０のアドレス・データ線に送出する。また、要求
動作がメモリへのライト動作である場合、トランザクシ
ョン送出制御部１７が一定時間後にライトデータをバス
１０のアドレス・データ線に送出し、このデータをメモ
リコントローラ３が主記憶装置４にライトする。トラン
ザクション送出制御部１７は、トランザクションを送出
完了するとトランザクション格納制御部１３に完了通知
を送出する。この完了通知を受け取ったトランザクショ
ン格納制御部１３は、対象トランザクションを削除す
る。また、トランザクション格納制御部１３は、内部ア
ービトレーションで選択されたリクエストは、次の内部
アービトレーションには該リクエストを対象として通知
しない制御を行っている。
得したことを示している場合、トランザクション送出制
御部１７はアドレスと要求動作をアドレス・データ線１
００にアドレスサイクルで送出する。この要求動作がメ
モリからのリード要求である場合、メモリコントローラ
３が一定時間後に主記憶装置４からリードしたデータを
バス１０のアドレス・データ線に送出する。また、要求
動作がメモリへのライト動作である場合、トランザクシ
ョン送出制御部１７が一定時間後にライトデータをバス
１０のアドレス・データ線に送出し、このデータをメモ
リコントローラ３が主記憶装置４にライトする。トラン
ザクション送出制御部１７は、トランザクションを送出
完了するとトランザクション格納制御部１３に完了通知
を送出する。この完了通知を受け取ったトランザクショ
ン格納制御部１３は、対象トランザクションを削除す
る。また、トランザクション格納制御部１３は、内部ア
ービトレーションで選択されたリクエストは、次の内部
アービトレーションには該リクエストを対象として通知
しない制御を行っている。
【００２９】上記のバス獲得リクエスト送出制御部１５
の制御により、直前のトランザクションで使用されてし
まったメモリバンク以外のビジー状態のメモリバンクを
使用するメモリアクセスリクエストを、バス獲得リクエ
ストとして送出することはなくなる。この制御により、
バス１０を獲得し易いバス獲得リクエストを、コントロ
ーラ１−２、２−２は発行する。また、上記のバスアー
ビトレーション回路１６の制御により、直前のトランザ
クションで使用されたメモリバンクに対するバス獲得リ
クエストが、バスアービトレーションによりバス１０を
獲得することはなくなる。この制御により、バス１０に
は、メモリバンクビジー状態であるメモリバンクに対す
るメモリアクセスを要求するトランザクションが発行さ
れることはない。
の制御により、直前のトランザクションで使用されてし
まったメモリバンク以外のビジー状態のメモリバンクを
使用するメモリアクセスリクエストを、バス獲得リクエ
ストとして送出することはなくなる。この制御により、
バス１０を獲得し易いバス獲得リクエストを、コントロ
ーラ１−２、２−２は発行する。また、上記のバスアー
ビトレーション回路１６の制御により、直前のトランザ
クションで使用されたメモリバンクに対するバス獲得リ
クエストが、バスアービトレーションによりバス１０を
獲得することはなくなる。この制御により、バス１０に
は、メモリバンクビジー状態であるメモリバンクに対す
るメモリアクセスを要求するトランザクションが発行さ
れることはない。
【００３０】以上の構成と動作により、メモリバンクビ
ジー制御部１４により得られるメモリバンクビジー状態
を用いて、各装置のバス獲得リクエスト送出制御部１５
から要求されたバス獲得リクエストの内、メモリバンク
ビジー状態のメモリバンクに対するバス獲得リクエスト
を、各装置に搭載されたバスアービトレーション回路１
６がアービトレーションの対象外としてバスアービトレ
ーションすることで、バスを獲得した装置がバスにリク
エストを発行するバス動作を、アドレスサイクル、デー
タサイクル０、データサイクル１の３サイクルで繰り返
し実行することが可能となる。すなわち、３サイクルに
一度トランザクションの発行を可能とし、バス１０の高
い転送能力を実現できる。
ジー制御部１４により得られるメモリバンクビジー状態
を用いて、各装置のバス獲得リクエスト送出制御部１５
から要求されたバス獲得リクエストの内、メモリバンク
ビジー状態のメモリバンクに対するバス獲得リクエスト
を、各装置に搭載されたバスアービトレーション回路１
６がアービトレーションの対象外としてバスアービトレ
ーションすることで、バスを獲得した装置がバスにリク
エストを発行するバス動作を、アドレスサイクル、デー
タサイクル０、データサイクル１の３サイクルで繰り返
し実行することが可能となる。すなわち、３サイクルに
一度トランザクションの発行を可能とし、バス１０の高
い転送能力を実現できる。
【００３１】
【発明の効果】以上説明したように、本発明は、主記憶
装置と複数のプロセッサ装置を接続するパイプライン制
御方式のバスにおいて、高いバス使用効率を実現しなが
ら、バスにリクエストを発行できる間隔を短縮でき、バ
スの転送能力の向上を図る効果がある。
装置と複数のプロセッサ装置を接続するパイプライン制
御方式のバスにおいて、高いバス使用効率を実現しなが
ら、バスにリクエストを発行できる間隔を短縮でき、バ
スの転送能力の向上を図る効果がある。
【図１】本発明のマルチプロセッサシステムの構成を示
すブロック図である。
すブロック図である。
【図２】本発明のバス制御タイミングチャートである。
【図３】従来のパイプライン制御方式バスのバス制御タ
イミングチャートである。
イミングチャートである。
１−１ プロセッサ １−２ コントローラ ２−１ プロセッサ ２−２ コントローラ ３ メモリコントローラ ４ 主記憶装置 １０ バス １１ プロセッサインタフェース制御部 １２ メモリバンク番号生成部 １３ トランザクション格納制御部 １４ メモリバンクビジー制御部 １５ バス獲得リクエスト送出制御部 １６ バスアービトレーション回路 １７ トランザクション送出制御部 １００ アドレス・データ線 １０１ 制御線 １０２ 制御線
Claims (9)
- 【請求項１】 主記憶装置に対する要求を示すリクエス
トタイプとアクセスしたいメモリバンク番号とをバス獲
得リクエストとし、メモリバンクビジー状態のメモリバ
ンクに対する前記バス獲得リクエストをアービトレーシ
ョン対象から除外してバスアービトレーションを行うこ
とを特徴とするバス制御方式。 - 【請求項２】 前記バスアービトレーションによりバス
を獲得したバス獲得リクエストのリクエストタイプとメ
モリバンク番号とを用いて、該当メモリバンクをメモリ
バンクビジー状態と設定し、あらかじめ規定した時間ま
でメモリバンクビジー状態とするメモリバンクビジー制
御を行うことを特徴とする請求項１記載のバス制御方
式。 - 【請求項３】 前記メモリバンクビジー状態とする時間
をリクエストタイプ別に規定することを特徴とする請求
項２記載のバス制御方式。 - 【請求項４】 主記憶装置と複数のプロセッサとを接続
するマルチプロセッサシステムのバス制御方式におい
て、前記複数のプロセッサはそれぞれコントローラを有
し、前記コントローラは、前記プロセッサが主記憶装置
に対する要求を示すリクエストタイプとアクセスしたい
メモリバンク番号とをバス獲得リクエストとして発行す
るバス獲得リクエスト送出制御手段と、各コントローラ
のバス獲得リクエスト送出制御手段から通知されたバス
獲得リクエストからメモリバンクビジー状態のメモリバ
ンクに対するバス獲得リクエストをアービトレーション
対象から除外してアービトレーションを行うバスアービ
トレーション手段とを備えたことを特徴とするバス制御
方式。 - 【請求項５】 さらに、前記コントローラは、前記バス
アービトレーション手段によりバスを獲得したバス獲得
リクエストのリクエストタイプとメモリバンク番号とを
用いて、該当メモリバンクをメモリバンクビジー状態に
設定し、あらかじめ規定した時間までその状態を継続さ
せるメモリバンクビジー制御を行うメモリバンクビジー
制御手段とを備えたことを特徴とする請求項４記載のバ
ス制御方式。 - 【請求項６】 前記メモリバンクビジー制御手段は、前
記メモリバンクビジー状態とする時間をリクエストタイ
プ別に規定することを特徴とする請求項５記載のバス制
御方式。 - 【請求項７】 主記憶装置と複数のプロセッサとを接続
するマルチプロセッサシステムにおいて、前記複数のプ
ロセッサはそれぞれコントローラを有し、前記コントロ
ーラは、前記プロセッサが主記憶装置に対する要求を示
すリクエストタイプとアクセスしたいメモリバンク番号
とをバス獲得リクエストとして発行するバス獲得リクエ
スト送出制御手段と、各コントローラのバス獲得リクエ
スト送出制御手段から通知されたバス獲得リクエストか
らメモリバンクビジー状態のメモリバンクに対するバス
獲得リクエストをアービトレーション対象から除外して
アービトレーションを行うバスアービトレーション手段
とを備えてバス制御を行うことを特徴とするマルチプロ
セッサシステム。 - 【請求項８】 さらに、前記コントローラは、前記バス
アービトレーション手段によりバスを獲得したバス獲得
リクエストのリクエストタイプとメモリバンク番号とを
用いて、該当メモリバンクをメモリバンクビジー状態に
設定し、あらかじめ規定した時間までその状態を継続さ
せるメモリバンクビジー制御を行うメモリバンクビジー
制御手段とを備えたことを特徴とする請求項７記載のマ
ルチプロセッサシステム。 - 【請求項９】 前記メモリバンクビジー制御手段は、前
記メモリバンクビジー状態とする時間をリクエストタイ
プ別に規定することを特徴とする請求項８記載のマルチ
プロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9334196A JPH11167546A (ja) | 1997-12-04 | 1997-12-04 | バス制御方式およびこのバス制御方式を備えたマルチプ ロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9334196A JPH11167546A (ja) | 1997-12-04 | 1997-12-04 | バス制御方式およびこのバス制御方式を備えたマルチプ ロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11167546A true JPH11167546A (ja) | 1999-06-22 |
Family
ID=18274627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9334196A Pending JPH11167546A (ja) | 1997-12-04 | 1997-12-04 | バス制御方式およびこのバス制御方式を備えたマルチプ ロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11167546A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003067A (ja) * | 2008-06-19 | 2010-01-07 | Sony Corp | メモリシステムおよびそのアクセス制御方法、並びにプログラム |
| WO2010113291A1 (ja) | 2009-03-31 | 2010-10-07 | 富士通株式会社 | データ転送回路及びデータ転送方法 |
| WO2013070215A1 (en) * | 2011-11-09 | 2013-05-16 | Intel Corporation | Apparatus for multiple bus master engines to share the same request channel to a pipelined backbone |
| JPWO2018134882A1 (ja) * | 2017-01-17 | 2019-11-07 | オリンパス株式会社 | メモリアクセス装置、画像処理装置、および撮像装置 |
-
1997
- 1997-12-04 JP JP9334196A patent/JPH11167546A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003067A (ja) * | 2008-06-19 | 2010-01-07 | Sony Corp | メモリシステムおよびそのアクセス制御方法、並びにプログラム |
| US8200882B2 (en) | 2008-06-19 | 2012-06-12 | Sony Corporation | Memory system, access control method therefor, and computer program |
| WO2010113291A1 (ja) | 2009-03-31 | 2010-10-07 | 富士通株式会社 | データ転送回路及びデータ転送方法 |
| US8819323B2 (en) | 2009-03-31 | 2014-08-26 | Fujitsu Limited | Data transfer circuit and data transfer method |
| WO2013070215A1 (en) * | 2011-11-09 | 2013-05-16 | Intel Corporation | Apparatus for multiple bus master engines to share the same request channel to a pipelined backbone |
| US9367500B2 (en) | 2011-11-09 | 2016-06-14 | Intel Corporation | Apparatus for multiple bus master engines to share the same request channel to a pipelined backbone |
| JPWO2018134882A1 (ja) * | 2017-01-17 | 2019-11-07 | オリンパス株式会社 | メモリアクセス装置、画像処理装置、および撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010710 |