JPH11163260A - 増加静電容量の形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリに利用が可能な集積回路コンデンサの
電荷保存能力を増大させると共に製造コストを低減させ
ながらも増大した保存能力を提供すること。 【解決手段】 集積回路デバイスの電荷保存構造に対し
て増加静電容量を形成する方法であって、電極コンタク
ト２２を介してその電荷保存構造の電極へのアクセスを
制御するアクセス回路１６、１８を基板１０に形成する
工程と、その基板１０上に前記電極コンタクト２２と接
触状態で第一導電層３６を形成する工程と、その第一導
電層３６上に誘電材料層４２を形成する工程と、その誘
電材料層４２の表面上にポリシリコン粒体４０の層を形
成し、その粒体間に非カバー部分を残す工程と、その誘
電材料層４２のそれら露出した部分を選択的に取り除
き、前記導電層上方で誘電材料の柱体４２を間隔を開け
て形成する工程と、それら柱体４２上に第二導電層４４
を形成する工程と、その第二導電層４４上にコンデンサ
誘電層４６を形成する工程と、そのコンデンサ誘電層４
６上に第三導電層５０を形成する工程と、を含むことを
特徴とする増加静電容量の形成方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的に集積回路メ
モリ用のコンデンサ（capacitor)の形成に関し、特定す
れば、大量生産に適した高静電容量構造体の形成方法に
関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】ダイナ
ミックランダムアクセスメモリ（以下ＤＲＡＭという：
dynamic randomaccess memory）において、情報は、一
般的に半導体基板上に設けられた各々のコンデンサを選
択的に帯電（charge）あるいは放電（discharge)させる
ことで保存される。普通、１ビットのバイナリ（２値）
情報は、放電されたコンデンサを０論理値とし、帯電さ
れたコンデンサを１論理値として各コンデンサに保存さ
れる。メモリコンデンサの電極表面積は、与えられた作
動電圧、製造可能な範囲の電極分離、及び電荷保存コン
デンサの電極間に利用されるコンデンサ誘電の比誘電率
に応じて各コンデンサに保存可能な電荷量を決定する。
読み取り及び書き込み操作は、電荷保存コンデンサをビ
ットラインに選択的にカップリングし、その電荷保存コ
ンデンサに電荷を送るか、またはその電荷保存コンデン
サから電荷を引き出すことによって、メモリ内で実行さ
れる。この選択的なカップリングは、一般的に電界効果
トランジスタ（以下ＦＥＴという）を利用することで実
施される。このビットラインコンタクトは、ＦＥＴのソ
ース／ドレン電極の一方に対して提供され、電荷保存キ
ャパシタは、他方の電極と接触状態に提供されるのが一
般的である。ワードライン信号は、ＦＥＴのゲートに供
給され、電荷保存コンデンサの１電極は、ＦＥＴを介し
てそのビットラインコンタクトに接続され、電荷保存コ
ンデンサとビットラインとの間で電荷の移動が実行され
る。

【０００３】１枚のチップにできる限り多量のデータを
保存させるため、集積回路の保存能力を高める努力が継
続して行われている。メモリの密度が高まれば、さらに
コンパクトにすることができ、複数のチップに相当する
保存能力を１枚のチップで得ることができ、製造コスト
も安くなる。これまでのところ、この保存能力の改善は
順調に行われてきた。歴史的には、集積回路デバイスの
密度は、配線幅を細くし、トランジスタゲートを小型化
し、各構造間の分離距離を減少させる方向で高められて
きた。回路構造サイズの減少は、一般的に製造工程で使
用される「デザインレート（design rule）」の縮小と
呼称されている。

【０００４】ＤＲＡＭに対して縮小デザインレートを適
用すると、ＤＲＡＭの電荷保存コンデンサとして利用可
能な基板表面積は減少する。よって、従来の平面的なコ
ンデンサのデザインに対する縮小デザインレートの適用
は、電荷保存コンデンサに保存が可能な電荷量（すなわ
ち静電容量）を減少させる。コンデンサの静電容量の減
少は、多くの問題を提起する。例えば、減衰現象や帯電
漏洩によるデータの消失が発生する。このデータ消失の
問題は、ＤＲＡＭのさらに頻度の高いリフレッシュサイ
クルを要求する。しかし、これは望ましいことではな
い。なぜなら、そのメモリは、リフレッシュ時にはデー
タ保存と読み取りとを実行させないからである。加え
て、電荷保存レベルの減少は、さらに複雑な読み取りス
キーム、あるいはさらに高感度の電荷センサーアンプを
必要とする。よって、減少した基板面積に、増大した静
電容量を付与させる技術が要求されている。この目的を
達成するため、３次元電荷保存面を有した多様な形態の
非常に複雑なコンデンサ構造が提案されている。一般的
には、これら複雑なコンデンサ構造は、製造が困難であ
り、この困難さは、高効率での大量生産の際にさらに増
幅される。

【０００５】ＤＲＡＭセルの静電容量を改善する１つの
技術は、電荷保存コンデンサ内に半球粒体ポリシリコン
を注入するものである。ほとんどのＤＲＡＭコンデンサ
は、その両電極内に通常のポリシリコンを有している。
通常のポリシリコンは、非常に複雑な形状に成形するこ
とが可能であるが、その表面は滑らかとなる。半球粒体
ポリシリコン（以下、ＨＳＧ−Ｓｉという）は、適切な
制御下では粗い表面を形成し、コンデンサ電極の表面に
利用が可能となる特殊形態のポリシリコンであり、電極
の表面積を増大させる。コンデンサ電極に半球粒体ポリ
シリコンの層を設けることで、ＤＲＡＭの電荷保存コン
デンサの静電容量は約１．８倍に増加する。

【０００６】一方、ＤＲＡＭコンデンサへのＨＳＧ−Ｓ
ｉの適用の欠点は、ＨＳＧ−Ｓｉが予期できない表面特
性を付与することがあり、コンデンサの静電容量、ある
いはその安定度を減少させることにある。さらに、層加
工時に、ＨＳＧ−Ｓｉに対して適切にドープ処理するこ
とが困難である。層処理で必要な精密制御に加えて、コ
ンデンサ電極面に利用できるような適切な導電性をＨＳ
Ｇ−Ｓｉ層に付与するには、別なドーピング工程が必要
となる。ポリシリコンコンデンサ電極の表面にＨＳＧ−
Ｓｉを使用する際の困難性は、大量生産を限定的なもの
としている。多くの場合に、コンデンサへのＨＳＧ−Ｓ
ｉの利用で得られる利点は、その製造コストの上昇と製
造量の低減に見合わないものとなるのである。

【０００７】従って、本発明の１つの目的は、メモリに
利用が可能な集積回路コンデンサの電荷保存能力を増大
させることである。本発明の別な目的は、製造コストを
低減させながらも増大した保存能力を提供することであ
る。

【０００８】

【課題を解決するための手段】一実施態様に係る本発明
は、電極コンタクトを介して電荷保存構造へのアクセス
を制御する、アクセス回路を備えた集積回路の電荷保存
構造に対して、増大した静電容量を形成している。第一
導電層が基板上に設けられ、誘電材料層がその第一導電
層上に設けられる。ポリシリコン粒体を含む層はその誘
電材料層の表面に設けられ、ポリシリコンの粒体間に誘
電層表面に覆われない部分が残存する。誘電材料層は、
選択的に除去され、第一導電層上方に延びる誘電材料柱
が間隔を設けて形成される。第二導電層は、これら誘電
材料柱上に形成される。コンデンサ誘電層は、第二導電
層上に形成される。次に、第三導電層がそのコンデンサ
誘電層上に形成される。

【０００９】別実施態様に係る本発明は、基板上に形成
されたソース／ドレン領域を有した電界効果トランジス
タに接続された電荷保存コンデンサに対して、増大した
静電容量を形成している。第一誘電層が、この電界効果
トランジスタ上に形成され、コンタクトバイアが形成さ
れてそのソース／ドレン領域を露出させる。第一ポリシ
リコン層は、ソース／ドレン領域に電気的に接続され、
その第一誘電層上に形成される。第二誘電層は、第一ポ
リシリコン層上に形成され、半球粒体ポリシリコン層
が、その第二誘電層上に形成される。半球粒体ポリシリ
コン層の粒体間で第二誘電層は、部分的に露出される。
異方性エッチングによって、第二誘電層は除去され、半
球粒体ポリシリコンの粒体で定義された形状で第一ポリ
シリコン層の一部に露出させる。第二誘電層からエッチ
ング処理された構造体は、第一ポリシリコン層の上方に
延び出る。第二ポリシリコン層が、第一ポリシリコン層
の露出された部分上と、第二誘電層からエッチングされ
た構造体上に形成される。第三誘電層は、第二ポリシリ
コン層上に形成され、第三ポリシリコン層は、第三誘電
層上に形成される。

【００１０】

【発明の実施の形態】本発明の好適な実施例は、大量生
産に適した高静電容量のＤＲＡＭコンデンサを提供す
る。本発明の特に好適な実施例によれば、トランスファ
ＦＥＴは、基板内あるいは基板上で配線やＤＲＡＭセル
用の他のアクセス回路部分と共にＤＲＡＭセル用に形成
される。電荷保存コンデンサの下方コンデンサ電極は、
複数の段階で形成される。第一ポリシリコン層は、トラ
ンスファＦＥＴのソース／ドレン領域と接触状態で形成
され、酸化シリコン層がその第一ポリシリコン層上に形
成される。半球粒体ポリシリコン（ＨＳＧ−Ｓｉ）層
は、その酸化シリコン層上において、それら粒体が比較
的まばらとなるように形成される。ＨＳＧ−Ｓｉの粒体
はマスクとして使用され、好適には第一ポリシリコン層
で停止するような酸化シリコン層の選択的なエッチング
に利用される。第一ポリシリコン層は、このエッチング
処理において、エッチングストッパーとして機能する。
第二ポリシリコン層は、ＨＳＧ−Ｓｉの粒体上で酸化シ
リコン層の残余の柱体部分上に第一ポリシリコン層と接
触状態で形成され、この下方コンデンサ電極の表面を構
成する。第二ポリシリコン層は、その形成中に、或いは
好適にはその場でのドープ処理によって導電性が付与さ
れ、コンデンサ誘電層と上方コンデンサ電極が形成さ
れ、ＤＲＡＭコンデンサが完成する。

【００１１】このようなＤＲＡＭの製造により、比較的
単純な工程を利用して高レベルの静電容量を備えたデバ
イスが形成される。ＤＲＡＭコンデンサにはフォトリト
グラフィ解像度よりも繊細な機能が提供される。なぜな
ら、下方電極から垂直に延びる部分は、半球粒体ポリシ
リコンの粒体で形成されたマスクを利用したエッチング
処理で形成されるからである。半球粒体ポリシリコン層
は、約５０−１００ナノメータ程度の粒体を有してお
り、個々の粒体は、好適には約５０−１００ナノメータ
程度離れて配分されている。下方コンデンサ電極は、マ
スクを利用して定義された絶縁構造体の周囲に形成さ
れ、現在において商業的に可能なリトグラフィの解像度
よりも繊細な水平寸法の構造を備えている。さらに、こ
の方法は、ポリシリコン電極のコンデンサに対して容易
に利用が可能であるが、この方法はコンデンサ内に他の
導体を利用しても可能である。本発明のこれらの特徴及
び他の好適な特徴を図１から図７を利用してさらに詳し
く解説する。

【００１２】

【実施例】本発明の好適な実施例に基づくダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）の形成は、Ｐ型シ
リコン基板１０を利用する。図１は、表面上に形成され
たデバイス絶縁構造体１２を備えた基板１０と、その基
板１０の活用デバイス領域を覆うゲート酸化層１４を示
している。図１のデバイスは、デバイス絶縁構造体１２
としてシリコンの局部酸化（ＬＯＣＯＳ）技術で形成さ
れた電界酸化領域を有している。別タイプのデバイス絶
縁領域でも可能であり、例えば、ＣＶＤ（化学蒸着）酸
化物で満たされた浅溝絶縁領域（shallow trench isola
tion region)でも可能である。トランスファＦＥＴは、
従来方式で活用デバイス領域上に形成される。典型的に
は、ポリシリコン層が基板上に設けられ、パターン処理
されてポリシリコンゲート電極１６と配線１８とを形成
する。このポリシリコンは、積層処理中にドープ処理し
ても、或いはパターン処理に先立って、又はその後の処
理工程中において全面的に施されたポリシリコンのイオ
ン埋め込み処理を施してもよい。Ｎ型ソース／ドレン領
域２０と２２は、ゲート電極１６のいずれか側で基板１
０上に形成される。実施例によっては、図１に示すソー
ス／ドレン領域２０、２２のそれぞれに対して、軽度ド
ープドレン（ＬＤＤ：lightly doped drain)構造を形成
することが好都合であろう。しかし現在のところ、それ
ぞれのソース／ドレン領域２０、２２に均等ドープＮ型
領域を形成することが好ましい。

【００１３】一般的には、ゲート電極１６と配線１８の
周囲に保護誘電層を形成して、後の処理中にこれら導体
を保護し、導体１６、１８に対して不都合な接触が生じ
ないようにすることが望ましい。このため、ゲート電極
１６と配線１８上には、酸化層２４と２６がそれぞれ形
成される。典型的には、これら酸化層２４、２６は、ゲ
ート電極１６と配線１８を形成するパターン処理に先行
して、全面状のポリシリコン上に形成される。あるい
は、窒化シリコンまたはオキシニトリドをゲート電極１
６上にキャップ式保護誘電層として形成することもでき
る。場合によっては、トランスファＦＥＴのソース／ド
レン領域用の軽度ドープドレン（ＬＤＤ）の形成時に、
スペーサとしての酸化構造物２８をゲート電極１６と配
線１８の側部に設けることもある。ＬＤＤ構造が、ソー
ス／ドレン領域に形成される実施例においては、これら
酸化スペーサ構造物は、引き続く処理中にはその場に放
置されるのが普通である。一定のドーピングが、ソース
／ドレン領域２０、２２に対して、少なくとも当初に形
成されるような本発明のこれら好適な実施例において
は、酸化スペーサ構造物２８をゲート電極１６と配線１
８に沿って形成し、これら導体を保護させ、その後の処
理中のショートを防止させるのが望ましい。酸化スペー
サ構造物２８は、化学蒸着（ＣＶＤ）によって、その構
造物に望ましい幅とほぼ等しい厚みで全面的酸化層を設
けることで形成が可能である。例えば、ＣＦ₄ あるいは
他のフッ素系物質を含んだプラズマ源から得られたエッ
チング媒体を利用して、異方性エッチバック処理を施し
て図示の酸化スペーサ構造物２８を形成することもでき
よう。

【００１４】次に、図２に示すように、トランスファＦ
ＥＴと配線とが形成された後、酸化層３０が図１の構造
体上に形成される。典型的には、この酸化層３０は、化
学蒸着（ＣＶＤ）によって１０００−２０００オングス
トロムの厚みで積層される。酸化層３０は、ソース／ド
レン領域２０、２２を含んでＦＥＴ上に形成された回路
を保護し、その後の処理中の不慮的で不都合な接触の発
生を防止している。このコンデンサの形成工程は、トラ
ンスファＦＥＴのソース／ドレン領域２２を露出させる
コンタクトバイアの処理から開始され、まず底部コンデ
ンサ電極をソース／ドレン領域２２と接触状態で形成す
る。この目的を達成するため、フォトレジストマスク３
２が酸化層３０上に従来方式のフォトリトグラフィ技術
で設けられ、その選択されたソース／ドレン領域２２上
に開口部３４を形成する。エッチングは、開口部３４を
介して実施され、例えば、フッ素エッチング化学技術で
プラズマエッチングを実行して酸化層３０にバイアが形
成される。好適には、このエッチングは基板上で停止さ
れるが、底部コンデンサ電極がソース／ドレン領域２２
上に部分的に形成されるように、ソース／ドレン領域２
２は処理される。このフォトレジストマスク３２は、好
適にはアッシュ処理で剥され、その裏側に酸化層３０の
エッチング処理がされていない部分を残す。コンタクト
バイアに直面した酸化層３０の側壁は、上昇部と、底部
コンデンサ電極をソース／ドレン領域２２と接触状態で
形成させる形状を構成する。

【００１５】次に、ポリシリコン層３６が、図３に示す
ように、低圧化学蒸着（ＰＬＣＶＤ：low pressure che
mical vapor deposition）によって約１５００−２５０
０オングストロムの厚さで形成される。このポリシリコ
ン層３６は、蒸着時にドープされたＮ型であっても、引
き続く工程での従来技術によるイオン埋め込み処理及び
アニーリング処理されたものであっても構わない。ま
た、その材料が、続くエッチング工程でエッチングスト
ッパーとして作用する限り、下方コンデンサ電極を形成
するプレートとして他の導体を使用しても構わない。

【００１６】引き続いて、酸化層３８（図４）が、その
ポリシリコン層３６上に全面化学蒸着によって約２００
０−３０００オングストロムの厚みに形成される。この
酸化層３８は、プレート上方に延びでる構造体として形
成され、その上に下方電極が形成される。この構造体
は、酸化物あるいは絶縁材料である必要はない。寧ろ、
酸化層３８の材料は、ポリシリコン層３６及び半球粒体
ポリシリコンとは充分に相違した材料であって、その半
球粒体ポリシリコンに酸化層３８のエッチング用マスク
としての機能を付与するものである。その場合、ポリシ
リコン層３６は、エッチングストッパーとして作用す
る。酸化シリコン及び他の絶縁材料は、酸化層３８に特
に好適である。なぜなら、ポリシリコンをマスクやエッ
チングストッパーとして使用するときに、酸化物や他の
絶縁体を選択的にエッチングするエッチング媒体が容易
に入手できるからである。

【００１７】次に、図５に示すように、半球粒体ポリシ
リコン（ＨＳＧ−Ｓｉ）マスク４０は、酸化層３８上に
形成され、酸化層３８のエッチング用のマスクとして利
用され、ポリシリコン層３６の表面から垂直に延びでる
構造体を形成する。このＨＳＧ−Ｓｉ層４０は、従来技
術で形成が可能であり、５５５℃〜５９５℃の温度で維
持される基板上に、シランガス源からＨＳＧ−Ｓｉを低
圧化学蒸着させることもできる。得られた構造は、ＨＳ
Ｇ−Ｓｉ成長の核のランダムな特性のために、ＨＳＧ−
Ｓｉ粒体の不規則な表面を含んでいる。最適には、この
ＨＳＧ−Ｓｉ層４０は、その粒体を酸化層３８上でまば
らに拡散させたものがよい。例えば、このＨＳＧ−Ｓｉ
層４０は、平均で約５０−１５０ナノメータ離れて配分
された、直径が約５０−１００ナノメータの粒体を含ん
だものである。これら粒体をエッチングマスクに使用す
るには、ＨＳＧ−Ｓｉ層４０をドープ処理することが必
要となる。ドープ処理後には、このＨＳＧ−Ｓｉ層４０
は、酸化層３８のエッチング用のマスクとして使用され
る。例えば、このエッチング工程は、ＣＨＦ₃ あるいは
ＳＦ₆ ガス源から得られたエッチング媒体を使用するプ
ラズマエッチングである。エッチングされたこの構造
は、図６に示されており、エッチング工程で酸化層３８
から形成された垂直延長部４２を有している。

【００１８】好適なポリシリコン層３６の表面からＨＳ
Ｇ−Ｓｉマスクの粒体４０へと垂直に延びる構造体４２
を形成するために、酸化物あるいは他の絶縁体を利用し
た本発明のこれら好適実施例において、構造体４２上
に、そしてほとんどの場合にはＨＳＧ−Ｓｉのドープさ
れていない粒体上に、導体面を形成することが必要であ
る。この処理は、薄いポリシリコン層、好適には蒸着時
の、または続く拡散工程時のドープされたＮ型のＬＰＣ
ＶＤ処理によって達成される。このポリシリコン薄層
は、図７では４４で示されており、実質的に類似した手
法で蒸着される。このポリシリコン薄層４４は、ポリシ
リコン層３６、垂直構造体４２、及びＨＳＧ−Ｓｉマス
ク粒体４０によって形成される構造形状を信頼度高くカ
バーし、下方コンデンサ電極の表面で良好な導電性を提
供するために充分な程度の厚みを有しているものが好適
である。一方、このポリシリコン薄層４４は、充分に薄
くて、ポリシリコン薄層４４が下方電極の形状を極端に
平坦化させず、垂直構造体４２間の隙間を埋めないよう
にすることも必要である。この目的の達成のため、ポリ
シリコン薄層４４を約１００−４００オングストロムの
厚みで形成することが好ましい。

【００１９】そのポリシリコン薄層４４が、下方コンデ
ンサ電極の表面に蒸着された後、下方電極の水平方向の
延長部は、ポリシリコン薄層４４上にフォトレジストマ
スクを形成し、例えば、ＨＣｌ及びＨＢｒガス源から得
られたエッチング媒体を使用したプラズマエッチングに
よって、下方プレート３６をエッチングすることで得ら
れる。その後、図７に示すように、コンデンサ誘電層４
６が、ポリシリコン薄層４４の表面と下方プレート３６
の縁部に形成される。多様なコンデンサ誘電体が知られ
ており、例えば、一般的に「ＯＮＯ」として知られる酸
化物／窒化物／酸化物の多層誘電体がある。このような
構造体は、自然酸化層を粗いポリシリコン表面で成長さ
せ、化学蒸着によって薄い窒化シリコン層を蒸着させ、
加熱酸化処理でその窒化表面の薄い部分を酸化させてＯ
ＮＯ構造のコンデンサ誘電体４６を完成させることで形
成することができる。さらに好適には、そのＯＮＯ構造
の最下方酸化層を排除して「ＮＯ」構造のコンデンサ誘
電体を形成させる。さらに好適には、Ｔａ2Ｏ5のごとき
高誘電率物質、あるいはバリウムストロンチウムチタン
酸塩（barium strontium titanate)のごとき灰チタン石
誘電体の１つを使用する。次に、上方コンデンサ電極５
０がポリシリコンの全面低圧化学蒸着によって、好適に
は蒸着時にドープ処理された、あるいはイオン埋め込み
とアニーリング処理された底部コンデンサ電極上に形成
される。この上方コンデンサ電極５０は、パターン処理
され、さらに処理が施されてＤＲＡＭデバイスが完成す
る。

【００２０】図８は、本発明の好適な実施例に基づくＤ
ＲＡＭセルの別実施例を示す。図８の構造は、主に平面
的な内部層誘電体６０を使用しており、図７のものとは
異なる。図８のＤＲＡＭセルの構造的要素は、一般的
に、図７のＤＲＡＭセルと類似しているため、以下の説
明は、図８の構造体の形成に使用される工程の概要につ
いてのみである。図１のトランスファＦＥＴと配線との
形成後、図８のＤＲＡＭセルは、比較的厚い内部誘電体
６０をその表面に積層している。誘電体６０は、酸化物
あるいは他の絶縁体を含んでいる。さらに、内部誘電体
６０の表面は、例えば、化学／機械式研磨（ＣＭＰ：ch
emical mechanical polishing)処理で平坦化される。バ
イア６２は、平坦化されたその内部誘電体６０に形成さ
れ、下方コンデンサ電極が接触することになるソース／
ドレン領域２２を露出させる。

【００２１】下方導電プレートは、コンデンサ電極のた
めに、一般的には約１５００−２５００オングストロム
のポリシリコンのＬＰＣＶＤ処理で、積層中にドープ処
理して、或いはイオン埋め込み処理してアニーリング処
理を施すことで形成される。望むならば、ポリシリコン
プレート６４の表面は、ＣＭＰを利用して平坦化が可能
である。次に、図４の層３８に類似した厚い酸化層が、
ポリシリコンプレート６４の表面に積層される。半球粒
体ポリシリコン６６は、図５に関して説明したのと同様
に、その厚い酸化層の表面に形成される。この厚い酸化
層の異方性エッチングは、マスクとしてのＨＳＧ−Ｓｉ
粒体と、フッ素系ガス源からプラズマ処理で得られたエ
ッチング媒体を使用して実行され、ポリシリコンプレー
ト６４の表面からＨＳＧ−Ｓｉマスクの粒体６４まで延
びる垂直構造体６８を形成する。次に、薄くて導電性の
ポリシリコン層７０が、下方電極の構造上に形成され
る。下方コンデンサ電極の水平方向は、フォトリトグラ
フィを利用して定義される。コンデンサ誘電体７２は、
下方電極上に形成され、上方コンデンサ電極７４は、前
述のごとくに形成される。図８の構造と製造方法は、図
７の構造のものに較べて大きな利点を有する。すなわ
ち、図８の製造方法のマスク処理とエッチング処理がさ
らに容易化されているのである。

【００２２】本発明は、上記好適な実施例を利用して説
明されているが、当業技術者であれば、本発明の基本的
な精神から逸脱せずにそれらに多様な改良を施すことが
できよう。従って、本発明は、それら実施例に限定され
ない。本発明の範囲は「特許請求の範囲」の記載によっ
て決定されるべきものである。

【００２３】

【発明の効果】以上、本発明によれば、メモリに利用が
可能な集積回路コンデンサの電荷保存能力を容易に増大
させることができると共に、その製造コストを低減させ
ることができるのである。

【図面の簡単な説明】

【図１】本発明の一実施例に係る製造工程の第一工程を
示す断面図である。

【図２】本発明の一実施例に係る製造工程の第二工程を
示す断面図である。

【図３】本発明の一実施例に係る製造工程の第三工程を
示す断面図である。

【図４】本発明の一実施例に係る製造工程の第四工程を
示す断面図である。

【図５】本発明の一実施例に係る製造工程の第五工程を
示す断面図である。

【図６】本発明の一実施例に係る製造工程の第六工程を
示す断面図である。

【図７】本発明の一実施例に係る製造工程の第七工程を
示す断面図である。

【図８】本発明に従って形成されたＤＲＡＭの別形状を
示す断面図である。

【符号の説明】

１０ 基板 １２ デバイス絶縁構造体 １４ ゲート酸化層 １６ ポリシリコンゲート電極 １８ 配線 ２０ ソース／ドレイン領域 ２２ ソース／ドレイン領域 ２４ 酸化層 ２６ 酸化層 ２８ 酸化構造物 ３０ 酸化層 ３２ フォトレジストマスク ３４ 開口部 ３６ ポリシリコン層 ３８ 酸化層 ４０ ＨＳＧ−Ｓｉマスク ４２ 垂直延長部（垂直構造体） ４４ ポリシリコン薄層 ４６ コンデンサ誘電層 ５０ 上方コンデンサ電極 ６０ 内部層誘電体 ６２ バイア ６４ ポリシリコンプレート ６６ 半球粒体ポリシリコン ６８ 垂直構造体 ７０ ポリシリコン層 ７２ コンデンサ電極

Claims (17)

【特許請求の範囲】
1. 【請求項１】 集積回路デバイスの電荷保存構造に対し
   て増加静電容量を形成する方法であって、 電極コンタクトを介してその電荷保存構造の電極へのア
   クセスを制御するアクセス回路を基板に形成する工程
   と、 その基板上に前記電極コンタクトと接触状態で第一導電
   層を形成する工程と、 その第一導電層上に誘電材料層を形成する工程と、 その誘電材料層の表面上にポリシリコン粒体の層を形成
   し、その粒体間に非カバー部分を残す工程と、 その誘電材料層のそれら露出した部分を選択的に取り除
   き、前記導電層上方で誘電材料の柱体を間隔を開けて形
   成する工程と、 それら柱体上に第二導電層を形成する工程と、 その第二導電層上にコンデンサ誘電層を形成する工程
   と、 そのコンデンサ誘電層上に第三導電層を形成する工程
   と、を含むことを特徴とする増加静電容量の形成方法。
2. 【請求項２】 前記アクセス回路は、電界効果トランジ
   スタを含み、前記電荷保存構造は、ビットラインセル上
   のＤＲＡＭコンデンサ内に存在することを特徴とする請
   求項１記載の形成方法。
3. 【請求項３】 前記第一導電層は、酸化物層の平坦面上
   に積層されたポリシリコンであることを特徴とする請求
   項２記載の形成方法。
4. 【請求項４】 前記第一導電層はポリシリコンを含み、
   前記選択的に取り除く工程はその第一導電層で停止する
   ことを特徴とする請求項１記載の形成方法。
5. 【請求項５】 前記誘電材料層は、酸化物あるいは窒化
   物を含むことを特徴とする請求項４記載の形成方法。
6. 【請求項６】 前記選択的に取り除く工程は、フッ素系
   ガス源から得られたエッチング媒体でエッチングするこ
   とを含むことを特徴とする請求項５記載の形成方法。
7. 【請求項７】 前記選択的に取り除くエッチング工程に
   おいて、マスクとしてポリシリコン粒体を利用すること
   を特徴とする請求項４記載の形成方法。
8. 【請求項８】 前記ポリシリコン粒体は、平均サイズが
   約５００−１０００オングストロムであることを特徴と
   する請求項７記載の形成方法。
9. 【請求項９】 前記誘電材料層は、酸化物を含み、前記
   選択的に取り除く工程は、フッ素系ガス源から得られた
   エッチング媒体でのエッチングを含みことを特徴とする
   請求項７記載の形成方法。
10. 【請求項１０】 前記第二導電層は、前記ポリシリコン
    粒体、誘電材料柱体、及び第一導電層上に積層されたポ
    リシリコンを含みことを特徴とする請求項７記載の形成
    方法。
11. 【請求項１１】 前記第三導電層は、ポリシリコンを含
    むことを特徴とする請求項１０記載の形成方法。
12. 【請求項１２】 前記誘電材料層は、酸化シリコンを含
    むことを特徴とする請求項１１記載の形成方法。
13. 【請求項１３】 集積回路の電荷保存構造に対して増加
    静電容量を形成する方法であって、 基板にソース／ドレン領域を有した電界効果トランジス
    タを形成する工程と、 その電界効果トランジスタに第一誘電層を形成し、その
    第一誘電層を介してコンタクトバイアを形成し、前記ソ
    ース／ドレン領域を露出させる工程と、 その第一誘電層上に第一誘電ポリシリコン層を形成し、
    その第一ポリシリコン層と前記ソース／ドレン領域との
    間に電気的接続を形成する工程と、 その第一ポリシリコン層上に第二誘電層を形成する工程
    と、 その第二誘電層上に半球粒体ポリシリコン層を形成し、
    粒体間にその第二誘電層の露出部分を形成すると、 その第二誘電層を介して異方性エッチングを施し、前記
    半球粒体ポリシリコン層の粒体によって定義されるパタ
    ーンで前記第一ポリシリコン層を部分的に露出させ、そ
    の第一ポリシリコン層の上方に延びる前記第二誘電層の
    柱体構造を形成する工程と、 その第一ポリシリコン層の露出パターン上で、その第二
    誘電層からエッチングされた前記柱体構造上に第二ポリ
    シリコン層を積層させる工程と、 その第二ポリシリコン層上に第三誘電層を形成する工程
    と、 その第三誘電層上に第三誘電ポリシリコン層を形成する
    工程と、を含むことを特徴とする増加静電容量の形成方
    法。
14. 【請求項１４】 前記異方性エッチングは、マスクとし
    て前記半球粒体ポリシリコン層の粒体を利用することを
    特徴とする請求項１３記載の形成方法。
15. 【請求項１５】 前記第二ポリシリコン層は、前記半球
    粒体ポリシリコン層の粒体上に形成されることを特徴と
    する請求項１４記載の形成方法。
16. 【請求項１６】 前記第二誘電層は、酸化シリコンを含
    んでいることを特徴とする請求項１５記載の形成方法。
17. 【請求項１７】 前記粒体の平均サイズは、約５００−
    １０００オングストロムであることを特徴とする請求項
    １６記載の形成方法。