JPH11162801A - Semiconductor substrate and manufacturing method thereof, and semiconductor device and manufacturing method thereof - Google Patents

Semiconductor substrate and manufacturing method thereof, and semiconductor device and manufacturing method thereof

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JPH11162801A
JPH11162801A JP33030997A JP33030997A JPH11162801A JP H11162801 A JPH11162801 A JP H11162801A JP 33030997 A JP33030997 A JP 33030997A JP 33030997 A JP33030997 A JP 33030997A JP H11162801 A JPH11162801 A JP H11162801A
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JP
Japan
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semiconductor
substrate
oxide film
insulating film
polishing
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Application number
JP33030997A
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Japanese (ja)
Inventor
Yasunori Okubo
安教 大久保
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Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Abstract

PROBLEM TO BE SOLVED: To manufacture a semiconductor device with greatly improved yield by forming a semiconductor layer with uniform thickness of element on a base substrate. SOLUTION: A silicon substrate of crystal plane orientation <111> is used as a substrate 11, an oxide film 3 for insulating and a polysilicon film 4 for sticking are put between the substrate 11 and a base substrate 2, and thus in selectively polishing using the oxide film 3 as a stopper, the silicon of the plane orientation <111> is hardly etched by chemical agents, and a semiconductor layer having uniform thickness can be formed as an element region.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体素子形成用
の半導体基体及びその製造方法、並びに半導体装置及び
その製造方法に関するものである。
The present invention relates to a semiconductor substrate for forming a semiconductor element and a method for manufacturing the same, and a semiconductor device and a method for manufacturing the same.

【0002】[0002]

【従来の技術】絶縁体上に大規模集積回路を形成するS
OI(Silicon on Insulator)技術は、大規模集積回路
の高速化、高耐圧化、耐放射線化、低電圧化、低消費電
力化を達成する上で重要な技術である。
2. Description of the Related Art A large scale integrated circuit is formed on an insulator.
OI (Silicon on Insulator) technology is an important technology for achieving high speed, high withstand voltage, radiation resistance, low voltage, and low power consumption of large-scale integrated circuits.

【0003】従来、この種の半導体装置の製造において
は、半導体素子形成用の半導体基板上に所定の工程を経
て素子形成領域のパターンを形成した後に、ベース基板
と貼り合わせ、酸化膜をストッパーとした選択研磨によ
りSOI層(半導体素子形成用の基板)を薄膜化する方
法が行われている。
Conventionally, in the manufacture of this type of semiconductor device, after a pattern of an element formation region is formed through a predetermined process on a semiconductor substrate for forming a semiconductor element, it is bonded to a base substrate, and an oxide film is used as a stopper. A method of reducing the thickness of an SOI layer (substrate for forming a semiconductor element) by selective polishing has been performed.

【0004】図13〜図18は、こうしたSOI層を形
成する従来の製造工程の一例を示す(但し、初期段階の
工程を省略)概略断面図である。
FIGS. 13 to 18 are schematic cross-sectional views showing an example of a conventional manufacturing process for forming such an SOI layer (however, steps in an initial stage are omitted).

【0005】図13に示すように、半導体素子形成用の
半導体基板1として結晶面方位が<100>の単結晶シ
リコンを用い、エッチングにより所定パターンの凸部5
及び凹部6を基板1の一方の面に形成し、これと同じ面
にSiO2 からなる酸化膜3をCVD(化学的気相成長
法)又は熱酸化法により形成し、更にCVDによりポリ
シリコン膜4、4’を両面に形成する。
As shown in FIG. 13, single crystal silicon having a <100> crystal plane orientation is used as a semiconductor substrate 1 for forming a semiconductor element, and a projection 5 having a predetermined pattern is formed by etching.
And a concave portion 6 are formed on one surface of the substrate 1, an oxide film 3 made of SiO 2 is formed on the same surface by CVD (chemical vapor deposition) or thermal oxidation, and further a polysilicon film is formed by CVD. 4, 4 'are formed on both sides.

【0006】次に、図14に示すように、ポリシリコン
膜4、4’が形成されている両面を機械的研磨により研
磨する。これにより凹凸が形成されていない面のポリシ
リコン膜4’を除去すると共に、凹凸面側のポリシリコ
ン膜4を平坦化する。
Next, as shown in FIG. 14, both surfaces on which the polysilicon films 4, 4 'are formed are polished by mechanical polishing. As a result, the polysilicon film 4 'on the surface on which the unevenness is not formed is removed, and the polysilicon film 4 on the uneven surface side is flattened.

【0007】次に、図15に示すように、平坦化したポ
リシリコン膜4上に、結晶面方位が<100>の単結晶
シリコンからなるベース基板2を貼り合わせる。ここで
は、ベース基板2とポリシリコン膜4とは同じ材質であ
るため、接着剤を用いなくても貼り合わせることができ
る。
Next, as shown in FIG. 15, a base substrate 2 made of single crystal silicon having a crystal plane orientation of <100> is bonded onto the flattened polysilicon film 4. Here, since the base substrate 2 and the polysilicon film 4 are made of the same material, they can be bonded without using an adhesive.

【0008】次に、図16に示すように、図15の状態
から上下を反転させ、上側になった基板1の両端の面取
り7を行う。
Next, as shown in FIG. 16, the upper and lower sides are turned upside down from the state shown in FIG.

【0009】次に、図17に示すように、基板1の表面
をダイヤモンドをボンドした砥石等による機械的研削に
より所定寸法厚を研削する。
Next, as shown in FIG. 17, the surface of the substrate 1 is ground to a predetermined thickness by mechanical grinding using a diamond-bonded grindstone or the like.

【0010】次に、図18に示すように、更に、基板1
の表面を化学液(例えばアミン系)を供給しながら選択
研磨によって絶縁膜3が露出するまで(換言すれば、絶
縁膜3をストッパーとして)研磨し、半導体素子形成領
域(以下、素子領域と称する。)8を形成する。図19
は選択研磨時の一つの素子領域8及びその近傍の状態を
示すものであり、理解容易のために図18の一部分を拡
大して示している。
[0010] Next, as shown in FIG.
Is polished until the insulating film 3 is exposed by selective polishing while supplying a chemical solution (for example, an amine-based) (in other words, the insulating film 3 is used as a stopper) to form a semiconductor element forming region (hereinafter, referred to as an element region). .) 8 is formed. FIG.
Shows a state of one element region 8 and its vicinity at the time of selective polishing, and a part of FIG. 18 is enlarged for easy understanding.

【0011】即ち、この選択研磨においては、不図示の
回転円盤上に設けた研磨パッド9に基板1の面を押しつ
け、化学液(例えばアミン系)を供給しながら円盤を回
転させ、絶縁膜3をストッパーとして研磨するものであ
る。
That is, in this selective polishing, the surface of the substrate 1 is pressed against a polishing pad 9 provided on a rotating disk (not shown), and the disk is rotated while supplying a chemical solution (for example, an amine-based material) to thereby form the insulating film 3. Is used as a stopper for polishing.

【0012】[0012]

【発明が解決しようとする課題】図19に示すように、
選択研磨によりストッパー3までは研磨パッド9による
拭き取り効果と化学液によるエッチングとにより研磨が
進行するが、ストッパー3以降は研磨パッド9による拭
き取り効果が薄れ、化学エッチング作用が大きく影響
し、研磨が進行する。しかし、ストッパーとなる絶縁膜
3に至るまでのシリコン層1の厚さのばらつき及び研磨
速度のばらつき等により、研磨が絶縁膜3に到達する時
間が場所的にも或いは基板毎にも異なってくる。
As shown in FIG.
The polishing proceeds to the stopper 3 by the selective polishing due to the wiping effect of the polishing pad 9 and the etching by the chemical solution, but after the stopper 3, the wiping effect by the polishing pad 9 is weakened, and the chemical etching effect is greatly affected, and the polishing proceeds. I do. However, the time required for polishing to reach the insulating film 3 varies depending on the location or each substrate due to a variation in the thickness of the silicon layer 1 up to the insulating film 3 serving as a stopper and a variation in the polishing rate. .

【0013】従って、早く絶縁膜3に到達した部分は化
学エッチングの影響を受けてディッシングが進み、SO
I層8に厚さのばらつきが生じる。そして、研磨が早く
到達した部分では、素子領域8が微小パターンである
程、拭き取り効果がほとんど無くなり、化学エッチング
のみにより研磨が進むことになり、図19に示す如く、
素子領域8の表面に凹み10が形成され易い。なお、こ
こにおいて、「ディッシング」とは、化学液によりポリ
シリコンからなる半導体層が侵食されて面の中央が皿状
に凹む現象を意味する。
Therefore, the portion which has reached the insulating film 3 earlier is affected by the chemical etching and the dishing proceeds, and the SO
The thickness of the I layer 8 varies. In the portion where the polishing has reached earlier, as the element region 8 has a finer pattern, the wiping effect is almost eliminated, and the polishing proceeds only by the chemical etching. As shown in FIG.
The depression 10 is easily formed on the surface of the element region 8. Here, "dishing" means a phenomenon in which a semiconductor layer made of polysilicon is eroded by a chemical solution and the center of the surface is dished.

【0014】上記したように、素子領域8表面の異常な
凹みは、その後の工程において素子領域に形成する半導
体素子の性能に重大な影響を及ぼし、製品の歩留りを低
下させて半導体素子製造の支障となる。
As described above, the abnormal dent on the surface of the element region 8 has a significant effect on the performance of the semiconductor element formed in the element region in the subsequent steps, lowering the product yield and hindering the manufacture of the semiconductor element. Becomes

【0015】本発明は、上記の事情に鑑みてなされたも
のであって、半導体からなるベース基板上に素子形成用
の半導体層が均一に形成され、歩留りが大きく向上した
素子の製造を可能とする例えば、SOI用の半導体基体
及びその製造方法、並びに半導体装置及びその製造方法
を提供することを目的とするものである。
The present invention has been made in view of the above circumstances, and it is possible to manufacture a device in which a semiconductor layer for forming a device is uniformly formed on a base substrate made of a semiconductor and the yield is greatly improved. For example, an object of the present invention is to provide a semiconductor substrate for SOI and a method for manufacturing the same, and a semiconductor device and a method for manufacturing the same.

【0016】[0016]

【課題を解決するための手段】本発明者は、上記の目的
を解決するために鋭意検討を重ねた結果、その効果的な
解決策を見出して本発明に到達したものである。
Means for Solving the Problems The present inventor has made intensive studies to solve the above-mentioned object, and as a result, has found an effective solution to achieve the present invention.

【0017】即ち、本発明は、半導体からなるベース基
板に、絶縁膜を介して結晶面方位が<111>である半
導体素子形成用の半導体層が一体化されている半導体基
体に係るものである。
That is, the present invention relates to a semiconductor substrate in which a semiconductor layer for forming a semiconductor element having a crystal plane orientation of <111> is integrated with a base substrate made of a semiconductor via an insulating film. .

【0018】本発明によれば、半導体からなるベース基
板に、絶縁膜を介して結晶面方位が<111>の半導体
層が半導体素子形成用として形成されているので、例え
ば上述した如き選択研磨の際に半導体層が化学液によっ
てエッチングされ難い。その結果、上述した如きディッ
シングが大幅に軽減され、半導体層がほぼ均一な平坦面
に研磨されることになり、このような半導体を用いて素
子を形成すると、製品の歩留りを向上させることができ
る。
According to the present invention, a semiconductor layer having a crystal plane orientation of <111> is formed on a base substrate made of a semiconductor via an insulating film for forming a semiconductor element. In this case, the semiconductor layer is hardly etched by the chemical liquid. As a result, dishing as described above is greatly reduced, and the semiconductor layer is polished to a substantially uniform flat surface. When an element is formed using such a semiconductor, the yield of products can be improved. .

【0019】また、本発明は、半導体からなるベース基
板に、絶縁膜を介して結晶面方位が<111>である半
導体素子形成用の半導体層が一体化されており、前記半
導体層に半導体素子が設けられている半導体装置に係る
ものである。
Further, according to the present invention, a semiconductor layer for forming a semiconductor element having a crystal plane orientation of <111> is integrated on a base substrate made of a semiconductor via an insulating film, and the semiconductor layer is integrated with the semiconductor layer. The present invention relates to a semiconductor device provided with:

【0020】本発明によれば、上記した半導体基体を用
いて同様に半導体層が形成されるので、この半導体層に
設けられる半導体素子が良好に形成された半導体装置を
提供することができる。
According to the present invention, since a semiconductor layer is similarly formed using the above-described semiconductor substrate, it is possible to provide a semiconductor device in which a semiconductor element provided in this semiconductor layer is formed favorably.

【0021】また、本発明は、結晶面方位が<111>
である半導体素子形成用の半導体基板の一主面を凹凸加
工する工程と、この凹凸加工面の全面に絶縁膜を形成す
る工程と、前記絶縁膜上の面を平坦化する工程と、この
平坦化面を半導体からなるベース基板に貼り合わせる工
程と、前記半導体基板を表面から前記絶縁膜に至るまで
研磨し、前記絶縁膜によって前記半導体基板を半導体素
子形成用の半導体層に絶縁分離する工程とを有する半導
体基体の製造方法に係るものである。
In the present invention, the crystal plane orientation is preferably <111>.
Forming one surface of a semiconductor substrate for forming a semiconductor element, forming an insulating film on the entire surface of the processed surface, flattening a surface on the insulating film, Bonding the oxidized surface to a base substrate made of a semiconductor, polishing the semiconductor substrate from the surface to the insulating film, and insulatingly separating the semiconductor substrate into a semiconductor element forming semiconductor layer by the insulating film. The present invention relates to a method for manufacturing a semiconductor substrate having:

【0022】本発明によれば、結晶面方位が<111>
の半導体素子形成用の半導体基板の一主面に所定の加工
を行った後、この面に半導体からなるベース基板を貼り
合わせ、更に上記の半導体基板を表面から研磨して上記
の半導体層を形成するので、例えば、選択研磨時に半導
体層が化学液によってエッチングされにくく、半導体層
がほぼ均一な平坦面に形成される半導体基体の製造方法
を提供することができる。
According to the present invention, the crystal plane orientation is <111>
After performing predetermined processing on one main surface of a semiconductor substrate for forming a semiconductor element, a base substrate made of a semiconductor is bonded to this surface, and the semiconductor substrate is formed by polishing the semiconductor substrate from the surface. Therefore, for example, it is possible to provide a method of manufacturing a semiconductor substrate in which a semiconductor layer is hardly etched by a chemical solution during selective polishing, and a semiconductor layer is formed on a substantially uniform flat surface.

【0023】また、本発明は、結晶面方位が<111>
である半導体素子形成用の半導体基板の一主面を凹凸加
工する工程と、この凹凸加工面の全面に絶縁膜を形成す
る工程と、前記絶縁膜上の面を平坦化する工程と、この
平坦化面を半導体からなるベース基板に貼り合わせる工
程と、前記半導体基板を表面から前記絶縁膜に至るまで
研磨し、前記絶縁膜によって前記半導体基板を半導体素
子形成用の半導体層に絶縁分離する工程と、前記半導体
層に所定の半導体素子を形成する工程とを有する半導体
装置の製造方法に係るものである。
In the present invention, the crystal plane orientation is preferably <111>.
Forming one surface of a semiconductor substrate for forming a semiconductor element, forming an insulating film on the entire surface of the processed surface, flattening a surface on the insulating film, Bonding the oxidized surface to a base substrate made of a semiconductor, polishing the semiconductor substrate from the surface to the insulating film, and insulatingly separating the semiconductor substrate into a semiconductor element forming semiconductor layer by the insulating film. And a step of forming a predetermined semiconductor element on the semiconductor layer.

【0024】本発明によれば、上記した半導体基体の製
造に基づいて半導体素子を形成するので、良好な半導体
装置の製造方法を提供することができる。
According to the present invention, since a semiconductor element is formed on the basis of the above-described manufacture of a semiconductor substrate, a good method of manufacturing a semiconductor device can be provided.

【0025】[0025]

【発明の実施の形態】上記した本発明の半導体基体及び
その製造方法、並びに半導体装置及びその製造方法にお
いては、前記ベース基板の結晶面方位が<100>であ
ってもよく、面方位が<111>である材料を用いても
よい。
BEST MODE FOR CARRYING OUT THE INVENTION In the above-described semiconductor substrate and the method of manufacturing the same, and the semiconductor device and the method of manufacturing the same according to the present invention, the crystal orientation of the base substrate may be <100>, and the crystal orientation of the base substrate may be <100. 111>.

【0026】そして、前記絶縁膜として酸化膜が断面凹
凸形状に形成され、その凹部に前記半導体層が埋め込ま
れており、前記酸化膜の凸部によって隣接する複数の前
記半導体層の間が絶縁分離されていることが望ましい。
An oxide film is formed as the insulating film in an uneven shape in cross section, and the semiconductor layer is buried in the concave portion, and a plurality of adjacent semiconductor layers are insulated by the convex portion of the oxide film. It is desirable to have been.

【0027】この場合、前記酸化膜下に半導体材料が介
在せしめられ、この半導体材料の底面が平坦化された状
態で、前記酸化膜及び前記半導体材料が前記半導体層と
予め一体に設けられ、前記底面において前記ベース基板
に貼り合わされていることが望ましい。
In this case, a semiconductor material is interposed under the oxide film, and the oxide film and the semiconductor material are previously provided integrally with the semiconductor layer in a state where the bottom surface of the semiconductor material is flattened. It is desirable that the bottom surface is bonded to the base substrate.

【0028】即ち、前記酸化膜上に予め半導体材料層を
形成し、これを平坦化して前記平坦化面を形成し、この
平坦化面を介して前記半導体基板を前記ベース基板と貼
り合わせることが望ましい。
That is, a semiconductor material layer is formed in advance on the oxide film, and is planarized to form the planarized surface, and the semiconductor substrate is bonded to the base substrate via the planarized surface. desirable.

【0029】この場合、貼り合わせには例えば接着剤を
用いてもよいが、例えば、酸化膜の材料としてSiO2
を用い、半導体材料層及びベース基板としてシリコンか
らなる材料を用いることにより、接着剤を用いなくても
貼り合わせることができる。更に、半導体材料層を介在
させずに酸化膜を平坦化し、接着剤でベース基板と貼り
合わせてもよい。
In this case, for example, an adhesive may be used for bonding. For example, SiO 2 may be used as a material of the oxide film.
By using a material made of silicon for the semiconductor material layer and the base substrate, bonding can be performed without using an adhesive. Further, the oxide film may be flattened without the intervening semiconductor material layer, and may be bonded to the base substrate with an adhesive.

【0030】また、前記絶縁膜に至るまでの研磨には化
学液を用い、この化学液としては例えばエチレンジアミ
ン・ピロカテコール等のアミン類が好適であるが、これ
以外の公知の化学液を用いてもよい。
Further, a chemical solution is used for polishing up to the insulating film. As the chemical solution, for example, amines such as ethylenediamine / pyrocatechol are suitable, but other known chemical solutions may be used. Is also good.

【0031】そして、前記研磨に際しては機械的研磨と
化学的研磨とを行うことにより半導体層を良好に形成す
ることができ、この半導体層に半導体素子を好適に形成
することができる。
In the above-mentioned polishing, the semiconductor layer can be formed favorably by performing mechanical polishing and chemical polishing, and a semiconductor element can be suitably formed on this semiconductor layer.

【0032】[0032]

【実施例】以下、本発明を実施例により具体的に説明す
る。
The present invention will be described below in more detail with reference to examples.

【0033】図1〜図9は、本実施例のSOI層の形成
工程を示す概略図である。なお、前述した従来例と共通
の部分には同じ符号を用いる。
FIGS. 1 to 9 are schematic views showing the steps of forming an SOI layer according to this embodiment. Note that the same reference numerals are used for parts common to the above-described conventional example.

【0034】図1に示すように、本実施例の基板11
は、前述した従来例のものとは異なり、半導体素子形成
用の基板として結晶面方位が<111>の単結晶シリコ
ン基板を用いている。
As shown in FIG. 1, the substrate 11 of this embodiment
Differs from the conventional example described above in that a single crystal silicon substrate having a crystal plane orientation of <111> is used as a substrate for forming a semiconductor element.

【0035】そして、図2に示すように、基板11の上
面をフォトリソグラフィーを含むエッチングにより所定
パターンの凸部5及び凹部6を形成する。
Then, as shown in FIG. 2, the convex portion 5 and the concave portion 6 having a predetermined pattern are formed on the upper surface of the substrate 11 by etching including photolithography.

【0036】次に、図3に示すように、凸部5及び凹部
6を形成した面にCVD法又は熱酸化法によりSiO2
からなる酸化膜3を形成する。
Next, as shown in FIG. 3, the surface on which the convex portions 5 and the concave portions 6 are formed is made of SiO 2 by CVD or thermal oxidation.
An oxide film 3 is formed.

【0037】次に、図4に示すように、酸化膜3の上に
CVD法によりポリシリコン層4を形成し、この面と反
対側の面にもポリシリコン層4’を形成する。ポリシリ
コン層4は後述する研磨による平坦化のためのものであ
り、またポリシリコン層4’の厚みは反対側のポリシリ
コン層4表面の凹凸の段差寸法より若干薄い程度となっ
ている。
Next, as shown in FIG. 4, a polysilicon layer 4 is formed on the oxide film 3 by a CVD method, and a polysilicon layer 4 'is also formed on a surface opposite to this surface. The polysilicon layer 4 is for flattening by polishing described later, and the thickness of the polysilicon layer 4 'is slightly smaller than the step size of the unevenness on the surface of the polysilicon layer 4 on the opposite side.

【0038】次に、上記のように両面にポリシリコン層
4、4’を形成した基板11に対し、その凹凸面を機械
的研磨し、更に裏面側も機械的研磨し、図5に示すよう
に、凹凸面を有していたポリシリコン層4側を平坦化
し、反対側のポリシリコン層4’は除去する。
Next, the substrate 11 having the polysilicon layers 4 and 4 'formed on both surfaces as described above is mechanically polished on the uneven surface, and the back surface is also mechanically polished as shown in FIG. Then, the polysilicon layer 4 having the uneven surface is flattened, and the polysilicon layer 4 'on the opposite side is removed.

【0039】次に、図6に示すように、平坦化されたポ
リシリコン層4上にシリコンからなるベース基板2を貼
り合わせる。このベース基板2としては結晶面方位<1
00>の材料を用いているが、同じ材質のシリコンであ
るため、ポリシリコン層4とベース基板2とは接着剤を
用いずに貼り合わせてある。即ち、ポリシリコン層4は
この貼り合わせのために酸化膜3とベース基板2との間
に介在させたものである。
Next, as shown in FIG. 6, a base substrate 2 made of silicon is bonded on the flattened polysilicon layer 4. The crystal orientation <1 for the base substrate 2
00>, the polysilicon layer 4 and the base substrate 2 are bonded together without using an adhesive because they are made of the same material, silicon. That is, the polysilicon layer 4 is interposed between the oxide film 3 and the base substrate 2 for this bonding.

【0040】次に、図7に示すように、図6の状態から
反転させて上下を逆にし、基板11の両側面に面取り7
を行う。
Next, as shown in FIG. 7, the substrate is turned upside down from the state shown in FIG.
I do.

【0041】次に、図8に示すように、基板11の表面
をダイヤモンドをボンドした砥石等による機械的研削に
よって所定量だけ研削する。
Next, as shown in FIG. 8, the surface of the substrate 11 is ground by a predetermined amount by mechanical grinding using a diamond-bonded grindstone or the like.

【0042】次に、図9に示すように、更に基板11の
表面を絶縁膜3の凸部(図9の状態における上方の凸
部)が露出するまで研磨し、化学液を用いた選択研磨に
より、図8における基板11のシリコンが絶縁膜(Si
2 )3とのエッチレートの差により平坦にエッチング
され、絶縁膜3の凸部によって区分された複数の素子領
域8に絶縁分離され、絶縁膜3の凹部に埋め込まれる。
Next, as shown in FIG. 9, the surface of the substrate 11 is further polished until the projections (upper projections in the state of FIG. 9) of the insulating film 3 are exposed, and selective polishing using a chemical solution is performed. As a result, the silicon of the substrate 11 in FIG.
O 2 ) 3 is etched flat by the difference of the etch rate, is insulated and separated into a plurality of element regions 8 divided by the convex portions of the insulating film 3, and is embedded in the concave portions of the insulating film 3.

【0043】図10は、上記した選択研磨時の状態を示
し、理解容易のために図9の一部分を拡大して図示した
ものである。図示の如く、この選択研磨においては、回
転円盤(図示省略)に設けた研磨パッド9に図8の状態
の基板11面を押しつけ、化学液としてアミン(例えば
ジエチレンジアミン・ピロカテコール)を研磨面に供給
しながら円盤を回転させることによって研磨するもので
ある。
FIG. 10 shows a state at the time of the selective polishing described above, and is a partially enlarged view of FIG. 9 for easy understanding. As shown in the figure, in this selective polishing, the surface of the substrate 11 in the state of FIG. 8 is pressed against a polishing pad 9 provided on a rotating disk (not shown), and an amine (for example, diethylenediamine / pyrocatechol) as a chemical liquid is applied to the polishing surface. The polishing is performed by rotating the disk while supplying.

【0044】即ち、アミンのイオン化反応と酸化還元反
応によりSi(OH)4 2- がシリコンの表面に形成さ
れ、これがピロカテコールとキレートとを生成し、アミ
ン液中に溶け出す。これを研磨パッド9を回転させて拭
き取ることにより研磨が進行するものであるが、酸化膜
3の材料であるSiO2 はアミンに反応しないため研磨
されない。
That is, Si (OH) 4 2− is formed on the surface of silicon by the ionization reaction and the oxidation-reduction reaction of the amine, which generates pyrocatechol and a chelate and dissolves in the amine liquid. Polishing proceeds by rotating the polishing pad 9 and wiping it off. However, SiO 2, which is the material of the oxide film 3, is not polished because it does not react with amine.

【0045】ここで本実施例は、基板11の材料として
結晶面方位が<111>のシリコンを用いているため、
従来例で述べた面方位が<100>のシリコンに比べて
化学液による化学的エッチング速度が1/10程度であ
り、選択研磨中に素子領域8の<111>シリコンが化
学液によって侵食される割合が著しく少なくなる。その
結果、図10に示す如く、素子領域8表面の凹み10A
(即ち、ディッシング)は、従来例(図19参照)に比
べて大きく軽減する。
In this embodiment, since silicon having a crystal plane orientation of <111> is used as the material of the substrate 11,
The chemical etching rate by the chemical liquid is about 1/10 of that of silicon having a plane orientation of <100> described in the conventional example, and the <111> silicon in the element region 8 is eroded by the chemical liquid during selective polishing. The proportion is significantly reduced. As a result, as shown in FIG.
(That is, dishing) is greatly reduced as compared with the conventional example (see FIG. 19).

【0046】従って、図8の状態を形成する機械的研磨
から、図9に示すような状態を形成するために化学エッ
チングの作用が主体となった時点以降は、従来の面方位
<100>のシリコン研磨の1/10の研磨速度となる
ので、ストッパーである酸化膜3に到達した以降は化学
液が作用するのみであるが、面方位<111>のシリコ
ンはアミンに侵食され難く、凹みの度合いが大きく減少
し、素子領域8の厚さのばらつきが著しく少なくなる。
Therefore, after the mechanical polishing for forming the state shown in FIG. 8 and the point at which the action of chemical etching is mainly performed to form the state shown in FIG. Since the polishing rate is 1/10 of that of silicon polishing, the chemical liquid only acts after reaching the oxide film 3 serving as a stopper. The degree is greatly reduced, and the variation in the thickness of the element region 8 is significantly reduced.

【0047】シリコンからなる素子領域8表面への影響
については、一般に、素子領域8のパターンサイズが小
さい場合に、機械的研磨による影響は殆どなく、上記の
ような化学液による影響が大きくなる。しかしながら、
図11に示す実験データから明らかなように、本発明に
基づく場合12Aには素子領域8のサイズが小さくなっ
ても従来例12Bに比べてディッシング量が小さいこと
は本発明の優位性を示すものである。
In general, when the pattern size of the element region 8 is small, the influence on the surface of the element region 8 made of silicon is hardly affected by mechanical polishing, and the influence of the above-described chemical liquid is large. However,
As is clear from the experimental data shown in FIG. 11, in the case of the present invention 12A, even though the size of the element region 8 is small, the dishing amount is smaller than that of the conventional example 12B, which shows the superiority of the present invention. It is.

【0048】即ち、20μm角以上のパターンサイズの
場合は、機械的作用による研磨の影響が大きいが、20
μm角以下のパターンサイズでは酸化膜ストッパーから
更に20nmの深さまでは機械的作用による研磨の影響
を受け、それ以降は化学エッチング作用によるものであ
るものの、この化学エッチング作用が本発明に基づく場
合には大きく軽減される。
That is, in the case of a pattern size of 20 μm square or more, the effect of polishing by mechanical action is large,
When the pattern size is less than μm square, the polishing is further affected by the mechanical action at a depth of 20 nm further from the oxide film stopper, and thereafter it is caused by the chemical etching action. However, when this chemical etching action is based on the present invention, Is greatly reduced.

【0049】本実施例によれば、基板11の材料として
結晶面方位<111>の単結晶シリコンを用いることに
よって、従来の結晶面方位が<100>の単結晶シリコ
ンに比べて選択研磨時の化学液による侵食が1/10程
度に軽減される。このため、微小パターン(特に20μ
m以下)の場合の素子領域の厚さの均一性が向上する。
According to the present embodiment, the single crystal silicon having the crystal plane orientation <111> is used as the material of the substrate 11, so that the single crystal silicon having the crystal plane orientation of <100> can be used during selective polishing. Erosion by the chemical liquid is reduced to about 1/10. For this reason, a fine pattern (especially 20 μm)
m or less), the uniformity of the thickness of the element region is improved.

【0050】選択研磨終了後のSOI基板は、各素子領
域8に目的に応じて所定の半導体素子が形成される。図
12は、バイポーラトランジスタ素子を示す概略断面図
であり、図9の如き状態に形成される素子を抽出図示し
たものである。
On the SOI substrate after the selective polishing, predetermined semiconductor elements are formed in each element region 8 according to the purpose. FIG. 12 is a schematic cross-sectional view showing a bipolar transistor element, and illustrates an element formed in a state as shown in FIG.

【0051】図12(a)は素子形成前の状態(選択研
磨工程終了状態)であり、例えば、素子領域8をN型コ
レクタ領域13としている。そして、図12(b)のよ
うに、素子領域8にP型ベース層14、N+ 型コレクタ
取り出し領域16、P型ベース層14、更にはN+ 型エ
ミッタ領域を形成した後、素子領域上のSiO2 からな
る絶縁膜17に、フォトリソグラフィーにより所定のコ
ンタクトホールを設け、このコンタクトホールを介して
エミッタ電極18、ベース電極19及びコレクタ電極2
0を形成し、例えばNPN型のバイポーラトランジスタ
を作製する。なお、上記の各領域の形成方法は、通常の
不純物拡散法が適用可能であり、また各領域の導電型を
逆タイプにしてもよい。
FIG. 12A shows a state before element formation (a state where the selective polishing step is completed). For example, the element region 8 is an N-type collector region 13. Then, as shown in FIG. 12B, after the P-type base layer 14, the N + -type collector extraction region 16, the P-type base layer 14, and the N + -type emitter region are formed in the element region 8, A predetermined contact hole is provided by photolithography in an insulating film 17 made of SiO 2, and an emitter electrode 18, a base electrode 19 and a collector electrode 2 are formed through the contact hole.
0 is formed, for example, an NPN-type bipolar transistor is manufactured. Note that a normal impurity diffusion method can be applied as a method for forming each of the above regions, and the conductivity type of each region may be reversed.

【0052】このバイポーラトランジスタによれば、上
記したようにSOI層厚のばらつきが小さくなることに
より、SOI層(即ち、素子領域8)の膜厚の薄膜化及
びSOI基板の作製が安定化されると共に、上記した研
磨によって素子領域8の表面での界面準位密度が多くな
っても、バイポーラトランジスタはそうした界面準位密
度の影響をそれ程受けることはない。従って、本発明に
基づく方法及びSOI基板は、バイポーラトランジスタ
の如きデバイスに好適である。また、安定したSOI層
を用いた種々のデバイスの作製及びその特性の安定化も
可能となる。
According to this bipolar transistor, since the variation in the thickness of the SOI layer is reduced as described above, the thickness of the SOI layer (that is, the element region 8) is reduced and the production of the SOI substrate is stabilized. In addition, even if the interface state density on the surface of the element region 8 is increased by the above-described polishing, the bipolar transistor is not significantly affected by the interface state density. Therefore, the method and the SOI substrate according to the present invention are suitable for devices such as bipolar transistors. Further, various devices using a stable SOI layer can be manufactured and their characteristics can be stabilized.

【0053】[0053]

【発明の作用効果】上述した如く、本発明は、半導体か
らなるベース基板に、絶縁膜を介して結晶面方位が<1
11>である半導体素子形成用の半導体層が一体化され
ているので、例えば、選択研磨時に半導体層が化学液に
よってエッチングされ難い。その結果、半導体層がほぼ
均一な平坦面(又は厚み)に形成された半導体基体を得
ることができると共に、製品の歩留りを向上させること
ができ、薄膜化されたSOI基板の如き半導体層によ
り、安定した半導体素子を提供することができる。
As described above, according to the present invention, the crystal plane orientation is <1 on a base substrate made of a semiconductor via an insulating film.
Since the semiconductor layer for forming a semiconductor element, which is 11>, is integrated, for example, the semiconductor layer is not easily etched by a chemical solution during selective polishing. As a result, a semiconductor substrate in which the semiconductor layer is formed on a substantially uniform flat surface (or thickness) can be obtained, the yield of products can be improved, and a semiconductor layer such as a thinned SOI substrate can be used. A stable semiconductor element can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明によるSOI基板の一製造工程を示す概
略断面図である。
FIG. 1 is a schematic sectional view showing one manufacturing process of an SOI substrate according to the present invention.

【図2】同、他の一工程を示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing another process of the same.

【図3】同、他の一工程を示す概略断面図である。FIG. 3 is a schematic cross-sectional view showing another process of the same.

【図4】同、他の一工程を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing another process of the same.

【図5】同、他の一工程を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing another process of the same.

【図6】同、他の一工程を示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing another process of the same.

【図7】同、他の一工程を示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing another process of the same.

【図8】同、他の一工程を示す概略断面図である。FIG. 8 is a schematic sectional view showing another process of the same.

【図9】同、更に他の一工程を示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing still another process.

【図10】同、選択研磨状態を示す一部分の拡大断面図
である。
FIG. 10 is an enlarged sectional view of a portion showing a selective polishing state.

【図11】同、実験データを示すグラフである。FIG. 11 is a graph showing the experimental data.

【図12】同、SOI基板を用いたバイポーラトランジ
スタを示し、(a)は素子形成前の状態、(b)は素子
形成後の状態を示す要部の拡大断面図である。
12A and 12B show a bipolar transistor using an SOI substrate, in which FIG. 12A is an enlarged sectional view of a main part showing a state before element formation and FIG. 12B showing a state after element formation.

【図13】従来例によるSOI基板の一製造工程を示す
概略断面図である。
FIG. 13 is a schematic cross-sectional view showing one manufacturing step of a conventional SOI substrate.

【図14】同、他の一工程を示す概略断面図である。FIG. 14 is a schematic cross-sectional view showing another process of the same.

【図15】同、他の一工程を示す概略断面図である。FIG. 15 is a schematic cross-sectional view showing another process of the same.

【図16】同、他の一工程を示す概略断面図である。FIG. 16 is a schematic sectional view showing another process of the same.

【図17】同、他の一工程を示す概略断面図である。FIG. 17 is a schematic sectional view showing another process of the same.

【図18】同、更に他の一工程を示す概略断面図であ
る。
FIG. 18 is a schematic sectional view showing still another step of the same.

【図19】同、選択研磨状態を示す一部分の拡大断面図
である。
FIG. 19 is an enlarged sectional view of a part showing the selective polishing state.

【符号の説明】[Explanation of symbols]

1、11…基板、2…ベース基板、3…酸化膜(絶縁
膜)、4、4’…ポリシリコン、5…凸部、6…凹部、
8…素子領域、9…研磨パッド、10、10A…凹み、
12A…傾向線(本実施例)、12B…傾向線(従来
例)、13…N型コレクタ領域、14…P型ベース領
域、15…N+ 型エミッタ領域、16…N+ 型コレクタ
取り出し領域
1, 11: substrate, 2: base substrate, 3: oxide film (insulating film), 4, 4 ': polysilicon, 5: convex portion, 6: concave portion,
8: element region, 9: polishing pad, 10, 10A: dent,
12A: Trend line (this embodiment), 12B: Trend line (conventional example), 13: N-type collector region, 14: P-type base region, 15: N + type emitter region, 16 ... N + type collector extraction region

Claims (16)

【特許請求の範囲】[Claims] 【請求項1】 半導体からなるベース基板に、絶縁膜を
介して結晶面方位が<111>である半導体素子形成用
の半導体層が一体化されている半導体基体。
1. A semiconductor substrate in which a semiconductor layer for forming a semiconductor element having a crystal plane orientation of <111> is integrated with a base substrate made of a semiconductor via an insulating film.
【請求項2】 前記ベース基板の結晶面方位が<100
>又は<111>である、請求項1に記載した半導体基
体。
2. The method according to claim 1, wherein the crystal orientation of the base substrate is <100.
> Or <111>. The semiconductor substrate according to claim 1, wherein
【請求項3】 前記絶縁膜として酸化膜が断面凹凸形状
に形成され、その凹部に前記半導体層が埋め込まれてお
り、前記酸化膜の凸部によって隣接する複数の前記半導
体層の間が絶縁分離されている、請求項1に記載した半
導体基体。
3. An oxide film is formed as the insulating film in an uneven shape in cross section, and the semiconductor layer is buried in a concave portion thereof, and a plurality of adjacent semiconductor layers are insulated and separated by a convex portion of the oxide film. The semiconductor substrate according to claim 1, wherein:
【請求項4】 前記酸化膜下に半導体材料が介在せしめ
られ、この半導体材料の底面が平坦化された状態で、前
記酸化膜及び前記半導体材料が前記半導体層と予め一体
に設けられ、前記底面において前記ベース基板に貼り合
わされている、請求項3に記載した半導体基体。
4. A semiconductor material is interposed under the oxide film, and the oxide film and the semiconductor material are previously provided integrally with the semiconductor layer in a state where the bottom surface of the semiconductor material is flattened. 4. The semiconductor substrate according to claim 3, wherein the semiconductor substrate is bonded to the base substrate.
【請求項5】 半導体からなるベース基板に、絶縁膜を
介して結晶面方位が<111>である半導体素子形成用
の半導体層が一体化されており、前記半導体層に半導体
素子が設けられている半導体装置。
5. A semiconductor substrate for forming a semiconductor element having a crystal plane orientation of <111> is integrated with a base substrate made of a semiconductor via an insulating film, and the semiconductor element is provided on the semiconductor layer. Semiconductor device.
【請求項6】 前記ベース基板の結晶面方位が<100
>又は<111>である、請求項5に記載した半導体装
置。
6. The base substrate having a crystal plane orientation of <100
> Or <111>. The semiconductor device according to claim 5, wherein
【請求項7】 前記絶縁膜として酸化膜が断面凹凸形状
に形成され、その凹部に前記半導体層が埋め込まれてお
り、前記酸化膜の凸部によって隣接する複数の前記半導
体層の間が絶縁分離されている、請求項5に記載した半
導体装置。
7. An oxide film is formed as the insulating film in an uneven shape in cross section, and the semiconductor layer is buried in a concave portion of the oxide film. A plurality of adjacent semiconductor layers are insulated and separated by the convex portion of the oxide film. The semiconductor device according to claim 5, wherein:
【請求項8】 前記酸化膜下に半導体材料が介在せしめ
られ、この半導体材料の底面が平坦化された状態で、前
記酸化膜及び前記半導体材料が前記半導体層と予め一体
に設けられ、前記底面において前記ベース基板に貼り合
わされている、請求項7に記載した半導体装置。
8. A semiconductor material is interposed under the oxide film, and the oxide film and the semiconductor material are previously provided integrally with the semiconductor layer in a state where the bottom surface of the semiconductor material is flattened. 8. The semiconductor device according to claim 7, wherein the semiconductor device is attached to the base substrate.
【請求項9】 結晶面方位が<111>である半導体素
子形成用の半導体基板の一主面を凹凸加工する工程と、 この凹凸加工面の全面に絶縁膜を形成する工程と、 前記絶縁膜上の面を平坦化する工程と、 この平坦化面を半導体からなるベース基板に貼り合わせ
る工程と、 前記半導体基板を表面から前記絶縁膜に至るまで研磨
し、前記絶縁膜によって前記半導体基板を半導体素子形
成用の半導体層に絶縁分離する工程とを有する半導体基
体の製造方法。
9. A step of forming an uneven surface on one main surface of a semiconductor substrate for forming a semiconductor element having a crystal plane orientation of <111>, a step of forming an insulating film over the entire surface of the uneven surface, and the insulating film A step of flattening an upper surface, a step of bonding the flattened surface to a base substrate made of a semiconductor, and a step of polishing the semiconductor substrate from the surface to the insulating film, and using the insulating film to form the semiconductor substrate into a semiconductor. Isolating and separating into a semiconductor layer for element formation.
【請求項10】 前記研磨として機械的研磨と化学的研
磨とを行う、請求項9に記載した半導体基体の製造方
法。
10. The method according to claim 9, wherein mechanical polishing and chemical polishing are performed as the polishing.
【請求項11】 前記絶縁膜として酸化膜を断面凹凸形
状に形成し、前記研磨によって前記酸化膜の凹部に前記
半導体層を埋め込み、前記酸化膜の凸部によって隣接す
る複数の前記半導体層の間を絶縁分離する、請求項9に
記載した半導体基体の製造方法。
11. An oxide film as the insulating film is formed in an uneven shape in cross section, the semiconductor layer is buried in a concave portion of the oxide film by the polishing, and a plurality of semiconductor layers adjacent by a convex portion of the oxide film are interposed. 10. The method of manufacturing a semiconductor substrate according to claim 9, wherein the semiconductor substrate is insulated and separated.
【請求項12】 前記酸化膜上に半導体材料層を形成
し、これを平坦化して前記平坦化面を形成し、この平坦
化面を介して前記半導体基板を前記ベース基板と貼り合
わせる、請求項9に記載した半導体基体の製造方法。
12. A semiconductor material layer is formed on the oxide film, the semiconductor material layer is flattened to form the flattened surface, and the semiconductor substrate is bonded to the base substrate via the flattened surface. 10. The method for manufacturing a semiconductor substrate according to item 9.
【請求項13】 結晶面方位が<111>である半導体
素子形成用の半導体基板の一主面を凹凸加工する工程
と、 この凹凸加工面の全面に絶縁膜を形成する工程と、 前記絶縁膜上の面を平坦化する工程と、 この平坦化面を半導体からなるベース基板に貼り合わせ
る工程と、 前記半導体基板を表面から前記絶縁膜に至るまで研磨
し、前記絶縁膜によって前記半導体基板を素子形成用の
半導体層に絶縁分離する工程と、 前記半導体層に所定の半導体素子を形成する工程とを有
する半導体装置の製造方法。
13. A step of forming an uneven surface on one main surface of a semiconductor substrate for forming a semiconductor element having a crystal plane orientation of <111>; a step of forming an insulating film over the entire surface of the uneven processed surface; A step of flattening the upper surface, a step of bonding the flattened surface to a base substrate made of a semiconductor, and a step of polishing the semiconductor substrate from the surface to the insulating film, and using the insulating film to divide the semiconductor substrate into an element. A method for manufacturing a semiconductor device, comprising: a step of insulatingly separating a semiconductor layer for formation; and a step of forming a predetermined semiconductor element in the semiconductor layer.
【請求項14】 前記研磨として機械的研磨と化学的研
磨とを行う、請求項13に記載した半導体装置の製造方
法。
14. The method according to claim 13, wherein mechanical polishing and chemical polishing are performed as the polishing.
【請求項15】 前記絶縁膜として酸化膜を断面凹凸形
状に形成し、前記研磨によって前記酸化膜の凹部に前記
半導体層を埋め込み、前記酸化膜の凸部によって隣接す
る複数の前記半導体層の間を絶縁分離する、請求項13
に記載した半導体装置の製造方法。
15. An oxide film as the insulating film is formed in an uneven shape in cross section, and the semiconductor layer is buried in the concave portion of the oxide film by the polishing, and the plurality of semiconductor layers adjacent to each other by the convex portion of the oxide film. 14. Insulating and isolating
3. The method for manufacturing a semiconductor device according to item 1.
【請求項16】 前記酸化膜上に半導体材料層を形成
し、これを平坦化して前記平坦化面を形成し、この平坦
化面を介して前記半導体基板を前記ベース基板と貼り合
わせる、請求項13に記載した半導体装置の製造方法。
16. A semiconductor material layer is formed on the oxide film, the semiconductor material layer is planarized to form the planarized surface, and the semiconductor substrate is bonded to the base substrate via the planarized surface. 14. The method for manufacturing a semiconductor device according to item 13.
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