JPH1115776A - バスブリッジ回路 - Google Patents

Abstract

(57)【要約】 【課題】 各々のバスからのリクエストをバスのスルー
プットを低下させること無く処理する。 【解決手段】 ローカル共有バス１０１からのアドレ
ス、コマンドおよびバスコマンド受けレジスタ１−１０
からのアドレス、コマンドを切り替えるバス切り替えセ
レクタ１−３と、アドレス、コマンドが転送されるパイ
プライン部１−４と、タグメモリ部１−６と、タグメモ
リ部１−６を索引するタグ索引パス１０５と、タグメモ
リ部１−６の索引結果を出力するタグ索引結果出力パス
１０６と、パイプライン部１−４でアドレスの競合を検
出したことをタグメモリ部１−６に知らせる索引データ
切り替え信号１０７と、パイプライン部１−４からのア
ドレス、コマンドとタグ索引結果（タグステータス）と
からバスコマンドを他のバスに出力するかしないかを決
定するコマンド変更回路１−５とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバスブリッジ回路に
関し、特に、複数の共有バス間でデータの一貫性を保持
することができるマルチプロセッサシステムのバスブリ
ッジ回路に関する。

【０００２】

【従来の技術】従来の技術として、たとえば、「特開平
８−１６４７５号公報」記載の技術がある。図１０は、
複数の共有バスを用いてデータの一貫性を保持するバス
ブリッジ回路を有するマルチプロセッサシステムを示す
ブロック図である。図１０を参照すると、このマルチプ
ロセッサシステムのバスブリッジ回路４０７、５０７
は、ローカル共有バス４０６、５０６およびシステム共
有バス６００からのリクエストに対して、プロセッサ４
０１、４０２、５０１、５０２のキャッシュメモリ４０
３、４０４、５０３、５０４のタグ情報４０８、４０
９、５０８、５０９をシュミレートする手段４１０、５
１０をもち、またこのシュミレートした情報をもとにロ
ーカルメモリ４０５、５０５に対して、メモリ抑止を行
うための専用の信号４１８、５１８を出力する手段４１
５、５１５を持ち、かつ、キャッシュメモリ４０３、４
０４、５０３、５０５に対してスヌープ動作を行う必要
があることを示すスヌープ要求信号４１６、４１７、５
１６、５１７を出力する手段４１４、５１４を持ってい
る。

【０００３】

【発明が解決しようとする課題】上述した従来の技術の
第１の問題点は、バスブリッジ回路においてローカル共
有バスおよびグローバル共有バスの両方から同時にリク
エストが発行された場合に、複数のプロセッサ間でデー
タの一貫性を保つためには先行リクエストの完了を後続
リクエストが待ち合わせる必要があり、性能が低下する
ことである。その理由は、先行リクエストが完了するま
でメモリ抑止信号により後続リクエストを待たせるから
である。

【０００４】本発明の目的は、キャッシュをもつ複数の
プロセッサが接続されているバス（ローカル共有バス）
と、複数のメモリが接続されているバス（グローバル共
有バス）とが、キャッシュのタグのコピーををもとにタ
グ情報をシュミレートする手段（タグ）を有するバスブ
リッジ回路を介して接続されている階層バス方式のマル
チプロセッサシステムにおいて、各々のバスからのリク
エストを異なるタイミングで受け付けを行い、絶えず先
行リクエストによる前記タグの更新データを後続リクエ
ストに反映させることにより、マルチプロセッサシステ
ム全体のデータの一貫性を保持するとともに、各々のバ
スのスループットを向上させることである。

【０００５】

【課題を解決するための手段】本発明の第１のバスブリ
ッジ回路は、キャッシュをもつ複数のプロセッサが接続
される第１の共有バスと１以上のメインメモリが接続さ
れる第２の共有バスとを接続するバスブリッジ回路にお
いて、前記第１および第２の共用バスからのコマンドお
よびアドレスを含むリクエストを異なるタイミングで同
一パイプラインに転送して処理を行う。

【０００６】本発明の第２のバスブリッジ回路は、前記
第１のバスブリッジ回路であって、前記キャッシュのデ
ィレクトリであるタグ部の複製と、前記第１および第２
の共有バスからのリクエストに対して異なるタイミング
で前記タグ部の複製を索引する手段と、前記リクエスト
の処理による更新データを保持するレジスタと、あるリ
クエストの処理による更新データが前記タグ部の複製に
書き込まれていない時点で、次のリクエストに対する前
記タグ部の複製の索引を行う場合に、前記レジスタ内の
前記更新データを索引に使用する手段とを有する。

【０００７】本発明の第３のバスブリッジ回路は、前記
第１のバスブリッジ回路であって、（ａ）前記第２の共
有バスからのアドレス・コマンドを含むリクエストを受
けるバスコマンド受けレジスタと、（ｂ）前記第１の共
有バス１からのアドレス・コマンドを含むリクエストお
よび前記バスコマンド受けレジスタからのアドレス・コ
マンドをタイミングにより切り替えるバス切り替えセレ
クタと、（ｃ）前記バス切り替えセレクタからのアドレ
ス・コマンドが転送されるパイプライン部と、（ｄ）前
記プロセッサの前記キャッシュのディレクトリの複製で
あり、アドレスおよびシステムにおける状態であるタグ
ステータスからなるタグを格納するタグメモリ部と、
（ｅ）前記タグメモリ部を索引するタグ索引パスと、
（ｆ）前記タグメモリ部の索引の結果を出力するタグ索
引結果出力パスと、（ｇ）前記パイプライン部でアドレ
スの競合を検出したことを前記タグメモリ部に知らせる
索引データ切り替えパスと、（ｈ）前記パイプライン部
からのアドレス・コマンドおよび前記タグメモリ部での
索引の結果からアドレス・コマンドを含むリクエストを
前記第１の共有バスあるいは前記第２の共有バスに出力
するかしないかを決定するコマンド変更回路と、（ｉ）
前記コマンド変更回路からの前記第１の共有バスへのリ
クエストを格納する第１の共有バスリクエストバッファ
と、（ｊ）前記コマンド変更回路からの前記第２の共有
バスへのリクエストを格納する第２の共有バスリクエス
トバッファと、を有する。

【０００８】本発明の第４のバスブリッジ回路は、前記
第３のバスブリッジ回路であって、前記バス切り替えセ
レクタからのリクエストに対して調停を行い自バスアダ
プタ回路に対するリクエストならばアドレス・コマンド
を入力すると同時に、前記タグ索引パスよりタグの索引
を行うリクエスト調停部と、受け取ったアドレス・コマ
ンドを保持する複数段のパイプラインレジスタと、前記
パイプラインレジスタ上のアドレス・コマンド間の競合
を検出するアドレス一致検出部とを含む前記パイプライ
ン部を有する。

【０００９】本発明の第５のバスブリッジ回路は、前記
第４のバスブリッジ回路であって、前記タグ検索パスか
らのアドレスにより前記タグの索引を制御するタグ索引
制御部と、前記タグを保持するメモリアレイと、前記索
引データ切り替え信号にしたがって、タグを更新した更
新タグおよび前記メモリアレイの出力を切り替える索引
データ切り替えセレクタと、前記索引データ切り替えセ
レクタの出力を受け取り、タグの索引の結果であるタグ
を前記パイプライン部に送出する索引データ送出部と、
前記索引データ送出部からのタグに対して更新を行い前
記更新タグを作成するタグ更新論理回路と、前記メモリ
アレイに前記更新タグを書き込む制御を行うタグ更新制
御部とを含む前記タグメモリ部を有する。

【００１０】［作用］本発明のバスブリッジ回路におい
ては、バスコマンド受けレジスタ（図１：１−１０）に
よりローカル共有バス（図１：１０１）とグローバル共
有バス（図１：３０１）とのタイミングをずらすことが
でき、バス切り替えセレクタ（図１：１−３）は図６で
示したバスステートタイミング信号により順次切り替え
られ、ローカル共有バス（図１：１０１）およびグロー
バル共有バス（図１：３０１）からのアドレス、コマン
ドを効率良く同一のパイプライン部（図１：１−４）に
転送できるため最小限のハードウェアで両バスの処理が
可能である。

【００１１】また、パイプライン内レジスタ（図２：１
−４−１〜１−４−ｎ）には両バスのアドレス、コマン
ドのタイミングをずらせて交互に流すことでパイプライ
ンが一本化されているため、アドレス一致検出パス（図
２：１０８〜１１０）よりアドレス一致検出部（図２：
１−９）にてアドレスの競合を検出することが可能であ
り、後続の索引と先行の更新アドレスの一致を検出して
先行更新データを後続索引データに反映できる。

【００１２】また、連続して両バスから同一アドレスに
対してアクセスが発生した場合において先行コマンドに
よるタグの更新データがまだタグメモリ部（図１：１−
６）内のメモリアレイ（図２：１−６−２）に書き込ま
れていない場合においても、アドレス一致を検出した場
合に有効となる索引データ切り替え信号（図２：１０
７）により索引データ切り替えセレクタ（図２：１−６
−３）が更新データ返却パス（図２：１１２）を選択す
ることで、先行コマンド直後の後続のコマンドにも先行
コマンドのタグ更新が反映されたタグ索引結果を見せる
ことが可能となる。この結果ローカル共有バス（図１：
１０１）とグローバル共有バス（図２：３０１）の両方
から連続してリクエストが発行された場合においても、
ローカル共有バス（図１：１０１）とローカル共有バ
ス、グローバル共有バス（図１：３０１）とグローバル
共有バス、ローカル共有バスとグローバル共有バスのそ
れぞれのアドレス競合が発生しても、後続のリクエスト
を待たせる必要がない。

【００１３】

【発明の実施の形態】次に、本説明の実施の形態につい
て図１〜図７を参照して詳細に説明する。図１は、本発
明の実施の形態のバスブリッジ回路を示すブロック図で
ある。図２は、図１のバスブリッジ回路が適用されるコ
ンピュータシステムを示すブロック図である。

【００１４】図２を参照すると、このコンピュータシス
テムは、プロセッサ１−２−１、１−２−２、２−２−
１、２−２−２と、ローカル共有バス１０１、２０１
と、バスブリッジ回路１−１、２−１と、グローバル共
有バス３０１と、メインメモリ３とから構成される。

【００１５】また、プロセッサ１−２−１、１−２−２
は、それぞれ、キャッシュメモリ部１−２−１−１、１
−２−２−１と、キャッシュタグ部１−２−１−２、１
−２−２−２とを有する。プロセッサ２−２−１、２−
２−２も図示しないキャッシュメモリ部と、キャッシュ
タグ部とを有する。

【００１６】また、バスブリッジ回路１−１は、グロー
バル共有バス３０１からのコマンド、アドレスを受ける
バスコマンド受けレジスタ１−１０と、ローカル共有バ
ス１０１から信号線１０２を介して受け取るアドレス、
コマンドおよびバスコマンド受けレジスタ１−１０から
のアドレス、コマンドをタイミングにより切り替えるバ
ス切り替えセレクタ１−３と、バス切り替えセレクタ１
−３からのアドレス、コマンドが転送されるパイプライ
ン部１−４と、タグメモリ部１−６と、タグメモリ部１
−６を索引するタグ索引パス１０５と、タグメモリ部１
−６の索引結果を出力するタグ索引結果出力パス１０６
と、パイプライン部１−４でアドレスの競合を検出した
ことをタグメモリ部１−６に知らせる索引データ切り替
え信号１０７と、パイプライン部１−４からのアドレ
ス、コマンドとタグ索引結果（タグステータス）とから
バスコマンドを他のバスに出力するかしないかを決定す
るコマンド変更回路１−５と、コマンド出力パス１０４
からのコマンドをそれぞれ格納するローカル共有バスリ
クエストバッファ１−７、グローバル共有バスリクエス
トバッファ１−８とから構成される。バスブリッジ回路
２−１についても同一の構成である。

【００１７】図１を参照すると、パイプライン部１−４
は、バス切り替えセレクタ１−３からのリクエストに対
して調停を行い自ユニットに対するリクエストならばア
ドレス、コマンドをパイプラインに入力すると同時に、
タグ索引パス１０５よりタグを索引を行うリクエスト調
停部１−１１と、パイプラインレジスタ１−４−１〜１
−４−ｎと、アドレス一致検出パス１０８〜１１０から
パイプラインレジスタ１−４−１〜１−４−ｎ上のリク
エスト間の競合を検出するアドレス一致検出部１−９と
から構成される。

【００１８】また、タグメモリ部１−６は、タグ索引制
御部１−６−１と、タグステータスおよびアドレスで構
成されたタグ索引データを保存するメモリアレイ１−６
−２と、タグ更新結果（タグステータスとアドレス）を
出力する更新データ返却パス１１１およびメモリアレイ
１−６−２の出力を索引データ切り替え信号１０７にし
たがって切り替える索引データ切り替えセレクタ１−６
−３と、索引データの索引判定および結果（アドレスと
タグステータス）を送出する索引データ送出部１−６−
４と、索引したタグ索引データに対して更新をかけるタ
グ更新論理回路１−６−５と、メモリアレイ１−６−２
に書き込み制御を行うタグ更新制御部１−６−６と、タ
グ更新パス１１２とから構成される。

【００１９】図３はローカル共有バスおよびグローバル
共有バスに発行されるコマンドの一覧を示す説明図であ
る。図３を参照すると、ＳＢＲ（共有リード）コマンド
はキャッシュと共にメインメモリ３に登録するリード系
コマンド、ＥＢＲ（排他リード）はキャッシュのみに登
録するリード系コマンド、ＢＷ（ブロックライト）はキ
ャッシュのＤ（ダーティ）ブロックをメモリに登録する
ライトコマンド、ＩＮＶ（無効化要求）コマンドはキャ
ッシュに登録されているデータを無効化するコマンドで
ある。

【００２０】図４はキャッシュタグ部のキャッシュステ
ータスとタグメモリ部内でとりうるタグステータスの対
応一覧を示す説明図である。図４を参照すると、キャッ
シュステータスはＤＥ（排他ダーティ：システム内で唯
一登録されている）、ＤＳ（共有ダーティ：単一のバス
系内でのみ登録されている）、Ｃ（クリーン：システム
内で複数登録されている）、Ｉ（インバリッド：無効）
のステータスをとり、タグステータスはＤ（ダーティ：
単一のバス系内で登録されている）、ＣＥ（排他クリー
ン：メモリおよび単一のバス系内に登録されている）、
ＣＳ（共有クリーン：メモリおよび複数のバス系内に登
録されている）、Ｉ（インバリッド：無効）のステータ
スをとる。

【００２１】図５は図３のコマンドによるタグステータ
スの状態遷移を表すタグステータス状態遷移図である。

【００２２】図６はローカル共有バスおよびグローバル
共有バスのバスアクセスの状態を示すタイムチャートで
ある。Ｔ１はリクエストステージ、Ｔ２は調停ステー
ジ、Ｔ３、Ｔ４はアドレス、コマンドを含むアドレスス
テージ、Ｔ５は空きステージである。ローカル共有バス
１０１およびグローバル共有バス３０１ともこのサイク
ル繰り返しにより構成される。

【００２３】図７はタグアクセスタイミングを示すタイ
ムチャートである。Ｒ１はローカル共有バス索引タイミ
ング、Ｒ２はグローバル共有バス索引タイミング、Ｒ４
はローカル共有バス更新タイミング、Ｒ５はグローバル
共有バス更新タイミングである。タグアクセスはこのサ
イクルの繰り返しにより行われる。

【００２４】次に、本説明の実施の形態の動作について
図８、図９を参照して詳細に説明する。

【００２５】図８、図９は、本発明の実施の形態の動作
を示すタイムチャートである。プロセッサ１−２−１か
らリクエストが発行されると（図８Ａ１）、バスブリッ
ジ回路１−１は、信号線１０２よりバス切り替えセレク
タ１−３を経由してリクエスト調停部１−１１でリクエ
ストを受け取る。調停の結果、プロセッサ１−２−１が
ローカル共有バスを獲得した場合は、アドレス、コマン
ドを続けて入力する（図８Ａ３、Ａ４）。バスブリッジ
回路１−１は、受け取ったアドレス、コマンドをバス切
り替えセレクタ１−３経由でリクエスト調停部１−１１
で受け取る。受け取ったアドレス、コマンドが自ユニッ
トに対するものであると、パイプライン部１−４内のレ
ジスタ１−４−１〜１−４−ｎに入力される（図８Ａ５
〜Ａ８）と同時に、タグ索引パス１０５よりメモリアレ
イ１−６−２の索引が行われる。

【００２６】次に、パイプライン部１−４に転送された
アドレス、コマンドはコマンド変更回路１−５に格納さ
れる（図８Ａ９）。また、コマンド変更回路１−５は、
同時に、タグ索引結果出力パス１０６からのタグステー
タスの索引、ヒット判定の結果（タグステータス）を受
け取り、グローバル共有バス３０１にリクエストを出力
するか否かの判定を行い、出力する場合にはコマンド出
力パス１０４を経由してグローバル共有バスリクエスト
バッファ１−８アドレス、コマンドを格納する（図８Ａ
１１）。

【００２７】次に、同様にグローバル共有バス３０１か
らのリクエストにより受け取ったアドレス、コマンド
（図８Ａ３〜Ａ４）は信号線１０３を経由してバスコマ
ンド受けレジスタ１−１０で受け取った後、ローカル共
有バス１０１側のアドレス、コマンドとは異なるタイミ
ングでバス切り替えセレクタ１−３を経由してリクエス
ト調停部１−１１、さらに、パイプラインレジスタ１−
４−１以降へ転送される（図８Ａ６〜Ａ９）。また同時
に、タグ索引パス１０５よりメモリアレイ１−６−２の
索引が行われる。

【００２８】パイプラインを転送されたアドレス、コマ
ンドはコマンド変更回路１−５に格納される（図８Ａ１
０）と、タグ索引結果出力パス１０６からの結果（タグ
ステータス）をもとに、ローカル共有バス１０１に出力
するか否かが決定される。出力する場合は、コマンド出
力パス１０４よりローカル共有バスリクエストバッファ
１−７にアドレス、コマンドが格納される（図８Ａ１
２）。

【００２９】図８に示すようにローカル共有バス１０１
とグローバル共有バス３０１に同時にリクエストが発行
された場合においても、アドレス、コマンドがパイプラ
イン部１−４を異なるタイミングで転送され、競合しな
いで処理される。

【００３０】次にローカル共有バス１０１とグローバル
共有バス３０１の両方から同一アドレスに対してリクエ
ストが発行された場合について図９を参照して説明す
る。各々のバスからのリクエストによるアドレス、コマ
ンド（図９Ｂ３、Ｂ４）はそれぞれ信号線１０２、１０
３を経由して、バス切り替えセレクタ１−３を経由して
リクエスト調停部１−１１を通り、パイプライン部１−
４にアドレス、コマンドが転送され（図９Ｂ５〜Ｂ
９）、同時にタグ索引パス１０５よりタグのステータス
の索引が行われる。

【００３１】タグの索引結果（タグステータスとアドレ
ス）は索引データ切り替えセレクタ１−６−３を通り、
索引データ送出部１−６−４に転送される（図９Ｂ
９）。索引データ送出部１−６−４から索引判定結果
（タグステータスとアドレス）がタグ索引結果出力パス
１０６を介して出力されると同時に、タグ更新論理回路
１−６−５へ転送される。タグ更新論理回路１−６−５
ではリクエストのアドレス、コマンドおよび図３のコマ
ンドの種類や図４のステータスの関係から、図５のタグ
ステータス状態遷移図に示した更新が行われ、最終的に
タグ更新制御部１−６−６よりタグ更新パス１１２を経
由してメモリアレイ１−６−２に書き込みが行われる。

【００３２】このときパイプライン部１−４から複数出
力されているアドレス一致検出パス１０８〜１１０上の
情報に基づいてアドレス一致検出部１−９で各バスから
のリクエストによるアドレスから競合を検出し、競合が
検出された場合には索引データ切り替え信号１０７を送
出する。このときタグメモリ部１−６において先行バス
リクエストによるタグ更新論理回路１−６−５による更
新結果がまだメモリアレイ１−６−２に書き込まれてい
ない場合には、更新データ返却パス１１１により、後続
バスリクエストの索引結果として索引データ切り替えセ
レクタ１−６−３から索引データ（タグステータスとア
ドレス）が出力される（図９Ｂ９、Ｂ１０）。各々のバ
スリクエストによるタグ索引結果（タグステータス）は
索引データ送出部１−６−４よりタグ索引結果出力パス
１０６を介してコマンド変更回路１−５に通知され（図
９Ｂ１０、Ｂ１１）、ローカル共有バス１０１およびグ
ローバル共有バス３０１への出力可否の情報となる。

【００３３】図９に示すように、各々のバスから同一ア
ドレスに対するリクエストが連続して出力された場合に
おいても、コマンド変更回路１−５においてそれぞれ先
行するコマンドのタグ索引結果が後続に反映される。

【００３４】

【発明の効果】本発明の第１の効果は、バスブリッジ回
路のハードウェア量が削減され、構成が簡単になること
である。その理由は、ローカル共有バスおよびグローバ
ル共有バスから来たリクエストに対して別々のパイプラ
インで処理するのではなくタイミングをずらして同一の
パイプラインに順次転送して処理を行うからである。

【００３５】第２の効果は、アドレス競合の検出が容易
になることである。その理由は、各々のバスリクエスト
によるアドレス、コマンドが同一のパイプライン上を推
移するため、パイプライン上隣接するレジスタ間で簡単
に一致検出が可能であるからである。

【００３６】第３の効果は、ローカル共有バスおよびグ
ローバル共有バスのスループットが向上することであ
る。その理由は、各々のバスから連続してリクエストが
発行されても異なるステージでタグをアクセスすること
によりタグ索引の競合が起きず、また同一アドレスに対
して連続してリクエストが来ても、先行リクエストのタ
グの索引結果は絶えず後続のリクエストに最新の結果を
反映出来るため、競合する後続リクエストの処理を抑止
する必要がないからである。

【図面の簡単な説明】

【図１】本発明の実施の形態のバスブリッジ回路を示す
ブロック図である。

【図２】図１のバスブリッジ回路が適用されるコンピュ
ータシステムを示すブロック図である。

【図３】バスに発行されるコマンドの一覧を示す説明図
である。

【図４】キャッシュステータスとタグステータスとの対
応を示す説明図である。

【図５】タグステータスの状態遷移を表すタグステータ
ス状態遷移図である。

【図６】バスアクセスの状態を示すタイムチャートであ
る。

【図７】タグアクセスのタイミングを示すタイムチャー
トである。

【図８】本発明の実施の形態の動作を示すタイムチャー
トである。

【図９】本発明の実施の形態の動作を示すタイムチャー
トである。

【図１０】従来の技術を示すブロック図である。

【符号の説明】

１−１ バスブリッジ回路 １−２−１、１−２−２ プロセッサ １−２−１−１、１−２−２−１ キャッシュメモリ
部 １−２−１−２、１−２−２−２ キャッシュタグ部 １−３ バス切り替えセレクタ １−４ パイプライン部 １−４−１〜１−４−ｎ パイプラインレジスタ １−５ コマンド変更回路 １−６ タグメモリ部 １−６−１ タグ索引制御部 １−６−２ メモリアレイ １−６−３ 索引データ切り替えセレクタ １−６−４ 索引データ送出部 １−６−５ タグ更新論理回路 １−６−６ タグ更新制御部 １−７ ローカル共有バスリクエストバッファ １−８ グローバル共有バスリクエストバッファ １−９ アドレス一致検出部 １−１０ バスコマンド受けレジスタ １−１１ リクエスト調停部 ２−１ バスブリッジ回路 ３ メインメモリ １０１、２０１ ローカル共有バス １０２ 信号線 １０３ 信号線 １０４ コマンド出力パス １０５ タグ索引パス １０６ タグ索引結果出力パス １０７ 索引データ切り替え信号 １０８〜１１０ アドレス一致検出パス １１１ 更新データ返却パス １１２ タグ更新パス ３０１ グローバル共有バス

Claims (5)

【特許請求の範囲】
1. 【請求項１】 キャッシュをもつ複数のプロセッサが接
   続される第１の共有バスと１以上のメインメモリが接続
   される第２の共有バスとを接続するバスブリッジ回路に
   おいて、前記第１および第２の共用バスからのコマンド
   およびアドレスを含むリクエストを異なるタイミングで
   同一パイプラインに転送して処理を行うことを特徴とす
   るバスブリッジ回路。
2. 【請求項２】 前記キャッシュのディレクトリであるタ
   グ部の複製と、前記第１および第２の共有バスからのリ
   クエストに対して異なるタイミングで前記タグ部の複製
   を索引する手段と、前記リクエストの処理による更新デ
   ータを保持するレジスタと、あるリクエストの処理によ
   る更新データが前記タグ部の複製に書き込まれていない
   時点で、次のリクエストに対する前記タグ部の複製の索
   引を行う場合に、前記レジスタ内の前記更新データを索
   引に使用する手段とを有することを特徴とする請求項１
   記載のバスブリッジ回路。
3. 【請求項３】（ａ）前記第２の共有バスからのアドレス
   ・コマンドを含むリクエストを受けるバスコマンド受け
   レジスタと、（ｂ）前記第１の共有バス１からのアドレ
   ス・コマンドを含むリクエストおよび前記バスコマンド
   受けレジスタからのアドレス・コマンドをタイミングに
   より切り替えるバス切り替えセレクタと、（ｃ）前記バ
   ス切り替えセレクタからのアドレス・コマンドが転送さ
   れるパイプライン部と、（ｄ）前記プロセッサの前記キ
   ャッシュのディレクトリの複製であり、アドレスおよび
   システムにおける状態であるタグステータスからなるタ
   グを格納するタグメモリ部と、（ｅ）前記タグメモリ部
   を索引するタグ索引パスと、（ｆ）前記タグメモリ部の
   索引の結果を出力するタグ索引結果出力パスと、（ｇ）
   前記パイプライン部でアドレスの競合を検出したことを
   前記タグメモリ部に知らせる索引データ切り替えパス
   と、（ｈ）前記パイプライン部からのアドレス・コマン
   ドおよび前記タグメモリ部での索引の結果からアドレス
   ・コマンドを含むリクエストを前記第１の共有バスある
   いは前記第２の共有バスに出力するかしないかを決定す
   るコマンド変更回路と、（ｉ）前記コマンド変更回路か
   らの前記第１の共有バスへのリクエストを格納する第１
   の共有バスリクエストバッファと、（ｊ）前記コマンド
   変更回路からの前記第２の共有バスへのリクエストを格
   納する第２の共有バスリクエストバッファと、を有する
   ことを特徴とする請求項１記載のバスブリッジ回路。
4. 【請求項４】 前記バス切り替えセレクタからのリクエ
   ストに対して調停を行い自バスアダプタ回路に対するリ
   クエストならばアドレス・コマンドを入力すると同時
   に、前記タグ索引パスよりタグの索引を行うリクエスト
   調停部と、受け取ったアドレス・コマンドを保持する複
   数段のパイプラインレジスタと、前記パイプラインレジ
   スタ上のアドレス・コマンド間の競合を検出するアドレ
   ス一致検出部とを含む前記パイプライン部を有すること
   を特徴とする請求項３記載のバスブリッジ回路。
5. 【請求項５】 前記タグ検索パスからのアドレスにより
   前記タグの索引を制御するタグ索引制御部と、前記タグ
   を保持するメモリアレイと、前記索引データ切り替え信
   号にしたがって、タグを更新した更新タグおよび前記メ
   モリアレイの出力を切り替える索引データ切り替えセレ
   クタと、前記索引データ切り替えセレクタの出力を受け
   取り、タグの索引の結果であるタグを前記パイプライン
   部に送出する索引データ送出部と、前記索引データ送出
   部からのタグに対して更新を行い前記更新タグを作成す
   るタグ更新論理回路と、前記メモリアレイに前記更新タ
   グを書き込む制御を行うタグ更新制御部とを含む前記タ
   グメモリ部を有することを特徴とする請求項４記載のバ
   スブリッジ回路。