JPH11154709A

JPH11154709A - 半導体装置ならびにその検証装置および方法

Info

Publication number: JPH11154709A
Application number: JP9319618A
Authority: JP
Inventors: Kenji Hirao; 謙次平尾; Masato Iwabuchi; 真人岩渕
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-11-20
Filing date: 1997-11-20
Publication date: 1999-06-08

Abstract

(57)【要約】【課題】回路シミュレーションにおける精度の保持と
規模の削減とを両立させ、クロストークによるノイズ、
ディレイシミュレーションを短時間で行うことができ、
回路特性向上による半導体装置の品質向上、レイアウト
検証期間・工数の削減を実現することができる半導体装
置の検証技術を提供する。【解決手段】デジタル信号を扱うＬＳＩの検証装置で
あって、各種プログラム、データなどの情報を格納する
データベース、データベース、ユーザ独自あるいは処理
中の情報などを格納するファイル、検証結果などの情報
を表示するディスプレイ、各種プログラムを実行するプ
ログラム実行部４５〜５４などから構成され、上位ｘ個
のパラ容量は非接地とし、残りの容量は接地化して縮約
し、また静的負荷チェックでも誤動作条件を判定し、こ
の誤動作ネットの切り出しも最大パラ容量に接続する全
素子を検出してクロストークシミュレーションを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の検証
技術に関し、特に配線間のクロストーク容量による信号
ディレイが原因の誤動作不良の問題、相手信号の変化に
よるクロストークの見かけ容量の動的な問題に対し、寄
生素子を考慮した半導体設計に好適な半導体装置ならび
にその検証装置および方法に適用して有効な技術に関す
る。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、微細化の進んだ半導体装置では、配線間のクロスト
ーク容量による信号ディレイが原因の誤動作不良や、ク
ロストーク容量、別名カップリング容量において、自分
の信号と相手の信号の変化のタイミングにより見かけの
容量が変化するため、回路シミュレーションを行って検
証する半導体設計技術などが一般的に知られている。

【０００３】このような半導体設計技術については、た
とえば回路抽出および回路縮約プログラムに関する技術
（階層化回路抽出システムＨＩＣＥ：日立製、ＤＲＡＣ
ＵＬＡ：Ｃａｄｅｎｃｅ製）、回路シミュレーションプ
ログラムに関する技術（ＳＰＩＣＥ２Ｌ．Ｗ．Ｎａｇ
ｅｌ，”ＳＰＩＣＥ２Ａｃｏｍｐｕｔｅｒｐｒｏ
ｇｒａｍｔｏｓｉｍｕｌａｔｅｓｅｍｉｃｏｎｄ
ｕｃｔｏｒｃｉｒｃｕｉｔｓ，”Ｅｌｅｃｔｒｏｎ．
Ｒｅｓ．Ｌａｂ．Ｒｅｐ．Ｎｏ．ＥＲＬ−Ｍ５２０，ｕ
ｎｉｖ．ｏｆＣａｌｉｆｏｒｎｉａ，Ｂａｒｋｅｌｅ
ｙ，Ｍａｙ１９７５）、上下層の並行配線容量を考慮
したレイアウト設計を行うことによる半導体装置の製造
方法（特開平２−３１０９４４号）、ＬＳＩマスクパタ
ーンから回路データを抽出し、シミュレーションを行う
際に予め指定した方法によりチップ全体の回路図から必
要部分のデータを切り出すことにより精度の高いシミュ
レーションを行う回路抽出方法（特開平３−１００８６
８号）などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
な半導体設計技術においては、半導体装置の微細化に伴
い、配線間のクロストーク容量による信号ディレイが原
因の誤動作不良が問題となることが考えられる。しか
し、これまでの技術では寄生素子を考慮したチップレベ
ルの回路シミュレーションを行おうとしても、寄生素子
をレイアウトより抽出する段階で１Ｍ個以上の素子数と
なり、そのままでは回路シミュレーションの規模制限
（〜数十Ｋ素子）をはるかにオーバーしてしまう。

【０００５】この対策として、抽出した回路情報を縮約
することが考えられるが、回路情報を縮約しようとする
と、前記のような階層化回路抽出システムＨＩＣＥ、Ｄ
ＲＡＣＵＬＡ、回路シミュレータＡＬＩＣＥなどの既存
のツールでは全容量が対接地化されてしまい、カップリ
ング容量によるクロストークやノイズなどの回路シミュ
レーションを正確に行えない場合が生じることが考えら
れる。

【０００６】すなわち、前記のような半導体設計技術に
おいては、回路シミュレーションの精度と規模との課題
に対して、精度を優先するとチップレベルでの大規模な
検証が難しく、また規模を優先するとクロストークやノ
イズ検証などを考えた正確な回路シミュレーションがで
きなくなり、特に近年の半導体装置の微細化に伴って精
度の保持と規模の削減とを両立させることが望まれてい
る。

【０００７】そこで、本発明の目的は、寄生素子を考慮
した半導体設計において、回路シミュレーションにおけ
る精度の保持と規模の削減とを両立させ、クロストーク
によるノイズ、ディレイシミュレーションを短時間で行
うことができ、回路特性向上による半導体装置の品質向
上、レイアウト検証期間・工数の削減を実現することが
できる半導体装置ならびにその検証装置および方法を提
供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】すなわち、本発明による半導体装置は、ク
ロストークを考慮した半導体装置に適用されるものであ
り、全ネットに対してクロストークで問題となる箇所を
抽出し、問題箇所がなくなるように配線を行うものであ
る。

【００１１】前記で問題となる箇所に対しては、全ネッ
トに対してネットの容量を交差配線間容量と、並行配線
間容量に分けて抽出し、ネットの総容量に対する上位ｘ
個の最大並行配線間容量の比率を一定値以下に抑えるよ
うにしたものである。

【００１２】また、本発明による半導体装置の検証装置
は、各種プログラムによるソフトウェア的な機能とし
て、並行配線間容量と交差配線間容量とを区別して抽出
する手段、最大並行配線間容量を非接地、それ以外を対
接地化して縮約をかける手段、クロストークによる静的
負荷チェックを行う手段、誤動作ネットを指摘して切り
出す手段、回路シミュレーションを行う手段などを有す
るものである。

【００１３】さらに、本発明による半導体装置の検証方
法は、寄生素子を精度良く抽出するために、並行配線間
容量と交差配線間容量とを区別して抽出した後に、最大
並行配線間容量は非接地、それ以外は対接地化して縮約
をかけ、精度の保持と素子数の削減とを両立させるもの
である。この際に、最大並行配線間容量にパラメータを
付加して係数倍できるようにする。

【００１４】そして、クロストークによる静的負荷チェ
ックを行うため、個々のネットに対して、上位ｘ個の並行配線間容量×ｋ／（並行配線間総容量＋
総対接地化容量＋ゲート入力容量）＞α となるネットを誤動作ネットとして指摘し、かつ切り出
すようにする。

【００１５】この誤動作ネットを切り出す際には、この
対象の誤動作ネットの全素子と最大並行配線間容量に接
続する全素子とを切り出し、回路シミュレーションを行
うようにしたものである。

【００１６】よって、前記半導体装置ならびにその検証
装置および方法によれば、クロストークによる誤動作を
起こす要因は少数の並行配線間容量（但し容量大）と多
数の交差配線間容量（但し容量小）から構成されている
ものと考えられる。このうち、決定的な要因は並行配線
間容量であるので、上位ｘ個の並行配線間容量は非接地
とし、残りの容量は接地化して縮約することにより、精
度の保持と素子数の大幅な削減とを両立させることがで
きる。

【００１７】また、その後の静的負荷チェックでも全容
量中に占める最大並行配線間容量の比率で誤動作条件を
判定し、さらに誤動作判定されたネットを切り出す際
も、最大並行配線間容量に接続する全素子を検出して、
詳細なクロストークシミュレーションを行うことができ
る。

【００１８】この結果、クロストークによるノイズ、デ
ィレイシミュレーションが短時間で可能となる。特に、
デジタル信号を扱う半導体装置全般のクロストークシミ
ュレーションに適用し、ノイズ、ディレイシミュレーシ
ョンの効果が大きく、回路特性向上による半導体装置の
品質向上、レイアウト検証期間・工数の削減が実現でき
る。さらに、大規模な寄生素子情報を精度を保持したま
ま効率良くシミュレーションが行えるため、大規模な半
導体装置のクロストークシミュレーションに応用するこ
とができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２０】図１〜図３は本発明の一実施の形態である
半導体装置の検証装置を示す概略ブロック図、図４およ
び図５は交差配線間容量と並行配線間容量との区分を示
す説明図、図６および図７は並行配線間信号によるディ
レイの変化／等価見かけ容量を示す説明図、図８〜図１
９は検証方法の処理機能を説明するための一例を示す回
路図、図２０は本実施の形態の検証装置を適用した半導
体装置の一例を示すブロック図、図２１は半導体装置を
構成するセルの一例を示す回路図である。

【００２１】まず、図１〜図３により本実施の形態の半
導体装置の検証装置の構成を説明する。なお、この検証
装置の構成の説明においては、説明の便宜上それぞれに
符号を付しているが、構成要素毎に１つからなる場合、
あるいは任意の数に統合された複数からなる場合も含む
ものとする。

【００２２】本実施の形態の半導体装置の検証装置は、
たとえばデジタル信号を扱うＬＳＩのクロストークによ
るノイズ、ディレイシミュレーションに適用され、各種
プログラムおよび各種データなどの情報を格納するデー
タベース１〜５と、データベースの情報、ユーザ独自の
情報あるいは処理中の情報などを格納するファイル６〜
３２と、検証結果などの情報を表示するディスプレイ３
３〜４０と、各種プログラムを実行するプログラム実行
部４１〜６１などから構成され、これらの一連の動作は
中央処理装置の制御により各種プログラムに基づいて処
理が実行される。

【００２３】この半導体装置の検証装置においては、ク
ロストークによる誤動作ネット切り出し、クロストーク
によるディレイ大のパス切り出し＆ネット指摘、人手指
定によるクリティカルパス切り出し、のそれぞれの処理
から回路シミュレーションへの検証方法と、チップ内の
全パス機能シミュレーションの検証方法とが備えられて
いる。

【００２４】データベース１〜５は、上位と下位とから
なり、上位のデータベース１にはレイアウト情報、チッ
プ端子情報、セル端子情報、回路記述などの情報が格納
され、また下位のデータベース２〜５には対応する回路
記述への変換プログラムなどが格納されている。

【００２５】ファイル６〜３２には、データベースの情
報を一時的に格納するレイアウト情報、チップ端子情
報、セル端子情報、回路記述などのファイル６〜９、ユ
ーザ独自の情報を格納する抽出ルール、セル情報、ＬＶ
Ｓルール、制御カード、コンフィグレーションなどのフ
ァイル１０〜１５、処理中の情報を格納する設計ＲＣ＆
寄生ＲＣのワークファイル１６、設計ＲＣのみのワーク
ファイル１７などが備えられている。さらに、回路記述
を格納したファイルには、並行配線間（パラ）＆交差配
線間（クロス）容量共非接地、パラ容量のみ非接地、パ
ラ＆クロス容量共接地などの上位の回路記述ファイル１
８〜２０や、それぞれの検証方法に対応した下位の回路
記述ファイル２１〜２４、またネット単位、ディレイ大
パス、バス指定、シミュレーション用などの回路記述フ
ァイル２５〜３１、さらにレイアウトより抽出した素子
記述（上位）として、パラ＆クロス容量共接地などのフ
ァイル３２も備えられている。

【００２６】ディスプレイ３３〜４０には、レイアウト
ｖｓ回路の一致検証の結果などを表示するディスプレイ
３３や、それぞれの検証方法に対応した、ネット単位に
誤動作条件を判定した結果と回路シミュレーションの波
形などを表示するディスプレイ３４，３５、ディレイパ
ス一覧＆パス情報と回路シミュレーションの波形などを
表示するディスプレイ３６，３７、パス情報と回路シミ
ュレーションの波形などを表示するディスプレイ３８，
３９、チップ内の全パス機能シミュレーションにおける
結果などを表示するディスプレイ４０が備えられてい
る。

【００２７】プログラム実行部４１〜６１には、レイア
ウト情報抽出、設計ＲＣ＆寄生ＲＣ抽出（非接地モー
ド）、設計ＲＣ＆寄生ＲＣ抽出（対接地モード）、レイ
アウトｖｓ回路の一致検証、部分容量対接地化（ネット
毎の最大パラ容量のパラメータ化＆指定容量の接地化）
およびＲＣラダー縮約などのプログラム実行部４１〜４
６や、それぞれの検証方法に対応した、静的負荷チェッ
ク（最大パラ容量の相手方ネットを含めたネット単位の
切り出し、ネット単位に誤動作条件の判定）および変換
と回路シミュレーションなどのプログラム実行部４７〜
５０、ディレイ大のパス切り出し＆ネット指摘および変
換と回路シミュレーションなどのプログラム実行部５１
〜５４、リスト編集、クリティカルパス切り出しおよび
変換と回路シミュレーションなどのプログラム実行部５
５〜５９、全パス機能シミュレーションおよび変換など
のプログラム実行部６０，６１が備えられ、それぞれ対
応するプログラムに基づいて処理が実行される。

【００２８】次に、本実施の形態の作用について、図１
〜図３により検証装置による検証方法の処理手順を説明
する。なお、以下に説明するそれぞれの処理は、図１〜
図３に示す対応するプログラム実行部のプログラムの実
行により行われる。

【００２９】(1).レイアウト情報抽出（ＬＶＳモー
ド）：プログラム実行部４１レイアウト情報から抽出したネット名やインスタンス名
が回路情報入力時の名前と一致するように、事前に全て
の回路情報とレイアウト情報との対応付けを行う。

【００３０】(2).レイアウト情報抽出（ＨＰＲＥモー
ド）：プログラム実行部４１、設計ＲＣ＆寄生ＲＣ抽出
（非接地モード）：プログラム実行部４２チップレベルでレイアウト情報より設計素子＋寄生素子
を抽出する。その際、配線間容量はクロス容量とパラ容
量とが区別できるようなモデル名を定義しておく。

【００３１】(3).部分容量対接地化：プログラム実行部
４５抽出した素子情報（１Ｍ素子以上）は、そのままでは回
路シミュレータの規模制限を越えてしまうので回路縮約
を行う。この回路縮約を行う過程では、最初に各ネット
毎のパラ容量のうち最大のものに対してパラメータ化を
行い、変数を付加することにより、後に回路シミュレー
ションを行う際に細かな制御ができるようにする。

【００３２】(4).ＲＣラダー縮約：プログラム実行部４
６最大のパラ容量以外の全容量を対接地化し、回路縮約を
行う。この縮約処理は基本的にＲＣラダー縮約を行う。

【００３３】(5).静的負荷チェック：プログラム実行部
４７縮約後の回路情報を元に静的負荷チェックを行う。素子
情報中個々のネットに対して、上位ｘ個のパラ容量／ネットの全体容量がある値αを超えた場合、そのネットは誤動作する可能
性大と見なして誤動作ネットと判定する。このネットの
全体容量は（パラ総容量＋総対接地化容量＋ゲート入力
容量）であり、またパラ容量はパラメータｋで係数倍さ
れる。

【００３４】(6).ディレイ大のパス切り出し＆ネット指
摘：プログラム実行部５１誤動作ネットと判定されたものは、その判定条件をクリ
アするまで再度配線を行う。もしくは、誤動作ネットと
判定されたものは、縮約後の回路情報よりネット単位に
切り出しを行い、さらに回路シミュレーションを行い、
誤動作が起きないことを確認する。この切り出し対象
は、誤動作ネットに接地する全素子、誤動作ネット中の
最大パラ容量に接続する全素子、とする方法がある。

【００３５】続いて、図４および図５によりクロス容量
とパラ容量との区分について説明する。図４および図５
において、それぞれ左側の図は見取り図、右側の図は断
面図を示し、着目配線に対して１つあるいは複数の対象
配線が交差または並行している構造例である。

【００３６】(1).クロス容量 (a).基板ＳＵＢと第１配線層Ｍ１の配線とが交差するよ
うな構造において、第１配線層Ｍ１の配線に着目する
と、基板ＳＵＢとの間に容量Ｃｘが発生するが、他の配
線効果はない。

【００３７】(b).基板ＳＵＢと第１配線層Ｍ１の２つの
配線とが交差し、この２つの配線間を１ピッチ間隔ｓ１
とするような構造において、第１配線層Ｍ１の一方の配
線に着目すると、基板ＳＵＢとの間に容量Ｃｘ、第１配
線層Ｍ１の他の配線との間に容量Ｃａｐ１が発生し、隣
接配線効果が生じる。

【００３８】(c).基板ＳＵＢと第１配線層Ｍ１の２つの
配線とが交差し、この２つの配線間を２ピッチ間隔ｓ２
とするような構造において、第１配線層Ｍ１の一方の配
線に着目すると、基板ＳＵＢとの間に容量Ｃｘ、第１配
線層Ｍ１の他の配線との間に容量Ｃａｐ２が発生し、隣
接配線効果が生じる。

【００３９】(2).パラ容量・クロス容量 (a).基板ＳＵＢと第１配線層Ｍ１の配線とが並行、かつ
交差するような構造において、第１配線層Ｍ１の配線に
着目すると、基板ＳＵＢとの間にフリンジ容量Ｃｆが発
生する。

【００４０】(3).パラ容量 (a).第１配線層Ｍ１の２つの配線が並行するような構造
において、第１配線層Ｍ１の一方の配線に着目すると、
第１配線層Ｍ１の他の配線との間に同層間パラ容量Ｃｓ
ｐが発生する。

【００４１】(b).第１配線層Ｍ１の配線と第３配線層Ｍ
３の配線とが並行するような構造において、第３配線層
Ｍ３の配線に着目すると、第１配線層Ｍ１の配線との間
に異層間パラ容量Ｃｄｐが発生する。

【００４２】続いて、図６および図７によりパラ信号に
よるディレイの変化／等価見かけ容量について説明す
る。図６および図７において、それぞれ左側の図は並行
配線の概略図、右側の図は時間に対する電位変化の特性
図を示し、着目配線に対して１つあるいは複数の隣接配
線が並行している構造例である。この寄生容量はＣｐ＝
ｎ×Ｃで表すことができ、ｎは容量係数（パラメー
タ）、Ｃはパラ容量をそれぞれ示す。

【００４３】(1).着目配線と隣接配線とが並行するよう
な構造において、たとえば着目配線、隣接配線の電位が
上昇するように、双配線ともに同方向に電位が変化する
場合には、寄生容量Ｃｐ＝０となり、容量係数ｎ＝０と
なる。

【００４４】(2).着目配線と隣接配線とが並行するよう
な構造において、たとえば着目配線の電位が上昇し、隣
接配線の電位が一定となるように、片側配線の電位が一
定で、他方の電位が変化しない場合には、寄生容量Ｃｐ
＝Ｃとなり、容量係数ｎ＝１となる。

【００４５】(3).着目配線と隣接配線とが並行するよう
な構造において、たとえば着目配線の電位が上昇し、隣
接配線の電位が下降するように、相手方の電位が逆方向
に変化する場合には、寄生容量Ｃｐ＝２Ｃとなり、容量
係数ｎ＝２となる。

【００４６】(4).着目配線と両側に２つの隣接配線とが
並行するような構造において、たとえば着目配線の電位
が上昇し、２つの隣接配線の電位が下降するように、両
側配線の電位が逆方向に変化する場合には、寄生容量Ｃ
ｐ＝３Ｃとなり、容量係数ｎ＝３となる。

【００４７】次に、前記検証方法のそれぞれの処理手順
について、始めに図８によりＲＣラダー縮約の処理機能
を詳細に説明する。

【００４８】(1).並列素子統合並列素子の統合を行う。対象とする素子は、ＢＩＰトラ
ンジスタ、ＭＯＳトランジスタ、ＭＯＳ容量、ダイオー
ド、容量、抵抗である。ＢＩＰトランジスタ、ＭＯＳト
ランジスタに関しては、並列となる素子のモデル名が異
なっている場合、並列素子統合を行わない。容量、抵抗
に関しては、並列となる素子のモデル名が異なっている
場合、並列素子統合を行うか否かはオプションにより制
御可能である。縮約を行うか否かの制御は、素子種毎に
行うことが可能である。層、モデル名毎の制御はできな
い。

【００４９】(2).直列素子統合直列素子の統合を行う。対象とする素子は、容量、抵抗
である。直列となる素子のモデル名が異なっている場
合、直列素子統合を行うか否かはオプションにより制御
可能である。縮約を行うか否かの制御は、素子種毎に行
うことが可能である。層、モデル名毎の制御はできな
い。

【００５０】(3).ラダーＲＣ統合ラダーＲＣの統合を行う。ラダーＲＣの統合は、たとえ
ば図８に示す通りに行う。図８において、(a) はラダー
ＲＣ統合実行前の回路図例、(b) はその実行後の回路図
例である。ラダー抵抗の統合／非統合の制御は、制御カ
ードで指定する抵抗値より大きいか否かで行うことがで
きる。

【００５１】(4).同一ネット間容量の削除接続する２つのノードが同一ネットに属する容量の削除
を行う。同一ネット間容量は全て削除する。オプション
による切り替えはできない。

【００５２】(5).容量の対接地化容量の対接地化を行う。接地方法は、全容量接地、最大
パラ容量のみ接地、最大パラ容量以外を接地、指定した
モデル名を持つ容量を接地、モデル名を持たない容量を
接地、の５種類がある。

【００５３】続いて、図９〜図１４により部分容量対接
地化の処理機能を詳細に説明する。

【００５４】(1).対接地化たとえば、図９に示すように、対接地化する素子の限定
方法に応じて、対接地化対象素子を検出した後、以下に
示す対接地化処理を行う。図９において、(a)は対接地
化実行前の回路図例、(b) はその実行後の回路図例であ
る。

【００５５】対接地化対象素子を接続ノード数分の各々
ユニークな名称の素子として再作成し、制御カードで指
定した対接地化ノード名に従って、対接地化する。この
対接地化ノード名については、制御カードで指定必須で
ある。また、対接地化する素子の限定方法については、
制御カードで指定変更可能である。

【００５６】このときの注意事項として、両端ともに接
続するネットが同一である複数個の容量、たとえば容量
値比較前の回路図例を示す図１０(a) のネット１および
ネット２に接続する容量Ｃｐ１，Ｃｐ２については、そ
の複数個の容量値の総和を容量値とした１つの容量、た
とえば容量値比較時の回路図例を示す図１０(b) のＣｐ
１＋Ｃｐ２として、容量値を比較する。

【００５７】また、１ネットに接続する最大容量値とな
るパラ容量が複数個存在する場合は、その内の任意の１
つの容量を最大パラ容量として扱う。たとえばパラ容量
有りの回路図例を示す図１１のネット１と別々のネット
に接続するパラ容量Ｃｐ１〜Ｃｐ４のうち、最大容量値
となるＣｐ２，Ｃｐ３のいずれか１つがネット１の最大
パラ容量となる。

【００５８】さらに、補足事項として、ネットリスト
（ＳＰＩＣＥ）上のノード名が、：文字で区切られてい
る場合、：文字より前の文字列をネット名として認識す
る。たとえば、ノード名ＮＥＴ１：１の場合はネット名
ＮＥＴ１と認識する。

【００５９】(2).素子パラメータ変更素子パラメータを変更する素子の限定方法に応じて、た
とえば素子パラメータ変更対象の回路図例を示す図１２
のように、素子パラメータ変更対象素子を検出した後、
以下に示す素子パラメータ変更処理を行う。

【００６０】素子パラメータ変更対象素子名の素子パラ
メータを、制御カードで指定した素子パラメータを変更
する方法に従って変更する。この素子パラメータを変更
する際に用いる素子パラメータ値は、制御カードで指定
変更可能である。また、素子パラメータを変更する方法
については、制御カードで指定変更可能である。さら
に、素子パラメータを変更する素子の限定方法について
は、制御カードで指定変更可能である。

【００６１】このときの注意事項として、両端ともに接
続するネットが同一である複数個の容量、たとえば容量
値比較前の回路図例を示す図１３(a) のネット１および
ネット２に接続する容量Ｃｐ１，Ｃｐ２については、そ
の複数個の容量値の総和を容量値とした１つの容量、た
とえば容量値比較時の回路図例を示す図１３(b) のＣｐ
１＋Ｃｐ２として、容量値を比較する。

【００６２】また、１ネットに接続する最大容量値とな
るパラ容量が複数個存在する場合は、その内の任意の１
つの容量を最大パラ容量として扱う。たとえばパラ容量
有りの回路図例を示す図１４のネット１と別々のネット
に接続するパラ容量Ｃｐ１〜Ｃｐ４のうち、最大容量値
となるＣｐ２，Ｃｐ３のいずれか１つがネット１の最大
パラ容量となる。

【００６３】続いて、図１５〜図１９により静的負荷チ
ェックの処理機能を詳細に説明する。

【００６４】(1).誤動作チェック全ネットの中から、誤動作の対象となるネットをチェッ
クする。このチェックの内容は、全ネットの中のあるネ
ットが誤動作の対象となるネットかどうかをチェック
し、最終的には全ネット分のネットについてチェックを
行う。たとえば誤動作チェック対象の回路図例を示す図
１５のように、全ネットの中のあるネットが誤動作の対
象となるネットかどうかをチェックする方法を以下に説
明する。

【００６５】誤動作の対象となるネットに接続する容量
をそれぞれ、Ｃｐ？：パラ容量、ｐｎｕｍ：パラ容量数
（＝４）、ｍａｘＣｐ：最大パラ容量、Ｃｇ？：対接地
容量、ｇｎｕｍ：対接地容量数（＝１）、Ｃｉｎ？：ゲ
ート入力容量、ｉｎｎｕｍ：ゲート入力容量数（＝
１）、α：誤動作チェック範囲とした場合（ただし、前
記の？は数値文字とする）、

【００６６】

【数１】

【００６７】の条件、すなわちネットの総配線容量とゲ
ートの入力容量の和に対する最大パラ容量の比率が誤動
作チェック範囲より大に当てはまるネットを誤動作ネッ
トと判定する。このゲート入力容量は、制御カードで指
定変更可能である。また、誤動作チェック範囲は、制御
カードで指定変更可能である。

【００６８】このときの注意事項として、たとえば図１
６(a) に示すような寄生ＲＣ抽出前の回路図例におい
て、たとえばその抽出後の回路図例を示す図１６(b) の
ように、複数個のパラ容量Ｃｐ１，Ｃｐ２が、寄生ＲＣ
抽出前に同一ネットであったノードｎ１１〜ｎ１３およ
びｎ２１，ｎ２２に、両端ともに接続している場合、た
とえば容量値比較時の回路図例を示す図１６(c) のよう
に、その複数個のパラ容量値の総和を容量値とした１個
のパラ容量として扱う。この両端ともに接続している場
合とは、両端ともに同一ネットとなる容量、たとえば自
己ループとなる容量も対象に含む。

【００６９】(2).ＳＰＩＣＥネット単位切り出し誤動作ネット単位毎にネットリスト（ＳＰＩＣＥ）を切
り出す。この切り出し内容は、たとえばＳＰＩＣＥネッ
ト単位切り出し対象の回路図例を示す図１７のように、
切り出し範囲は、誤動作ネットと接続する全素子、誤動
作ネット中の最大パラ容量に接続する別のネットに接続
している全素子とする。この最大パラ容量とは、誤動作
ネットと接続する全素子で示す素子グループ中の最大パ
ラ容量のことであり、切り出し範囲中の最大並行配線で
はない。よって、図１７ではＣｐ２であり、Ｃｐ１では
ない。

【００７０】このときの注意事項として、ＳＰＩＣＥネ
ット単位切り出しを実行する際に、同時に以下の処理を
行うこともできる。

【００７１】(a).対接地化制御カードで指定した対接地化する素子の限定方法に従
って、以下に示す対接地化処理を行う。たとえば前記図
１７に示した処理結果に加え、全容量を対接地化した場
合のＳＰＩＣＥネット単位切り出し対象の回路図例を図
１８に示す。

【００７２】誤動作ネットの最大パラ容量は、１ノード
を対接地化した２素子分のユニークな名称の素子を再作
成する。たとえば前記図１８では、Ｃｐ２’，Ｃｐ２”
が該当する。

【００７３】その他の容量は、誤動作ネットの最大パラ
容量に接続するネットではない接続ノード側を対接地化
する。たとえば前記図１８では、Ｃｐ１，Ｃｐ３〜Ｃｐ
５が該当する。

【００７４】(b).素子パラメータ変更制御カードで指定した素子パラメータを変更する素子の
限定方法、素子パラメータを変更する方法に従って、素
子パラメータを変更する。たとえば前記図１７に示した
処理結果に加え、最大パラ容量を素子パラメータ変更し
た場合のＳＰＩＣＥネット単位切り出し対象の回路図例
を図１９に示す。

【００７５】前記の対接地化、素子パラメータ変更の処
理については、制御カードである「ＧＲＯＵＮＤコマン
ドカード群」および「ＰＡＲＡＭコマンドカード群」を
指定して実行する。また、対接地化、素子パラメータ変
更の処理を同時に行うことも可能である。

【００７６】さらに、補足事項として、ネットリスト
（ＳＰＩＣＥ）上のノード名が、：文字で区切られてい
る場合、：文字より前の文字列をネット名として認識す
る。たとえば、ノード名ＮＥＴ１：１の場合はネット名
ＮＥＴ１と認識する。

【００７７】次に、実際に本実施の形態の検証装置を設
計対象例に対して適用した場合について、図２０および
図２１により説明する。ここでは、設計対象例としてＳ
ＲＡＭについて示す。

【００７８】ＳＲＡＭは、たとえば図２０のブロック図
例に示すように、複数のメモリセルからなるメモリセル
アレイＭＡＲＹ、このメモリセルアレイＭＡＲＹの行方
向のアドレスを指定するＸデコーダＸＤＥＣおよびＸド
ライバＸＤＲＩ、列方向のアドレスを指定するＹデコー
ダＹＤＥＣおよびＹドライバＹＤＲＩ、外部アドレス信
号を入力として行アドレス信号および列アドレス信号を
発生するアドレスバッファＡＤＤＢ、読み出し／書き込
みを制御するリード／ライトコントローラＲ／ＷＣ、出
力データを検知・増幅するセンスアンプＳＡ、データを
出力する出力バッファＤＯＢ、データを入力する入力バ
ッファＤＩＢ、読み出し／書き込みの同期信号を発生す
るクロックジェネレータＣＬＫＧなどから構成されてい
る。なお、メモリセルアレイＭＡＲＹなどの破線部分は
チップ上に８ユニット配置されている。

【００７９】このＳＲＡＭには、外部からアドレス信号
Ａ０−Ａ１７が入力され、行アドレス信号、列アドレス
信号が生成されて、それぞれＸデコーダＸＤＥＣ、Ｙデ
コーダＹＤＥＣに入力され、ＸドライバＸＤＲＩ、Ｙド
ライバＹＤＲＩを介してメモリセルアレイＭＡＲＹ内の
任意のメモリセルが選択される。この選択されたメモリ
セルに対する読み出し動作／書き込み動作はリード／ラ
イトコントローラＲ／ＷＣにより制御され、クロックジ
ェネレータＣＬＫＧからの同期信号に基づいて、読み出
し動作時には、センスアンプＳＡ、出力バッファＤＯＢ
を介して出力データＤｏが出力され、書き込み動作時に
は、入力データＤｉが入力バッファＤＩＢを介して入力
される。

【００８０】以上のように構成されるＳＲＡＭは、たと
えば８マクロセル構成とされ、行方向および列方向に分
割された半導体チップ上に、ＲＡＭマクロセル領域、Ｉ
Ｏセル領域、標準セル領域などが割り当てられ、ＲＡＭ
マクロセル領域にはメモリセルアレイＭＡＲＹ、Ｘデコ
ーダＸＤＥＣおよびＸドライバＸＤＲＩ、ＹデコーダＹ
ＤＥＣおよびＹドライバＹＤＲＩ、リード／ライトコン
トローラＲ／ＷＣ、センスアンプＳＡなどからなるＲＡ
Ｍマクロセル、ＩＯセル領域には入力バッファＤＩＢ、
出力バッファＤＯＢなどからなるＩＯセルやクロックジ
ェネレータＣＬＫＧなどからなるマクロセル、標準セル
領域にはアドレスバッファＡＤＤＢなどからなる標準セ
ルがそれぞれ配置されている。

【００８１】これらのセルのうち、たとえば標準セルの
一例のＢＭＯＴＲセルは図２１の回路図例に示すよう
に、ＮＭＯＳとＰＭＯＳとからなり、ＮＭＯＳのソース
が入力端子ＩＮ１、ＰＭＯＳのソースが電源端子ＶＤ
Ｄ、ＮＭＯＳとＰＭＯＳとのゲートが共通に入力端子Ｉ
Ｎ２、ＮＭＯＳとＰＭＯＳとのドレインが共通に出力端
子ＯＵＴにそれぞれ接続されて構成されている。

【００８２】このＢＭＯＴＲセルにおけるＬＶＳ用のオ
リジナル回路記述は、たとえばＳＵＢＣＫＴＢＭＯＴＲＩＮ１ＩＮ２ＯＵＴＶＤＤＸＭＮＯＯＵＴＩＮ２ＩＮ１／ＭＮＬ＝２００ｅ−９Ｗ＝４ｅ−６ＸＭＰＯＶＤＤＩＮ２ＩＮ１／ＭＰＬ＝２００ｅ−９Ｗ＝４ｅ−６のように表すことができる。

【００８３】この文字列は、回路記述ＳＵＢＣＫＴ、セ
ル名ＢＭＯＴＲ、端子名ＩＮ１ＩＮ２ＯＵＴＶＤ
Ｄのセルにおいて、ＸＭＮＯ，ＸＭＰＯがインスタンス
名、ＯＵＴＩＮ２ＩＮ１，ＶＤＤＩＮ２ＩＮ１
がネット名、ＭＮ，ＭＰがセル名、Ｌがゲート幅、２０
０ｅ−９が２００×１０^-9ｍ、Ｗがゲート長、４ｅ−６
が４×１０^-6ｍ、を示す。

【００８４】また、ＮＭＯＳのＭＮセル、ＰＭＯＳのＭ
Ｐセルについても同様に、ＳＵＢＣＫＴＭＮＤＧＳＭＭＮＯＤＧＳＶＳＢ！ＭＮＷ＝ＷＬ＝ＬＳＵＢＣＫＴＭＰＤＧＳＭＭＯＤＧＳＶＢＤ！ＭＰＷ＝ＷＬ＝Ｌのようにそれぞれ表すことができる。

【００８５】また、ＢＭＯＴＲセルにおけるＬＶＳ用の
レイアウト情報より抽出した回路記述（上位）は、たと
えばＳＵＢＣＫＴＢＭＯＴＲＩＮ１ＩＮ２ＯＵＴＶＤＢ！ＶＤＤＶＳＢ！Ｘ＋１２ｇｎｄＶＳＢ！／ＥＣＷＣ＝７０9.１６８８０６ｅ−１８Ｘ＋１１ｇｎｄＯＵＴ／ＥＣＷＣ＝2.８０００８９５４２ｅ−１５・・Ｘ＋６ｇｎｄＩＮ２／ＥＣＦＧＣＦ＝1.７６９０６５４７４ｅ−１５Ｘ＋１ＶＳＢ！ＯＵＴＩＮ２ＩＮ１／ＥＭＮＬ＝２０0.０００００２３ｅ−１８Ｗ＝8.９９９９９９９９ｅ−６Ｘ＋０ＶＤＢ！ＯＵＴＩＮ２ＶＤＤ／ＥＭＰＬ＝２０0.０００００２３ｅ−１８Ｗ＝8.９９９９９９９９ｅ−６Ｘ＋５ＶＳＢ！ＯＵＴ／ＥＤＮＷ＝2.８９５１４９９４６・・Ｘ＋２ＶＤＤＶＤＢ！／ＥＤＰＷ＝2.７０５８４９８８６のように表すことができる。

【００８６】この文字列のセル名においては、ＥＣＷが
配線容量、ＥＣＦＧがＦＧ容量、ＥＭＮがＮＭＯＳ、Ｅ
ＭＰがＰＭＯＳ、ＥＤＮがＮダイオード、ＥＤＰがＰダ
イオード、を示す。他は前記とほぼ同様である。なお、
レイアウト情報からの抽出時には、セル名ＭＮをＥＭ
Ｎ、セル名ＭＰをＥＭＰにそれぞれ変更している。

【００８７】この配線容量、ＦＧ容量、ＮＭＯＳ、ＰＭ
ＯＳ、Ｎダイオード、Ｐダイオードの回路記述（下位）
はそれぞれ、たとえばＳＵＢＣＫＴＥＣＷＴＣ１ＴＣ２ＣＣＷＰＯＴＣ２ＴＣ１ 0.０１＊Ｃ＄［ＣＷ］ＳＵＢＣＫＴＥＣＦＧＴＣ１ＴＣ２ＣＣＦＧＯＴＣ２ＴＣ１ 0.０１＊ＣＦ＄［ＣＦＧ］ＳＵＢＣＫＴＥＭＮＢＤＧＳＭＭＮＤＧＳＢＭＮＷ＝ＷＬ＝ＬＳＵＢＣＫＴＥＭＰＢＤＧＳＭＭＯＤＧＳＢＭＰＷ＝ＷＬ＝ＬＳＵＢＣＫＴＥＤＮＤＡＤＫＤＤＮＯＤＡＤＫＤＮＷＳＵＢＣＫＴＥＤＰＤＡＤＫＤＤＰＯＤＡＤＫＤＮＷのように表すことができる。この文字列の0.０１＊Ｃ、
0.０１＊ＣＦは容量値を示す。他は前記とほぼ同様であ
る。

【００８８】さらに、ＳＲＡＭのＣＨＩＰチップにおい
て、レイアウト情報からの抽出後にモデル名を付加した
後の回路記述は、たとえばＰＡＲＡＭＶＡＲ＝1.０ＳＵＢＣＫＴＣＨＩＰＶＳＣＶＢＤＶＤＣＶＳＢ・・ＤＱＡ８・・ＤＱＡ０ＤＱＣ８・・ＤＱＣ０・・ＳＡ１７・・ＳＡ０・・ＶＤＱＶＲＥＦ・・ＶＳＳＶＤＤＣ１ＶＤＱ：２７ＶＳＳＡ１ 4.１６７１２Ｅ００ＦＦＣ２ＶＤＱ：２８ＶＳＳＡ１ 4.１６７１２Ｅ００ＦＦ・・Ｃ１０８３８８８＃ＶＲＥＦ：６４ＶＳＳＶＳＢ：２７１９Ｊ１ ’2.３９０６３Ｅ−０３ＦＦ＊ＶＡＲ’ Ｃ１０８３８８８＃ＶＳＢ：２７１９ＶＲＥＦ：６４Ｊ１ ’2.３９０６３Ｅ−０３ＦＦ＊ＶＡＲ’ Ｃ１０８３８８９＃ＶＲＥＦ：６４ＶＳＳＶＳＢ：３１３１Ｊ１ ’8.４９６２１Ｅ−０２ＦＦ＊ＶＡＲ’ Ｃ１０８３８８９＃ＶＳＢ：３１３１ＶＲＥＦ：６４Ｊ１ ’8.４９６５１Ｅ−０２ＦＦ＊ＶＡＲ’ ・・Ｃ５２０２０ＸＥＯ−ＸＥＳＳＰＲＯＴＯＩＯ−ＸＥＣＨＩＰ −ＸＥＣＨＩＰＩＮＴ−ＸＥＬＷＥＮＡＭＰ−ＣＫＥＮＲＯ：９ＶＳＳＢ１ 9.２８００Ｅ−０２ＦＦＣ５２０２１ＸＥＯ−ＸＥＳＳＰＲＯＴＯＩＯ−ＸＥＣＨＩＰ −ＸＥＣＨＩＰＩＮＴ−ＸＥＬＷＥＮＡＭＰ−ＣＫＥＮＲＯ：１０ＶＳＳＢ１・・のように表すことができる。

【００８９】この文字列においては、変数ＶＡＲに初期
値１をセットする例を示し、またＣを先頭とする部分の
Ｃ１ＶＤＱ：２７ＶＳＳ、Ｃ１０８３８８８＃ＶＲ
ＥＦ：６４ＶＳＳＶＳＢ：２７１９などは容量を示
す。さらに、Ａ１、Ｊ１、Ｂ１などはモデル名を示し、
Ｊ１はパラ容量、Ｂ１はクロス容量を示し、特にパラ容
量Ｊ１においては、容量値2.３９０６３Ｅ−０３ＦＦ
（2.３９０６３×１０^-3×１０^-15Ｆ）＊（×）変数Ｖ
ＡＲ’（１）となる。他は前記とほぼ同様である。

【００９０】このパラ容量Ｊ１のように、本実施の形態
の検証装置においては、各ネット毎に最大パラ容量に変
数ＶＡＲが付加され、この値は１に限らず、前記図６お
よび図７において、パラ信号によるディレイの変化／等
価見かけ容量についての項目で説明した容量係数ｎの０
〜３の値をセットすることにより、回路シミュレーショ
ンを行うことができる。

【００９１】以上のようにして、ＳＲＡＭなどの半導体
設計において、全ネットに対してクロストークで問題と
なる箇所を抽出し、この問題となる箇所に対しては、全
ネットに対してネットの容量をクロス容量とパラ容量に
分けて抽出し、ネットの総容量に対する上位ｘ個の最大
パラ容量の比率を一定値α以下、たとえば上位１個のパ
ラ容量を残して他は接地・縮約対象とし、（最大パラ容
量／ネットの総容量）を３０〜４０％の範囲内となるよ
うに抑えることができる。

【００９２】従って、本実施の形態の半導体装置の検証
装置によれば、レイアウト情報抽出、設計ＲＣ＆寄生Ｒ
Ｃ抽出（非接地モード、対接地モード）、レイアウトｖ
ｓ回路の一致検証、部分容量対接地化およびＲＣラダー
縮約などのプログラム実行部４１〜４６や、それぞれの
検証方法に対応した、静的負荷チェックおよび変換と回
路シミュレーションなどのプログラム実行部４７〜５
０、ディレイ大のパス切り出し＆ネット指摘および変換
と回路シミュレーションなどのプログラム実行部５１〜
５４などが備えられることにより、上位ｘ個のパラ容量
は非接地とし、残りの容量は接地化して縮約することが
できるので、精度の保持と素子数の大幅な削減とを両立
させることができる。また、静的負荷チェックでも全容
量中に占める最大パラ容量の比率で誤動作条件を判定
し、さらに誤動作判定されたネットを切り出す際も、最
大パラ容量に接続する全素子を検出して、詳細なクロス
トークシミュレーションを行うことができる。

【００９３】この結果、クロストークによるノイズ、デ
ィレイシミュレーションが短時間、たとえば従来方法で
同じ効果を出すためには約１人月以上必要であったもの
が約１日以内で行うことができる。また、ノイズ、ディ
レイシミュレーションの効果が大きく、回路特性向上に
よる半導体装置の品質向上、レイアウト検証期間・工数
の削減を実現することができる。

【００９４】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００９５】たとえば、前記実施の形態においては、全
チップを対象にした場合について説明したが、これに限
定されるものではなく、チップのある部分に対してクロ
ストークを考慮した半導体装置などについても広く適用
可能である。例としては、マイクロプロセッサの論理部
に対して自動配置配線を行う場合、メモリの制御回路な
どのメモリマット以外の部分に対して自動配置配線を行
う場合、ゲートアレイの配線部に対して自動配線を行う
場合などが考えられる。特に、デジタル信号を扱う半導
体装置全般に適用可能であり、さらに大規模な半導体装
置のクロストークシミュレーションに応用可能である。

【００９６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００９７】(1).並行配線間容量と交差配線間容量とを
区別して抽出した後に、最大並行配線間容量は非接地、
それ以外は対接地化して縮約をかけることで、寄生素子
を精度良く抽出し、精度の保持と素子数の削減とを両立
させることが可能となる。

【００９８】(2).最大並行配線間容量にパラメータを付
加することで、最大並行配線間容量を係数倍し、回路シ
ミュレーションの際に細かな制御を行うことが可能とな
る。

【００９９】(3).個々のネットに対して静的負荷チェッ
クを行うことで、全容量中に占める最大並行配線間容量
の比率で誤動作条件を判定することが可能となる。

【０１００】(4).誤動作判定されたネットを切り出す際
に、最大並行配線間容量に接続する全素子を検出するこ
とで、詳細なクロストークシミュレーションを行うこと
が可能となる。

【０１０１】(5).前記(1) 〜(4) により、寄生素子を考
慮した半導体設計において、回路シミュレーションにお
ける精度の保持と規模の削減とを両立させ、クロストー
クによるノイズ、ディレイシミュレーションを短時間で
行うことができ、回路特性向上による半導体装置の品質
向上、レイアウト検証期間・工数の削減を実現すること
が可能となる。

【０１０２】(6).前記(5) により、デジタル信号を扱う
半導体装置全般のクロストークシミュレーションに適用
し、ノイズ、ディレイシミュレーションの効果が大き
く、さらに大規模な寄生素子情報を精度を保持したまま
効率良くシミュレーションを行うことができるので、大
規模な半導体装置のクロストークシミュレーションに応
用可能である。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の検証
装置を示す概略ブロック図である。

【図２】本発明の一実施の形態において、図１に続く概
略ブロック図である。

【図３】本発明の一実施の形態において、図１および図
２に続く概略ブロック図である。

【図４】本発明の一実施の形態において、交差配線間容
量と並行配線間容量との区分を示す説明図である。

【図５】本発明の一実施の形態において、図４に続く説
明図である。

【図６】本発明の一実施の形態において、並行配線間信
号によるディレイの変化／等価見かけ容量を示す説明図
である。

【図７】本発明の一実施の形態において、図６に続く説
明図である。

【図８】(a),(b) は本発明の一実施の形態において、ラ
ダーＲＣ統合実行前後の一例を示す回路図である。

【図９】(a),(b) は本発明の一実施の形態において、対
接地化実行前／後の一例を示す回路図である。

【図１０】(a),(b) は本発明の一実施の形態において、
容量値比較前／時の一例を示す回路図である。

【図１１】本発明の一実施の形態において、並行配線間
容量有りの一例を示す回路図である。

【図１２】本発明の一実施の形態において、素子パラメ
ータ変更対象の一例を示す回路図である。

【図１３】(a),(b) は本発明の一実施の形態において、
容量値比較前／時の一例を示す回路図である。

【図１４】本発明の一実施の形態において、並行配線間
容量有りの一例を示す回路図である。

【図１５】本発明の一実施の形態において、誤動作チェ
ック対象の一例を示す回路図である。

【図１６】(a),(b),(c) は本発明の一実施の形態におい
て、寄生ＲＣ抽出前／後、容量値比較時の一例を示す回
路図である。

【図１７】本発明の一実施の形態において、ＳＰＩＣＥ
ネット単位切り出し対象の一例を示す回路図である。

【図１８】本発明の一実施の形態において、対接地化を
含めたＳＰＩＣＥネット単位切り出し対象の一例を示す
回路図である。

【図１９】本発明の一実施の形態において、素子パラメ
ータ変更を含めたＳＰＩＣＥネット単位切り出し対象の
一例を示す回路図である。

【図２０】本発明の一実施の形態の検証装置を適用した
半導体装置の一例を示すブロック図である。

【図２１】本発明の一実施の形態において、半導体装置
を構成するセルの一例を示す回路図である。

【符号の説明】

１〜５データベース６〜３２ファイル３３〜４０ディスプレイ４１〜６１プログラム実行部ＭＡＲＹメモリセルアレイＸＤＥＣＸデコーダＸＤＲＩＸドライバＹＤＥＣＹデコーダＹＤＲＩＹドライバＡＤＤＢアドレスバッファＲ／ＷＣリード／ライトコントローラＳＡセンスアンプＤＯＢ出力バッファＤＩＢ入力バッファＣＬＫＧクロックジェネレータ

Claims

【特許請求の範囲】

【請求項１】クロストークを考慮した半導体装置であ
って、全てのネットに対し、クロストークの影響を考慮
した上で所望の特性を満たすように配線されていること
を特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置であって、前
記全てのネットに対し、これらのネットの総容量に対す
る上位ｘ個の最大並行配線間容量の比率が一定値以下に
抑えられていることを特徴とする半導体装置。
【請求項３】請求項１または２記載の半導体装置であ
って、前記半導体装置は、デジタル信号を扱う論理回路
を含むことを特徴とする半導体装置。
【請求項４】クロストークを考慮した半導体装置の検
証装置であって、並行配線間容量と交差配線間容量とを
区別して抽出する手段と、最大並行配線間容量を非接
地、それ以外を対接地化して縮約をかける手段と、クロ
ストークによる静的負荷チェックを行う手段と、誤動作
ネットを指摘して切り出す手段と、回路シミュレーショ
ンを行う手段とを有することを特徴とする半導体装置の
検証装置。
【請求項５】クロストークを考慮した半導体装置の検
証方法であって、並行配線間容量と交差配線間容量とを
区別して抽出する工程と、最大並行配線間容量は非接
地、それ以外は対接地化して縮約をかける工程とを含む
ことを特徴とする半導体装置の検証方法。
【請求項６】請求項５記載の半導体装置の検証方法で
あって、前記最大並行配線間容量にパラメータを付加し
て係数倍することを特徴とする半導体装置の検証方法。
【請求項７】請求項５記載の半導体装置の検証方法で
あって、前記クロストークによる静的負荷チェックを行
うため、個々のネットに対して、上位ｘ個の並行配線間容量×ｋ／（並行配線間総容量＋
総対接地化容量＋ゲート入力容量）＞α 但し、ｋ，ｘ，α：事前に指定した値となるネットを誤動作ネットとして指摘し、かつ切り出
すことを特徴とする半導体装置の検証方法。
【請求項８】請求項７記載の半導体装置の検証方法で
あって、前記誤動作ネットを切り出す際には、この対象
の誤動作ネットの全素子と最大並行配線間容量に接続す
る全素子とを切り出し、回路シミュレーションを行うこ
とを特徴とする半導体装置の検証方法。