JPH11154169A - タイミング解析システムおよびタイミング解析方法 - Google Patents

Abstract

(57)【要約】 【課題】大規模回路のタイミング解析を効率よく行な
い、またタイミング違反を起こしている具体的なパスを
提示できるタイミング解析システムを提供する。 【解決手段】まず、レジスタ間論理抽出部１３が、回路
記憶部１１に記憶された論理回路データの中からレジス
タ指定部１２により指定されたレジスタで囲まれる部分
回路を抽出する。次に、回路削除部１４が、レジスタ間
論理抽出部１３により抽出された部分回路を回路記憶部
１１に記憶された論理回路データ上から削除する。そし
て、タイミング解析部１５は、レジスタ間論理抽出部１
３により抽出された部分回路を用いてレジスタ間の論理
回路のタイミング解析を実行し、回路削除部１４により
部分回路が削除された後の論理回路データを用いてその
削除された部分回路を含む論理回路のタイミング解析を
実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンピュータを
用いたハードウエアの設計を支援するＣＡＤシステムな
どに適用して好適なタイミング解析システムおよびタイ
ミング解析方法に関わる。

【０００２】

【従来の技術】ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎ
ｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の論理設計過程に
おいては、設計した回路が所望の機能を実現しているか
を検証する機能検証と、回路を構成する各素子の遅延を
考慮した上で回路が正しく動作するかを検証するタイミ
ング検証とが必要である。従来、これらは設計対象テク
ノロジのライブラリ素子から構成される論理回路に対し
て、遅延を考慮した（遅延付き）シミュレーションを施
すことによって行なわれてきた。しかし、設計対象ハー
ドウエアの複雑化大規模化に伴なって、前述した遅延付
きシミュレーションとそのテストパターンの作成とに掛
かる時間が膨大なものになってきた。そこで、タイミン
グ検証については、この遅延を考慮したシミュレーショ
ンを行なう代わりに、論理回路中のレジスタ間のパス
（経路）の遅延を静的に計算し、これがサイクルタイム
に収まるか否かを自動的にチェックする静的タイミング
解析手法が行なわれつつある（以下では、単にタイミン
グ解析と書いた場合も静的タイミング解析を表すものと
する。）。この手法によれば、シミュレーションのよう
にテストパターンを幾通りも作成することなく、一回の
実行で、回路の遅延に関する問題をチェックすることが
でき、タイミング検証にかかる期間を大幅に短縮するこ
とができる。しかし、数１００Ｋゲート規模の回路にな
ると、静的タイミング解析に必要となる回路データ量や
パスの探索量も膨大になり、計算機のメモリが不足し、
処理できないという問題が起こる。このため、予め、あ
るモジュール内部のレジスタ間のパスについてタイミン
グ解析を行なってタイミング違反をなくしておき、この
モジュール内部をブラックボックスと見做して、入出力
のタイミング情報のみを記述したモデル（以下、タイミ
ングモデルと記す）を作り、大規模回路のタイミング解
析を高速に行なう手法が提案されている。しかし、タイ
ミングモデルを使用した解析では、モジュール内部の回
路の情報は使用しないために、タイミング違反はモジュ
ールの入出力端子の違反としてレポートされてしなう。
このため、実際に、モジュール内のどのレジスタへのパ
スが違反しているか、どのレジスタからのパスが違反し
ているかということを容易に把握できないという問題が
ある。すなわち、実際に設計変更の可能性があるのは、
レジスタ間のパスであり、これを把握する必要がある
が、具体的なレジスタ間のパスを洗い出すためには、ブ
ラックボックス化したモジュールを通常の論理回路に置
き換えた後、計算機のメモリが不足しないように、解析
に必要最小限のモジュール間で再度タイミング解析を行
なう必要がある。

【０００３】

【発明が解決しようとする課題】このように、従来のタ
イミング解析方法によれば、タイミングモデルを使用し
解析処理を高速化した場合においても、タイミングモデ
ル内部のレジスタを始点および終点とするパスを具体的
に提示できなくなるため、逆にタイミング違反箇所の特
定、修正作業に手間を要し、結果としてタイミング解析
全体の効率が向上しないという問題があった。

【０００４】この発明はこのような実情に鑑みてなされ
たものであり、大規模回路のタイミング解析を高速かつ
少ないメモリ使用量で行なうとともに、タイミング違反
を起こしている具体的なパスを提示することのできるタ
イミング解析システムおよびタイミング解析方法を提供
することを目的とする。

【０００５】

【課題を解決するための手段】前述した目的を達成する
ために、この発明は、論理回路データを記憶する回路記
憶手段と、レジスタを指定するレジスタ指定手段と、前
記回路記憶手段に記憶された論理回路データの中から前
記レジスタ指定手段により指定されたレジスタで囲まれ
る部分回路を抽出するレジスタ間論理抽出手段と、前記
レジスタ間論理抽出手段により抽出された部分回路を前
記回路記憶手段に記憶された論理回路データ上から削除
する回路削除手段とを具備し、前記回路削除手段により
前記部分回路が削除された後の論理回路データを用いて
その削除された部分回路を含む論理回路のタイミング解
析を行なうようにしたものである。

【０００６】この発明によれば、大規模回路をタイミン
グ解析する場合に、予め部分回路のレジスタ間の論理を
タイミング解析しておき、次に、これらの論理を除いた
回路を用いて、少ないメモリ使用量で高速に上位階層の
タイミング解析が行なえるとともに、タイミング解析時
の違反パスとして、具体的にレジスタ間のパスを提示す
ることが可能となる。

【０００７】また、この発明は、前記回路記憶手段が、
論理回路データを一時的に記憶し、論理回路データを永
続的に記憶する第２の回路記憶手段と、前記第２の回路
記憶手段から前記回路記憶手段へ論理回路データをロー
ドする回路ロード手段と、前記回路記憶手段に記憶され
た論理回路データを前記第２の回路記憶手段へ保存する
回路ストア手段とをさらに具備するようにしたものであ
る。

【０００８】この発明によれば、予めレジスタ間の論理
が完成された回路において、当該論理を除いた回路を作
成し、それを第２の回路記憶手段へ保存することによ
り、上記回路を含む回路をタイミング解析する場合に、
それを使用し、少ないメモリ使用量で高速に上位階層の
タイミング解析を行なうことが可能となる。さらに、タ
イミング解析時の違反パスとして、具体的にレジスタ間
のパスを提示することが可能となる。

【０００９】また。この発明は、前記レジスタ間論理抽
出手段により抽出された部分回路を用いてレジスタ間の
論理のタイミング解析を行ない、前記回路削除手段によ
り前記部分回路が削除された後の論理回路データを用い
てその削除された部分回路を含む論理回路のタイミング
解析を行なうタイミング解析手段をさらに具備するよう
にしたものである。

【００１０】この発明によれば、大規模回路をタイミン
グ解析する場合に、いくつかのレジスタ間の論理回路と
これらの論理を除いた回路とを作成し、前者を用いてレ
ジスタ間の論理回路のタイミング解析を、後者の回路を
用いてそれを含む上位階層のタイミング解析を少ないメ
モリ使用量で高速に行なうことが可能となる。また、同
時に、タイミング解析時の違反パスとして、具体的にレ
ジスタ間のパスを提示することが可能となる。

【００１１】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態について説明する。 （第１の実施形態）まず、この発明の第１の実施形態を
説明する。図１に、この第１の実施形態に関わるタイミ
ング解析システムの構成図を示す。

【００１２】回路記憶部１１は、論理回路データを記憶
する計算機上のメモリである。回路記憶部１１に記憶さ
れる論理回路の例を図２および図３に示す。レジスタ指
定部１２は、回路記憶部１１中のいくつかのレジスタを
指定する。ここで、レジスタとは、回路中のフリップフ
ロップとラッチ素子とをいう。レジスタ間論理抽出部１
３は、レジスタ指定部１２によって指定されたレジスタ
で囲まれた素子（レジスタは除く）を求める。回路削除
部１４は、レジスタ間論理抽出部１３によって得られた
素子を回路記憶部１１から削除する。そして、タイミン
グ解析部１５は、回路記憶部１１に記憶されたデータに
対して静的タイミング解析を行なう。

【００１３】以下、回路記憶部１１に図２および図３に
示す論理回路が記憶されている場合を例にとり説明を行
なう。図２は、２階層からなるモジュールＭ０のブロッ
ク図であり、下位モジュールとしてＭ１１およびＭ１２
を含む。一方、図３は、Ｍ１２内部の回路図である。な
お、Ｍ１１内部の回路図は説明に使用しないため、ここ
では省略する。図２において、ＤＡ、ＤＢおよびＩＣＬ
ＫはモジュールＭ０の入力端子、ＤＣは出力端子であ
る。また、モジュールＭ１１は、入力端子ＩＡ、ＩＢお
よびＩＣＬＫと、出力端子ＯＡおよびＯＢとをもち、モ
ジュールＭ１２は、入力端子ＩＡ、ＩＢおよびＩＣＬＫ
と、出力端子ＯＣとをもつ。端子名に付加した（２：
０）は、その端子が３ビットであり、２、１、０のビッ
ト位置をもつことを示す。個々のビットの信号は、図３
のように、ビット位置を用いてＩＡ（３）、ＩＡ
（２）、ＩＡ（１）、ＩＡ（０）のように記す。一方、
図３において、３１〜３９はレジスタであり、３１０〜
３２６は、ＡＮＤやＯＲなどの論理演算を行なう素子で
ある。いま、図３のレジスタ間のパス、たとえば、３２
を始点として、３２０、３２３および３２５を経て３９
へ至るパス、についてはすでにタイミング解析が終了し
ているとして、図２のモジュールＭ０のタイミング解析
を行なう場合を想定する。ユーザは、まず、レジスタ指
定部１２において、モジュールＭ１２の全レジスタを指
定する。たとえば、モジュール名Ｍ１２を指定すること
により、モジュールＭ１２の全レジスタが指定されたと
みなす。図４に、レジスタ指定部１２、レジスタ間論理
抽出部１３および回路削除部１４の処理フローを示す。

【００１４】まず、ステップＳ１において、レジスタ指
定部１２により指定されたレジスタの集合Ｒを求める。
上記の場合、Ｍ１２の全レジスタであるから、Ｒ＝｛３
１，３２，３３，３４，３５，３６，３７，３８，３
９｝となる（Ｒの要素の数字は図３における素子の識別
子である）。次に、レジスタ間論理抽出部１３は、ステ
ップＳ２の処理を行なう。すなわち、Ｒの各要素３１〜
３９を基準に、回路の入力方向へモジュールＭ１２の入
力端子またはレジスタへ辿り着くまでトレースを行な
う。そして、Ｒの要素のレジスタまでのパス上に存在す
る素子の集合Ｐ１およびＲ以外のレジスタまたは入力端
子までのパス上に存在する素子の集合Ｐ２を求める。た
とえば、レジスタ３８のＤ入力からトレースすると、た
とえば、３２２、３１８、３１、３４、３１９、３２お
よび３５の順に素子が得られるため、Ｐ１に｛３２２，
３１８，３１９｝が追加される。また、レジスタ３６の
Ｄ入力からトレースすると、たとえば、３１６、３１
５、ＩＢ（０）、ＩＢ（１）およびＩＢ（２）の順に素
子が得られるため、Ｐ１は、以前の状態のままであり、
Ｐ２に｛３１６，３１５｝が追加される。同様にＲのす
べての要素からのトレースを行なうと、 Ｐ１＝｛３１７，３１８，３１９，３２０，３２１，３
２２，３２３，３２４，３２５，３２６} Ｐ２＝｛３１０，３１１，３１２，３１３，３１４，３
１５，３１６｝ となる。次に、ステップＳ３へ進み、削除すべき素子の
集合Ｄを、Ｐ１に属し、Ｐ２に属さない素子の集合とし
て計算し、 Ｄ＝｛３１７，３１８，３１９，３２０，３２１，３２
２，３２３，３２４，３２５，３２６｝ を得る。次に、回路削除部１４は、ステップＳ４の処
理、すなわち、回路記憶部１１に記憶された図３の回路
からステップＳ３で求めた上記の集合Ｄに属する素子を
削除する。この結果、図５に示す回路が得られる。そし
て、タイミング解析部１５は、図２のＭ０のタイミング
解析を、図５の回路Ｍ１２を用いて実行する。

【００１５】このように、すでにタイミング解析が終了
したモジュールＭ１２内部のレジスタ間の素子（上記集
合Ｄ）を削除した回路（図５）を用いて上位階層モジュ
ールＭ０のタイミング解析を行なうことによって、少な
いメモリ使用量で高速にタイミング解析を行なうことが
可能となる。さらに、図５の回路においては、レジスタ
が保存されているため、たとえば、Ｍ０のタイミング解
析をＭ１２をブラックボックスとして扱ってタイミング
解析を行なう場合に、Ｍ１２の入力端子ＩＢ（０）まで
のパスが違反であるとレポートされるのとは異なり、違
反パスとしてレジスタまでのパスを具体的に提示するこ
と、たとえば、図５のＩＢ（０）、３１５、３１６およ
び３６を提示することが可能となる。

【００１６】（第２の実施形態）次に、この発明の第２
の実施形態を説明する。図６に、この第２の実施形態に
関わるタイミング解析システムの構成図を示す。

【００１７】図６において、回路記憶部（１）２１、レ
ジスタ指定部２２、レジスタ間論理抽出部２３、回路削
除部２４およびタイミング解析部２５は、それぞれ前述
した第１の実施形態の図１における、回路記憶部１１、
レジスタ指定部１２、レジスタ間論理抽出部１３、回路
削除部１４およびタイミング解析部１５と同様の処理を
行なう。ここで、回路記憶部（１）２１は、計算機上の
メモリであり、回路記憶部（２）２６は、ハードディス
クなど回路データを永続的に保持することができるデバ
イスである。回路ロード部２７は、回路記憶部（２）２
６に記憶されたデータを回路記憶部（１）２１に読み出
す処理を行なう。回路ストア部２８は、回路記憶部
（１）２１のデータを回路記憶部（２）２６に永続的に
保存する処理を行なう。すなわち、回路削除部２４によ
って生成された図５のような回路データを回路ストア部
２８によって回路記憶部（２）２６に永続的に保存して
おき、そのモジュールを使用した他の回路のタイミング
解析時に、回路ロード部２７によって取り出し再利用す
ることが可能となる。すなわち、あるモジュールを含む
回路をタイミング解析する場合に、回路記憶部（２）２
６に記憶されている回路削除部２４によって削除されて
できた回路を使用して、高速かつ少ないメモリ使用量で
タイミング解析を行なうことができる。そして、上記の
回路においては、レジスタが保存されているため、タイ
ミング解析違反となったパスは全て、レジスタを始点や
終点として提示することが可能となる。

【００１８】以下では、前述した第１の実施形態や第２
の実施形態に施すことのできる変形の例を示す。 （１）上記の実施形態において、回路削除部（１４，２
４）は、レジスタ指定部（１２，２２）において指定さ
れたレジスタ間の論理を削除した回路のみを生成した
が、さらに、削除された部分と上記レジスタとから成る
レジスタ間の論理を生成することも考えられる。たとえ
ば、図３の回路から図５の回路と図７の回路とを生成す
る。そして、タイミング解析部（１５，２５）によっ
て、図７の回路を用いてモジュールＭ１２内のレジスタ
間のタイミング解析を行ない、図３の回路を用いてこれ
を含む上位階層Ｍ０のタイミング解析を行なう。図７
は、図３の回路から入出力端子とレジスタ間の論理とを
除いたものであるため、図３の回路の部分回路である。
したがって、これを用いることによって、Ｍ１２内部の
タイミング解析も図３に示した元の回路を用いる場合に
比べ、少ないメモリ量で高速に行なうことが可能とな
る。 （２）前述の実施形態において、レジスタ指定部（１
２，２２）では、ある階層内のレジスタを指定したが、
複数の階層内のレジスタを指定して、これらで囲まれた
論理をレジスタ間論理抽出部（１３，２３）によって抽
出し、回路削除部（１４，２４）によって削除すること
も可能である。すなわち、複数モジュールに渡る範囲を
削除し、高速かつ少ないメモリ使用量でタイミング解析
を行なうことも可能である。 （３）前述の実施形態においては、Ｍ０内の１モジュー
ルＭ１２のみにこの発明の手法を適用したが、複数のサ
ブモジュールに対してこの発明の手法を適用してもよい
ことはもちろんである。これによって、サブモジュール
間の論理のタイミング解析を高速かつ少ないメモリ使用
量で行ない、違反パスを複数サブモジュールのレジスタ
間のパスとして提示することが可能となる。 （４）さらに、この発明の手法は、下位階層から上位階
層へ再帰的に適用してもよい。たとえば、Ｃ０のサブモ
ジュールとしてＣ１１およびＣ１２があり、Ｃ１１のサ
ブモジュールとしてＣ２１およびＣ２２、また、Ｃ１２
のサブモジュールとしてＣ２３およびＣ２４があるとき
に、下位のモジュールからこの発明の手法を適用する。
すなわち、まず、Ｃ２１、Ｃ２２、Ｃ２３およびＣ２４
内のタイミング解析を行ない、これらのモジュール内部
の論理を完成させ、この発明の手法によって、これらの
モジュールのレジスタ間の論理を削除した回路Ｎ２１、
Ｎ２２、Ｎ２３およびＮ２４を作成する。次に、Ｃ１１
およびＣ１２内のタイミング解析をＮ２１、Ｎ２２、Ｎ
２３およびＮ２４を用いて行ない、論理を完成させる。
さらに、Ｎ２１、Ｎ２２、Ｎ２３およびＮ２４をサブモ
ジュールとして使用したＣ１１およびＣ１２の回路につ
いてそれぞれこの発明の手法を適用し、これら内部のレ
ジスタで囲まれた論理を削除した回路Ｎ１１およびＮ１
２を生成する。そして、最上位Ｃ０のタイミング解析を
Ｎ１１およびＮ１２を用いて行なう。すなわち、モジュ
ール内部のタイミング解析とモジュール間のタイミング
解析とを分離して行なう。そして、モジュール間のタイ
ミング解析を行なうときには、サブモジュール内のレジ
スタ間で囲まれた論理を削除した回路を用いる。以上の
操作を再帰的に適用することによって、大規模回路を高
速かつ少ないメモリ使用量でタイミング解析することが
でき、同時に違反パスをレジスタ間のパスとして提示す
ることが可能となる。 （５）前述した実施形態において、レジスタ間論理抽出
部（１３，２３）は、回路を入力方向にトレースしてレ
ジスタ間の論理を抽出したが、逆に、レジスタ指定部
（１２，２２）で指定されたレジスタを起点として出力
方向にトレースしてレジスタ間の論理を抽出することも
可能である。

【００１９】なお、この発明の手法は、ソフトウェアと
しての実現が可能であるため、コンピュータによって実
行させることのできるプログラムとして、フロッピィデ
ィスク、光ディスクおよび半導体メモリなどのコンピュ
ータ読み取り可能な記録媒体に格納して頒布することが
可能である。そして、この記録媒体の内容を読み取った
コンピュータは、その読み取ったプログラムを実行制御
することにより、前述した処理の実行を実現する。

【００２０】

【発明の効果】以上詳述したように、この発明によれ
ば、大規模回路に対しても高速かつ少ないメモリ使用量
でタイミング解析を行なうことが可能になり、また同時
に、タイミング違反パスを、レジスタを始点および終点
とするパスとして具体的に提示することが可能となる。
すなわち、タイミング解析工程全体を効率よく行なうこ
とが可能となる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に関わるタイミング
解析システムの構成を示すブロック図。

【図２】同第１の実施形態の論理回路の一例を示す図。

【図３】図２の下位モジュールＭ１２内部の回路を示す
図。

【図４】同第１の実施形態のレジスタ指定部、レジスタ
間論理抽出部および回路削除部の処理フローを示す図。

【図５】同第１の実施形態の回路削除部によって削除さ
れた回路を示す図。

【図６】この発明の第２の実施形態に関わるタイミング
解析システムの構成を示すブロック図。

【図７】同第２の実施形態の回路削除部によって生成さ
れる別の回路を示す図。

【符号の説明】

１１…回路記憶部、１２…レジスタ指定部、１３…レジ
スタ間論理抽出部、１４…回路削除部、１５…タイミン
グ解析部、２１…回路記憶部（１）、２２…レジスタ指
定部、２３…レジスタ間論理抽出部、２４…回路削除
部、２５…タイミング解析部、２６…回路記憶部
（２）、２７…回路ロード部、２８…回路ストア部。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 論理回路データを記憶する回路記憶手段
   と、 レジスタを指定するレジスタ指定手段と、 前記回路記憶手段に記憶された論理回路データの中から
   前記レジスタ指定手段により指定されたレジスタで囲ま
   れる部分回路を抽出するレジスタ間論理抽出手段と、 前記レジスタ間論理抽出手段により抽出された部分回路
   を前記回路記憶手段に記憶された論理回路データ上から
   削除する回路削除手段とを具備し、 前記回路削除手段により前記部分回路が削除された後の
   論理回路データを用いてその削除された部分回路を含む
   論理回路のタイミング解析を行なうことを特徴とするタ
   イミング解析システム。
2. 【請求項２】 前記回路記憶手段は、論理回路データを
   一時的に記憶し、 論理回路データを永続的に記憶する第２の回路記憶手段
   と、 前記第２の回路記憶手段から前記回路記憶手段へ論理回
   路データをロードする回路ロード手段と、 前記回路記憶手段に記憶された論理回路データを前記第
   ２の回路記憶手段へ保存する回路ストア手段とをさらに
   具備することを特徴とする請求項１記載のタイミング解
   析システム。
3. 【請求項３】 前記レジスタ間論理抽出手段により抽出
   された部分回路を用いてレジスタ間の論理のタイミング
   解析を行ない、前記回路削除手段により前記部分回路が
   削除された後の論理回路データを用いてその削除された
   部分回路を含む論理回路のタイミング解析を行なうタイ
   ミング解析手段をさらに具備することを特徴とする請求
   項１記載のタイミング解析システム。
4. 【請求項４】 論理回路データを記憶するステップと、 レジスタを指定するステップと、 前記記憶した論理回路データの中から前記指定されたレ
   ジスタで囲まれる部分回路を抽出するステップと、 前記抽出された部分回路を前記記憶した論理回路データ
   上から削除するステップとを具備し、 前記部分回路が削除された後の論理回路データを用いて
   その削除された部分回路を含む論理回路のタイミング解
   析を行なうことを特徴とするタイミング解析方法。
5. 【請求項５】 論理回路データを記憶するステップと、 レジスタを指定するステップと、 前記記憶した論理回路データの中から前記指定されたレ
   ジスタで囲まれる第１の回路を抽出するステップと、 前記記憶した論理回路データ上から前記抽出した第１の
   回路を削除した第２の回路を作成するステップと、 前記第１の回路を用いてレジスタ間の論理のタイミング
   解析を行ない、前記第２の回路を用いて前記第１の回路
   を含む論理回路のタイミング解析を行なうステップとを
   具備することを特徴とするタイミング解析方法。
6. 【請求項６】 論理回路データを記憶し、 レジスタを指定し、 前記記憶した論理回路データの中から前記指定されたレ
   ジスタで囲まれる部分回路を抽出し、 前記抽出された部分回路を前記記憶した論理回路データ
   上から削除し、 前記部分回路が削除された後の論理回路データを用いて
   その削除された部分回路を含む論理回路のタイミング解
   析を行なうようにコンピュータを動作させるためのプロ
   グラムを記録したコンピュータ読み取り可能な記録媒
   体。
7. 【請求項７】 論理回路データを記憶し、 レジスタを指定し、 前記記憶した論理回路データの中から前記指定されたレ
   ジスタで囲まれる第１の回路を抽出し、 前記記憶した論理回路データ上から前記抽出した第１の
   回路を削除した第２の回路を作成し、 前記第１の回路を用いてレジスタ間の論理のタイミング
   解析を行ない、前記第２の回路を用いて前記第１の回路
   を含む論理回路のタイミング解析を行なうようにコンピ
   ュータを動作させるためのプログラムを記録したコンピ
   ュータ読み取り可能な記録媒体。