JPH11145421A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トレンチキャパシ
タ構造を有する、例えばダイナミック・ランダムアクセ
ス・メモリ（以下、単にＤＲＡＭと称する）等の半導体
装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device having a trench capacitor structure, such as a dynamic random access memory (hereinafter simply referred to as DRAM).
【０００２】[0002]
【従来の技術】図７乃至図１２に基づいて従来の半導体
装置の製造方法について説明する。図７乃至図１０は従
来の半導体装置の製造方法に関わる処理工程を示す説明
図である。2. Description of the Related Art A conventional method for manufacturing a semiconductor device will be described with reference to FIGS. 7 to 10 are explanatory views showing processing steps related to a conventional semiconductor device manufacturing method.
【０００３】まず、図７（ａ）に示すように、Ｐ型のシ
リコン基板（Ｓｉ基板）５１上に、エッチングストッパ
ー膜として５００オングストローム程度のシリコン窒化
膜５２を形成すると共に、このシリコン窒化膜５２上
に、５０００オングストローム程度のシリコン酸化膜５
３を形成する。さらに、トレンチキャパシタを形成する
ためのパターンをシリコン窒化膜５２及びシリコン酸化
膜５３上に形成する。First, as shown in FIG. 7A, a silicon nitride film 52 of about 500 angstroms is formed on a P-type silicon substrate (Si substrate) 51 as an etching stopper film, and this silicon nitride film 52 is formed. A silicon oxide film 5 of about 5000 Å
Form 3 Further, a pattern for forming a trench capacitor is formed on the silicon nitride film 52 and the silicon oxide film 53.
【０００４】このパターンをマスクにしてシリコン窒化
膜５２及びシリコン酸化膜５３をシリコン基板５１表面
までエッチングし、トレンチキャパシタのパターンをシ
リコン酸化膜５２上に形成する（パターン形成工程）。
次に、図７（ｂ）に示すようにシリコン酸化膜５２をマ
スクにして第１トレンチ５４を形成する（第１トレンチ
形成工程）。次に、この全面に１０００オングストロー
ム程度のシリコン酸化膜を堆積させ、この全面をＣＦ4
／ＣＦＨ3 ガスによる異方性エッチングでエッチバック
することにより、図７（ｃ）に示すように第１トレンチ
５４の側壁面５４ａに１０００オングストローム程度の
側壁酸化膜５５を形成する（側壁酸化膜形成工程）。次
に、図８（ａ）に示すようにシリコン酸化膜５３及び側
壁酸化膜５５をマスクにして第２トレンチ５６を形成す
る（第２トレンチ形成工程）。なお、この第２トレンチ
５６の深さは数μｍ程度とする。Using this pattern as a mask, the silicon nitride film 52 and the silicon oxide film 53 are etched to the surface of the silicon substrate 51 to form a trench capacitor pattern on the silicon oxide film 52 (pattern forming step).
Next, as shown in FIG. 7B, a first trench 54 is formed using the silicon oxide film 52 as a mask (first trench forming step). Next, a silicon oxide film of about 1000 Å is deposited on the entire surface, and the entire surface is coated with CF 4.
Etchback is performed by anisotropic etching with a / CFH 3 gas to form a sidewall oxide film 55 of about 1000 angstroms on the sidewall surface 54a of the first trench 54 as shown in FIG. Process). Next, as shown in FIG. 8A, a second trench 56 is formed using the silicon oxide film 53 and the sidewall oxide film 55 as a mask (second trench forming step). Note that the depth of the second trench 56 is about several μm.
【０００５】次に入射角を５〜１５度、回転数を数ｒｐ
ｓ程度の斜め回転イオン注入によってＰもしくはＡｓを
１Ｅ１３〜１Ｅ１４ｃｍ・２程度のドーズ量で第２トレ
ンチ５６に注入する。この斜め回転イオン注入によっ
て、図８（ｂ）に示すように、第２トレンチ５６の側壁
面５６ａにｎ+ 拡散層５７を形成する。なお、第２トレ
ンチ５６の側壁面５６ａにｎ+ 拡散層５７を形成するに
際して、前記側壁酸化膜５５を突き抜けて第１トレンチ
５４の側壁面５４ａにｎ+ 拡散層が形成されないよう
に、この斜め回転イオン注入は１０ＫｅＶ〜３０ＫｅＶ
程度のエネルギーで行われるようにする。[0005] Next, the incident angle is 5 to 15 degrees, and the number of rotations is several rp.
P or As is implanted into the second trench 56 at a dose of about 1E13 to 1E14 cm · 2 by oblique rotation ion implantation of about s. As shown in FIG. 8B, an n @ + diffusion layer 57 is formed on the side wall surface 56a of the second trench 56 by this oblique rotation ion implantation. In forming the n + diffusion layer 57 on the side wall surface 56a of the second trench 56, the oblique angle is set so that the n + diffusion layer is not formed on the side wall surface 54a of the first trench 54 through the side wall oxide film 55. Rotational ion implantation is 10 KeV to 30 KeV
So that it is done with a certain amount of energy.
【０００６】さらに、図８（ｂ）に示すように、これら
第１トレンチ５４及び第２トレンチ５６から成るトレン
チ内面に１００オングストローム程度のシリコン窒化物
を形成し、引き続き８５０℃のスチーム雰囲気（Ｈ2 Ｏ
2 ）中で３０分程度曝して容量絶縁膜５８を形成する
（容量絶縁膜形成工程）。[0008] Further, as shown in FIG. 8 (b), a silicon nitride of about 100 Å is formed on the inner surface of the first and second trenches 54 and 56, and then a 850 ° C. steam atmosphere (H 2 O
2 ) Exposure is performed for about 30 minutes to form the capacitor insulating film 58 (capacitor insulating film forming step).
【０００７】次に、このトレンチ内部にキャパシタ蓄積
電極を形成するために、図９（ａ）に示すように、１〜
１０Ｅ２０ｃｍ・３程度の不純物をドープしたポリシリ
コン５９をトレンチ内部に埋め込むように全面に堆積さ
せる（ポリシリコン堆積工程）。なお、この際のポリシ
リコン５９の薄膜は、表面平坦化の観点から経験上５０
００オングストローム程度以上にすることが望ましい。Next, in order to form a capacitor storage electrode inside the trench, as shown in FIG.
A polysilicon 59 doped with an impurity of about 10E20 cm · 3 is deposited on the entire surface so as to be embedded in the trench (polysilicon deposition step). In this case, a thin film of the polysilicon 59 is empirically obtained from the viewpoint of surface flattening.
It is desirable that the thickness be about 00 Å or more.
【０００８】次に、図９（ｂ）に示すように、不純物を
ドーブしたポリシリコン５９の表面がシリコン基板５１
の表面と同じ高さとなるように不純物をドーブしたポリ
シリコン５９をエッチバックして（ポリシリコンエッチ
バック工程）、トレンチ内部にポリシリコン５９から成
るキャパシタ蓄積電極６０を形成する（キャパシタ蓄積
電極形成工程）。Next, as shown in FIG. 9B, the surface of the doped polysilicon 59 is
The polysilicon 59 doped with impurities so as to have the same height as the surface of the substrate is etched back (polysilicon etch back step), and a capacitor storage electrode 60 made of the polysilicon 59 is formed inside the trench (capacitor storage electrode forming step). ).
【０００９】次に、図９（ｃ）に示すように、エッチン
グマスクとして利用されたシリコン酸化膜５３を、シリ
コン窒化膜５３をストッパーにしてＨＦを用いたウェッ
トエッチバックより除去する（シリコン酸化膜除去工
程）。なお、このウェットエッチバックによってシリコ
ン酸化膜５３はもちろん、キャパシタ蓄積電極６０上部
の周縁部６０ａにある側壁酸化膜５５もエッチングされ
るために、このキャパシタ蓄積電極６０の上部周縁部６
０ａに溝部６１が形成される。Next, as shown in FIG. 9C, the silicon oxide film 53 used as an etching mask is removed by wet etching back using HF using the silicon nitride film 53 as a stopper (silicon oxide film). Removal step). Since the wet etching back etches not only the silicon oxide film 53 but also the side wall oxide film 55 on the peripheral edge 60a on the capacitor storage electrode 60, the upper peripheral portion 6 of the capacitor storage electrode 60 is etched.
A groove 61 is formed in Oa.
【００１０】次に、Ｈ2 Ｏ2 ガスを用いた８００〜９０
０℃の熱酸化法によって、キャパシタ蓄積電極６０の上
部を１０００オングストローム程度酸化することによ
り、図１０（ａ）に示すように、このキャパシタ蓄積電
極６０上部を絶縁酸化膜６２とする（絶縁酸化膜形成工
程）。Next, 800-90 using H 2 O 2 gas.
By oxidizing the upper part of the capacitor storage electrode 60 by about 1000 Å by a thermal oxidation method at 0 ° C., the upper part of the capacitor storage electrode 60 is made into an insulating oxide film 62 as shown in FIG. Forming step).
【００１１】次に、シリコン基板５１表面を、７５０〜
９５０℃のスチーム（Ｈ2 Ｏ2 ）雰囲気又は乾燥酸素
（Ｏ2 ）雰囲気で熱酸化することにより、図１０（ａ）
に示すように、このシリコン基板５１表面に１００オン
グストローム程度のゲート酸化膜６３を形成する（ゲー
ト酸化膜形成工程）。Next, the surface of the silicon substrate 51 is
By thermally oxidizing in a steam (H 2 O 2 ) atmosphere or a dry oxygen (O 2 ) atmosphere at 950 ° C., FIG.
As shown in FIG. 5, a gate oxide film 63 of about 100 Å is formed on the surface of the silicon substrate 51 (gate oxide film forming step).
【００１２】次に、このゲート酸化膜６３上にゲート電
極６４を形成する（ゲート電極形成工程）。このゲート
電極６４は、ポリシリコン、ＷやＴｉ等のシリサイド構
造又はＷＳｉやＴｉＳｉ等のポリサイド構造を有してい
るものとする。Next, a gate electrode 64 is formed on the gate oxide film 63 (gate electrode forming step). The gate electrode 64 has a silicide structure such as polysilicon, W or Ti, or a polycide structure such as WSi or TiSi.
【００１３】次に、図１０（ｂ）に示すように、２０〜
５０ＫｅＶのエネルギーで、リン又はヒ素等を１Ｅ１３
〜１Ｅ１５ｃｍ・２程度のドーズ量でイオン注入等を行
うことにより、シリコン基板５１内にＳＤ拡散層６５を
形成する（ＳＤ拡散層形成工程）。 次に、図１０
（ｂ）に示すように、全面をＢＰＳＧ膜等で３０００オ
ングストローム程度の層間膜６６を形成する（層間膜形
成工程）。Next, as shown in FIG.
1E13 with phosphorus or arsenic at 50 KeV energy
The SD diffusion layer 65 is formed in the silicon substrate 51 by performing ion implantation or the like at a dose of about 1E15 cm · 2 (SD diffusion layer forming step). Next, FIG.
As shown in (b), an interlayer film 66 of about 3000 Å is formed on the entire surface by a BPSG film or the like (interlayer film forming step).
【００１４】次に、図１０（ｃ）に示すように、トレン
チ内部に埋め込んだキャパシタ蓄積電極６０とＳＤ拡散
層６５とを接続する接続ストラップを形成するために、
ストラップ孔６７を形成し、このストラップ孔６７をリ
ンドホープのポリシリコン等で埋め込むことにより接続
ストラップ６８を形成する（接続ストラップ形成工
程）。Next, as shown in FIG. 10C, in order to form a connection strap for connecting the capacitor storage electrode 60 embedded in the trench and the SD diffusion layer 65,
A strap hole 67 is formed, and the strap hole 67 is buried with a Lind Hope polysilicon or the like to form a connection strap 68 (connection strap forming step).
【００１５】これらの工程を経て、トレンチキャパシタ
のセルを形成することにより、トレンチキャパシタ構造
を有する半導体装置を製造することができる。By forming a trench capacitor cell through these steps, a semiconductor device having a trench capacitor structure can be manufactured.
【００１６】[0016]
【発明が解決しようとする課題】上記した従来の半導体
装置の製造方法によれば、ポリシリコン堆積工程（図９
（ａ））、ポリシリコンエッチバック工程（図９
（ｂ））及びキャパシタ蓄積電極形成工程（図９
（ｂ））において、例えばポリシリコン堆積工程にてポ
リシリコン５９を５０００オングストローム堆積し、ポ
リシリコンエッチバック工程にてポリシリコン５９を除
去する場合に、このポリシリコンエッチバック工程後に
６インチのウェーハ面内でエッチバックされた各キャパ
シタ蓄積電極６０の高さに１０００オングストローム程
度の差が発生してしまう。According to the above-described conventional method for manufacturing a semiconductor device, a polysilicon deposition step (FIG. 9) is performed.
(A)), a polysilicon etch-back process (FIG. 9)
(B)) and a step of forming a capacitor storage electrode (FIG. 9)
In (b)), for example, in the case where 5000 Å of polysilicon 59 is deposited in a polysilicon deposition step and the polysilicon 59 is removed in a polysilicon etch back step, a wafer surface of 6 inches is formed after the polysilicon etch back step. A difference of about 1000 angstroms occurs in the height of each capacitor storage electrode 60 etched back.
【００１７】そこで、前記ポリシリコン堆積工程でポリ
シリコン５９の堆積膜厚を薄くすることでエッチバック
によるバラツキの絶対値を抑えることも考えられるが、
この堆積薄膜を薄くすると、トレンチ内部にポリシリコ
ンを完全に埋め込むことが難しくなり、ミクロな視点で
ウェーハ面内の平坦化を行うことができなくなる。従っ
て、このポリシリコン堆積工程におけるポリシリコン堆
積膜の厚さは５０００オングストローム程度以上にする
ことが望ましい。Therefore, it is conceivable to reduce the absolute value of the variation due to the etch back by reducing the deposited film thickness of the polysilicon 59 in the polysilicon deposition step.
If this deposited thin film is made thin, it becomes difficult to completely bury polysilicon inside the trench, and it becomes impossible to planarize the wafer surface from a microscopic viewpoint. Therefore, it is desirable that the thickness of the polysilicon deposition film in this polysilicon deposition step be about 5000 Å or more.
【００１８】しかしながら、上記従来の半導体装置の製
造方法によれば、前述したようにキャパシタ蓄積電極形
成工程（図９（ｂ））でウェーハ面内のキャパシタ蓄積
電極６０同士に１０００オングストローム程度の高さの
差が発生した場合には、図１１に示すようにゲート酸化
膜形成工程（図１０（ａ））で下地に１０００オングス
トローム程度の垂直段差が発生してしまうので、この垂
直段差によって、ゲートの露光時にはハレーションによ
る予期せぬゲート寸法の変化を引き起こしたり、エッチ
ング時には過剰なエッチングによってゲート酸化膜６３
が破れてしまう虞があり、さらにはゲートの露光時やエ
ッチング時のバラツキの原因となって、ひいては歩留ま
りの低下に繋がるといった問題点があった。However, according to the above-described conventional method for manufacturing a semiconductor device, as described above, the capacitor storage electrodes 60 in the wafer surface have a height of about 1000 Å in the capacitor storage electrode forming step (FIG. 9B). In the case where a difference is caused, as shown in FIG. 11, a vertical step of about 1000 angstroms is generated in the underlayer in the gate oxide film forming step (FIG. 10A). At the time of exposure, an unexpected change in the gate size due to halation is caused, and at the time of etching, the gate oxide film 63 is excessively etched.
May be broken, and furthermore, it may cause variations in gate exposure and etching, leading to a reduction in yield.
【００１９】また、上記従来の半導体装置の製造方法に
よれば、シリコン酸化膜除去工程（図９（ｃ））でキャ
パシタ蓄積電極６０上部の周縁部６０ａに溝部６１が形
成されてしまうので、この溝部６１がゲート電極形成工
程にてゲート電極６４のエッチング残りができやすい場
所となって、図１２に示すように、この溝部６１にゲー
ト電極６４のエッチング残りが残ると、ＳＤ拡散層６５
とキャパシタ蓄積電極６０とを接続するための接続スト
ラップ６８を介して、ゲート電極６４及びＳＤ拡散層６
５間や、ゲート電極６４及びキャパシタ蓄積電極６１間
でショートを引き起こしてしまうといった問題点があっ
た。According to the above-described conventional method for manufacturing a semiconductor device, the groove 61 is formed in the peripheral portion 60a above the capacitor storage electrode 60 in the silicon oxide film removing step (FIG. 9C). The trench 61 is a place where the gate electrode 64 is likely to be left unetched in the gate electrode forming step, and as shown in FIG.
The gate electrode 64 and the SD diffusion layer 6 are connected via a connection strap 68 for connecting the
5 and between the gate electrode 64 and the capacitor storage electrode 61.
【００２０】本発明は、これらの問題点に着目してなさ
れたものであり、その目的とするところは、基板上のキ
ャパシタ蓄積電極による垂直段差の発生を抑止すると共
に、キャパシタ蓄積電極周縁の溝部の発生を抑止しなが
ら、歩留まりの安定化を図ることができる半導体装置の
製造方法を提供することにある。The present invention has been made in view of these problems. It is an object of the present invention to suppress the occurrence of a vertical step due to a capacitor storage electrode on a substrate and to form a groove on the periphery of the capacitor storage electrode. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of stabilizing a yield while suppressing generation of a semiconductor device.
【００２１】[0021]
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１の発明に係る半導体装置の製造方法は、
半導体基板上の酸化膜をマスクにして第１トレンチを形
成する第１トレンチ形成工程と、この第１トレンチ形成
工程にて形成された第１トレンチの側壁面に側壁酸化膜
を形成する側壁酸化膜形成工程と、前記酸化膜及び側壁
酸化膜をマスクにして第２トレンチを形成する第２トレ
ンチ形成工程と、これら第１トレンチ及び第２トレンチ
から成るトレンチの側壁面に容量絶縁膜を形成する容量
絶縁膜形成工程と、これら半導体基板及び酸化膜上の全
面にポリシリコンを堆積させるポリシリコン堆積工程と
を有する半導体装置の製造方法にあって、これら半導体
基板及び酸化膜上の全面に堆積したポリシリコンの表面
が前記半導体基板の表面よりも低くなるように、これら
半導体基板及び酸化膜上の全面に堆積したポリシリコン
をエッチバックするポリシリコンエッチバック工程と、
これら半導体基板及び酸化膜上の全面に絶縁膜を堆積さ
せる絶縁膜堆積工程と、前記半導体基板の表面に堆積し
た酸化膜及び絶縁膜を除去して、前記トレンチ内にのみ
絶縁膜が形成してあるようにする絶縁膜形成工程とを有
することを特徴とする。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises:
A first trench forming step of forming a first trench using an oxide film on a semiconductor substrate as a mask, and a side wall oxide film forming a side wall oxide film on a side wall surface of the first trench formed in the first trench forming step A forming step, a second trench forming step of forming a second trench using the oxide film and the side wall oxide film as a mask, and a capacitor forming a capacitor insulating film on a side wall surface of the trench including the first trench and the second trench. A method of manufacturing a semiconductor device, comprising: an insulating film forming step; and a polysilicon deposition step of depositing polysilicon over the entire surface of the semiconductor substrate and the oxide film. The polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film is etched back so that the surface of the silicon is lower than the surface of the semiconductor substrate. And the polysilicon etch-back process,
An insulating film depositing step of depositing an insulating film on the entire surface of the semiconductor substrate and the oxide film, and removing the oxide film and the insulating film deposited on the surface of the semiconductor substrate to form an insulating film only in the trench. And forming an insulating film.
【００２２】前記半導体基板は、例えばＰ型のシリコン
基板に相当するものであり、この半導体基板上に形成さ
れた酸化膜は、例えばシリコン酸化膜に相当するもので
ある。前記側壁酸化膜形成工程は、例えば半導体基板及
び酸化膜上の全面に酸化膜を堆積し、全面をＣＦ4 / Ｃ
ＨＦ3 ガスを利用した異方性エッチングでエッチバック
することにより、第１トレンチの側壁面に側壁酸化膜を
形成するものである。The semiconductor substrate corresponds to, for example, a P-type silicon substrate, and the oxide film formed on the semiconductor substrate corresponds to, for example, a silicon oxide film. In the side wall oxide film forming step, for example, an oxide film is deposited on the entire surface of the semiconductor substrate and the oxide film, and the entire surface is CF 4 / C
The side wall oxide film is formed on the side wall surface of the first trench by etching back by anisotropic etching using HF 3 gas.
【００２３】前記容量絶縁膜形成工程は、例えばトレン
チ内部にシリコン窒化物を形成し、引き続きスチーム雰
囲気で曝して容量絶縁膜を形成するものである。また、
前記ポリシリコンエッチバック工程は、これら半導体基
板及び酸化膜上の全面に堆積したポリシリコンの表面が
半導体基板の表面よりも低くなるように、これら半導体
基板及び酸化膜上の全面に堆積したポリシリコンをエッ
チバックするものであり、このポリシリコンにおける半
導体基板の表面よりも低い部位がキャパシタ蓄積電極と
なるものである。また、前記絶縁膜堆積工程は、これら
半導体基板及び酸化膜上の全面に絶縁膜に相当する酸化
膜を堆積させるものである。そして、前記絶縁膜形成工
程は、例えば半導体基板の表面に堆積した酸化膜及び絶
縁膜を化学機械研磨（ＣＭＰ）で全て除去することによ
り、トレンチ内のポリシリコンから成るキャパシタ蓄積
電極の上部にのみ絶縁膜である絶縁酸化膜を形成するよ
うにしたものである。In the step of forming a capacitive insulating film, for example, a silicon nitride is formed inside the trench, and then exposed in a steam atmosphere to form a capacitive insulating film. Also,
The polysilicon etch-back step is performed such that the polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film is lower than the surface of the semiconductor substrate and the oxide film. And a portion of the polysilicon lower than the surface of the semiconductor substrate becomes a capacitor storage electrode. In the insulating film deposition step, an oxide film corresponding to an insulating film is deposited on the entire surface of the semiconductor substrate and the oxide film. In the insulating film forming step, for example, the oxide film and the insulating film deposited on the surface of the semiconductor substrate are all removed by chemical mechanical polishing (CMP) so that only the upper part of the capacitor storage electrode made of polysilicon in the trench is formed. An insulating oxide film, which is an insulating film, is formed.
【００２４】従って、請求項１の発明に係る半導体装置
の製造方法によれば、ポリシリコンの表面が半導体基板
の表面よりも低くなるようにポリシリコンをエッチバッ
クするようにしたので、従来のように半導体基板上に垂
直段差が発生してしまうようなことはなく、ゲートの露
光時のハレーションによる予期せぬゲート寸法の変化
や、エッチング時の過剰なエッチングによるゲート酸化
膜が破れてしまうようなこともなく、ひいては歩留まり
を安定させることができる。Therefore, according to the method of manufacturing a semiconductor device according to the first aspect of the present invention, the polysilicon is etched back so that the surface of the polysilicon is lower than the surface of the semiconductor substrate. There is no possibility that vertical steps will occur on the semiconductor substrate, unexpected changes in gate dimensions due to halation during gate exposure, and breakage of the gate oxide film due to excessive etching during etching. Therefore, the yield can be stabilized.
【００２５】さらに、請求項１の発明に係る半導体装置
の製造方法によれば、ポリシリコンの表面が半導体基板
の表面よりも低くなるようにポリシリコンをエッチバッ
クした後、これら半導体基板及び酸化膜上の全面に絶縁
膜を堆積させ、半導体基板の表面に堆積した酸化膜及び
絶縁膜を除去して、トレンチ内にのみ絶縁膜が形成して
あるようにしたので、従来のようなキャパシタ蓄積電極
の周縁部に溝部が形成されるようなことはなく、ひいて
は後に形成されるＳＤ拡散層とキャパシタ蓄積電極とを
接続するための接続ストラップを介して、ゲート電極及
びＳＤ拡散層間や、ゲート電極及びキャパシタ蓄積電極
間でショートするようなこともなくなる。Further, according to the method of manufacturing a semiconductor device according to the first aspect of the present invention, after the polysilicon is etched back so that the surface of the polysilicon is lower than the surface of the semiconductor substrate, the semiconductor substrate and the oxide film are etched. An insulating film is deposited on the entire upper surface, and the oxide film and the insulating film deposited on the surface of the semiconductor substrate are removed, so that the insulating film is formed only in the trench. A groove is not formed in the peripheral portion of the gate electrode, and furthermore, a gate electrode and an SD diffusion layer, and a gate electrode and a SD electrode are connected via a connection strap for connecting an SD diffusion layer formed later and a capacitor storage electrode. There is no short circuit between the capacitor storage electrodes.
【００２６】また、請求項２の発明に係る半導体装置の
製造方法は、半導体基板上の酸化膜をマスクにして第１
トレンチを形成する第１トレンチ形成工程と、この第１
トレンチ形成工程にて形成された第１トレンチの側壁面
に側壁酸化膜を形成する側壁酸化膜形成工程と、前記酸
化膜及び側壁酸化膜をマスクにして第２トレンチを形成
する第２トレンチ形成工程と、これら第１トレンチ及び
第２トレンチから成るトレンチの側壁面に容量絶縁膜を
形成する容量絶縁膜形成工程と、これら半導体基板及び
酸化膜上の全面にポリシリコンを堆積させるポリシリコ
ン堆積工程とを有する半導体装置の製造方法にあって、
これら半導体基板及び酸化膜上の全面に堆積したポリシ
リコンを酸化して、絶縁膜とポリシリコンとの界面を形
成し、この界面が前記半導体基板の表面よりも低くなる
ように、これら半導体基板及び酸化膜上の全面に堆積し
たポリシリコンを酸化するポリシリコン酸化工程と、前
記半導体基板の表面に堆積した酸化膜及び絶縁膜を除去
して、前記トレンチ内にのみ絶縁膜が形成してあるよう
にする絶縁膜形成工程とを有することを特徴とする。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: using an oxide film on a semiconductor substrate as a mask;
A first trench forming step of forming a trench;
Forming a sidewall oxide film on a sidewall surface of the first trench formed in the trench forming process; and forming a second trench using the oxide film and the sidewall oxide film as a mask. A capacitor insulating film forming step of forming a capacitor insulating film on the side wall surface of the trench including the first trench and the second trench; and a polysilicon depositing step of depositing polysilicon over the entire surface of the semiconductor substrate and the oxide film. In the method for manufacturing a semiconductor device having
Polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film is oxidized to form an interface between the insulating film and the polysilicon, and the interface between the semiconductor substrate and the oxide film is lower than the surface of the semiconductor substrate. A polysilicon oxidation step of oxidizing polysilicon deposited on the entire surface of the oxide film, and removing the oxide film and the insulating film deposited on the surface of the semiconductor substrate so that an insulating film is formed only in the trench. And forming an insulating film.
【００２７】なお、上記した請求項１の発明に係る半導
体装置の製造方法と重複する説明は省略する。前記ポリ
シリコン酸化工程は、これら半導体基板及び酸化膜上の
全面に堆積したポリシリコンを９００〜１１００℃のス
チーム雰囲気中で酸化して、絶縁膜とポリシリコンとの
界面を形成し、この界面が前記半導体基板の表面よりも
低くなるように、これら半導体基板及び酸化膜上の全面
に堆積したポリシリコンを酸化するものであり、この界
面下部にあるポリシリコンがキャパシタ蓄積電極をなす
ものである。The description that overlaps with the method of manufacturing a semiconductor device according to the first aspect of the present invention will be omitted. In the polysilicon oxidation step, the polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film is oxidized in a steam atmosphere at 900 to 1100 ° C. to form an interface between the insulating film and the polysilicon. The polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film is oxidized so as to be lower than the surface of the semiconductor substrate, and the polysilicon below the interface forms a capacitor storage electrode.
【００２８】従って、請求項２の発明に係る半導体装置
の製造方法によれば、ポリシリコンの表面が半導体基板
の表面よりも低くなるようにポリシリコンを酸化するよ
うにしたので、従来のように半導体基板上に垂直段差が
発生してしまうようなことはなく、ゲートの露光時のハ
レーションによる予期せぬゲート寸法の変化や、エッチ
ング時の過剰なエッチングによるゲート酸化膜が破れて
しまうようなこともなく、ひいては歩留まりを安定させ
ることができる。Therefore, according to the method of manufacturing a semiconductor device according to the second aspect of the present invention, the polysilicon is oxidized so that the surface of the polysilicon is lower than the surface of the semiconductor substrate. There will be no vertical steps on the semiconductor substrate, unexpected changes in gate dimensions due to halation during gate exposure, and breakage of the gate oxide film due to excessive etching during etching. Therefore, the yield can be stabilized.
【００２９】さらに、請求項２の発明に係る半導体装置
の製造方法によれば、これら半導体基板及び酸化膜上の
全面に堆積したポリシリコンを酸化して、絶縁膜とポリ
シリコンとの界面を形成し、この界面が前記半導体基板
の表面よりも低くなるように、これら半導体基板及び酸
化膜上の全面に堆積したポリシリコンを酸化した後、こ
れら半導体基板及び酸化膜上の全面に絶縁膜を堆積さ
せ、半導体基板の表面に堆積した酸化膜及び絶縁膜を除
去して、トレンチ内にのみ絶縁膜が形成してあるように
したので、従来のようなキャパシタ蓄積電極の周縁部に
溝部が形成されるようなことはなく、ひいては後に形成
されるＳＤ拡散層とキャパシタ蓄積電極とを接続するた
めの接続ストラップを介して、ゲート電極及びＳＤ拡散
層間や、ゲート電極及びキャパシタ蓄積電極間でショー
トするようなこともなくなる。Further, according to the method of manufacturing a semiconductor device according to the second aspect of the present invention, the polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film is oxidized to form an interface between the insulating film and the polysilicon. Then, after oxidizing the polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film so that this interface is lower than the surface of the semiconductor substrate, an insulating film is deposited on the entire surface of the semiconductor substrate and the oxide film. Then, the oxide film and the insulating film deposited on the surface of the semiconductor substrate were removed so that the insulating film was formed only in the trench, so that a groove was formed in the peripheral portion of the capacitor storage electrode as in the conventional case. Therefore, the gate electrode and the SD diffusion layer, and the gate electrode are connected via a connection strap for connecting the SD diffusion layer formed later and the capacitor storage electrode. Also eliminated it as a short circuit between the fine capacitor storage electrode.
【００３０】また、請求項２の発明に係る半導体装置の
製造方法によれば、キャパシタ蓄積電極の上部に絶縁膜
を形成するための絶縁膜堆積工程を経なくても、キャパ
シタ蓄積電極上部を絶縁膜とすることができるので、請
求項１記載の半導体装置の製造方法と比べて、その工程
数を少なくすることができる。Further, according to the method of manufacturing a semiconductor device according to the second aspect of the present invention, the upper portion of the capacitor storage electrode can be insulated without performing an insulating film depositing step for forming an insulating film on the upper portion of the capacitor storage electrode. Since the film can be formed, the number of steps can be reduced as compared with the method of manufacturing a semiconductor device according to the first aspect.
【００３１】[0031]
【発明の実施の形態】以下、本発明を図面に基づいて説
明する。 （第１の実施の形態例）本発明の半導体装置の製造方法
に係る第１の実施の形態例について説明する。図１乃至
図６は、その半導体装置の製造方法における処理工程を
示す説明図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. (First Embodiment) A first embodiment of the method of manufacturing a semiconductor device according to the present invention will be described. 1 to 6 are explanatory views showing processing steps in the method of manufacturing the semiconductor device.
【００３２】まず、図１（ａ）に示すように、Ｐ型のシ
リコン基板（Ｓｉ基板）１上に、５０００オングストロ
ーム程度のシリコン酸化膜２をＣＶＤ法により形成す
る。このシリコン酸化膜２上にトレンチキャパシタを形
成するためのレジストパターンを形成する。なお、シリ
コン基板１上に形成されたシリコン酸化膜２は、シリコ
ン窒化膜等の絶縁膜であっても良い。First, as shown in FIG. 1A, a silicon oxide film 2 of about 5000 Å is formed on a P-type silicon substrate (Si substrate) 1 by a CVD method. A resist pattern for forming a trench capacitor is formed on silicon oxide film 2. The silicon oxide film 2 formed on the silicon substrate 1 may be an insulating film such as a silicon nitride film.
【００３３】このレジストパターンをマスクにしてシリ
コン酸化膜２をシリコン基板１表面までエッチングし、
トレンチキャパシタのパターンをシリコン酸化膜２上に
形成する（パターン形成工程）。Using this resist pattern as a mask, the silicon oxide film 2 is etched down to the surface of the silicon substrate 1,
A pattern of a trench capacitor is formed on the silicon oxide film 2 (pattern forming step).
【００３４】次に、図１（ｂ）に示すようにシリコン酸
化膜２をマスクにして第１トレンチ３を形成する（第１
トレンチ形成工程）。なお、この第１トレンチ３の深さ
は、寄生トランジスタの影響を考慮して１μｍ以上とす
るのが好ましい。Next, as shown in FIG. 1B, a first trench 3 is formed using the silicon oxide film 2 as a mask (first trench 3).
Trench forming step). Preferably, the depth of the first trench 3 is 1 μm or more in consideration of the influence of the parasitic transistor.
【００３５】次に、この全面に１０００オングストロー
ム程度の被覆性に優れたシリコン酸化膜を堆積させ、こ
の全面をＣＦ4 ／ＣＦＨ3 ガスによる異方性エッチング
でエッチバックすることにより、図１（ｃ）に示すよう
に第１トレンチ３の側壁面３ａに１０００オングストロ
ーム程度の側壁酸化膜４を形成する（側壁酸化膜形成工
程）。Next, a silicon oxide film having excellent covering properties of about 1000 Å is deposited on the entire surface, and the entire surface is etched back by anisotropic etching with CF 4 / CFH 3 gas, thereby obtaining FIG. 2), a sidewall oxide film 4 of about 1000 angstroms is formed on the sidewall surface 3a of the first trench 3 (a sidewall oxide film forming step).
【００３６】次に、図２（ａ）に示すようにシリコン酸
化膜２及び側壁酸化膜４をマスクにして第２トレンチ５
を形成する（第２トレンチ形成工程）。なお、この第２
トレンチ５の深さは数μｍ程度とする。Next, as shown in FIG. 2A, the second trench 5 is formed using the silicon oxide film 2 and the side wall oxide film 4 as a mask.
Is formed (second trench forming step). Note that this second
The depth of the trench 5 is about several μm.
【００３７】次に入射角を５〜１５度、回転数を数ｒｐ
ｓ程度の斜め回転イオン注入によってＰもしくはＡｓを
１Ｅ１３〜１Ｅ１４ｃｍ・２程度のドーズ量で第２トレ
ンチ５に注入する。この斜め回転イオン注入によって、
図２（ｂ）に示すように、第２トレンチ５の側壁面５ａ
にｎ+ 拡散層６を形成する。なお、第２トレンチ５の側
壁面５ａにｎ+ 拡散層６を形成するに際して、前記側壁
酸化膜４を突き抜けて第１トレンチ３の側壁面３ａにｎ
+ 拡散層が形成されないように、この斜め回転イオン注
入は１０ＫｅＶ〜３０ＫｅＶ程度のエネルギーで行われ
るようにする。Next, the incident angle is 5 to 15 degrees, and the number of rotations is several rpm.
P or As is implanted into the second trench 5 at a dose of about 1E13 to 1E14 cm · 2 by oblique rotation ion implantation of about s. By this oblique rotation ion implantation,
As shown in FIG. 2B, the side wall surface 5a of the second trench 5
Then, an n @ + diffusion layer 6 is formed. In forming the n @ + diffusion layer 6 on the side wall surface 5a of the second trench 5, the n + diffusion layer 6 penetrates through the side wall oxide film 4 and is formed on the side wall surface 3a of the first trench 3.
+ This oblique rotation ion implantation is performed at an energy of about 10 KeV to 30 KeV so that a diffusion layer is not formed.
【００３８】さらに、図２（ｂ）に示すように、これら
第１トレンチ３及び第２トレンチ５から成るトレンチ内
面に１００オングストローム程度のシリコン窒化物を形
成し、引き続き８５０℃のスチーム雰囲気（Ｈ2 Ｏ2 ）
中で３０分程度曝して容量絶縁膜７を形成する（容量絶
縁膜形成工程）。Further, as shown in FIG. 2B, a silicon nitride of about 100 Å is formed on the inner surface of the first and second trenches 3 and 5, and then a 850 ° C. steam atmosphere (H 2 O 2 )
The capacitor insulating film 7 is formed by exposing the substrate for about 30 minutes (capacitor insulating film forming step).
【００３９】次に、このトレンチ内部にキャパシタ蓄積
電極を形成するために、図３（ａ）に示すように、１〜
１０Ｅ２０ｃｍ・３程度の不純物をドープしたポリシリ
コン８をトレンチ内部に埋め込むように全面に堆積させ
る（ポリシリコン堆積工程）。なお、この際のポリシリ
コン８の薄膜は、表面平坦化の観点から経験上５０００
オングストローム程度以上にすることが望ましい。Next, in order to form a capacitor storage electrode inside the trench, as shown in FIG.
Polysilicon 8 doped with an impurity of about 10E20 cm · 3 is deposited on the entire surface so as to be embedded in the trench (polysilicon deposition step). In this case, the thin film of the polysilicon 8 is 5,000 in experience from the viewpoint of surface flattening.
It is desirable that the thickness be about angstrom or more.
【００４０】次に、図３（ｂ）に示すように、不純物を
ドーブしたポリシリコン８の表面がシリコン基板１の表
面よりも低くなるように不純物をドーブしたポリシリコ
ン８をエッチバックして（ポリシリコンエッチバック工
程）、トレンチ内部にポリシリコン８から成るキャパシ
タ蓄積電極９を形成する（キャパシタ蓄積電極形成工
程）。なお、シリコン基板１の表面とキャパシタ蓄積電
極９の表面との高さの差は１０００〜２０００オングス
トロームを目安とするものである。Next, as shown in FIG. 3B, the doped polysilicon 8 is etched back so that the surface of the doped polysilicon 8 is lower than the surface of the silicon substrate 1 (FIG. 3B). (Polysilicon etch back step), forming a capacitor storage electrode 9 made of polysilicon 8 inside the trench (capacitor storage electrode forming step). The height difference between the surface of the silicon substrate 1 and the surface of the capacitor storage electrode 9 is about 1000 to 2000 angstroms.
【００４１】次に、図４（ａ）に示すように、キャパシ
タ蓄積電極９の上部のトレンチを埋め込むように酸化膜
１０を堆積させる（酸化膜堆積工程）。なお、この酸化
膜堆積工程による酸化膜１０の厚みは３０００〜１００
００オングストローム程度とする。Next, as shown in FIG. 4A, an oxide film 10 is deposited so as to fill the trench above the capacitor storage electrode 9 (oxide film deposition step). The thickness of oxide film 10 in this oxide film deposition step is 3000 to 100
It is set to about 00 angstroms.
【００４２】次に、図４（ｂ）に示すように、シリコン
基板１上の不要な酸化膜１０及びマスク用のシリコン酸
化膜３を化学機械研磨（ＣＭＰ）にて除去することによ
り、キャパシタ蓄積電極（トレンチキャパシタ）９上部
のみに、絶縁酸化膜１１が残存する構造にする（絶縁酸
化膜形成工程）。なお、この絶縁酸化膜形成工程におい
ては、従来のようなキャパシタ蓄積電極の周縁部に溝部
が形成されるようなことはない。Next, as shown in FIG. 4B, the unnecessary oxide film 10 and the mask silicon oxide film 3 on the silicon substrate 1 are removed by chemical mechanical polishing (CMP), so that the capacitor is stored. The structure is such that the insulating oxide film 11 remains only on the electrode (trench capacitor) 9 (insulating oxide film forming step). In the insulating oxide film forming step, a groove is not formed in the peripheral portion of the capacitor storage electrode as in the related art.
【００４３】次に、シリコン基板１表面を、７５０〜９
５０℃のスチーム（Ｈ2 Ｏ2 ）雰囲気又は乾燥酸素（Ｏ
2 ）雰囲気で熱酸化することにより、図５（ａ）に示す
ように、このシリコン基板１表面に１００オングストロ
ーム程度のゲート酸化膜１２を形成する（ゲート酸化膜
形成工程）。Next, the surface of the silicon substrate 1 is
50 ° C. steam (H 2 O 2 ) atmosphere or dry oxygen (O 2 )
2 ) By performing thermal oxidation in an atmosphere, a gate oxide film 12 of about 100 Å is formed on the surface of the silicon substrate 1 as shown in FIG. 5A (gate oxide film forming step).
【００４４】次に、このゲート酸化膜１２上にゲート電
極１３を形成する（ゲート電極形成工程）。このゲート
電極１３は、ポリシリコン、ＷやＴｉ等のシリサイド構
造又はＷＳｉやＴｉＳｉ等のポリサイド構造を有してい
るものとする。Next, a gate electrode 13 is formed on the gate oxide film 12 (gate electrode forming step). The gate electrode 13 has a polysilicon, a silicide structure such as W or Ti, or a polycide structure such as WSi or TiSi.
【００４５】次に、図５（ｂ）に示すように、２０〜５
０ＫｅＶのエネルギーで、リン又はヒ素等を１Ｅ１３〜
１Ｅ１５ｃｍ・３ 程度のドーズ量でイオン注入等を行
うことにより、シリコン基板１内にＳＤ拡散層１４を形
成する（ＳＤ拡散層形成工程）。次に、図５（ｂ）に示
すように、全面をＢＰＳＧ膜等で３０００オングストロ
ーム程度の層間膜１５を形成する（層間膜形成工程）。Next, as shown in FIG.
With energy of 0 KeV, phosphorus or arsenic is
The SD diffusion layer 14 is formed in the silicon substrate 1 by performing ion implantation or the like at a dose of about 1E15 cm · 3 (SD diffusion layer forming step). Next, as shown in FIG. 5B, an interlayer film 15 of about 3000 angstroms is formed on the entire surface by a BPSG film or the like (interlayer film forming step).
【００４６】次に、図５（ｃ）に示すように、トレンチ
内部に埋め込んだキャパシタ蓄積電極９とＳＤ拡散層１
４とを接続する接続ストラップを形成するために、スト
ラップ孔１６を形成し、このストラップ孔１６をリンド
ホープのポリシリコン等で埋め込むことにより接続スト
ラップ１７を形成する（接続ストラップ形成工程）。こ
れらの工程を経て、トレンチキャパシタのセルを形成す
ることにより、トレンチキャパシタ構造を有する半導体
装置を製造することができる。Next, as shown in FIG. 5C, the capacitor storage electrode 9 embedded in the trench and the SD diffusion layer 1 are formed.
In order to form a connection strap for connecting the connection strap 4, the strap hole 16 is formed, and the strap hole 16 is buried with a Lind Hope polysilicon or the like to form a connection strap 17 (connection strap forming step). By forming the cells of the trench capacitor through these steps, a semiconductor device having a trench capacitor structure can be manufactured.
【００４７】従って、第１の実施の形態によれば、図３
（ｂ）に示すように、不純物をドーブしたポリシリコン
８の表面がシリコン基板１の表面よりも低くなるように
ポリシリコン８をエッチバックするようにしたので、従
来のようにウェーハ面上に垂直段差が発生してしまうよ
うなことはなく、ゲートの露光時のハレーションによる
予期せぬゲート寸法の変化や、エッチング時に過剰なエ
ッチングによりゲート酸化膜１２が破れてしまうような
こともなく、ひいては歩留まりを安定させることができ
る。Therefore, according to the first embodiment, FIG.
As shown in FIG. 2B, the polysilicon 8 doped with impurities is etched back so that the surface of the polysilicon 8 is lower than the surface of the silicon substrate 1, so that the polysilicon 8 is perpendicular to the wafer surface as in the conventional case. Steps do not occur, and there is no unexpected change in gate dimensions due to halation at the time of exposure of the gate, and no breakage of the gate oxide film 12 due to excessive etching at the time of etching. Can be stabilized.
【００４８】さらに、第１の実施の形態によれば、図３
（ｂ）に示すように、不純物をドーブしたポリシリコン
８の表面がシリコン基板１の表面よりも低くなるように
ポリシリコン８をエッチバックした後、トレンチ内部に
ポリシリコン８から成るキャパシタ蓄積電極９を形成
し、このキャパシタ蓄積電極９の上部のトレンチを埋め
込むように酸化膜１０を堆積させ、図４（ｂ）に示すよ
うに、シリコン基板１上の不要な酸化膜１０及びマスク
用のシリコン酸化膜３を化学機械研磨（ＣＭＰ）にて除
去することにより、キャパシタ蓄積電極（トレンチキャ
パシタ）９上部のみに、絶縁酸化膜１１が残存する構造
にしたので、従来のようなキャパシタ蓄積電極の周縁部
に溝部が形成されるようなことはなく、ひいてはＳＤ拡
散層１４とキャパシタ蓄積電極９とを接続するための接
続ストラップ１７を介して、ゲート電極１３及びＳＤ拡
散層１４間や、ゲート電極１３及びキャパシタ蓄積電極
９間でショートするようなこともなくなる。Further, according to the first embodiment, FIG.
As shown in FIG. 2B, after the polysilicon 8 is etched back so that the surface of the doped polysilicon 8 is lower than the surface of the silicon substrate 1, a capacitor storage electrode 9 made of the polysilicon 8 is formed inside the trench. Is formed, and an oxide film 10 is deposited so as to fill the trench above the capacitor storage electrode 9. As shown in FIG. 4B, the unnecessary oxide film 10 on the silicon substrate 1 and the silicon oxide for the mask are formed. By removing the film 3 by chemical mechanical polishing (CMP), the insulating oxide film 11 is left only on the upper part of the capacitor storage electrode (trench capacitor) 9. No connection groove 17 is formed between the SD diffusion layer 14 and the capacitor storage electrode 9. To, and between the gate electrode 13 and the SD diffusion layer 14, also eliminates possible such that short circuit between the gate electrode 13 and the capacitor storage electrode 9.
【００４９】（第２の実施の形態例）次に、本発明に係
る半導体装置の製造方法の第２の実施の形態について説
明する。図６に同半導体装置の製造方法の第２の実施の
形態例の製造工程を示す。(Second Embodiment) Next, a second embodiment of the method of manufacturing a semiconductor device according to the present invention will be described. FIG. 6 shows a manufacturing process according to the second embodiment of the method of manufacturing the semiconductor device.
【００５０】この第２の実施の形態に示す半導体装置の
製造方法における製造工程は、第１の実施の形態におけ
るパターン形成工程（図１（ａ））からポリシリコン堆
積工程（図３（ａ））までは同様の工程を経た後、図６
（ａ）に示すようにポリシリコン８を９００〜１１００
℃のスチーム（Ｈ2 Ｏ2 ）雰囲気中で酸化して、酸化膜
１８とポリシリコン８との界面がシリコン基板１の表面
上よりも下になる構造を得る（ポリシリコン酸化工
程）。なお、このポリシリコン酸化工程にてポリシリコ
ン８側の界面をキャパシタ蓄積電極９とする。The manufacturing steps in the method of manufacturing the semiconductor device according to the second embodiment include the steps of pattern formation (FIG. 1A) and polysilicon deposition step (FIG. 3A) in the first embodiment. 6) after the same steps up to FIG.
As shown in FIG.
Oxidation is performed in a steam (H 2 O 2 ) atmosphere at a temperature of ° C. to obtain a structure in which the interface between oxide film 18 and polysilicon 8 is lower than the surface of silicon substrate 1 (polysilicon oxidation step). In this polysilicon oxidation step, the interface on the polysilicon 8 side is used as the capacitor storage electrode 9.
【００５１】次に、図６（ｂ）に示すように、シリコン
基板１上の不要な酸化膜１８及びマスク用のシリコン酸
化膜３を化学機械研磨（ＣＭＰ）にて除去することによ
り、キャパシタ蓄積電極（トレンチキャパシタ）９上部
のみに、絶縁酸化膜１９が残存する構造にする（絶縁酸
化膜形成工程）。なお、この絶縁酸化膜形成工程におい
ては、従来のようなキャパシタ蓄積電極の周縁部に溝部
が形成されるようなことはない。Next, as shown in FIG. 6B, the unnecessary oxide film 18 on the silicon substrate 1 and the silicon oxide film 3 for the mask are removed by chemical mechanical polishing (CMP), thereby accumulating the capacitor. The structure is such that the insulating oxide film 19 remains only on the electrode (trench capacitor) 9 (insulating oxide film forming step). In the insulating oxide film forming step, a groove is not formed in the peripheral portion of the capacitor storage electrode as in the related art.
【００５２】この絶縁酸化膜形成工程後は、第１の実施
の形態におけるゲート酸化膜形成工程（図５（ａ））か
ら接続ストラップ形成工程（図５（ｃ））を経た後、ト
レンチキャパシタのセルを形成することにより、トレン
チキャパシタ構造を有する半導体装置を製造することが
できる。After the insulating oxide film forming step, after the gate oxide film forming step (FIG. 5A) and the connection strap forming step (FIG. 5C) in the first embodiment, the trench capacitor is formed. By forming cells, a semiconductor device having a trench capacitor structure can be manufactured.
【００５３】従って、第２の実施の形態によれば、図６
（ａ）に示すように、不純物をドーブしたポリシリコン
８の表面がシリコン基板１の表面よりも低くなるように
ポリシリコン８を９００〜１１００℃のスチーム雰囲気
中で酸化させるようにしたので、従来のようにウェーハ
面上に垂直段差が発生してしまうようなことはなく、ゲ
ートの露光時のハレーションによる予期せぬゲート寸法
の変化や、エッチング時の過剰なエッチングによるゲー
ト酸化膜１２が破れてしまうようなこともなく、ひいて
は歩留まりを安定させることができる。Therefore, according to the second embodiment, FIG.
As shown in FIG. 3A, the polysilicon 8 is oxidized in a steam atmosphere at 900 to 1100 ° C. so that the surface of the doped polysilicon 8 is lower than the surface of the silicon substrate 1. There is no such a case that a vertical step is generated on the wafer surface as in the above, and unexpected change in gate dimensions due to halation at the time of exposure of the gate, and breakage of the gate oxide film 12 due to excessive etching at the time of etching. It is possible to stabilize the yield without any trouble.
【００５４】さらに、上記した第２の実施の形態によれ
ば、図６（ａ）に示すように、不純物をドーブしたポリ
シリコン８の表面がシリコン基板１の表面よりも低くな
るようにポリシリコン８を９００〜１１００℃のスチー
ム雰囲気中で酸化させることにより、トレンチ内部にポ
リシリコン８から成るキャパシタ蓄積電極９を形成した
後、図６（ｂ）に示すように、シリコン基板１上の不要
な酸化膜１８及びマスク用のシリコン酸化膜３を化学機
械研磨（ＣＭＰ）にて除去することにより、キャパシタ
蓄積電極（トレンチキャパシタ）９上部のみに、絶縁酸
化膜１９が残存する構造にしたので、従来のようなキャ
パシタ蓄積電極の周縁部に溝部が形成されるようなこと
はなく、ひいてはＳＤ拡散層１４とキャパシタ蓄積電極
９とを接続するための接続ストラップ１７を介して、ゲ
ート電極１３及びＳＤ拡散層１４間や、ゲート電極１３
及びキャパシタ蓄積電極９間でショートするようなこと
もなくなる。Further, according to the above-described second embodiment, as shown in FIG. 6A, the polysilicon 8 doped with impurities is formed such that the surface of the polysilicon 8 is lower than the surface of the silicon substrate 1. 8 is oxidized in a steam atmosphere at 900 to 1100 ° C. to form a capacitor storage electrode 9 made of polysilicon 8 inside the trench. Then, as shown in FIG. Since the oxide film 18 and the silicon oxide film 3 for the mask are removed by chemical mechanical polishing (CMP), an insulating oxide film 19 remains only on the capacitor storage electrode (trench capacitor) 9. No groove is formed on the periphery of the capacitor storage electrode as described above, and thus the SD diffusion layer 14 and the capacitor storage electrode 9 are connected. Through the connecting strap 17, and between the gate electrode 13 and the SD diffusion layer 14, gate electrode 13
In addition, a short circuit between the capacitor storage electrodes 9 does not occur.
【００５５】また、上記した第２の実施の形態によれ
ば、キャパシタ蓄積電極９の上部に絶縁酸化膜１９を形
成するための酸化膜堆積工程を経なくても、キャパシタ
蓄積電極９上部を絶縁酸化膜１９とすることができるの
で、第１の実施の形態に示す半導体装置の製造方法と比
べても、その工程数を少なくすることができる。Further, according to the above-described second embodiment, the upper portion of the capacitor storage electrode 9 can be insulated without performing an oxide film deposition step for forming the insulating oxide film 19 on the upper portion of the capacitor storage electrode 9. Since the oxide film 19 can be used, the number of steps can be reduced as compared with the method of manufacturing the semiconductor device described in the first embodiment.
【００５６】[0056]
【発明の効果】以上説明したように、請求項１の発明に
係る半導体装置の製造方法によれば、ポリシリコンの表
面が半導体基板の表面よりも低くなるようにポリシリコ
ンをエッチバックするようにしたので、従来のように半
導体基板上に垂直段差が発生してしまうようなことはな
く、ゲートの露光時のハレーションによる予期せぬゲー
ト寸法の変化や、エッチング時の過剰なエッチングによ
るゲート酸化膜が破れてしまうようなこともなく、ひい
ては歩留まりを安定させることができる。As described above, according to the method of manufacturing a semiconductor device of the first aspect, the polysilicon is etched back so that the surface of the polysilicon is lower than the surface of the semiconductor substrate. As a result, vertical steps do not occur on the semiconductor substrate as in the conventional case, unexpected changes in gate dimensions due to halation during gate exposure, and gate oxide films due to excessive etching during etching. Is not broken, and the yield can be stabilized.
【００５７】さらに、請求項１の発明に係る半導体装置
の製造方法によれば、ポリシリコンの表面が半導体基板
の表面よりも低くなるようにポリシリコンをエッチバッ
クした後、これら半導体基板及び酸化膜上の全面に絶縁
膜を堆積させ、半導体基板の表面に堆積した酸化膜及び
絶縁膜を除去して、トレンチ内にのみ絶縁膜が形成して
あるようにしたので、従来のようなキャパシタ蓄積電極
の周縁部に溝部が形成されるようなことはなく、ひいて
は後に形成されるＳＤ拡散層とキャパシタ蓄積電極とを
接続するための接続ストラップを介して、ゲート電極及
びＳＤ拡散層間や、ゲート電極及びキャパシタ蓄積電極
間でショートするようなこともなくなる。Further, according to the method of manufacturing a semiconductor device according to the first aspect of the present invention, after the polysilicon is etched back so that the surface of the polysilicon is lower than the surface of the semiconductor substrate, the semiconductor substrate and the oxide film are etched. An insulating film is deposited on the entire upper surface, and the oxide film and the insulating film deposited on the surface of the semiconductor substrate are removed, so that the insulating film is formed only in the trench. A groove is not formed in the peripheral portion of the gate electrode, and furthermore, a gate electrode and an SD diffusion layer, and a gate electrode and a SD electrode are connected via a connection strap for connecting an SD diffusion layer formed later and a capacitor storage electrode. There is no short circuit between the capacitor storage electrodes.
【００５８】また、請求項２の発明に係る半導体装置の
製造方法によれば、ポリシリコンの表面が半導体基板の
表面よりも低くなるようにポリシリコンを酸化するよう
にしたので、従来のように半導体基板上に垂直段差が発
生してしまうようなことはなく、ゲートの露光時のハレ
ーションによる予期せぬゲート寸法の変化や、エッチン
グ時の過剰なエッチングによるゲート酸化膜が破れてし
まうようなこともなく、ひいては歩留まりを安定させる
ことができる。According to the method of manufacturing a semiconductor device according to the second aspect of the present invention, the polysilicon is oxidized so that the surface of the polysilicon is lower than the surface of the semiconductor substrate. There will be no vertical steps on the semiconductor substrate, unexpected changes in gate dimensions due to halation during gate exposure, and breakage of the gate oxide film due to excessive etching during etching. Therefore, the yield can be stabilized.
【００５９】さらに、請求項２の発明に係る半導体装置
の製造方法によれば、これら半導体基板及び酸化膜上の
全面に堆積したポリシリコンを酸化して、絶縁膜とポリ
シリコンとの界面を形成し、この界面が前記半導体基板
の表面よりも低くなるように、これら半導体基板及び酸
化膜上の全面に堆積したポリシリコンを酸化した後、こ
れら半導体基板及び酸化膜上の全面に絶縁膜を堆積さ
せ、半導体基板の表面に堆積した酸化膜及び絶縁膜を除
去して、トレンチ内にのみ絶縁膜が形成してあるように
したので、従来のようなキャパシタ蓄積電極の周縁部に
溝部が形成されるようなことはなく、ひいては後に形成
されるＳＤ拡散層とキャパシタ蓄積電極とを接続するた
めの接続ストラップを介して、ゲート電極及びＳＤ拡散
層間や、ゲート電極及びキャパシタ蓄積電極間でショー
トするようなこともなくなる。Further, according to the method of manufacturing a semiconductor device according to the second aspect of the present invention, the polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film is oxidized to form an interface between the insulating film and the polysilicon. Then, after oxidizing the polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film so that this interface is lower than the surface of the semiconductor substrate, an insulating film is deposited on the entire surface of the semiconductor substrate and the oxide film. Then, the oxide film and the insulating film deposited on the surface of the semiconductor substrate were removed so that the insulating film was formed only in the trench, so that a groove was formed in the peripheral portion of the capacitor storage electrode as in the conventional case. Therefore, the gate electrode and the SD diffusion layer, and the gate electrode are connected via a connection strap for connecting the SD diffusion layer formed later and the capacitor storage electrode. Also eliminated it as a short circuit between the fine capacitor storage electrode.
【００６０】また、請求項２の発明に係る半導体装置の
製造方法によれば、キャパシタ蓄積電極の上部に絶縁膜
を形成するための絶縁膜堆積工程を経なくても、キャパ
シタ蓄積電極上部を絶縁膜とすることができるので、請
求項１記載の半導体装置の製造方法と比べて、その工程
数を少なくすることができる。According to the method of manufacturing a semiconductor device according to the second aspect of the present invention, the upper part of the capacitor storage electrode can be insulated without performing an insulating film deposition step for forming an insulating film on the upper part of the capacitor storage electrode. Since the film can be formed, the number of steps can be reduced as compared with the method of manufacturing a semiconductor device according to the first aspect.
【図１】本発明に係る半導体装置の製造方法（第１の実
施の形態）の製造工程を示す説明図である。 ａ）パターン形成工程 ｂ）第１トレンチ形成工程 ｃ）側壁酸化膜形成工程FIG. 1 is an explanatory view showing a manufacturing process of a method for manufacturing a semiconductor device (first embodiment) according to the present invention. a) Pattern forming step b) First trench forming step c) Side wall oxide film forming step
【図２】本発明に係る半導体装置の製造方法（第１の実
施の形態）の製造工程を示す説明図である。 ａ）第２トレンチ形成工程 ｂ）容量絶縁膜形成工程FIG. 2 is an explanatory view showing a manufacturing process of a method for manufacturing a semiconductor device (first embodiment) according to the present invention. a) Step of forming second trench b) Step of forming capacitor insulating film
【図３】本発明に係る半導体装置の製造方法（第１の実
施の形態）の製造工程を示す説明図である。 ａ）ポリシリコン堆積工程 ｂ）ポリシリコンエッチバック工程及びキャパシタ蓄積
電極形成工程FIG. 3 is an explanatory view showing a manufacturing process of a method for manufacturing a semiconductor device (first embodiment) according to the present invention. a) Polysilicon deposition step b) Polysilicon etch back step and capacitor storage electrode forming step
【図４】本発明に係る半導体装置の製造方法（第１の実
施の形態）の製造工程を示す説明図である。 ａ）酸化膜堆積工程 ｂ）絶縁酸化膜形成工程FIG. 4 is an explanatory view showing a manufacturing process of a method for manufacturing a semiconductor device (first embodiment) according to the present invention. a) Oxide film deposition step b) Insulating oxide film formation step
【図５】本発明に係る半導体装置の製造方法（第１の実
施の形態）の製造工程を示す説明図である。 ａ）ゲート酸化膜形成工程及びゲート電極形成工程 ｂ）ＳＤ拡散層形成工程及び層間膜形成工程 ｃ）接続ストラップ形成工程FIG. 5 is an explanatory diagram showing a manufacturing process of a method for manufacturing a semiconductor device (first embodiment) according to the present invention. a) Gate oxide film forming step and gate electrode forming step b) SD diffusion layer forming step and interlayer film forming step c) Connection strap forming step
【図６】本発明に係る半導体装置の製造方法（第２の実
施の形態）の製造工程を示す説明図である。 ａ）ポリシリコン酸化工程 ｂ）絶縁酸化膜形成工程FIG. 6 is an explanatory view showing a manufacturing process of a method for manufacturing a semiconductor device (second embodiment) according to the present invention. a) Polysilicon oxidation step b) Insulating oxide film forming step
【図７】従来の半導体装置の製造方法における製造工程
を示す説明図である。 ａ）パターン形成工程 ｂ）第１トレンチ形成工程 ｃ）側壁酸化膜形成工程FIG. 7 is an explanatory view showing a manufacturing process in a conventional method for manufacturing a semiconductor device. a) Pattern forming step b) First trench forming step c) Side wall oxide film forming step
【図８】従来の半導体装置の製造方法における製造工程
を示す説明図である。 ａ）第２トレンチ形成工程 ｂ）容量絶縁膜形成工程FIG. 8 is an explanatory view showing a manufacturing process in a conventional method of manufacturing a semiconductor device. a) Step of forming second trench b) Step of forming capacitor insulating film
【図９】従来の半導体装置の製造方法における製造工程
を示す説明図である。 ａ）ポリシリコン堆積工程 ｂ）ポリシリコンエッチバック工程及びキャパシタ蓄積
電極形成工程 ｃ）シリコン酸化膜除去工程FIG. 9 is an explanatory view showing a manufacturing process in a conventional method for manufacturing a semiconductor device. a) polysilicon deposition step b) polysilicon etch back step and capacitor storage electrode forming step c) silicon oxide film removing step
【図１０】従来の半導体装置の製造方法における製造工
程を示す説明図である。 ａ）絶縁酸化膜形成工程、ゲート酸化膜形成工程及びゲ
ート電極形成工程 ｂ）ＳＤ拡散層形成工程及び層間膜形成工程 ｃ）接続ストラップ形成工程FIG. 10 is an explanatory view showing a manufacturing process in a conventional method for manufacturing a semiconductor device. a) Insulating oxide film forming step, gate oxide film forming step and gate electrode forming step b) SD diffusion layer forming step and interlayer film forming step c) Connection strap forming step
【図１１】従来の半導体装置の製造方法におけるポリシ
リコンエッチバック工程にて形成される溝部を端的に示
す説明図である。 ａ）エッチバック量が大きい場合 ｂ）エッチバック量が小さい場合FIG. 11 is an explanatory view briefly showing a trench formed in a polysilicon etch-back step in a conventional method of manufacturing a semiconductor device. a) When the etch back amount is large b) When the etch back amount is small
【図１２】従来の半導体装置の製造方法にて製造された
半導体装置を示す説明図である。 ａ）同平面図 ｂ）図１２（ａ）に示すＡ−Ａ´線断面図 ｃ）図１２（ａ）に示すＢ−Ｂ´線断面図FIG. 12 is an explanatory diagram showing a semiconductor device manufactured by a conventional method of manufacturing a semiconductor device. a) Plan view b) Cross-sectional view taken along line AA 'shown in FIG. 12A c) Cross-sectional view taken along line BB' shown in FIG.
１ シリコン基板（半導体基板） ２ シリコン酸化膜（酸化膜） ３ 第１トレンチ ３ａ 側壁面 ４ 側壁酸化膜 ５ 第２トレンチ ７ 容量絶縁膜 ８ ポリシリコン ９ キャパシタ蓄積電極 １０ 酸化膜（絶縁膜） １１ 絶縁酸化膜（絶縁膜） １８ 酸化膜（絶縁膜） １９ 絶縁酸化膜（絶縁膜） DESCRIPTION OF SYMBOLS 1 Silicon substrate (semiconductor substrate) 2 Silicon oxide film (oxide film) 3 First trench 3a Side wall surface 4 Side wall oxide film 5 Second trench 7 Capacitive insulating film 8 Polysilicon 9 Capacitor storage electrode 10 Oxide film (insulating film) 11 Insulation Oxide film (insulation film) 18 Oxide film (insulation film) 19 Insulation oxide film (insulation film)
Claims (2)
１トレンチを形成する第１トレンチ形成工程と、この第
１トレンチ形成工程にて形成された第１トレンチの側壁
面に側壁酸化膜を形成する側壁酸化膜形成工程と、前記
酸化膜及び側壁酸化膜をマスクにして第２トレンチを形
成する第２トレンチ形成工程と、これら第１トレンチ及
び第２トレンチから成るトレンチの側壁面に容量絶縁膜
を形成する容量絶縁膜形成工程と、これら半導体基板及
び酸化膜上の全面にポリシリコンを堆積させるポリシリ
コン堆積工程とを有する半導体装置の製造方法であっ
て、 これら半導体基板及び酸化膜上の全面に堆積したポリシ
リコンの表面が前記半導体基板の表面よりも低くなるよ
うに、これら半導体基板及び酸化膜上の全面に堆積した
ポリシリコンをエッチバックするポリシリコンエッチバ
ック工程と、 これら半導体基板及び酸化膜上の全面に絶縁膜を堆積さ
せる絶縁膜堆積工程と、 前記半導体基板の表面に堆積
した酸化膜及び絶縁膜を除去して、前記トレンチ内にの
み絶縁膜が形成してあるようにする絶縁膜形成工程とを
有することを特徴とする半導体装置の製造方法。1. A first trench forming step of forming a first trench using an oxide film on a semiconductor substrate as a mask, and a side wall oxide film on a side wall surface of the first trench formed in the first trench forming step. Forming a side wall oxide film; forming a second trench using the oxide film and the side wall oxide film as a mask; forming a second trench using the first and second trenches; A method for manufacturing a semiconductor device, comprising: a capacitor insulating film forming step of forming a film; and a polysilicon depositing step of depositing polysilicon over the entire surface of the semiconductor substrate and the oxide film. Polysilicon deposited on the entire surface of the semiconductor substrate and the oxide film such that the surface of the polysilicon deposited on the entire surface is lower than the surface of the semiconductor substrate. A polysilicon etch-back process for performing etch back; an insulating film depositing process for depositing an insulating film over the entire surface of the semiconductor substrate and the oxide film; and removing the oxide film and the insulating film deposited on the surface of the semiconductor substrate to form the trench. And forming an insulating film only inside the semiconductor device.
１トレンチを形成する第１トレンチ形成工程と、この第
１トレンチ形成工程にて形成された第１トレンチの側壁
面に側壁酸化膜を形成する側壁酸化膜形成工程と、前記
酸化膜及び側壁酸化膜をマスクにして第２トレンチを形
成する第２トレンチ形成工程と、これら第１トレンチ及
び第２トレンチから成るトレンチの側壁面に容量絶縁膜
を形成する容量絶縁膜形成工程と、これら半導体基板及
び酸化膜上の全面にポリシリコンを堆積させるポリシリ
コン堆積工程とを有する半導体装置の製造方法であっ
て、 これら半導体基板及び酸化膜上の全面に堆積したポリシ
リコンを酸化して、絶縁膜とポリシリコンとの界面を形
成し、この界面が前記半導体基板の表面よりも低くなる
ように、これら半導体基板及び酸化膜上の全面に堆積し
たポリシリコンを酸化するポリシリコン酸化工程と、 前記半導体基板の表面に堆積した酸化膜及び絶縁膜を除
去して、前記トレンチ内にのみ絶縁膜が形成してあるよ
うにする絶縁膜形成工程とを有することを特徴とする半
導体装置の製造方法。2. A first trench forming step of forming a first trench using an oxide film on a semiconductor substrate as a mask, and a side wall oxide film on a side wall surface of the first trench formed in the first trench forming step. Forming a side wall oxide film; forming a second trench using the oxide film and the side wall oxide film as a mask; forming a second trench using the first and second trenches; A method for manufacturing a semiconductor device, comprising: a capacitor insulating film forming step of forming a film; and a polysilicon depositing step of depositing polysilicon over the entire surface of the semiconductor substrate and the oxide film. The polysilicon deposited on the entire surface is oxidized to form an interface between the insulating film and the polysilicon, and the interface is formed such that the interface is lower than the surface of the semiconductor substrate. A polysilicon oxidation step of oxidizing polysilicon deposited on the entire surface of the conductor substrate and the oxide film; and removing the oxide film and the insulation film deposited on the surface of the semiconductor substrate to form an insulation film only in the trench. And a method of manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307695A JP3070551B2 (en) | 1997-11-10 | 1997-11-10 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9307695A JP3070551B2 (en) | 1997-11-10 | 1997-11-10 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145421A true JPH11145421A (en) | 1999-05-28 |
| JP3070551B2 JP3070551B2 (en) | 2000-07-31 |
Family
ID=17972121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9307695A Expired - Lifetime JP3070551B2 (en) | 1997-11-10 | 1997-11-10 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070551B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763514B1 (en) | 2006-06-30 | 2007-10-04 | 삼성전자주식회사 | Method of manufacturing an opening of a semiconductor device and method of manufacturing a semiconductor device using the same method |
-
1997
- 1997-11-10 JP JP9307695A patent/JP3070551B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763514B1 (en) | 2006-06-30 | 2007-10-04 | 삼성전자주식회사 | Method of manufacturing an opening of a semiconductor device and method of manufacturing a semiconductor device using the same method |
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|---|---|
| JP3070551B2 (en) | 2000-07-31 |
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