JPH11136928A - Snubber circuit of semiconductor switching device - Google Patents

Snubber circuit of semiconductor switching device

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JPH11136928A
JPH11136928A JP29544497A JP29544497A JPH11136928A JP H11136928 A JPH11136928 A JP H11136928A JP 29544497 A JP29544497 A JP 29544497A JP 29544497 A JP29544497 A JP 29544497A JP H11136928 A JPH11136928 A JP H11136928A
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JP
Japan
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semiconductor switching
snubber
circuit
switching element
current
Prior art date
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JP29544497A
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Japanese (ja)
Inventor
Hitoshi Onuma
均 大沼
Osamu Kawabata
理 川畑
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Mitsubishi Heavy Industries Ltd
Original Assignee
Mitsubishi Heavy Industries Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide the snubber circuit of a semiconductor switching device, by which the rising rate of a device current can be suppressed and hindrances due to the increase in the rising rate of the device current can be avoided. SOLUTION: A snubber circuit has a series circuit which consists of a diode 11 and a capacitor 13 and is connected in parallel to a semiconductor switching device 1 inserted in a main circuit, a series circuit which consists of a snubber reactor 12 and the primary winding 21 of a saturable reactor 14 and is connected in parallel to the diode 11 and a current source 23, which is connected to the secondary winding 22 of the saturable reactor 14. When the semiconductor switching device 1 is turned on, the rise in the discharge current of the capacitor 13 is delayed by the saturable characteristics of the saturable reactor 14, which is magnetically saturated in a predetermined direction beforehand by the current source 23. After the saturable reactor 14 has been magnetically saturated in a reverse direction and the capacitor 13 has been discharged, the saturable reactor 14 is saturated magnetically in the predetermined direction again by the current source 23.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、インバータその他
の電力変換装置等に用いられる半導体スイッチング素子
のスナバ回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a snubber circuit of a semiconductor switching element used for an inverter and other power conversion devices.

【0002】[0002]

【従来の技術】図2は従来例に係る半導体スイッチング
素子のスナバ回路を示す図で、(a)はスナバ回路の回
路構成を示す図、(b)は(a)に示す回路の各部動作
波形を示す図である。図2の(a)は従来から広く知ら
れている半導体スイッチング素子のスナバ回路の一例を
示す図であって、1は主回路に介挿された半導体スイッ
チング素子、2は主回路電圧源、3は主回路抵抗、4は
主回路インダクタンス、10′はスナバ回路である。
2. Description of the Related Art FIGS. 2A and 2B are diagrams showing a snubber circuit of a semiconductor switching element according to a conventional example. FIG. 2A is a diagram showing a circuit configuration of the snubber circuit, and FIG. 2B is an operation waveform of each part of the circuit shown in FIG. FIG. FIG. 2A is a diagram showing an example of a snubber circuit of a semiconductor switching element which has been widely known from the prior art, wherein 1 is a semiconductor switching element inserted in a main circuit, 2 is a main circuit voltage source, 3 Is a main circuit resistance, 4 is a main circuit inductance, and 10 'is a snubber circuit.

【0003】スナバ回路10′は、ダイオード11とス
ナバ抵抗12との並列回路と、スナバコンデンサ13と
を直列に接続したものであり、前記半導体スイッチング
素子1に並列に接続されている。
[0003] The snubber circuit 10 'is a circuit in which a parallel circuit of a diode 11 and a snubber resistor 12 and a snubber capacitor 13 are connected in series, and is connected in parallel to the semiconductor switching element 1.

【0004】図2の(b)は、図2の(a)に示す回路
の各部の動作波形を示す図である。図2の(b)に示す
ように、半導体スイッチング素子1がオンしている期間
T1においては、同素子1には主回路電流Imが流れて
いる。
FIG. 2 (b) is a diagram showing operation waveforms of respective parts of the circuit shown in FIG. 2 (a). As shown in FIG. 2B, during a period T1 during which the semiconductor switching element 1 is on, a main circuit current Im flows through the element 1.

【0005】半導体スイッチング素子1が期間T2 にお
いてターンオフ動作するとき、素子電流Ieは図示破線
で示す如く減少する。この時、主回路電流Imは、ダイ
オード11とコンデンサ13との直列回路へ転流し、主
回路のインダクタンス4に蓄えられていたエネルギーが
スナバコンデンサ13に吸収されることになる。これに
より半導体スイッチング素子1の両端に発生するサージ
電圧,電圧上昇率は抑制される。半導体スイッチング素
子1がオフ状態になっている期間T3 中は、スナバコン
デンサ13は主回路電圧源2により所定電圧レベルに充
電されている。
When the semiconductor switching element 1 performs a turn-off operation in the period T2, the element current Ie decreases as shown by a broken line in the figure. At this time, the main circuit current Im is commutated to the series circuit of the diode 11 and the capacitor 13, and the energy stored in the inductance 4 of the main circuit is absorbed by the snubber capacitor 13. As a result, a surge voltage and a voltage increase rate generated at both ends of the semiconductor switching element 1 are suppressed. During the period T3 in which the semiconductor switching element 1 is in the off state, the snubber capacitor 13 is charged to a predetermined voltage level by the main circuit voltage source 2.

【0006】半導体スイッチング素子1が期間T4 にお
いてターンオン動作するとき、半導体スイッチング素子
1の両端電圧Veは急に低下する。同時に、主回路電流
Imとスナバコンデンサ13の放電電流Isrとが、半導
体スイッチング素子1に流入し始める。
When the semiconductor switching element 1 is turned on during the period T4, the voltage Ve across the semiconductor switching element 1 drops sharply. At the same time, the main circuit current Im and the discharge current Isr of the snubber capacitor 13 start flowing into the semiconductor switching element 1.

【0007】ここで、スナバコンデンサ13の静電容量
に着目すると、上記静電容量が大きいほど、半導体スイ
ッチング素子1の両端のサージ電圧、電圧上昇率の抑制
効果は大きい。しかし、その分だけ前記放電電流Isrも
増大することになる。
Here, focusing on the capacitance of the snubber capacitor 13, the greater the capacitance is, the greater the effect of suppressing the surge voltage and the rate of voltage increase at both ends of the semiconductor switching element 1. However, the discharge current Isr increases accordingly.

【0008】半導体スイッチング素子1のオフ時に充電
状態となったスナバコンデンサ13の充電電荷は、半導
体スイッチング素子1がターンオンした時点から次にタ
ーンオフする迄の間に放電させておく必要がある。した
がって前記充電電荷の放電は比較的速やかに行なわれる
必要がある。このためスナバ抵抗12の抵抗値は、通常
の場合、比較的小さな放電時定数が得られるように、比
較的小さな値に設定される。スナバ抵抗12の抵抗値を
小さくすると、ターンオン時のスナバ放電電流Isrのピ
ーク値が大きくなる。そうすると、放電経路のインダク
タンスが同じならば、上記ピーク値が大きくなった分だ
けスナバ放電電流Isrの電流上昇率が大きくなり、素子
電流Ieの電流上昇率も大きくなる。
The charge of the snubber capacitor 13 that has been charged when the semiconductor switching element 1 is turned off must be discharged between the time when the semiconductor switching element 1 is turned on and the time when the semiconductor switching element 1 is turned off next time. Therefore, it is necessary to discharge the charged electric charges relatively quickly. For this reason, the resistance value of the snubber resistor 12 is usually set to a relatively small value so that a relatively small discharge time constant is obtained. When the resistance value of the snubber resistor 12 is reduced, the peak value of the snubber discharge current Isr at the time of turn-on increases. Then, if the inductances of the discharge paths are the same, the current increase rate of the snubber discharge current Isr increases and the current increase rate of the element current Ie increases by an amount corresponding to the increase in the peak value.

【0009】ターンオン時における素子電流Ieの上昇
率が大きいと、素子両端電圧Veと素子電流Ieとの積
の時間積分値であるターンオン損失が増大することにな
る。また素子電流Ieの上昇率が、半導体スイッチング
素子1に規定されているターンオン時における電流上昇
率の上限値を超えると、当該素子1が破壊するおそれが
ある。
If the rate of rise of the device current Ie at the time of turn-on is large, the turn-on loss, which is the time integral value of the product of the device voltage Ve and the device current Ie, increases. If the rise rate of the device current Ie exceeds the upper limit of the current rise rate at the time of turn-on specified for the semiconductor switching device 1, the device 1 may be broken.

【0010】[0010]

【発明が解決しようとする課題】上記したように、従来
の半導体スイッチング素子1のスナバ回路10′では、
半導体スイッチング素子1のターンオン時において主回
路電流とImとスナバコンデンサ13の放電電流Isrと
が同時に半導体スイッチング素子1に流入するため、半
導体スイッチング素子両端のサージ電圧,電圧上昇率の
抑制効果を高めるべくスナバコンデンサ13の静電容量
を大きくしたり、スナバコンデンサ13の充電電荷を速
やかに放電させるべくスナバ抵抗12の値を小さくする
と、素子電流Ieの電流上昇率が増大し、ターンオン損
失を増大させる等の不具合が生じる欠点があった。
As described above, in the conventional snubber circuit 10 'of the semiconductor switching device 1,
When the semiconductor switching element 1 is turned on, the main circuit current, Im, and the discharge current Isr of the snubber capacitor 13 flow into the semiconductor switching element 1 at the same time. If the capacitance of the snubber capacitor 13 is increased, or if the value of the snubber resistor 12 is decreased in order to quickly discharge the charge of the snubber capacitor 13, the current rise rate of the element current Ie increases, and the turn-on loss increases. There was a disadvantage that the problem described above occurred.

【0011】本発明の目的は、半導体スイッチング素子
のターンオン時における素子電流の上昇率を抑制するこ
とができ、素子電流の上昇率アップに起因する弊害を回
避できる半導体スイッチング素子のスナバ回路を提供す
ることにある。
An object of the present invention is to provide a snubber circuit of a semiconductor switching element which can suppress the rate of increase of the element current when the semiconductor switching element is turned on and can avoid the adverse effects caused by the increase of the rate of increase of the element current. It is in.

【0012】[0012]

【課題を解決するための手段】前記課題を解決し目的を
達成するために本発明の半導体スイッチング素子のスナ
バ回路は下記の如く構成されている。本発明の半導体ス
イッチング素子のスナバ回路は、主回路に介挿された半
導体スイッチング素子と並列に接続されるダイオード及
びコンデンサの直列回路と、この直列回路における前記
ダイオードと並列に接続されるスナバ抵抗及び可飽和リ
アクトルの直列回路とを具備し、前記半導体スイッチン
グ素子がターンオンするとき、前記可飽和リアクトルの
可飽和特性により、前記コンデンサの放電電流の立上り
を遅延させるようにしたことを特徴としている。
In order to solve the above problems and achieve the object, a snubber circuit of a semiconductor switching device according to the present invention is configured as follows. The snubber circuit of the semiconductor switching element of the present invention includes a series circuit of a diode and a capacitor connected in parallel with the semiconductor switching element inserted in the main circuit, a snubber resistor connected in parallel with the diode in the series circuit, and A series circuit of a saturable reactor, wherein when the semiconductor switching element is turned on, the rise of the discharge current of the capacitor is delayed by the saturable characteristic of the saturable reactor.

【0013】[0013]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

(第1実施形態) 「構成」図1は第1実施形態に係る半導体スイッチング
素子のスナバ回路を示す図であり、(a)はスナバ回路
の回路構成を示す図、(b)は(a)に示す回路の各部
動作波形を示す図である。
First Embodiment [Configuration] FIG. 1 is a diagram illustrating a snubber circuit of a semiconductor switching element according to a first embodiment, (a) is a diagram illustrating a circuit configuration of a snubber circuit, and (b) is a diagram (a). FIG. 5 is a diagram showing operation waveforms of respective parts of the circuit shown in FIG.

【0014】図1の(a)に示すように、半導体スイッ
チング素子1は、主回路電圧源2に対し主回路抵抗3及
び主回路インダクタンス4を直列に介して接続されてい
る。半導体スイッチング素子1には、二点鎖線で囲んで
示す所謂スナバ回路10が並列に接続されている。
As shown in FIG. 1A, a semiconductor switching element 1 is connected to a main circuit voltage source 2 via a main circuit resistor 3 and a main circuit inductance 4 in series. A so-called snubber circuit 10 enclosed by a two-dot chain line is connected to the semiconductor switching element 1 in parallel.

【0015】このスナバ回路10は、ダイオード11と
コンデンサ13とを直列に接続し、上記ダイオード11
に、スナバ抵抗12と可飽和リアクトル(可飽和コイ
ル)14との直列回路を並列に接続したものである。
The snubber circuit 10 includes a diode 11 and a capacitor 13 connected in series.
In addition, a series circuit of a snubber resistor 12 and a saturable reactor (saturable coil) 14 is connected in parallel.

【0016】可飽和リアクトル14は、可飽和特性を持
つ円環状のコア材20に,一次巻線21および二次巻線
22を巻装し、上記一次巻線21を前記スナバ抵抗12
と直列に介挿接続すると共に、上記二次巻線22をコア
材磁束飽和用の電流を供給する為の電流源23に接続し
たものである。
The saturable reactor 14 has a primary winding 21 and a secondary winding 22 wound around an annular core material 20 having a saturable characteristic, and the primary winding 21 is connected to the snubber resistor 12.
And the secondary winding 22 is connected to a current source 23 for supplying a current for core material magnetic flux saturation.

【0017】かくして可飽和リアクトル14の二次巻線
22に電流源23からの出力電流を通流させることによ
り、コア材20は発生した磁界により予め所定方向へ磁
気飽和される。この磁気飽和の方向は、半導体スイッチ
ング素子1のターンオン時において一次巻線21を流れ
るスナバコンデンサ13の放電電流Isrによってコア材
20に発生する磁界を打ち消す方向である。
By passing the output current from the current source 23 through the secondary winding 22 of the saturable reactor 14, the core member 20 is magnetically saturated in a predetermined direction by the generated magnetic field. The direction of the magnetic saturation is a direction for canceling the magnetic field generated in the core member 20 by the discharge current Isr of the snubber capacitor 13 flowing through the primary winding 21 when the semiconductor switching element 1 is turned on.

【0018】「動作」図1の(b)は、図1の(a)に
示す回路の各部の動作波形を示す図である。図1の
(b)に示すように、半導体スイッチング素子1がオン
している期間T1においては、同素子1には主回路電流
Imが流れている。
[Operation] FIG. 1B is a diagram showing operation waveforms of various parts of the circuit shown in FIG. 1A. As shown in FIG. 1B, during a period T1 during which the semiconductor switching element 1 is on, a main circuit current Im flows through the element 1.

【0019】半導体スイッチング素子1が期間T2 にお
いてターンオフ動作するとき、素子電流Ieは図示破線
で示す如く減少する。この時、主回路電流Imは、ダイ
オード11とコンデンサ13との直列回路へ転流し、主
回路のインダクタンス4に蓄えられていたエネルギーが
スナバコンデンサ13に吸収されることになる。これに
より半導体スイッチング素子1の両端に発生するサージ
電圧,電圧上昇率は抑制される。
When the semiconductor switching element 1 is turned off in the period T2, the element current Ie decreases as shown by the broken line in the figure. At this time, the main circuit current Im is commutated to the series circuit of the diode 11 and the capacitor 13, and the energy stored in the inductance 4 of the main circuit is absorbed by the snubber capacitor 13. As a result, a surge voltage and a voltage increase rate generated at both ends of the semiconductor switching element 1 are suppressed.

【0020】半導体スイッチング素子1がオフ状態にな
っている期間T3 中は、スナバコンデンサ13は主回路
電圧源2により所定電圧レベルに充電されている。半導
体スイッチング素子1が期間T4 においてターンオン動
作するとき、半導体スイッチング素子1の両端電圧は急
に低下する。同時に、主回路電流Imとスナバコンデン
サ13の放電電流Isrとが、半導体スイッチング素子1
に流入し始める。
During the period T3 in which the semiconductor switching element 1 is in the off state, the snubber capacitor 13 is charged to a predetermined voltage level by the main circuit voltage source 2. When the semiconductor switching element 1 is turned on during the period T4, the voltage across the semiconductor switching element 1 drops sharply. At the same time, the main circuit current Im and the discharge current Isr of the snubber capacitor 13
Begin to flow into.

【0021】「作用・効果」本実施形態のスナバ回路1
0においては、スナバコンデンサ13の放電電流Isrが
可飽和リアクトル14の一次巻線21を流れるとき、可
飽和リアクトル14のコア材20は予め所定方向に磁気
飽和されているため、コア材20のB−H特性により、
コア材20がスナバコンデンサ13の放電電流Isrによ
って、逆方向に磁気飽和するまでの透磁率が大きい期間
だけ、放電電流Isrの立上りが遅延される。
[Operation and Effect] Snubber circuit 1 of the present embodiment
0, when the discharge current Isr of the snubber capacitor 13 flows through the primary winding 21 of the saturable reactor 14, the core material 20 of the saturable reactor 14 is magnetically saturated in a predetermined direction in advance. -H characteristic
The discharge current Isr of the snubber capacitor 13 causes the core material 20 to delay the rise of the discharge current Isr only during a period of high magnetic permeability until the core material 20 is magnetically saturated in the reverse direction.

【0022】すなわち図1の(b)に示すように、放電
電流Isrの立上がりは、可飽和リアクトル14が存在し
ない場合(破線Aで示す場合=従来例に相当)に比べ、
位相が遅延時間DTだけ遅れた特性曲線Bのようにな
る。
That is, as shown in FIG. 1B, the rise of the discharge current Isr is larger than that in the case where the saturable reactor 14 is not present (the case shown by the broken line A = corresponding to the conventional example).
The characteristic curve B has a phase delayed by the delay time DT.

【0023】コア材20が逆方向に磁気飽和すると、放
電電流Isrが流れてスナバコンデンサ13の電荷が放電
する。その後、可飽和リアクトル14のコア材20は、
電流源23の出力電流により、次回のターンオンまでの
間に再び所定方向に磁気飽和する。
When the core member 20 is magnetically saturated in the reverse direction, a discharge current Isr flows and the electric charge of the snubber capacitor 13 is discharged. After that, the core material 20 of the saturable reactor 14 is
Due to the output current of the current source 23, magnetic saturation occurs again in a predetermined direction until the next turn-on.

【0024】スナバコンデンサ13の放電電流Isrの立
上り遅延時間DTを、半導体スイッチング素子1の両端
電圧Veがオフ電圧から定常オン電圧に降下するまでの
1〜2μsとすることで、ターンオン損失は低減され
る。
The turn-on loss is reduced by setting the rise delay time DT of the discharge current Isr of the snubber capacitor 13 to 1 to 2 μs until the voltage Ve across the semiconductor switching element 1 drops from the OFF voltage to the steady ON voltage. You.

【0025】(変形例)実施形態に示された半導体スイ
ッチング素子のスナバ回路は、下記の変形例を含んでい
る。
(Modification) The snubber circuit of the semiconductor switching element shown in the embodiment includes the following modifications.

【0026】・コア材20として円環状でないコア材を
用いたもの。 ・スナバコンデンサ13として可変型コンデンサを用い
たもの。 ・スナバ抵抗12として可変型抵抗を用いたもの。
A material using a non-annular core material as the core material 20. The one using a variable capacitor as the snubber capacitor 13. The one using a variable resistor as the snubber resistor 12.

【0027】[0027]

【発明の効果】本発明によれば、スナバ抵抗と直列に介
挿接続された可飽和リアクトルによって、スナバ放電電
流の立上りが遅延され、主回路電流との位相がずらさ
れ、その結果スナバ放電電流の電流上昇率が低減するた
め、たとえば半導体スイッチング素子の両端のサージ電
圧,電圧上昇率の抑制効果を高めるべくスナバコンデン
サの静電容量を大きくしり、スナバコンデンサの充電電
荷を速やかに放電させるべくスナバ抵抗の値を小さくし
ても、素子電流の上昇率を抑制することができ、素子電
流の上昇率アップに起因する弊害を回避できる半導体ス
イッチング素子のスナバ回路を提供できる。
According to the present invention, the rise of the snubber discharge current is delayed by the saturable reactor connected in series with the snubber resistor, the phase of the snubber discharge current is shifted, and as a result, the snubber discharge current is reduced. For example, the capacitance of the snubber capacitor is increased to increase the surge voltage at both ends of the semiconductor switching element and the effect of suppressing the voltage rise rate, and the snubber is discharged to quickly discharge the charge of the snubber capacitor. Even if the resistance value is reduced, the rate of rise of the element current can be suppressed, and a snubber circuit of a semiconductor switching element that can avoid the adverse effects caused by the increase of the rate of rise of the element current can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施形態に係る半導体スイッチン
グ素子のスナバ回路を示す図であり、(a)はスナバ回
路の回路構成を示す図、(b)は(a)に示す回路の各
部動作波形を示す図。
FIGS. 1A and 1B are diagrams showing a snubber circuit of a semiconductor switching element according to a first embodiment of the present invention, in which FIG. 1A shows a circuit configuration of a snubber circuit, and FIG. 1B shows each part of the circuit shown in FIG. The figure which shows an operation waveform.

【図2】従来例に係る半導体スイッチング素子のスナバ
回路を示す図であり、(a)はスナバ回路の回路構成を
示す図、(b)は(a)に示す回路の各部動作波形を示
す図。
2A and 2B are diagrams illustrating a snubber circuit of a semiconductor switching element according to a conventional example, in which FIG. 2A illustrates a circuit configuration of a snubber circuit, and FIG. 2B illustrates operation waveforms of respective parts of the circuit illustrated in FIG. .

【符号の説明】[Explanation of symbols]

1…半導体スイッチング素子 2…主回路電圧源 3…主回路抵抗 4…主回路インダクタンス 10′…スナバ回路 11…スナバダイオード 12…スナバ抵抗 13…スナバコンデンサ 14…可飽和リアクトル(可飽和コイル) 20…円環状のコア材 21…一次巻線 22…二次巻線 23…電流源 DESCRIPTION OF SYMBOLS 1 ... Semiconductor switching element 2 ... Main circuit voltage source 3 ... Main circuit resistance 4 ... Main circuit inductance 10 '... Snubber circuit 11 ... Snubber diode 12 ... Snubber resistance 13 ... Snubber capacitor 14 ... Saturable reactor (saturable coil) 20 ... Annular core material 21: primary winding 22: secondary winding 23: current source

─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成10年4月10日[Submission date] April 10, 1998

【手続補正1】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】特許請求の範囲[Correction target item name] Claims

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【特許請求の範囲】[Claims]

【手続補正2】[Procedure amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0012[Correction target item name] 0012

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【0012】[0012]

【課題を解決するための手段】前記課題を解決し目的を
達成するために本発明の半導体スイッチング素子のスナ
バ回路は下記の如く構成されている。本発明の半導体ス
イッチング素子のスナバ回路は、主回路に介挿された半
導体スイッチング素子と並列に接続されるダイオード及
びコンデンサの直列回路と、この直列回路における前記
ダイオードと並列に接続される、スナバ抵抗と可飽和リ
アクトルの一次巻線との直列回路と、前記可飽和リアク
トルの二次巻線に接続される電流源とを具備し、前記半
導体スイッチング素子がターンオンするとき、予め前記
電流源により所定方向に磁気飽和させた前記可飽和リア
クトルの可飽和特性により、前記コンデンサの放電電流
の立上りを遅延させ、前記可飽和リアクトルが逆方向に
磁気飽和して前記コンデンサが放電した後、前記半導体
スイッチング素子が次回にターンオンするまでの間に、
前記電流源により、前記可飽和リアクトルを再び所定方
向に磁気飽和させる如く構成されていることを特徴とし
ている。
In order to solve the above problems and achieve the object, a snubber circuit of a semiconductor switching device according to the present invention is configured as follows. The snubber circuit of the semiconductor switching element of the present invention includes a series circuit of a diode and a capacitor connected in parallel with the semiconductor switching element interposed in the main circuit, and a snubber resistor connected in parallel with the diode in the series circuit. And saturable
A series circuit with the primary winding of the reactor, and the saturable reactor;
; And a current source connected to the secondary winding of the torque, when the semiconductor switching element is turned on, in advance the
Due to the saturable characteristics of the saturable reactor magnetically saturated in a predetermined direction by a current source, the rise of the discharge current of the capacitor is delayed, and the saturable reactor moves in the opposite direction.
After the capacitor is discharged due to magnetic saturation, the semiconductor
Until the switching element turns on next time,
The current source causes the saturable reactor to return to a predetermined
It is characterized in that it is configured so as to magnetically saturate in the direction .

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】主回路に介挿された半導体スイッチング素
子と並列に接続されるダイオード及びコンデンサの直列
回路と、 この直列回路における前記ダイオードと並列に接続され
るスナバ抵抗及び可飽和リアクトルの直列回路とを具備
し、 前記半導体スイッチング素子がターンオンするとき、前
記可飽和リアクトルの可飽和特性により、前記コンデン
サの放電電流の立上りを遅延させるようにしたことを特
徴とする半導体スイッチング素子のスナバ回路。
1. A series circuit of a diode and a capacitor connected in parallel with a semiconductor switching element inserted in a main circuit, and a series circuit of a snubber resistor and a saturable reactor connected in parallel with the diode in the series circuit. A saturable characteristic of the saturable reactor that delays a rise of a discharge current of the capacitor when the semiconductor switching element is turned on.
JP29544497A 1997-10-28 1997-10-28 Snubber circuit of semiconductor switching device Withdrawn JPH11136928A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110224579A (en) * 2019-05-16 2019-09-10 南京航空航天大学 A kind of eGaN HEMT hybrid solenoid valve circuit and control method

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* Cited by examiner, † Cited by third party
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