JPH11121454A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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Publication number
JPH11121454A
JPH11121454A JP28073097A JP28073097A JPH11121454A JP H11121454 A JPH11121454 A JP H11121454A JP 28073097 A JP28073097 A JP 28073097A JP 28073097 A JP28073097 A JP 28073097A JP H11121454 A JPH11121454 A JP H11121454A
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JP
Japan
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conductive layer
film
film forming
forming
semiconductor device
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Application number
JP28073097A
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Japanese (ja)
Inventor
Shigeru Fujita
繁 藤田
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Publication of JPH11121454A publication Critical patent/JPH11121454A/en
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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device, by which conductive material is buried in a contact hole, plug loss is suppressed without leaving the conductive material outside of the contact hole and without lowering its productivity to thereby form a highly-reliable buried wiring layer. SOLUTION: An insulating film 20 is formed on a wiring layer formed on a substrate 10, and a contact hole for exposure of the wiring layer is made in the insulating film 20. Next, a conductive layer 30 is formed at a first film deposition rate in the contact hole and on the insulating film 20, the layer 30 being formed at a film deposition rate higher than the first rate. Thereafter, the conductive layer 30 outside of the hole is removed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にコンタクトホールを有する半導体装置の
製造方法に関する。
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a contact hole.

【0002】[0002]

【従来の技術】近年のVLSI等に見られるように半導
体装置の高集積化及び高性能化が進展するに伴い、半導
体装置の微細加工が必須の条件となってきている。半導
体装置を微細に加工するために、例えばトランジスタの
ゲート電極のゲート幅やDRAMなどでのキャパシタの
占有面積を狭める一方で、配線部も同様に微細に加工す
ることが必要になってきている。
2. Description of the Related Art As the integration and performance of semiconductor devices have advanced as seen in recent VLSIs and the like, fine processing of semiconductor devices has become an essential condition. In order to finely process a semiconductor device, for example, it is necessary to finely process a wiring portion while reducing a gate width of a gate electrode of a transistor and an area occupied by a capacitor in a DRAM or the like.

【0003】例えば下層配線と上層配線を接続するコン
タクトホールでは、微細加工のためにホール径が縮小さ
れ、一方下層配線と上層配線の間の層間絶縁膜は厚膜化
する傾向にあるので、コンタクトホールのアスペクト比
は益々高くなってきている。下層配線と上層配線を接続
するために、上記のコンタクトホール内に例えばリンな
どの導電性不純物を含有させたポリシリコンを埋め込
む、ポリプラグプロセスと呼ばれる方法がよく知られて
いる。
For example, in a contact hole connecting a lower wiring and an upper wiring, the diameter of the hole is reduced due to fine processing, while the interlayer insulating film between the lower wiring and the upper wiring tends to be thicker. The aspect ratio of holes is increasing. In order to connect the lower-layer wiring and the upper-layer wiring, a method called a polyplug process in which polysilicon containing a conductive impurity such as phosphorus is buried in the contact hole is well known.

【0004】上記の従来方法におけるコンタクトホール
内に導電性不純物を含有させたポリシリコンを埋め込む
方法について説明する。図4は、この方法により形成し
た半導体装置の断面図である。シリコン半導体基板10
上に図示しないトランジスタや拡散層などの半導体素子
が形成されており、その半導体基板10の上層を例えば
酸化シリコンからなる絶縁膜20が被覆している。絶縁
膜20には半導体基板10に達するコンタクトホールC
Hが開口されており、コンタクトホール内に例えばリン
などの導電性不純物を含有するポリシリコンからなる埋
め込み配線層30aが埋め込まれている。
A method of embedding polysilicon containing a conductive impurity in a contact hole in the above conventional method will be described. FIG. 4 is a sectional view of a semiconductor device formed by this method. Silicon semiconductor substrate 10
A semiconductor element such as a transistor or a diffusion layer (not shown) is formed thereon, and an upper layer of the semiconductor substrate 10 is covered with an insulating film 20 made of, for example, silicon oxide. The insulating film 20 has a contact hole C reaching the semiconductor substrate 10.
H is opened, and a buried wiring layer 30a made of polysilicon containing a conductive impurity such as phosphorus is buried in the contact hole.

【0005】以下に、上記の半導体装置の製造方法につ
いて説明する。まず、図5(a)に示すように、シリコ
ン半導体基板10上に、図示しないトランジスタや拡散
層などの半導体素子を形成した後、これらの素子を被覆
して例えば酸化シリコンを常圧CVD法などによって堆
積し、リフロー、エッチバック、あるいはCMP(Chem
ical Mechanical Polishing )法などにより平坦化し
て、絶縁膜20を形成する。
Hereinafter, a method for manufacturing the above semiconductor device will be described. First, as shown in FIG. 5A, after semiconductor elements such as transistors and diffusion layers (not shown) are formed on a silicon semiconductor substrate 10, these elements are covered and, for example, silicon oxide is formed by atmospheric pressure CVD or the like. Deposited by reflow, etchback, or CMP (Chem
The insulating film 20 is formed by flattening using an ical mechanical polishing method.

【0006】次に、図5(b)に示すように、絶縁膜2
0の上層にコンタクトホールの開口パターンを有するレ
ジスト膜Rをフォトリソグラフィー工程により形成す
る。次に、レジスト膜RをマスクにしてRIE(反応性
イオンエッチング)などのエッチングを行い、絶縁膜2
0を貫通し、半導体基板10に達するコンタクトホール
CHを開口する。
[0006] Next, as shown in FIG.
A resist film R having an opening pattern of a contact hole is formed as an upper layer by photolithography. Next, using the resist film R as a mask, etching such as RIE (reactive ion etching) is performed to form the insulating film 2.
0, and a contact hole CH reaching the semiconductor substrate 10 is opened.

【0007】次に、図5(c)に示すように、例えば減
圧化学的気相成長(Low Pressure Chemical Vapor Depo
sition;LPCVD)法により、リンなどの導電性不純
物を含有するポリシリコンをコンタクトホールCH内を
埋め込んで全面に堆積させ、導電層30を形成する。
Next, as shown in FIG. 5C, for example, low pressure chemical vapor deposition (Low Pressure Chemical Vapor Depo).
A conductive layer 30 is formed by burying polysilicon containing a conductive impurity such as phosphorus by burying the contact hole CH by an LPCVD method.

【0008】次に、例えばRIEなどのエッチングによ
り全面にエッチバックを行い、コンタクトホールCHの
外部の導電層30を除去して、コンタクトホールCH内
に埋め込み配線層30aを形成し、図4に示す半導体装
置に至る。以降の工程としては、埋め込み配線層30a
に接続する上層配線の形成などを行い、所望の半導体装
置を形成する。
Next, the entire surface is etched back by etching such as RIE to remove the conductive layer 30 outside the contact hole CH and form a buried wiring layer 30a in the contact hole CH, as shown in FIG. To semiconductor devices. Subsequent steps include the embedded wiring layer 30a.
A desired semiconductor device is formed, for example, by forming an upper wiring connected to the semiconductor device.

【0009】[0009]

【発明が解決しようとする課題】しかしながら、上記の
従来方法におけるコンタクトホール内に導電性不純物を
含有させたポリシリコンを埋め込む方法においては、コ
ンタクトホールの開口径が狭まり、絶縁膜の膜厚が厚く
なってコンタクトホールのアスペクト比が高くなるにつ
れて、ホール内を導電性材料で埋め込むことが困難とな
ってきており、例えば図5(c)に示すように、コンタ
クトホールCHの上方において導電層30に凹部Hが生
じてしまう。この凹部Hに起因して、次工程でコンタク
トホールCHの外部の導電層30を除去して形成する埋
め込み配線層30aのプラグロスPLが大きくなってし
まう。プラグロスPLが大きい場合には、配線の信頼性
を大きく低下させ、また上層の平坦化などに悪影響を与
えるという問題が発生する。このプラグロスを抑制する
ために、コンタクトホールCHの外部の導電層30を除
去する時のオーバーエッチング量を小さくすると、エッ
チングの均一性の問題からコンタクトホールの外部に短
絡の原因となるような導電層材料が残されてしまうとい
う問題が生じる。
However, in the method of embedding polysilicon containing a conductive impurity in the contact hole in the above-mentioned conventional method, the opening diameter of the contact hole is reduced and the thickness of the insulating film is increased. As the aspect ratio of the contact hole increases, it becomes more difficult to fill the hole with a conductive material. For example, as shown in FIG. The concave portion H occurs. Due to the recess H, the plug loss PL of the buried wiring layer 30a formed by removing the conductive layer 30 outside the contact hole CH in the next step increases. When the plug loss PL is large, there arises a problem that the reliability of the wiring is greatly reduced and the flattening of the upper layer is adversely affected. In order to suppress the plug loss, if the amount of over-etching when removing the conductive layer 30 outside the contact hole CH is reduced, a conductive layer which may cause a short circuit outside the contact hole due to a problem of uniformity of etching. There is a problem that the material is left.

【0010】上記のようなポリシリコンによる埋め込み
特性と、ポリシリコン層の成膜速度はトレードオフの関
係にあって、導電層30の成膜速度を遅くすることでプ
ラグロスPLを抑制することができる。上記の埋め込み
配線層の形成工程など埋め込み特性を必要とする工程に
おいては、成膜速度は低く設定されている。しかし上記
のプラグロスPLを抑制するために、コンタクトホール
内部の導電性材料による埋め込みの完了後にも、ある程
度の膜厚の導電層を堆積させる必要があり、従来方法に
おいてはこのコンタクトホール外部部分の導電層も低い
成膜速度で堆積させているので、コンタクトホール内を
ポリシリコンで埋め込む工程の時間が長くなり、生産性
が低い工程となっていた。
There is a trade-off between the filling characteristics of polysilicon as described above and the deposition rate of the polysilicon layer, and the plug loss PL can be suppressed by reducing the deposition rate of the conductive layer 30. . In a process requiring burying characteristics, such as the process of forming the buried wiring layer, the film forming speed is set low. However, in order to suppress the above-described plug loss PL, it is necessary to deposit a conductive layer having a certain thickness even after completion of filling with a conductive material inside the contact hole. Since the layers are also deposited at a low deposition rate, the time for the step of filling the inside of the contact hole with polysilicon has been long, resulting in low productivity.

【0011】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明の目的は、コンタクトホール
に導電性材料を埋め込んで形成する半導体装置の製造方
法であって、コンタクトホール外部の導電性材料を残し
たり、生産性を下げることなく、プラグロスが抑制され
て信頼性の高い埋め込み配線層を形成することができる
半導体装置の製造方法を提供することである。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device in which a conductive material is buried in a contact hole. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of forming a highly reliable embedded wiring layer by suppressing plug loss without leaving a conductive material or reducing productivity.

【0012】[0012]

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、基板に形成され
た配線層の上層に絶縁膜を形成する工程と、前記絶縁膜
に前記配線層を露出させるコンタクトホールを開口する
工程と、前記コンタクトホール内および前記絶縁膜上に
第1の成膜速度で導電層を形成する工程と、前記第1の
成膜速度よりも速い第2の成膜速度で前記導電層を厚膜
化する工程と、前記コンタクトホールの外部の前記導電
層を除去する工程とを有する。
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises the steps of: forming an insulating film on a wiring layer formed on a substrate; A step of opening a contact hole for exposing a wiring layer, a step of forming a conductive layer in the contact hole and on the insulating film at a first film forming rate, and a step of forming a second layer faster than the first film forming rate A step of increasing the thickness of the conductive layer at a film forming speed, and a step of removing the conductive layer outside the contact hole.

【0013】上記の半導体装置の製造方法は、基板に形
成された配線層の上層に絶縁膜を形成し、絶縁膜に配線
層を露出させるコンタクトホールを開口する。次に、コ
ンタクトホール内および絶縁膜上に第1の成膜速度で導
電層を形成し、第1の成膜速度よりも速い第2の成膜速
度で導電層を厚膜化する。この後、コンタクトホールの
外部の導電層を除去する。
In the above-described method for manufacturing a semiconductor device, an insulating film is formed on a wiring layer formed on a substrate, and a contact hole for exposing the wiring layer is formed in the insulating film. Next, a conductive layer is formed at a first deposition rate in the contact hole and on the insulating film, and the thickness of the conductive layer is increased at a second deposition rate higher than the first deposition rate. After that, the conductive layer outside the contact hole is removed.

【0014】上記の半導体装置の製造方法によれば、コ
ンタクトホールを開口した後、まず遅い第1の成膜速度
でコンタクトホール内に導電性材料を埋め込んで導電層
を形成し、次に、第1の成膜速度よりも速い第2の成膜
速度で導電層を厚膜化するので、埋め込み特性を必要と
する段階では成膜速度を遅くしてコンタクトホールの上
方における導電層の凹部を小さくして成膜し、埋め込み
特性を必要としない段階に移った時点で成膜速度を速く
して、導電層の成膜にかかる時間の総計を短縮すること
が可能となる。また、コンタクトホール内部の導電性材
料による埋め込みの完了後、ある程度の膜厚の導電層を
堆積させることが生産性を下げないで可能となってプラ
グロスを抑制することができ、オーバーエッチング量を
十分とってエッチバックすることで、コンタクトホール
の外部に短絡の原因となるような導電層材料を残さない
ようにすることができる。
According to the above-described method for manufacturing a semiconductor device, after opening the contact hole, a conductive layer is first formed by burying a conductive material in the contact hole at a slow first deposition rate. Since the thickness of the conductive layer is increased at a second film forming speed higher than the film forming speed of 1, the film forming speed is reduced at the stage where the burying property is required so that the concave portion of the conductive layer above the contact hole is reduced. The film formation speed is increased at the point where the process moves to a stage where the embedding property is not required, so that the total time required for forming the conductive layer can be reduced. In addition, after the filling of the inside of the contact hole with the conductive material is completed, it is possible to deposit a conductive layer having a certain thickness without lowering the productivity, thereby suppressing plug loss and reducing the amount of over etching. By performing the etch back, it is possible to prevent a conductive layer material that may cause a short circuit from being left outside the contact hole.

【0015】上記の半導体装置の製造方法は、好適に
は、前記第1の成膜速度で導電層を形成する工程および
前記第2の成膜速度で前記導電層を厚膜化する工程を、
同一成膜装置内で連続的に行う。これにより、生産性を
さらに向上させて、成膜条件などの変更によって容易に
速度を制御した成膜工程を行うことができる。
Preferably, the method of manufacturing a semiconductor device includes a step of forming a conductive layer at the first film forming rate and a step of thickening the conductive layer at the second film forming rate.
It is performed continuously in the same film forming apparatus. Thus, the productivity can be further improved, and a film formation process in which the speed is easily controlled by changing the film formation conditions or the like can be performed.

【0016】上記の半導体装置の製造方法は、好適に
は、前記第1の成膜速度で導電層を形成する工程および
前記第2の成膜速度で前記導電層を厚膜化する工程にお
いては、ポリシリコンからなる導電層を形成し、厚膜化
する。また、好適には、前記第1の成膜速度で導電層を
形成する工程および前記第2の成膜速度で前記導電層を
厚膜化する工程においては、減圧化学的気相成長法によ
り前記導電層を形成し、厚膜化する。導電性材料とし
て、ポリシリコンは減圧化学的気相成長(Low Pressure
Chemical Vapor Deposition ;LPCVD)法における
成膜条件によって成膜速度を制御することができる。
In the method of manufacturing a semiconductor device, preferably, the step of forming the conductive layer at the first film forming rate and the step of thickening the conductive layer at the second film forming rate are performed. Then, a conductive layer made of polysilicon is formed and the thickness is increased. Preferably, in the step of forming a conductive layer at the first film forming rate and the step of thickening the conductive layer at the second film forming rate, the step of forming the conductive layer by a reduced pressure chemical vapor deposition method. A conductive layer is formed and the thickness is increased. As a conductive material, polysilicon is formed by low pressure chemical vapor deposition (Low Pressure).
The film forming speed in the chemical vapor deposition (LPCVD) method can control the film forming speed.

【0017】上記の半導体装置の製造方法は、好適に
は、前記第1の成膜速度で導電層を形成する工程および
前記第2の成膜速度で前記導電層を厚膜化する工程にお
いては、前記減圧化学的気相成長法における成膜装置内
の圧力を制御することで前記第1の成膜速度および前記
第2の成膜速度を制御する。減圧化学的気相成長法にお
ける成膜条件のうち、成膜装置内の圧力を制御すること
で容易に成膜速度を制御することが可能であり、その圧
力としては10-2〜10torrの範囲内において好ま
しく制御することができる。
Preferably, in the method of manufacturing a semiconductor device, the step of forming the conductive layer at the first film forming rate and the step of thickening the conductive layer at the second film forming rate are performed. The first film forming rate and the second film forming rate are controlled by controlling the pressure in a film forming apparatus in the low pressure chemical vapor deposition method. It is possible to easily control the film forming rate by controlling the pressure in the film forming apparatus among the film forming conditions in the low pressure chemical vapor deposition method, and the pressure ranges from 10 −2 to 10 torr. It can be preferably controlled within.

【0018】上記の半導体装置の製造方法は、好適に
は、前記第1の成膜速度で導電層を形成する工程および
前記第2の成膜速度で前記導電層を厚膜化する工程にお
いては、前記減圧化学的気相成長法における成膜温度を
制御することで前記第1の成膜速度および前記第2の成
膜速度を制御する。減圧化学的気相成長法における成膜
条件のうち、成膜温度を制御することで容易に成膜速度
を制御することが可能であり、ランプ加熱型の化学的気
相成長装置を用いてランプの加熱量を制御することによ
り、その成膜温度の制御を容易に行うことができる。
Preferably, in the method of manufacturing a semiconductor device, the step of forming the conductive layer at the first film forming rate and the step of thickening the conductive layer at the second film forming rate are performed. The first film forming rate and the second film forming rate are controlled by controlling the film forming temperature in the low pressure chemical vapor deposition method. It is possible to easily control the film forming rate by controlling the film forming temperature among the film forming conditions in the low pressure chemical vapor deposition method. By controlling the amount of heating, the film formation temperature can be easily controlled.

【0019】[0019]

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0020】第1実施形態 本実施形態にかかる半導体装置の断面図を図1に示す。
例えばシリコン半導体基板10上に図示しないトランジ
スタや拡散層などの半導体素子が形成されており、その
半導体基板10の上層を例えば酸化シリコンからなる絶
縁膜20が被覆している。絶縁膜20には半導体基板1
0に達するコンタクトホールCHが開口されており、コ
ンタクトホール内に例えばリンなどの導電性不純物を含
有するポリシリコンからなる埋め込み配線層30aが埋
め込まれている。
First Embodiment FIG. 1 is a sectional view of a semiconductor device according to the first embodiment .
For example, a semiconductor element such as a transistor or a diffusion layer (not shown) is formed on a silicon semiconductor substrate 10, and an upper layer of the semiconductor substrate 10 is covered with an insulating film 20 made of, for example, silicon oxide. The semiconductor substrate 1 is formed on the insulating film 20.
A contact hole CH reaching 0 is opened, and a buried wiring layer 30a made of polysilicon containing a conductive impurity such as phosphorus is buried in the contact hole CH.

【0021】かかる半導体装置は、プラグロスが抑制さ
れた埋め込み配線層により、信頼性の高いコンタクトに
よる接合を有する半導体装置である。
Such a semiconductor device is a semiconductor device having a highly reliable contact bonding with an embedded wiring layer in which plug loss is suppressed.

【0022】以下に、上記の半導体装置の製造方法につ
いて説明する。まず、図2(a)に示すように、シリコ
ン半導体基板10上に、図示しないトランジスタや拡散
層などの半導体素子を形成した後、これらの素子を被覆
して例えば酸化シリコンを常圧CVD法などによって堆
積し、リフロー、エッチバック、あるいはCMP(Chem
ical Mechanical Polishing )法などにより平坦化し
て、絶縁膜20を形成する。
Hereinafter, a method for manufacturing the above semiconductor device will be described. First, as shown in FIG. 2A, after semiconductor elements such as transistors and diffusion layers (not shown) are formed on a silicon semiconductor substrate 10, these elements are covered and, for example, silicon oxide is formed by atmospheric pressure CVD or the like. Deposited by reflow, etchback, or CMP (Chem
The insulating film 20 is formed by flattening using an ical mechanical polishing method.

【0023】次に、図2(b)に示すように、絶縁膜2
0の上層にコンタクトホールの開口パターンを有するレ
ジスト膜Rをフォトリソグラフィー工程により形成す
る。次に、レジスト膜RをマスクにしてRIE(反応性
イオンエッチング)などのエッチングを行い、絶縁膜2
0を貫通し、半導体基板10に達するコンタクトホール
CHを開口する。次に、例えばフッ酸系のウェット洗浄
により、コンタクトホール底部の自然酸化膜を除去す
る。
Next, as shown in FIG.
A resist film R having an opening pattern of a contact hole is formed as an upper layer by photolithography. Next, using the resist film R as a mask, etching such as RIE (reactive ion etching) is performed to form the insulating film 2.
0, and a contact hole CH reaching the semiconductor substrate 10 is opened. Next, the natural oxide film at the bottom of the contact hole is removed by, for example, hydrofluoric acid wet cleaning.

【0024】次に、図3(c)に示すように、例えばL
PCVD(Low Pressure ChemicalVapor Deposition)
法によりリンなどの導電性不純物を含有するポリシリコ
ンをコンタクトホールCH内を埋め込んで全面に堆積さ
せ、導電層30を形成する。この時のCVD条件として
は、例えば(成膜温度:550℃、成膜圧力:0.5T
orr、反応ガスおよび流量:SiH4/PH3(1%,N2ベース)=
1000/50sccm 、成膜速度:2nm/min)とする。
Next, as shown in FIG.
PCVD (Low Pressure Chemical Vapor Deposition)
Polysilicon containing a conductive impurity such as phosphorus is buried in the contact hole CH and deposited over the entire surface by a method to form the conductive layer 30. The CVD conditions at this time include, for example, (film formation temperature: 550 ° C., film formation pressure: 0.5 T
orr, reaction gas and flow rate: SiH 4 / PH 3 (1%, based on N 2 ) =
1000/50 sccm, film formation rate: 2 nm / min).

【0025】次に、図3(d)に示すように、上記のL
PCVD装置内で、装置外にウェハを出すことなく連続
的に、上記のLPCVD法よりも速い成膜速度でのLP
CVD法によるポリシリコンの堆積を行い、導電層30
を厚膜化する。この時のCVD条件としては、上記のC
VD条件から成膜圧力のみを変更することで成膜速度を
速くし、例えば(成膜温度:550℃、成膜圧力:3〜
4Torr、反応ガスおよび流量:SiH4/PH3(1%,N2ベー
ス)=1000/50sccm 、成膜速度:10nm/min)とす
る。成膜圧力の制御は、瞬時に的確に行うことができ、
成膜速度の制御を容易に行うことが可能である。
Next, as shown in FIG.
In the PCVD apparatus, the LP is continuously formed at a higher film forming rate than the LPCVD method without taking the wafer out of the apparatus.
The polysilicon is deposited by the CVD method, and the conductive layer 30 is deposited.
Is thickened. As the CVD conditions at this time, the above C
The film forming speed is increased by changing only the film forming pressure from the VD condition, for example, (film forming temperature: 550 ° C., film forming pressure: 3 to
4 Torr, reaction gas and flow rate: SiH 4 / PH 3 (1%, N 2 base) = 1000/50 sccm, deposition rate: 10 nm / min). The control of the deposition pressure can be performed instantaneously and accurately.
It is possible to easily control the film forming speed.

【0026】次に、例えばRIEなどのエッチングによ
り全面にエッチバックを行い、コンタクトホールCHの
外部の導電層30を除去して、コンタクトホールCH内
に埋め込み配線層30aを形成し、図1に示す半導体装
置に至る。以降の工程としては、埋め込み配線層30a
に接続する上層配線の形成などを行い、所望の半導体装
置を形成する。
Next, the entire surface is etched back by etching such as RIE, the conductive layer 30 outside the contact hole CH is removed, and a buried wiring layer 30a is formed in the contact hole CH, as shown in FIG. To semiconductor devices. Subsequent steps include the embedded wiring layer 30a.
A desired semiconductor device is formed, for example, by forming an upper wiring connected to the semiconductor device.

【0027】上記の本実施形態の半導体装置の製造方法
によれば、埋め込み特性を必要とする段階では成膜速度
を遅くしてコンタクトホールの上方における導電層の凹
部を小さくして成膜し、埋め込み特性を必要としない段
階に移った時点で成膜速度を速くして、導電層の成膜に
かかる時間の総計を短縮することが可能となる。また、
コンタクトホール内部の導電性材料による埋め込みの完
了後、ある程度の膜厚の導電層を堆積させることが生産
性を下げないで可能となってプラグロスを抑制すること
ができ、オーバーエッチング量を十分とってエッチバッ
クすることで、コンタクトホールの外部に短絡の原因と
なるような導電層材料を残さないようにすることができ
る。
According to the method of manufacturing a semiconductor device of the present embodiment, when the burying characteristic is required, the film forming speed is reduced so that the concave portion of the conductive layer above the contact hole is reduced, and the film is formed. At the point when the process shifts to the stage where the embedding property is not required, the film formation speed can be increased, and the total time required for forming the conductive layer can be reduced. Also,
After the filling of the contact hole with the conductive material is completed, it is possible to deposit a conductive layer having a certain thickness without lowering the productivity, thereby suppressing plug loss and providing a sufficient amount of over-etching. By performing the etch-back, a conductive layer material that may cause a short circuit outside the contact hole can be prevented from being left.

【0028】第2実施形態 本実施形態にかかる半導体装置は、実質的に第1実施形
態と同様であり、その断面図を図1に示す。例えばシリ
コン半導体基板10上に図示しないトランジスタや拡散
層などの半導体素子が形成されており、その半導体基板
10の上層を例えば酸化シリコンからなる絶縁膜20が
被覆している。絶縁膜20には半導体基板10に達する
コンタクトホールCHが開口されており、コンタクトホ
ール内に例えばリンなどの導電性不純物を含有するポリ
シリコンからなる埋め込み配線層30aが埋め込まれて
いる。
Second Embodiment A semiconductor device according to the second embodiment is substantially the same as the first embodiment, and a cross-sectional view thereof is shown in FIG. For example, a semiconductor element such as a transistor or a diffusion layer (not shown) is formed on a silicon semiconductor substrate 10, and an upper layer of the semiconductor substrate 10 is covered with an insulating film 20 made of, for example, silicon oxide. A contact hole CH reaching the semiconductor substrate 10 is opened in the insulating film 20, and a buried wiring layer 30a made of polysilicon containing a conductive impurity such as phosphorus is buried in the contact hole.

【0029】かかる半導体装置は、プラグロスが抑制さ
れた埋め込み配線層により、信頼性の高いコンタクトに
よる接合を有する半導体装置である。
Such a semiconductor device is a semiconductor device having a highly reliable contact bonding by an embedded wiring layer in which plug loss is suppressed.

【0030】以下に、上記の半導体装置の製造方法につ
いて説明する。まず、図2(a)に示すように、シリコ
ン半導体基板10上に、図示しないトランジスタや拡散
層などの半導体素子を形成した後、これらの素子を被覆
して例えば酸化シリコンを常圧CVD法などによって堆
積し、リフロー、エッチバック、あるいはCMP法など
により平坦化して、絶縁膜20を形成する。
Hereinafter, a method of manufacturing the above semiconductor device will be described. First, as shown in FIG. 2A, after semiconductor elements such as transistors and diffusion layers (not shown) are formed on a silicon semiconductor substrate 10, these elements are covered and, for example, silicon oxide is formed by atmospheric pressure CVD or the like. The insulating film 20 is formed by flattening by reflow, etch back, CMP, or the like.

【0031】次に、図2(b)に示すように、絶縁膜2
0の上層にコンタクトホールの開口パターンを有するレ
ジスト膜Rをフォトリソグラフィー工程により形成す
る。次に、レジスト膜RをマスクにしてRIEなどのエ
ッチングを行い、絶縁膜20を貫通し、半導体基板10
に達するコンタクトホールCHを開口する。次に、例え
ばフッ酸系のウェット洗浄により、コンタクトホール底
部の自然酸化膜を除去する。
Next, as shown in FIG.
A resist film R having an opening pattern of a contact hole is formed as an upper layer by photolithography. Next, etching such as RIE is performed by using the resist film R as a mask to penetrate the insulating film 20 so that the semiconductor substrate 10
Is opened. Next, the natural oxide film at the bottom of the contact hole is removed by, for example, hydrofluoric acid wet cleaning.

【0032】次に、図3(c)に示すように、例えばL
PCVD法によりリンなどの導電性不純物を含有するポ
リシリコンをコンタクトホールCH内を埋め込んで全面
に堆積させ、導電層30を形成する。この時のCVD条
件としては、例えば(成膜温度:550℃、成膜圧力:
0.5Torr、反応ガスおよび流量:SiH4/PH3(1%,N2
ベース)=1000/50sccm 、成膜速度:2nm/min)と
する。また、ランプ加熱型のCVD装置を用いることに
より、成膜温度を制御することができる。
Next, as shown in FIG.
Polysilicon containing conductive impurities such as phosphorus is buried in the contact holes CH and deposited over the entire surface by PCVD to form the conductive layer 30. The CVD conditions at this time include, for example, (film formation temperature: 550 ° C., film formation pressure:
0.5 Torr, reaction gas and flow rate: SiH 4 / PH 3 (1%, N 2
(Base) = 1000/50 sccm, deposition rate: 2 nm / min). Further, by using a lamp heating type CVD apparatus, the film formation temperature can be controlled.

【0033】次に、図3(d)に示すように、上記のL
PCVD装置内で、装置外にウェハを出すことなく連続
的に、上記のLPCVD法よりも速い成膜速度でのLP
CVD法によるポリシリコンの堆積を行い、導電層30
を厚膜化する。この時のCVD条件としては、上記のC
VD条件から成膜温度のみを変更することで成膜速度を
速くし、例えば(成膜温度:650℃、成膜圧力:0.
5Torr、反応ガスおよび流量:SiH4/PH3(1%,N2ベー
ス)=1000/50sccm 、成膜速度:10nm/min)とす
る。ランプ加熱型のCVD装置を用いる場合には、ラン
プの加熱量を制御することにより、その成膜温度の制御
を短時間に正確に行うことができ、成膜速度の制御を容
易に行うことが可能である。
Next, as shown in FIG.
In the PCVD apparatus, the LP is continuously formed at a higher film forming rate than the LPCVD method without taking the wafer out of the apparatus.
The polysilicon is deposited by the CVD method, and the conductive layer 30 is deposited.
Is thickened. As the CVD conditions at this time, the above C
By changing only the film forming temperature from the VD condition, the film forming speed is increased, for example, (film forming temperature: 650 ° C., film forming pressure: 0.
5 Torr, reaction gas and flow rate: SiH 4 / PH 3 (1%, N 2 base) = 1000/50 sccm, deposition rate: 10 nm / min). When a lamp heating type CVD apparatus is used, by controlling the amount of heating of the lamp, the film forming temperature can be accurately controlled in a short time, and the film forming speed can be easily controlled. It is possible.

【0034】次に、例えばRIEなどのエッチングによ
り全面にエッチバックを行い、コンタクトホールCHの
外部の導電層30を除去して、コンタクトホールCH内
に埋め込み配線層30aを形成し、図1に示す半導体装
置に至る。以降の工程としては、埋め込み配線層30a
に接続する上層配線の形成などを行い、所望の半導体装
置を形成する。
Next, the entire surface is etched back by etching such as RIE to remove the conductive layer 30 outside the contact hole CH and form a buried wiring layer 30a in the contact hole CH, as shown in FIG. To semiconductor devices. Subsequent steps include the embedded wiring layer 30a.
A desired semiconductor device is formed, for example, by forming an upper wiring connected to the semiconductor device.

【0035】上記の本実施形態の半導体装置の製造方法
によれば、第1実施形態と同様に、コンタクトホールに
導電性材料を埋め込んで形成する半導体装置の製造方法
において、コンタクトホール外部の導電性材料を残した
り、生産性を下げることなく、プラグロスが抑制されて
信頼性の高い埋め込み配線層を形成することができる。
According to the method of manufacturing a semiconductor device of the present embodiment, as in the first embodiment, in the method of manufacturing a semiconductor device in which a conductive material is embedded in a contact hole, the conductive material outside the contact hole is formed. The plug loss can be suppressed and a highly reliable embedded wiring layer can be formed without leaving any material or reducing productivity.

【0036】本発明は、MOSトランジスタの半導体装
置や、バイポーラ系の半導体装置、あるいはA/Dコン
バータなど、コンタクトホールを有する半導体装置であ
ればなんでも適用できる。装置の微細化、縮小化が進め
られた半導体装置に、微細で信頼性の高いコンタクトに
よる接合を、生産性を下げることなく提供することがで
きる。
The present invention can be applied to any semiconductor device having a contact hole, such as a MOS transistor semiconductor device, a bipolar semiconductor device, or an A / D converter. It is possible to provide fine and highly reliable bonding to a semiconductor device whose device has been miniaturized and miniaturized without lowering productivity.

【0037】本発明は、上記の実施の形態に限定されな
い。例えば、コンタクトにより埋め込み配線層が接続す
る下層配線としては、半導体基板中の拡散層や、基板上
に形成された下層配線(例えばトランジスタのゲート電
極)など、特に限定はない。埋め込み配線層に用いる導
電性材料としては、ポリシリコンのほか、成膜速度によ
って埋め込み特性を制御できる材料であればなんでもよ
い。また、ポリシリコン中に用いる導電性不純物は、n
型、p型のどちらでもでもよい。また、コンタクトホー
ルを開口するためのマスクとなる層としてコンタクトホ
ール内壁にサイドウォールを形成し、コンタクトホール
の径を狭めて開口する方法により、微細なコンタクトホ
ールによって高集積化及び高性能化に適した半導体装置
とすることもできる。また、絶縁膜は多層構造としても
よい。特に、半導体基板上にトランジスタのゲート電極
などを形成し、コンタクトにより基板中に形成されたト
ランジスタのソース・ドレイン拡散層などに接続を行う
場合などにおいては、ゲート電極をオフセット絶縁膜な
どで被覆し、さらに絶縁膜を例えば酸化シリコンとし、
前記絶縁膜とゲート電極を被覆するオフセット絶縁膜と
の間に例えば窒化シリコンのエッチングストッパ層を設
けることで、コンタクトホールの開口を一度エッチング
ストッパ層の表面で停止した後に改めて基板中のソース
・ドレイン拡散層に達するコンタクトホールを開口する
自己整合コンタクトの手法を組み合わせることもでき
る。その他、本発明の要旨を逸脱しない範囲で種々の変
更を行うことができる。
The present invention is not limited to the above embodiment. For example, the lower wiring connected to the buried wiring layer by a contact is not particularly limited, such as a diffusion layer in a semiconductor substrate, a lower wiring formed on the substrate (for example, a gate electrode of a transistor), or the like. The conductive material used for the buried wiring layer may be any material other than polysilicon, as long as the material can control the burying characteristics depending on the deposition rate. The conductive impurities used in the polysilicon are n
It may be either a p-type or a p-type. Also, by forming a sidewall on the inner wall of the contact hole as a layer serving as a mask for opening the contact hole and narrowing the diameter of the contact hole and opening it, it is suitable for high integration and high performance by a fine contact hole. Semiconductor device. Further, the insulating film may have a multilayer structure. In particular, when a gate electrode of a transistor is formed on a semiconductor substrate and a connection is made to a source / drain diffusion layer of the transistor formed in the substrate by a contact, the gate electrode is covered with an offset insulating film or the like. And the insulating film is made of, for example, silicon oxide,
By providing an etching stopper layer of, for example, silicon nitride between the insulating film and the offset insulating film covering the gate electrode, the opening of the contact hole is once stopped at the surface of the etching stopper layer, and then the source / drain in the substrate is newly formed. It is also possible to combine a self-aligned contact method of opening a contact hole reaching the diffusion layer. In addition, various changes can be made without departing from the spirit of the present invention.

【0038】[0038]

【発明の効果】本発明によれば、コンタクトホールに導
電性材料を埋め込んで形成する半導体装置の製造方法に
おいて、コンタクトホール外部の導電性材料を残した
り、生産性を下げることなく、プラグロスが抑制されて
信頼性の高い埋め込み配線層を形成することができる。
According to the present invention, in a method of manufacturing a semiconductor device in which a conductive material is buried in a contact hole, plug loss is suppressed without leaving a conductive material outside the contact hole or reducing productivity. As a result, a highly reliable embedded wiring layer can be formed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】図1は本発明にかかる半導体装置の断面図であ
る。
FIG. 1 is a cross-sectional view of a semiconductor device according to the present invention.

【図2】図2は本発明にかかる半導体装置の製造方法の
製造工程を示す断面図であり、(a)は絶縁膜の形成工
程まで、(b)はコンタクトホールの開口工程までを示
す。
FIGS. 2A and 2B are cross-sectional views illustrating a manufacturing process of a method for manufacturing a semiconductor device according to the present invention, in which FIG. 2A illustrates up to a step of forming an insulating film, and FIG.

【図3】図3は図2の続きの工程を示す断面図であり、
(d)は導電層の形成工程まで、(b)は導電層の厚膜
化工程までを示す。
FIG. 3 is a sectional view showing a step subsequent to that of FIG. 2;
(D) shows up to the step of forming the conductive layer, and (b) shows the step up to the step of thickening the conductive layer.

【図4】図4は従来例の半導体装置の断面図である。FIG. 4 is a sectional view of a conventional semiconductor device.

【図5】図5は従来例の半導体装置の製造方法の製造工
程を示す断面図であり、(a)は絶縁膜の形成工程ま
で、(b)はコンタクトホールの開口工程まで、(c)
は導電層の形成工程までを示す。
5A to 5C are cross-sectional views illustrating a manufacturing process of a conventional method for manufacturing a semiconductor device. FIG. 5A is a diagram illustrating an insulating film forming process, FIG. 5B is a diagram illustrating a contact hole opening process, and FIG.
Indicates the steps up to the step of forming the conductive layer.

【符号の説明】[Explanation of symbols]

10…半導体基板、20……絶縁膜、30…導電層、3
0a…埋め込み配線層、R…レジスト膜、CH…コンタ
クトホール、H…凹部、PL…プラグロス。
10 semiconductor substrate, 20 insulating film, 30 conductive layer, 3
0a: embedded wiring layer, R: resist film, CH: contact hole, H: concave portion, PL: plug loss.

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】基板に形成された配線層の上層に絶縁膜を
形成する工程と、 前記絶縁膜に前記配線層を露出させるコンタクトホール
を開口する工程と、 前記コンタクトホール内および前記絶縁膜上に第1の成
膜速度で導電層を形成する工程と、 前記第1の成膜速度よりも速い第2の成膜速度で前記導
電層を厚膜化する工程と、 前記コンタクトホールの外部の前記導電層を除去する工
程とを有する半導体装置の製造方法。
A step of forming an insulating film on a wiring layer formed on a substrate; a step of opening a contact hole exposing the wiring layer in the insulating film; and a step in the contact hole and on the insulating film. Forming a conductive layer at a first film forming rate; thickening the conductive layer at a second film forming rate higher than the first film forming rate; Removing the conductive layer.
【請求項2】前記第1の成膜速度で導電層を形成する工
程および前記第2の成膜速度で前記導電層を厚膜化する
工程を、同一成膜装置内で連続的に行う請求項1記載の
半導体装置の製造方法。
2. The method according to claim 1, wherein the step of forming the conductive layer at the first film forming rate and the step of thickening the conductive layer at the second film forming rate are performed continuously in the same film forming apparatus. Item 2. A method for manufacturing a semiconductor device according to Item 1.
【請求項3】前記第1の成膜速度で導電層を形成する工
程および前記第2の成膜速度で前記導電層を厚膜化する
工程においては、ポリシリコンからなる導電層を形成
し、厚膜化する請求項1記載の半導体装置の製造方法。
3. The step of forming a conductive layer at the first film forming rate and the step of thickening the conductive layer at the second film forming rate include forming a conductive layer made of polysilicon, The method for manufacturing a semiconductor device according to claim 1, wherein the thickness is increased.
【請求項4】前記第1の成膜速度で導電層を形成する工
程および前記第2の成膜速度で前記導電層を厚膜化する
工程においては、減圧化学的気相成長法により前記導電
層を形成し、厚膜化する請求項1記載の半導体装置の製
造方法。
4. The step of forming a conductive layer at the first film forming rate and the step of thickening the conductive layer at the second film forming rate are performed by a reduced pressure chemical vapor deposition method. 2. The method for manufacturing a semiconductor device according to claim 1, wherein a layer is formed and the film is thickened.
【請求項5】前記第1の成膜速度で導電層を形成する工
程および前記第2の成膜速度で前記導電層を厚膜化する
工程においては、前記減圧化学的気相成長法における成
膜装置内の圧力を制御することで前記第1の成膜速度お
よび前記第2の成膜速度を制御する請求項4記載の半導
体装置の製造方法。
5. The step of forming a conductive layer at the first film forming rate and the step of thickening the conductive layer at the second film forming rate are performed in the low pressure chemical vapor deposition method. The method of manufacturing a semiconductor device according to claim 4, wherein the first film forming speed and the second film forming speed are controlled by controlling a pressure in a film device.
【請求項6】前記第1の成膜速度で導電層を形成する工
程および前記第2の成膜速度で前記導電層を厚膜化する
工程においては、前記減圧化学的気相成長法における成
膜装置内の圧力を10-2〜10torrの範囲内で制御
することで前記第1の成膜速度および前記第2の成膜速
度を制御する請求項5記載の半導体装置の製造方法。
6. The step of forming a conductive layer at the first film-forming rate and the step of thickening the conductive layer at the second film-forming rate. 6. The method of manufacturing a semiconductor device according to claim 5, wherein the first film forming speed and the second film forming speed are controlled by controlling a pressure in a film device within a range of 10 -2 to 10 torr.
【請求項7】前記第1の成膜速度で導電層を形成する工
程および前記第2の成膜速度で前記導電層を厚膜化する
工程においては、前記減圧化学的気相成長法における成
膜温度を制御することで前記第1の成膜速度および前記
第2の成膜速度を制御する請求項4記載の半導体装置の
製造方法。
7. The step of forming a conductive layer at the first film-forming rate and the step of thickening the conductive layer at the second film-forming rate. The method of manufacturing a semiconductor device according to claim 4, wherein the first film forming speed and the second film forming speed are controlled by controlling a film temperature.
【請求項8】前記第1の成膜速度で導電層を形成する工
程および前記第2の成膜速度で前記導電層を厚膜化する
工程においては、ランプ加熱型の化学的気相成長装置を
用いて、前記ランプの加熱量を制御することで前記減圧
化学的気相成長法における成膜温度を制御する請求項7
記載の半導体装置の製造方法。
8. A lamp heating type chemical vapor deposition apparatus in the step of forming a conductive layer at the first deposition rate and the step of thickening the conductive layer at the second deposition rate. 8. A film forming temperature in the low-pressure chemical vapor deposition method is controlled by controlling a heating amount of the lamp using the method.
The manufacturing method of the semiconductor device described in the above.
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