JPH11120088A - エラー検出装置とそれを備えたコンピュータ・システム - Google Patents
エラー検出装置とそれを備えたコンピュータ・システムInfo
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- JPH11120088A JPH11120088A JP10185346A JP18534698A JPH11120088A JP H11120088 A JPH11120088 A JP H11120088A JP 10185346 A JP10185346 A JP 10185346A JP 18534698 A JP18534698 A JP 18534698A JP H11120088 A JPH11120088 A JP H11120088A
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】 ｎがＮより小さい場合にｎビット・エラー検
出コードを使用するＮビット部分障害検出用のシステム
を提供すること。 【解決手段】 Ｎビット長の記憶素子と、Ｎビット未満
のエラー検出・訂正機能を有するコンピュータ・システ
ムでは、部分障害の影響が複数のコードワード間に分散
されるという方式のために記憶素子障害が検出可能にな
るようにビット割当てが行われる。その結果、コードワ
ード内の８ビットまたは１６ビット・エラーを検出でき
ないが、依然として部分障害によって発生する可能性の
ある最悪エラーを検出する能力を保存する、エラー検出
・訂正コードを使用するメモリ・システムで８ビットお
よび１６ビット長ＤＲＡＭを使用することができる。
出コードを使用するＮビット部分障害検出用のシステム
を提供すること。 【解決手段】 Ｎビット長の記憶素子と、Ｎビット未満
のエラー検出・訂正機能を有するコンピュータ・システ
ムでは、部分障害の影響が複数のコードワード間に分散
されるという方式のために記憶素子障害が検出可能にな
るようにビット割当てが行われる。その結果、コードワ
ード内の８ビットまたは１６ビット・エラーを検出でき
ないが、依然として部分障害によって発生する可能性の
ある最悪エラーを検出する能力を保存する、エラー検出
・訂正コードを使用するメモリ・システムで８ビットお
よび１６ビット長ＤＲＡＭを使用することができる。
Description
【０００１】
【発明の属する技術分野】本発明はエラー検出・訂正の
分野に関する。
分野に関する。
【０００２】
【従来の技術】エラー検出・訂正（ＥＣＣ）は、エラー
が時折発生する可能性が高いディジタル・システムや、
非常に稀なエラーでも除去されることが望ましい高信頼
性システムで一般に使用されているものである。第１の
種類のシステムは、空中および電話回線などによる通信
システムを含むものであり、ノイズや一時的な信号の損
失によって受信データに１つまたは複数のエラーが発生
する可能性がある。第２の種類のシステムは、フォール
ト・トレラント・コンピュータ・システムを含むみ、エ
ラーの可能性がすでに低くされているが、このようなエ
ラーのうちのより可能性の高いものを訂正し、次に可能
性の高いエラーを検出し、実際にエラーが発生してもシ
ステムが通常通りエラーなしの動作を続行し、所定のレ
ベルの訂正不能エラーにフラグを付けられるようにする
ことが望ましい。
が時折発生する可能性が高いディジタル・システムや、
非常に稀なエラーでも除去されることが望ましい高信頼
性システムで一般に使用されているものである。第１の
種類のシステムは、空中および電話回線などによる通信
システムを含むものであり、ノイズや一時的な信号の損
失によって受信データに１つまたは複数のエラーが発生
する可能性がある。第２の種類のシステムは、フォール
ト・トレラント・コンピュータ・システムを含むみ、エ
ラーの可能性がすでに低くされているが、このようなエ
ラーのうちのより可能性の高いものを訂正し、次に可能
性の高いエラーを検出し、実際にエラーが発生してもシ
ステムが通常通りエラーなしの動作を続行し、所定のレ
ベルの訂正不能エラーにフラグを付けられるようにする
ことが望ましい。
【０００３】様々なタイプのエラー検出・訂正コードが
従来技術では周知であり、したがって、このようなコー
ドの存在や特徴についてはここで詳細に説明する必要は
ない。一般に、このようなコードは、各ｎビット・デー
タワードにｍ個のＥＣＣビット（ＥＣＣワード）を付加
することに対応し、ＥＥＣビットに必要なビット数ｍ
は、データワードのサイズと、検出して訂正すべきエラ
ーの数および特徴と、訂正できない場合でも検出すべき
追加のエラーがある場合にその数および特徴と、さらに
具体的なコードそのものとによって決まる。
従来技術では周知であり、したがって、このようなコー
ドの存在や特徴についてはここで詳細に説明する必要は
ない。一般に、このようなコードは、各ｎビット・デー
タワードにｍ個のＥＣＣビット（ＥＣＣワード）を付加
することに対応し、ＥＥＣビットに必要なビット数ｍ
は、データワードのサイズと、検出して訂正すべきエラ
ーの数および特徴と、訂正できない場合でも検出すべき
追加のエラーがある場合にその数および特徴と、さらに
具体的なコードそのものとによって決まる。
【０００４】多数のＥＥＣコードを記載した参考文献と
しては、「Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄ
ｅｓ，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ」（Ｗ．Ｐｅｔｅ
ｒｓｏｎ他、Ｔｈｅ Ｍａｓｓａｃｈｕｓｅｔｔｓ Ｉ
ｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ印刷、
１９７２年）、「Ｅｒｒｏｒ−ＣｏｒｒｅｃｔｉｏｎＣ
ｏｄｉｎｇ ｆｏｒ Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉ
ｃａｔｉｏｎｓ」（Ｇ．Ｃｌａｒｋ他、Ｐｌｅｎｕｍ
Ｐｒｅｓｓ印刷、１９８１年）、「Ａ Ｃｌａｓｓ ｏ
ｆ Ｏｄｄ−Ｗｅｉｇｈｔ−Ｃｏｌｕｍｎ ＳＥＣ−Ｄ
ＥＤ−ＳｂＥＤ Ｃｏｄｅｓ ｆｏｒ Ｍｅｍｏｒｙ
Ｓｙｓｔｅｍ Ａｐｐｌｉｃａｔｉｏｎｓ」（Ｓ．Ｋａ
ｎｅｄａ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｃｏｍｐｕｔｅｒｓ、Ｖｏｌ．Ｃ−３３、Ｎｏ．８、
１９８４年）などがある。
しては、「Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄ
ｅｓ，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ」（Ｗ．Ｐｅｔｅ
ｒｓｏｎ他、Ｔｈｅ Ｍａｓｓａｃｈｕｓｅｔｔｓ Ｉ
ｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ印刷、
１９７２年）、「Ｅｒｒｏｒ−ＣｏｒｒｅｃｔｉｏｎＣ
ｏｄｉｎｇ ｆｏｒ Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉ
ｃａｔｉｏｎｓ」（Ｇ．Ｃｌａｒｋ他、Ｐｌｅｎｕｍ
Ｐｒｅｓｓ印刷、１９８１年）、「Ａ Ｃｌａｓｓ ｏ
ｆ Ｏｄｄ−Ｗｅｉｇｈｔ−Ｃｏｌｕｍｎ ＳＥＣ−Ｄ
ＥＤ−ＳｂＥＤ Ｃｏｄｅｓ ｆｏｒ Ｍｅｍｏｒｙ
Ｓｙｓｔｅｍ Ａｐｐｌｉｃａｔｉｏｎｓ」（Ｓ．Ｋａ
ｎｅｄａ、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｃｏｍｐｕｔｅｒｓ、Ｖｏｌ．Ｃ−３３、Ｎｏ．８、
１９８４年）などがある。
【０００５】最後の参考文献には、一般にＳＥＣ−ＤＥ
Ｄ−Ｓ４ＥＤ ＥＣＣコードと呼ばれるものが記載され
ているが、これは本発明の譲受人であるサン・マイクロ
システムズ社がこれまでメイン・メモリ・システム内の
エラー検出・訂正に使用してきたものである。このよう
なコードは、データワードとＥＣＣワードとの組合せの
どこかで発生する単一エラーを訂正できることを意味す
る単一エラー訂正（ＳＥＣ）と、訂正できない場合でも
コードワード（コードワードとはデータワードとＥＣＣ
ワードとの組合せである）内の任意の２つのエラーを検
出できることを意味する２重エラー訂正（ＤＥＤ）と、
単一ニブル（定義済みニブル境界によって境界が示され
る４ビット・シーケンス）内に発生するエラーを検出で
きること（Ｓ４ＥＤ）を特徴とする。この最後の機能
は、最高４つまでの隣接エラーの存在を検出する能力を
与えるが、ただし、それらが同じニブル内で発生するこ
とを条件とする。
Ｄ−Ｓ４ＥＤ ＥＣＣコードと呼ばれるものが記載され
ているが、これは本発明の譲受人であるサン・マイクロ
システムズ社がこれまでメイン・メモリ・システム内の
エラー検出・訂正に使用してきたものである。このよう
なコードは、データワードとＥＣＣワードとの組合せの
どこかで発生する単一エラーを訂正できることを意味す
る単一エラー訂正（ＳＥＣ）と、訂正できない場合でも
コードワード（コードワードとはデータワードとＥＣＣ
ワードとの組合せである）内の任意の２つのエラーを検
出できることを意味する２重エラー訂正（ＤＥＤ）と、
単一ニブル（定義済みニブル境界によって境界が示され
る４ビット・シーケンス）内に発生するエラーを検出で
きること（Ｓ４ＥＤ）を特徴とする。この最後の機能
は、最高４つまでの隣接エラーの存在を検出する能力を
与えるが、ただし、それらが同じニブル内で発生するこ
とを条件とする。
【０００６】上記の従来技術のシステムでは、データワ
ードは長さ６４ビットであり、関連のＳＥＣ−ＤＥＤ−
Ｓ４ＥＤコードは長さ８ビットであり、コードワード全
体（データ＋ＥＣＣ）では７２ビットになる。これまで
の集積メモリ回路素子は、最も一般的なものとしては、
４ビット長の出力で構成されており、７２ビット長のＳ
ＩＭＭは１８個の４ビット長ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）を使用して容易に商業的
に入手可能である。このようなシステムでは、各７２ビ
ット・コードワードの任意のニブル内のエラーを検出す
る能力は、単にＳＥＣ−ＤＥＤ−Ｓ４ＥＤコード定義に
応じて各４ビット・メモリ素子出力がニブルを含むよう
にするだけで、１８個のメモリ素子のいずれか１つの障
害を検出する能力を提供する。その結果、完全素子障
害、単一線障害、アドレス指定障害などの単一メモリ素
子に制限された障害を検出することができる。したがっ
て、稀なエラーのうち最も可能性の高いものは、検出し
て訂正することができるか、または少なくとも検出する
ことができる。具体的には、たまに発生するランダム・
エラー（一般にその非再現性によりソフト・エラーと呼
ばれる）が訂正されることになる。このようなエラーは
Ｎ回のメモリ操作につき１回だけ発生する。通常、Ｎは
非常に大きい数なので、このような２つのエラーが同時
に発生する可能性は１／Ｎ2 になり、依然として検出さ
れるが非常に起こりそうもないことである。また、３つ
のランダム・エラーが同時に発生する可能性は１／Ｎ3
になる。このような３つのエラーは同じニブル内で発生
した場合のみ検出されるが、通常のＤＲＡＭ素子の異な
るニブル内で３つのランダム・エラーが同時に発生する
可能性は非常にわずかなものである。しかし、素子障害
が発生する可能性は、このような障害の検出を非常に望
ましいものにするのに十分なほどである。通常、このよ
うな障害はハード障害（永続的な素子障害または故障）
であり、このようなエラーの検出が特に重要なものにな
る。
ードは長さ６４ビットであり、関連のＳＥＣ−ＤＥＤ−
Ｓ４ＥＤコードは長さ８ビットであり、コードワード全
体（データ＋ＥＣＣ）では７２ビットになる。これまで
の集積メモリ回路素子は、最も一般的なものとしては、
４ビット長の出力で構成されており、７２ビット長のＳ
ＩＭＭは１８個の４ビット長ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）を使用して容易に商業的
に入手可能である。このようなシステムでは、各７２ビ
ット・コードワードの任意のニブル内のエラーを検出す
る能力は、単にＳＥＣ−ＤＥＤ−Ｓ４ＥＤコード定義に
応じて各４ビット・メモリ素子出力がニブルを含むよう
にするだけで、１８個のメモリ素子のいずれか１つの障
害を検出する能力を提供する。その結果、完全素子障
害、単一線障害、アドレス指定障害などの単一メモリ素
子に制限された障害を検出することができる。したがっ
て、稀なエラーのうち最も可能性の高いものは、検出し
て訂正することができるか、または少なくとも検出する
ことができる。具体的には、たまに発生するランダム・
エラー（一般にその非再現性によりソフト・エラーと呼
ばれる）が訂正されることになる。このようなエラーは
Ｎ回のメモリ操作につき１回だけ発生する。通常、Ｎは
非常に大きい数なので、このような２つのエラーが同時
に発生する可能性は１／Ｎ2 になり、依然として検出さ
れるが非常に起こりそうもないことである。また、３つ
のランダム・エラーが同時に発生する可能性は１／Ｎ3
になる。このような３つのエラーは同じニブル内で発生
した場合のみ検出されるが、通常のＤＲＡＭ素子の異な
るニブル内で３つのランダム・エラーが同時に発生する
可能性は非常にわずかなものである。しかし、素子障害
が発生する可能性は、このような障害の検出を非常に望
ましいものにするのに十分なほどである。通常、このよ
うな障害はハード障害（永続的な素子障害または故障）
であり、このようなエラーの検出が特に重要なものにな
る。
【０００７】最近では、８ビット長出力と１６ビット長
出力とによって構成されたＤＲＡＭ素子が一般的なもの
になった。その結果、８ビットまたは１６ビット出力を
有する素子が７２ビット・コードワードのうちの対応す
る８ビットまたは１６ビットを供給するように使用され
るとき、ＳＥＣ−ＤＥＤ−Ｓ４ＥＤコードは、通常、こ
のような素子内の素子障害を検出しなくなる。しかし、
従来技術のシステムでは、各読取り動作時に４つの７２
ビット・コードワードがメイン・メモリから同時に読み
取られるように、メイン・メモリが構成されている。４
ビット長出力を使用するＤＲＡＭは、各４ビット出力の
１ビットを同時に読み取られる４つのコードワードのそ
れぞれ１つに関連させて使用される。このため、ＤＲＡ
Ｍが故障した場合（そしてこれがその時点で発生してい
る唯一のエラーである場合）、エラーは４つのコードワ
ードのそれぞれの単一ビットだけに現れるので、ＤＲＡ
Ｍ障害はそれぞれの４つのコードワードのＳＥＣ−ＤＥ
Ｄ−Ｓ４ＥＤコードによって訂正可能になる。
出力とによって構成されたＤＲＡＭ素子が一般的なもの
になった。その結果、８ビットまたは１６ビット出力を
有する素子が７２ビット・コードワードのうちの対応す
る８ビットまたは１６ビットを供給するように使用され
るとき、ＳＥＣ−ＤＥＤ−Ｓ４ＥＤコードは、通常、こ
のような素子内の素子障害を検出しなくなる。しかし、
従来技術のシステムでは、各読取り動作時に４つの７２
ビット・コードワードがメイン・メモリから同時に読み
取られるように、メイン・メモリが構成されている。４
ビット長出力を使用するＤＲＡＭは、各４ビット出力の
１ビットを同時に読み取られる４つのコードワードのそ
れぞれ１つに関連させて使用される。このため、ＤＲＡ
Ｍが故障した場合（そしてこれがその時点で発生してい
る唯一のエラーである場合）、エラーは４つのコードワ
ードのそれぞれの単一ビットだけに現れるので、ＤＲＡ
Ｍ障害はそれぞれの４つのコードワードのＳＥＣ−ＤＥ
Ｄ−Ｓ４ＥＤコードによって訂正可能になる。
【０００８】
【発明が解決しようとする課題】ｎがＮより小さい場合
にｎビット・エラー検出コードを使用するＮビット部分
障害検出用のシステムを提供することが本発明の目的で
ある。
にｎビット・エラー検出コードを使用するＮビット部分
障害検出用のシステムを提供することが本発明の目的で
ある。
【０００９】
【課題を解決するための手段】Ｎビット長の記憶素子
と、Ｎビット未満のエラー検出・訂正機能を有するコン
ピュータ・システムでは、部分障害の影響が複数のコー
ドワード間に分散されるという方式のために記憶素子障
害が検出可能になるようにビット割当てが行われる。本
発明の最終的な結果としては、コードワード内の８ビッ
トまたは１６ビット・エラーを検出できないが、依然と
して部分障害によって発生する可能性のある最悪エラー
を検出する能力を保存する、エラー検出・訂正コードを
使用するメモリ・システムで８ビットおよび１６ビット
長ＤＲＡＭを使用できるようになる。さらに、定義済み
エラー検出・訂正機能を備えたエラー検出・訂正コード
では一般にコードワードのデータ部分が２倍になるとき
に必要なビット数が２倍にならないので、本発明では、
より大きいデータ・ワードを使用したときに、特殊デー
タだけでなく、その特殊データ用の他のエラー検出・訂
正コードにも残りのビットの使用が可能になり、依然と
して部分障害を検出する能力が保存される。このような
使用は、部分障害によってエラー検出・訂正コードのエ
ラー検出機能をはるかに上回る数の全ビット・エラーが
発生する場合でも可能になる。
と、Ｎビット未満のエラー検出・訂正機能を有するコン
ピュータ・システムでは、部分障害の影響が複数のコー
ドワード間に分散されるという方式のために記憶素子障
害が検出可能になるようにビット割当てが行われる。本
発明の最終的な結果としては、コードワード内の８ビッ
トまたは１６ビット・エラーを検出できないが、依然と
して部分障害によって発生する可能性のある最悪エラー
を検出する能力を保存する、エラー検出・訂正コードを
使用するメモリ・システムで８ビットおよび１６ビット
長ＤＲＡＭを使用できるようになる。さらに、定義済み
エラー検出・訂正機能を備えたエラー検出・訂正コード
では一般にコードワードのデータ部分が２倍になるとき
に必要なビット数が２倍にならないので、本発明では、
より大きいデータ・ワードを使用したときに、特殊デー
タだけでなく、その特殊データ用の他のエラー検出・訂
正コードにも残りのビットの使用が可能になり、依然と
して部分障害を検出する能力が保存される。このような
使用は、部分障害によってエラー検出・訂正コードのエ
ラー検出機能をはるかに上回る数の全ビット・エラーが
発生する場合でも可能になる。
【００１０】
【発明の実施の形態】まず、図１を参照すると、本発明
を使用できる典型的なコンピュータ・システムのブロッ
ク図が示されている。同図は比較的典型的かつ一般的な
コンピュータ・システムを表しているが、当然のことな
がら、他の構成のコンピュータ・システムでも本発明を
使用することができる。図１に具体的に示すように、中
央演算処理装置２０は、好ましい実施形態では単一集積
回路中央演算処理装置であり、オンチップＥＣＣ回路２
２によりシステム・バス２４に結合されている。このバ
スはＣＰＵをキャッシュ・メモリ２６と、メイン・メモ
リ２８と、通常は１つまたは複数のディスク記憶装置３
０と、プリンタ、ファックス・モデム、ネットワーク接
続部などの１つまたは複数の追加の周辺装置３２に結合
する。特定の好ましい一実施形態では、システム・バス
２４は、６４個のデータ・ビットと８個のエラー検出・
訂正ビットからなる７２ビット長のデータ・バスを有す
る従来技術のシステムのデータ・バス長の２倍である１
４４ビット長のデータ・バスを含む。
を使用できる典型的なコンピュータ・システムのブロッ
ク図が示されている。同図は比較的典型的かつ一般的な
コンピュータ・システムを表しているが、当然のことな
がら、他の構成のコンピュータ・システムでも本発明を
使用することができる。図１に具体的に示すように、中
央演算処理装置２０は、好ましい実施形態では単一集積
回路中央演算処理装置であり、オンチップＥＣＣ回路２
２によりシステム・バス２４に結合されている。このバ
スはＣＰＵをキャッシュ・メモリ２６と、メイン・メモ
リ２８と、通常は１つまたは複数のディスク記憶装置３
０と、プリンタ、ファックス・モデム、ネットワーク接
続部などの１つまたは複数の追加の周辺装置３２に結合
する。特定の好ましい一実施形態では、システム・バス
２４は、６４個のデータ・ビットと８個のエラー検出・
訂正ビットからなる７２ビット長のデータ・バスを有す
る従来技術のシステムのデータ・バス長の２倍である１
４４ビット長のデータ・バスを含む。
【００１１】図１に示すように、格納するために中央演
算処理装置２０からメモリ２８に送られるデータ・ビッ
トに関連付けられる適切なＥＣＣビットを生成できるよ
うに、メイン・メモリ２８とバス２４との間にＥＣＣ回
路２２が配置されている。メモリから受け取った情報の
データ部分に発生する可能性のあるエラーのうち最も可
能性の高いものを訂正し、次のレベルのエラーを少なく
とも検出することができるように、ＥＣＣビットにより
ＥＣＣ回路はメモリ２８から受け取ったビットに関して
エラー検出・訂正を行うことができる。その点につい
て、好ましい実施形態では、ＣＰＵ２０とメモリ２８と
の間のバスが５７６ビット・バスになっており、メモリ
への同時格納とメモリからの同時読取りが可能である。
５７６ビットのメモリ・ワードは４つの１４４ビット・
ワードからなる。それぞれは後述するように同一のフォ
ーマットを有する。
算処理装置２０からメモリ２８に送られるデータ・ビッ
トに関連付けられる適切なＥＣＣビットを生成できるよ
うに、メイン・メモリ２８とバス２４との間にＥＣＣ回
路２２が配置されている。メモリから受け取った情報の
データ部分に発生する可能性のあるエラーのうち最も可
能性の高いものを訂正し、次のレベルのエラーを少なく
とも検出することができるように、ＥＣＣビットにより
ＥＣＣ回路はメモリ２８から受け取ったビットに関して
エラー検出・訂正を行うことができる。その点につい
て、好ましい実施形態では、ＣＰＵ２０とメモリ２８と
の間のバスが５７６ビット・バスになっており、メモリ
への同時格納とメモリからの同時読取りが可能である。
５７６ビットのメモリ・ワードは４つの１４４ビット・
ワードからなる。それぞれは後述するように同一のフォ
ーマットを有する。
【００１２】一般的な意味では、本発明の好ましい実施
形態のビット割当ては、Ｎビット（実施形態では１４
４）のグループ間で行われ、それぞれはエラー検出・訂
正機能を強化し、専用のエラー検出・訂正コードを有す
る特殊データを含めることができるようになっている。
このため、Ｎビットのグループが用意され、各グループ
は２つのデータ部分を有し、それぞれの部分はその関連
ＥＣＣコードを備え、ＥＣＣコードは互いに異なってい
る。このＮビットは、ここでは「カッドワード」と呼ぶ
こともある。
形態のビット割当ては、Ｎビット（実施形態では１４
４）のグループ間で行われ、それぞれはエラー検出・訂
正機能を強化し、専用のエラー検出・訂正コードを有す
る特殊データを含めることができるようになっている。
このため、Ｎビットのグループが用意され、各グループ
は２つのデータ部分を有し、それぞれの部分はその関連
ＥＣＣコードを備え、ＥＣＣコードは互いに異なってい
る。このＮビットは、ここでは「カッドワード」と呼ぶ
こともある。
【００１３】ここで説明している具体的な実施形態で
は、１つのカッドワードは１４４ビットを含み、４つの
カッドワード（５７６ビット）がメイン・メモリ・シス
テム内の１つのメイン・メモリ・ワードを表す。より具
体的には、好ましい実施形態では、１つのカッドワード
に関連する主要データワードは長さ１２８ビットであ
る。このデータワードに関連するＥＣＣワードは、この
場合もＳＥＣ−ＤＥＤ−Ｓ４ＥＤ ＥＣＣワードであ
り、これは、１２８ビットのデータワードの場合、長さ
９ビットになる。このため、１４４ビット・カッドワー
ドのうちの７ビットが他の用途のために自由な状態で放
置される。好ましい実施形態では、この７ビットのうち
の３ビットが特殊データ（本明細書では便宜上「特殊デ
ータワード」と呼ぶ）に使用され、４ビットは特殊デー
タワード、特にＳＥＣ−ＤＥＤコードワードに関連する
ＥＣＣワードとして使用される。
は、１つのカッドワードは１４４ビットを含み、４つの
カッドワード（５７６ビット）がメイン・メモリ・シス
テム内の１つのメイン・メモリ・ワードを表す。より具
体的には、好ましい実施形態では、１つのカッドワード
に関連する主要データワードは長さ１２８ビットであ
る。このデータワードに関連するＥＣＣワードは、この
場合もＳＥＣ−ＤＥＤ−Ｓ４ＥＤ ＥＣＣワードであ
り、これは、１２８ビットのデータワードの場合、長さ
９ビットになる。このため、１４４ビット・カッドワー
ドのうちの７ビットが他の用途のために自由な状態で放
置される。好ましい実施形態では、この７ビットのうち
の３ビットが特殊データ（本明細書では便宜上「特殊デ
ータワード」と呼ぶ）に使用され、４ビットは特殊デー
タワード、特にＳＥＣ−ＤＥＤコードワードに関連する
ＥＣＣワードとして使用される。
【００１４】好ましい実施形態のカッドワード（ｑワー
ド）の一般的な構成は図２に示す通りである。各メイン
・メモリ読取りでは、一度に４つのカッドワード、図２
のｑワード０〜ｑワード３というカッドワードを読み取
る。特許請求の範囲では、メモリ・ワードは必ずしも４
つのｑワードに限定されず、具体的に４に限定されてい
ない限り、より一般的な意味でｑワードという用語を使
用する。各ｑワードの１４４ビットは、１２８ビットの
データと、１２８ビットのデータ用の９ビットのＥＣＣ
と、ｍタグ（特殊データ）用の３ビットと、ｍタグＥＣ
Ｃ用の４ビットとに分離される。１２８ビットの主要デ
ータ用の９ビットのＥＣＣは、実際に単一エラー検出・
訂正と、２重エラー検出と、完全な１４４ビット・コー
ドワード用の単一ニブル内の任意の数のエラーの検出と
を行い、当然のことながら、このコードワードは１３５
ビットの情報と９ビットのＥＣＣからなるだろう。この
１３５ビットは、１２８ビットの主要データと３ビット
のｍタグ（特殊データ）と４ビットのｍタグＥＣＣとで
構成することができる。しかし、これは、複数シリアル
・コーディングおよびデコード、すなわち、最初にｍタ
グＥＣＣを決定し、次に１３５ビットの一部としてｍタ
グおよびｍタグＥＣＣを使用することを必要とし、デコ
ード時にはその逆を必要とするだろう。また、これは、
ｍタグまたはｍタグＥＣＣ内のエラーを伴う主要データ
用の９ビットのＥＣＣというＥＣＣ機能も負担させるだ
ろう。むしろ、１２８ビットの主要データ用のＥＣＣ
は、主要データを含むコードワードのＥＣＣコーディン
グおよびデコード中にｍタグ／ｍタグＥＣＣビットの代
わりに７つの所定の「フェイク」ビットを使用すること
により、ｍタグおよびそのＥＣＣから切り離される。し
たがって、図２に示すように、１２８ビット・データワ
ードは７つのフェイク・ビットと結合されて、ＥＣＣ分
析用の完全な１３５ビット・データワードを構成する。
このようなフェイク・ビットは、新しいメモリ・ワード
が格納されたときに、関連のＥＣＣワードを決定し、そ
れとともに格納できるように、１２８ビット・データワ
ードと結合される。同様に、メモリ・ワードの読取り時
にも、エラー検出・訂正のために、フェイク・ビットが
各１２８ビット・データワードと結合される。概して、
フェイク・ビットは、どのようなビット・パターンでも
よく、１３５ビット内のどこに位置しても良い。ただ
し、データワードとともに格納すべきＥＣＣワードを決
定する場合、メモリ・ワード読取り時に後続のＥＣＣ分
析で使用するのと同じ１３５ビット内の同じ位置にある
同じフェイク・ビットを使用することが条件になる。通
常、必然的ではないものの、フェイク・ビットは実際の
データワードの前に付くかまたはそれに付加され、すべ
て０またはすべて１のストリングからなるだろう。図２
に示す実施形態では、７つのフェイク・ビットがデータ
・ビットに付加された状態で示されている。
ド）の一般的な構成は図２に示す通りである。各メイン
・メモリ読取りでは、一度に４つのカッドワード、図２
のｑワード０〜ｑワード３というカッドワードを読み取
る。特許請求の範囲では、メモリ・ワードは必ずしも４
つのｑワードに限定されず、具体的に４に限定されてい
ない限り、より一般的な意味でｑワードという用語を使
用する。各ｑワードの１４４ビットは、１２８ビットの
データと、１２８ビットのデータ用の９ビットのＥＣＣ
と、ｍタグ（特殊データ）用の３ビットと、ｍタグＥＣ
Ｃ用の４ビットとに分離される。１２８ビットの主要デ
ータ用の９ビットのＥＣＣは、実際に単一エラー検出・
訂正と、２重エラー検出と、完全な１４４ビット・コー
ドワード用の単一ニブル内の任意の数のエラーの検出と
を行い、当然のことながら、このコードワードは１３５
ビットの情報と９ビットのＥＣＣからなるだろう。この
１３５ビットは、１２８ビットの主要データと３ビット
のｍタグ（特殊データ）と４ビットのｍタグＥＣＣとで
構成することができる。しかし、これは、複数シリアル
・コーディングおよびデコード、すなわち、最初にｍタ
グＥＣＣを決定し、次に１３５ビットの一部としてｍタ
グおよびｍタグＥＣＣを使用することを必要とし、デコ
ード時にはその逆を必要とするだろう。また、これは、
ｍタグまたはｍタグＥＣＣ内のエラーを伴う主要データ
用の９ビットのＥＣＣというＥＣＣ機能も負担させるだ
ろう。むしろ、１２８ビットの主要データ用のＥＣＣ
は、主要データを含むコードワードのＥＣＣコーディン
グおよびデコード中にｍタグ／ｍタグＥＣＣビットの代
わりに７つの所定の「フェイク」ビットを使用すること
により、ｍタグおよびそのＥＣＣから切り離される。し
たがって、図２に示すように、１２８ビット・データワ
ードは７つのフェイク・ビットと結合されて、ＥＣＣ分
析用の完全な１３５ビット・データワードを構成する。
このようなフェイク・ビットは、新しいメモリ・ワード
が格納されたときに、関連のＥＣＣワードを決定し、そ
れとともに格納できるように、１２８ビット・データワ
ードと結合される。同様に、メモリ・ワードの読取り時
にも、エラー検出・訂正のために、フェイク・ビットが
各１２８ビット・データワードと結合される。概して、
フェイク・ビットは、どのようなビット・パターンでも
よく、１３５ビット内のどこに位置しても良い。ただ
し、データワードとともに格納すべきＥＣＣワードを決
定する場合、メモリ・ワード読取り時に後続のＥＣＣ分
析で使用するのと同じ１３５ビット内の同じ位置にある
同じフェイク・ビットを使用することが条件になる。通
常、必然的ではないものの、フェイク・ビットは実際の
データワードの前に付くかまたはそれに付加され、すべ
て０またはすべて１のストリングからなるだろう。図２
に示す実施形態では、７つのフェイク・ビットがデータ
・ビットに付加された状態で示されている。
【００１５】好ましい実施形態の目的は、８ビット長ま
たは１６ビット長のＤＲＡＭを使用する場合に図２に示
すように構成されたメモリ内の部分障害全体を検出する
ことと、４ビット長の部分障害をすべて検出して訂正す
ることである。ＥＣＣコード自体が１６ビット・エラー
を検出できないことは明らかなので、１６ビットＤＲＡ
Ｍは最悪のケースを示す。４つのカッドワードの主要デ
ータ部分の場合、単一ＤＲＡＭの１６ビットを各カッド
ワードに４ビットずつ分散することができ、その結果、
部分障害がＳＥＣ−ＤＥＤ−Ｓ４ＥＤコードによって検
出可能なものになる。しかし、ｍタグＥＣＣは−Ｓ４Ｅ
Ｄコードではないので、したがって、カッドワードあた
り４ビットずつ、ＤＲＡＭの１６ビットを各カッドワー
ドのｍタグ／ｍタグＥＣＣ部分に分散すると、ｍタグＥ
ＣＣによる部分障害の検出ができなくなる。むしろ、所
与のカッドワードのｍタグ／ｍタグＥＣＣ部分は２ビッ
トを上回るエラーを検出できないので、各ｍタグ／ｍタ
グＥＣＣ部分を任意の１つのＤＲＡＭからのわずか２ビ
ットに割り当てることが重要である。
たは１６ビット長のＤＲＡＭを使用する場合に図２に示
すように構成されたメモリ内の部分障害全体を検出する
ことと、４ビット長の部分障害をすべて検出して訂正す
ることである。ＥＣＣコード自体が１６ビット・エラー
を検出できないことは明らかなので、１６ビットＤＲＡ
Ｍは最悪のケースを示す。４つのカッドワードの主要デ
ータ部分の場合、単一ＤＲＡＭの１６ビットを各カッド
ワードに４ビットずつ分散することができ、その結果、
部分障害がＳＥＣ−ＤＥＤ−Ｓ４ＥＤコードによって検
出可能なものになる。しかし、ｍタグＥＣＣは−Ｓ４Ｅ
Ｄコードではないので、したがって、カッドワードあた
り４ビットずつ、ＤＲＡＭの１６ビットを各カッドワー
ドのｍタグ／ｍタグＥＣＣ部分に分散すると、ｍタグＥ
ＣＣによる部分障害の検出ができなくなる。むしろ、所
与のカッドワードのｍタグ／ｍタグＥＣＣ部分は２ビッ
トを上回るエラーを検出できないので、各ｍタグ／ｍタ
グＥＣＣ部分を任意の１つのＤＲＡＭからのわずか２ビ
ットに割り当てることが重要である。
【００１６】ここで説明している実施形態において一度
にアクセスされる４つのカッドワードは、５７６ビット
からなり、３６個の１６ビット長ＤＲＡＭの１６ビット
出力からなる。特定の一実施形態における各ＤＲＡＭの
ビット割当てを表１に示す。この表の「信号（ニブ
ル）」という列は、図２に示すように４つのカッドワー
ドに関連する。３６個のＤＲＡＭ自体には、Ｄ［ＤＲＡ
Ｍ番号（複数も可）］［ビット（複数も可）］という規
則を使用して、０〜３５の番号が付けられている。した
がって、この規則を使用すると、Ｄ［０，１，２，３］
［０］はＤＲＡＭ０、１、２、３のそれぞれからのビッ
ト０を意味し、Ｄ［３］［４，８，１２］はＤＲＡＭ３
のビット４、８、１２を意味する。
にアクセスされる４つのカッドワードは、５７６ビット
からなり、３６個の１６ビット長ＤＲＡＭの１６ビット
出力からなる。特定の一実施形態における各ＤＲＡＭの
ビット割当てを表１に示す。この表の「信号（ニブ
ル）」という列は、図２に示すように４つのカッドワー
ドに関連する。３６個のＤＲＡＭ自体には、Ｄ［ＤＲＡ
Ｍ番号（複数も可）］［ビット（複数も可）］という規
則を使用して、０〜３５の番号が付けられている。した
がって、この規則を使用すると、Ｄ［０，１，２，３］
［０］はＤＲＡＭ０、１、２、３のそれぞれからのビッ
ト０を意味し、Ｄ［３］［４，８，１２］はＤＲＡＭ３
のビット４、８、１２を意味する。
【００１７】
【表１】
【００１８】次に表１を具体的に参照すると、この表の
１行目には、各ｍタグＥＣＣの４つのビット０、１、
２、３が４つのＤＲＡＭのそれぞれからの単一ビットか
らなることが示されている。具体的には、ｑワード０
（カッドワード０）の場合、ＤＲＡＭ０、１、２、３の
ビット０を使用し、ｑワード１の場合、ＤＲＡＭ０、
１、２、３のビット１を使用するなどである。同様に、
４つのｑワード用のｍタグの場合、ビット０、１、２
は、各ＤＲＡＭから１ビットずつ、ＤＲＡＭ４〜７から
それぞれ取られたものである。したがって、特殊データ
ワードが４つのｑワードのそれぞれのｍタグおよびｍタ
グＥＣＣを含むことを考慮すると、どの特殊データワー
ドも個々のＤＲＡＭから取られた複数ビットを有するこ
とはない。ＥＣＣは単一エラー訂正、２重エラー検出コ
ードであるので、どこでエラーが発生し、それがランダ
ム・エラーによるのか、２つの部分障害によるのか、１
つの部分障害と１つのランダム・エラーによるのかにか
かわらず、ｍタグまたはｍタグＥＣＣのいずれかに影響
する単一４ビット長部分障害は検出も訂正も行われ、２
ビット・エラーでさえ少なくとも検出される。ただし、
エラーの訂正は一般的な意味で使用し、ＥＣＣ部分自体
で発生する訂正可能エラーは、データを使用する前に訂
正する必要はなく、一般に訂正されない。というのは、
ＥＣＣビット内の訂正可能エラーはデータ自体の正確さ
に影響しないからである。より具体的には、単一エラー
訂正および２重エラー検出の場合、ＥＣＣ内の単一訂正
可能エラーの検出は、ＥＣＣまたは関連データワード内
の追加エラーの欠落を示す。
１行目には、各ｍタグＥＣＣの４つのビット０、１、
２、３が４つのＤＲＡＭのそれぞれからの単一ビットか
らなることが示されている。具体的には、ｑワード０
（カッドワード０）の場合、ＤＲＡＭ０、１、２、３の
ビット０を使用し、ｑワード１の場合、ＤＲＡＭ０、
１、２、３のビット１を使用するなどである。同様に、
４つのｑワード用のｍタグの場合、ビット０、１、２
は、各ＤＲＡＭから１ビットずつ、ＤＲＡＭ４〜７から
それぞれ取られたものである。したがって、特殊データ
ワードが４つのｑワードのそれぞれのｍタグおよびｍタ
グＥＣＣを含むことを考慮すると、どの特殊データワー
ドも個々のＤＲＡＭから取られた複数ビットを有するこ
とはない。ＥＣＣは単一エラー訂正、２重エラー検出コ
ードであるので、どこでエラーが発生し、それがランダ
ム・エラーによるのか、２つの部分障害によるのか、１
つの部分障害と１つのランダム・エラーによるのかにか
かわらず、ｍタグまたはｍタグＥＣＣのいずれかに影響
する単一４ビット長部分障害は検出も訂正も行われ、２
ビット・エラーでさえ少なくとも検出される。ただし、
エラーの訂正は一般的な意味で使用し、ＥＣＣ部分自体
で発生する訂正可能エラーは、データを使用する前に訂
正する必要はなく、一般に訂正されない。というのは、
ＥＣＣビット内の訂正可能エラーはデータ自体の正確さ
に影響しないからである。より具体的には、単一エラー
訂正および２重エラー検出の場合、ＥＣＣ内の単一訂正
可能エラーの検出は、ＥＣＣまたは関連データワード内
の追加エラーの欠落を示す。
【００１９】表１の最初の２行のビット割当てでは、Ｄ
ＲＡＭ Ｄ０、Ｄ１、Ｄ２の最初の８ビット（最下位ビ
ット）と、ＤＲＡＭ Ｄ３の最初の４ビットを使用す
る。このため、ＤＲＡＭ Ｄ０、Ｄ１、Ｄ２の８ビット
がこれまで未使用で放置され、ＤＲＡＭ Ｄ３の１２ビ
ットがこれまで未使用で放置され、合計３６ビットにな
る。この３６ビットは、主要データに関連するＥＣＣコ
ードワードのビット４と、主要データワードのビット０
〜７に関する表１の次の３行で使用する。その後、残り
の３２個のＤＲＡＭ、Ｄ［４］〜Ｄ［３５］は、表１の
残りに示す主要データ・ビット／主要データＥＣＣビッ
トの割当てを有する。
ＲＡＭ Ｄ０、Ｄ１、Ｄ２の最初の８ビット（最下位ビ
ット）と、ＤＲＡＭ Ｄ３の最初の４ビットを使用す
る。このため、ＤＲＡＭ Ｄ０、Ｄ１、Ｄ２の８ビット
がこれまで未使用で放置され、ＤＲＡＭ Ｄ３の１２ビ
ットがこれまで未使用で放置され、合計３６ビットにな
る。この３６ビットは、主要データに関連するＥＣＣコ
ードワードのビット４と、主要データワードのビット０
〜７に関する表１の次の３行で使用する。その後、残り
の３２個のＤＲＡＭ、Ｄ［４］〜Ｄ［３５］は、表１の
残りに示す主要データ・ビット／主要データＥＣＣビッ
トの割当てを有する。
【００２０】当然のことながら、表に示す特定の割当て
は、主要データ部分だけでなく、１６ビット長素子を使
用する場合のカッドワードの特殊データ部分でも、所望
の部分障害検出を達成する多数の可能な割当てのうちの
１つだけを表している。しかし、ここに示した特定の割
当ては、実際の回路レイアウトに縮小したときのそのレ
イアウト上の利点から選んだものである。
は、主要データ部分だけでなく、１６ビット長素子を使
用する場合のカッドワードの特殊データ部分でも、所望
の部分障害検出を達成する多数の可能な割当てのうちの
１つだけを表している。しかし、ここに示した特定の割
当ては、実際の回路レイアウトに縮小したときのそのレ
イアウト上の利点から選んだものである。
【００２１】前述のＤＲＡＭビット割当てでは、ＤＲＡ
Ｍ Ｄ［０］、Ｄ［１］、Ｄ［２］のいずれかの部分障
害の結果、４つのカッドワードすべてのｍタグ／ｍタグ
ＥＣＣ部分に２ビットの訂正不能エラーが発生し、４つ
のカッドワードすべての主要データ／ＥＣＣ部分に２ビ
ットの訂正不能エラーが発生することになる。ＤＲＡＭ
Ｄ［３］の場合は、部分障害の結果、４つのカッドワ
ードすべてのｍタグ／ｍタグＥＣＣ部分に１ビットの訂
正不能エラーが発生し、４つのカッドワードすべての主
要データ／ＥＣＣ部分に３ビットの訂正不能ニブル・エ
ラーが発生する。残りのすべてのＤＲＡＭ（Ｄ［４］〜
Ｄ［３５］）の場合は、部分障害の結果、４つのコード
ワードすべてに４ビットの訂正不能ニブル・エラーが発
生する。しかし、これに関しては、前述の訂正不能エラ
ーはいずれも検出可能である。さらに、部分障害によっ
て発生した前述のエラーは、部分障害が引き起こす可能
性のある最大数のエラーを表している。例として、特定
の部分の特定のニブル用の実際のデータが１１１１であ
り、部分障害によってそのニブルの４つのビットすべて
がある状態にクランプされた場合、いかなるエラーもＥ
ＣＣによって検出されないだろう。代わりに、データが
たとえば１１０１である場合、エラーは単一エラーとし
て検出され、好ましい実施形態で使用するコードによっ
て訂正可能だろう。当然のことながら、特定のニブル用
のデータが１１１１であるが、障害によってそのＤＲＡ
Ｍの特定のニブルがすべて０になる場合、そのニブルの
４つのビットはいずれもエラー状態になり、依然として
ＤＲＡＭ３を除くすべてのＤＲＡＭについて検出可能で
あるが訂正不能になるはずである。
Ｍ Ｄ［０］、Ｄ［１］、Ｄ［２］のいずれかの部分障
害の結果、４つのカッドワードすべてのｍタグ／ｍタグ
ＥＣＣ部分に２ビットの訂正不能エラーが発生し、４つ
のカッドワードすべての主要データ／ＥＣＣ部分に２ビ
ットの訂正不能エラーが発生することになる。ＤＲＡＭ
Ｄ［３］の場合は、部分障害の結果、４つのカッドワ
ードすべてのｍタグ／ｍタグＥＣＣ部分に１ビットの訂
正不能エラーが発生し、４つのカッドワードすべての主
要データ／ＥＣＣ部分に３ビットの訂正不能ニブル・エ
ラーが発生する。残りのすべてのＤＲＡＭ（Ｄ［４］〜
Ｄ［３５］）の場合は、部分障害の結果、４つのコード
ワードすべてに４ビットの訂正不能ニブル・エラーが発
生する。しかし、これに関しては、前述の訂正不能エラ
ーはいずれも検出可能である。さらに、部分障害によっ
て発生した前述のエラーは、部分障害が引き起こす可能
性のある最大数のエラーを表している。例として、特定
の部分の特定のニブル用の実際のデータが１１１１であ
り、部分障害によってそのニブルの４つのビットすべて
がある状態にクランプされた場合、いかなるエラーもＥ
ＣＣによって検出されないだろう。代わりに、データが
たとえば１１０１である場合、エラーは単一エラーとし
て検出され、好ましい実施形態で使用するコードによっ
て訂正可能だろう。当然のことながら、特定のニブル用
のデータが１１１１であるが、障害によってそのＤＲＡ
Ｍの特定のニブルがすべて０になる場合、そのニブルの
４つのビットはいずれもエラー状態になり、依然として
ＤＲＡＭ３を除くすべてのＤＲＡＭについて検出可能で
あるが訂正不能になるはずである。
【００２２】本発明の好ましい実施形態について説明し
てきたが、これは、各１６ビット長素子の場合、２つの
８ビット長素子の場合、または４つの４ビット長素子の
場合に図３に示す１６ビット素子のビット割当てに対す
るビット割当てとともに使用することにより、８ビット
および４ビット素子で容易に使用することができる。
てきたが、これは、各１６ビット長素子の場合、２つの
８ビット長素子の場合、または４つの４ビット長素子の
場合に図３に示す１６ビット素子のビット割当てに対す
るビット割当てとともに使用することにより、８ビット
および４ビット素子で容易に使用することができる。
【００２３】本発明の最終的な結果としては、コードワ
ード内の８ビットまたは１６ビット・エラーを検出でき
ないが、依然として部分障害によって発生する可能性の
ある最悪エラーを検出する能力を保存する、エラー検出
・訂正コードを使用するメモリ・システムで８ビットお
よび１６ビット長ＤＲＡＭを使用できるようになる。さ
らに、定義済みエラー検出・訂正機能を備えたエラー検
出・訂正コードでは一般にコードワードのデータ部分が
２倍になるときに必要なビット数が２倍にならないの
で、本発明では、特殊データだけでなく、その特殊デー
タ用の他のエラー検出と訂正コードにも残りのビットの
使用が可能になり、依然として部分障害を検出する能力
が保存される。このような使用は、部分障害によってエ
ラー検出・訂正コードのエラー検出機能をはるかに上回
る数の全ビット・エラーが発生する場合でも可能にな
る。
ード内の８ビットまたは１６ビット・エラーを検出でき
ないが、依然として部分障害によって発生する可能性の
ある最悪エラーを検出する能力を保存する、エラー検出
・訂正コードを使用するメモリ・システムで８ビットお
よび１６ビット長ＤＲＡＭを使用できるようになる。さ
らに、定義済みエラー検出・訂正機能を備えたエラー検
出・訂正コードでは一般にコードワードのデータ部分が
２倍になるときに必要なビット数が２倍にならないの
で、本発明では、特殊データだけでなく、その特殊デー
タ用の他のエラー検出と訂正コードにも残りのビットの
使用が可能になり、依然として部分障害を検出する能力
が保存される。このような使用は、部分障害によってエ
ラー検出・訂正コードのエラー検出機能をはるかに上回
る数の全ビット・エラーが発生する場合でも可能にな
る。
【００２４】本発明の好ましい実施形態をここで開示し
説明してきたが、当業者であれば、その精神および範囲
を逸脱せずに形式および細部の様々な変更が可能である
ことが分かるだろう。
説明してきたが、当業者であれば、その精神および範囲
を逸脱せずに形式および細部の様々な変更が可能である
ことが分かるだろう。
【図１】 本発明を使用できる典型的なコンピュータ・
システムのブロック図である。
システムのブロック図である。
【図２】 好ましい実施形態のカッドワード（ｑワー
ド）の一般的な構成を示す図である。
ド）の一般的な構成を示す図である。
【図３】 １６ビット素子のビット割当てに対して図示
のこのような素子のビット割当てによって、各１６ビッ
ト長素子ごとに、２つの８ビット長素子または４つの４
ビット長素子を使用することにより、８ビットおよび４
ビット素子で本発明を容易に使用できる様子を示す図で
ある。
のこのような素子のビット割当てによって、各１６ビッ
ト長素子ごとに、２つの８ビット長素子または４つの４
ビット長素子を使用することにより、８ビットおよび４
ビット素子で本発明を容易に使用できる様子を示す図で
ある。
２０ 中央演算処理装置（ＣＰＵ） ２２ オンチップＥＣＣ回路 ２４ システム・バス ２６ キャッシュ・メモリ ２８ メイン・メモリ ３０ ディスク記憶装置 ３２ 追加周辺装置
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年９月２５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.
Claims (3)
- 【請求項１】 コンピュータ・システムで、 Ｓ×Ｎが少なくともＭになり、Ｍビットが複数のｑワー
ドに構成されているときに、Ｓ個の記憶素子を有し、各
記憶素子が一度にＮビットを受け取って出力するように
構成されていて、一度にそのＭビットを格納し、出力す
る記憶システムであって、各ｑワードは、同じフォーマ
ットで、かつ２つのデータ・ワードを有し、それぞれが
関連のエラー検出ワードを備え、それにより、各ｑワー
ド内に互いに異なる２つのコードワードを形成し、エラ
ー検出コードがそれぞれＮビット未満のエラー検出限界
を有するようになっている記憶システムと、 Ｍビット・ワード内の各コードワードのエラーを検出す
るように結合されたエラー検出システムとを含み、 各コードワード内の各記憶素子のビット数Ｎがそれぞれ
のコードワードのエラー検出コードのエラー検出機能を
上回らないように、各Ｍビット内のコードワード間に各
記憶素子のＮビットが分散されることを特徴とするエラ
ー検出装置。 - 【請求項２】 中央演算処理装置と、 Ｓ×Ｎが少なくともＭになり、Ｍビットが複数のｑワー
ドに構成されているときに、Ｓ個の記憶素子を有し、各
記憶素子が一度にＮビットを受け取って出力するように
構成されていて、一度にそのＭビットを格納し、出力す
る記憶システムであって、各ｑワードは、同じフォーマ
ットで、かつ２つのデータ・ワードを有し、それぞれが
関連のエラー検出ワードを備え、それにより、各ｑワー
ド内に互いに異なる２つのコードワードを形成し、エラ
ー検出コードがそれぞれＮビット未満のエラー検出限界
を有するようになっている記憶システムと、 中央演算処理装置と記憶システムとの間に結合され、記
憶システムにＭビット・ワードを供給するために中央演
算処理装置から記憶システムに流れるデータに対してエ
ラー検出コード・ビットを決定して各データ・ワードに
関連付け、記憶システムから中央演算処理装置に流れる
データに対してＭビット・ワード内の各コードワードの
エラーを検出するエラー検出システムとを含み、 各コードワード内の各記憶素子のビット数がそれぞれの
コードワードのエラー検出コードのエラー検出機能を上
回らないように、２つのコードワード間に各記憶素子の
Ｎビットが分散されることを特徴とするコンピュータ・
システム。 - 【請求項３】 コンピュータ・システムにおいて、 Ｓ×Ｎが少なくともＭになり、Ｍビットが複数のｑワー
ドに構成されているときに、Ｓ個の記憶素子を有し、各
記憶素子が一度にＮビットを受け取って出力するように
構成されていて、一度にそのＭビットを格納し、出力す
る記憶システムであって、各ｑワードは、同じフォーマ
ットで、かつ２つのデータ・ワードを有し、それぞれが
関連のエラー検出ワードを備え、それにより、各ｑワー
ド内に互いに異なる２つのコードワードを形成し、エラ
ー検出コードがそれぞれＮビット未満のエラー検出限界
を有するようになっている記憶システムと、 Ｍビット・ワード内の各コードワードのエラーを検出す
るように結合されたエラー検出システムとを含み、 各コードワード内の各記憶素子のビット数がそれぞれの
コードワードのエラー検出コードのエラー検出機能を上
回らないように、コードワード間に各記憶素子のＮビッ
トが分散されることを特徴とするコンピュータ・システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/885107 | 1997-06-30 | ||
| US08/885,107 US6003152A (en) | 1997-06-30 | 1997-06-30 | System for N-bit part failure detection using n-bit error detecting codes where n less than N |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11120088A true JPH11120088A (ja) | 1999-04-30 |
Family
ID=25386150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10185346A Ceased JPH11120088A (ja) | 1997-06-30 | 1998-06-30 | エラー検出装置とそれを備えたコンピュータ・システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6003152A (ja) |
| EP (1) | EP0889407B1 (ja) |
| JP (1) | JPH11120088A (ja) |
| DE (1) | DE69813392T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751769B2 (en) | 2000-06-06 | 2004-06-15 | International Business Machines Corporation | (146,130) error correction code utilizing address information |
| JP3980840B2 (ja) | 2001-04-25 | 2007-09-26 | 東京エレクトロン株式会社 | 気相成長装置および気相成長膜形成方法 |
| US20040225944A1 (en) * | 2003-05-09 | 2004-11-11 | Brueggen Christopher M. | Systems and methods for processing an error correction code word for storage in memory components |
| US20050022091A1 (en) * | 2003-07-21 | 2005-01-27 | Holman Thomas J. | Method, system, and apparatus for adjacent-symbol error correction and detection code |
| CN103573186B (zh) * | 2013-10-10 | 2017-01-18 | 徐州徐工基础工程机械有限公司 | 一种旋挖钻机钻头 |
| US11409601B1 (en) | 2021-01-26 | 2022-08-09 | Micron Technology, Inc. | Memory device protection |
| US11782642B2 (en) * | 2021-06-14 | 2023-10-10 | Western Digital Technologies, Inc. | Systems and methods of determining degradation in analog compute-in-memory (ACIM) modules |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4995041A (en) * | 1989-02-03 | 1991-02-19 | Digital Equipment Corporation | Write back buffer with error correcting capabilities |
| US5206865A (en) * | 1990-12-17 | 1993-04-27 | Motorola, Inc. | Error detection and correction memory system |
| US5278847A (en) * | 1990-12-28 | 1994-01-11 | General Electric Company | Fault-tolerant memory system with graceful degradation |
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