JPH11112257A - 送信電力制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来に比べ消費電力が小さな送信電力制御回
路を実現する。 【解決手段】 可変送信電力増幅部１４の出力を検波器
３０により検波し、その出力をＬＰＦ４０によって濾波
して送信電力のアナログ平均値を得る。アナログの比較
器４２において、このアナログ平均値を基準信号値Ａ０
と比較し、その結果に応じてアップ信号又はダウン信号
を生成する。バースト送信の開始タイミングから、バー
スト波形の立上り時間、ＬＰＦ４０の応答遅れ時間及び
所定の余裕時間の合計が経過した時点でサンプル信号生
成回路４４がサンプル信号をサンプルホールド回路４６
に与え、このサンプル信号に応じてサンプルホールド回
路４６が比較器４２の出力をサンプルし次のサンプリン
グまで保持する。アップダウンカウンタ４８は、サンプ
ルホールド回路４６によって保持されているサンプル値
に応じてアップカウント又はダウンカウントし、可変送
信電力増幅部１４に供給すべき利得制御信号を発生させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル無線電
話機等においてその送信電力を制御するために用いられ
る送信電力制御回路に関する。

【０００２】

【従来の技術及びその問題点】ディジタル無線電話機等
を始めとする各種の無線機においては、図３に示されて
いるような装置構成が採用されている。この図において
は、使用者から与えられる信号（例えば話者音声を示す
信号）が、信号処理回路１０によって処理され、変調器
１２に供給される。変調器１２においては、信号処理回
路１０から供給される信号を変調信号として所定の方式
により変調動作が行われる。その結果得られる変調出力
は、可変送信電力増幅部１４、カプラ１６及びアンテナ
共用回路１８を介し、アンテナ２０から無線送信され
る。アンテナ共用回路１８は、アンテナ２０を送信及び
受信にて共用するための回路であり、アンテナ２０によ
って受信された信号はアンテナ共用回路１８を介して受
信部２２に供給される。受信部２２は、この受信信号に
増幅その他所定の処理を施した上で復調器２４に供給
し、復調器２４はこの受信信号から必要な情報を復調し
て信号処理回路１０に供給する。信号処理回路１０は、
復調器２４の復調出力から再生した信号例えば通話相手
の音声を示す信号を使用者に提供する。

【０００３】変調器１２の後段に設けられている可変送
信電力増幅部１４、カプラ１６及び送信電力自動制御回
路２６は、変調器１２の出力即ち送信信号の電力利得を
自動制御するループを構成している。即ち、変調器１２
から出力される送信信号は可変送信電力増幅部１４によ
って増幅され、カプラ１６は可変送信電力増幅部１４に
よって増幅された送信信号をアンテナ共用回路１８に供
給する一方でその一部を分岐して送信電力自動制御回路
２６に供給する。送信電力自動制御回路２６は、カプラ
１６を介して入力した送信信号の電力を検出し、その結
果を、信号処理回路１０その他を制御するシステム制御
回路２８から与えられる基準信号値Ａ０と比較する。送
信電力自動制御回路２６は、送信信号電力の検出値と基
準信号値Ａ０との差即ち送信電力の制御誤差を示す情報
に基づき、利得制御信号を発生させ、この利得制御信号
を用いて可変送信電力増幅部１４における電力増幅利得
を制御する。このようなループを設けることによって、
例えば電源電圧変動、周囲温度変動、送信周波数の切替
等によりもたらされることがある送信電力変動を抑制
し、アンテナ２０からの送信出力を常に基準信号値Ａ０
に対応した一定値に保つことができる。

【０００４】図３に示す送信電力自動制御回路２６は、
具体的には図４に示すような回路構成にて実現すること
ができる。即ち、図４に示されている送信電力自動制御
回路２６は、カプラ１６を介し入力した送信信号を検波
しこの電力を示す信号を出力する検波器３０を有してお
り、さらに検波器３０の出力をディジタルデータに変換
するＡ／Ｄ変換器３２を備えている。さらに、送信電力
自動制御回路２６のＣＰＵ３４は、システム制御回路２
８から与えられる基準信号値Ａ０をその内部に又は付設
されているＲＯＭ３６に記憶しており、記憶している基
準信号値Ａ０を、Ａ／Ｄ変換器３２から与えられるディ
ジタルデータ即ち送信振動電力検出値と比較する。ＣＰ
Ｕ３４は、両者の比較結果即ち基準信号値Ａ０に対する
送信信号電力検出値の誤差に応じて演算処理によって利
得制御信号を発生させ、Ｄ／Ａ変換器３８を介して可変
送信電力増幅部１４に与える。Ｄ／Ａ変換器３８は、利
得制御信号をディジタルデータからアナログ信号へと変
換する回路である。

【０００５】このような回路構成を用いることにより、
前述のように、無線送信に係る送信電力値を常に一定に
保つことが可能になる。しかしながら、図４に示す回路
構成は、バースト送信を行う装置には適していない。即
ち、バースト送信においては、所定の周期にて到来する
特定長の期間のみに送信が行われるため、この期間が到
来する毎にＣＰＵ３４にて演算処理により利得制御信号
を発生させる必要があり、これに伴い、Ａ／Ｄ変換器３
２やＣＰＵ３４の内部に存在しているゲートに比較的大
きな貫通電流が流れてしまう。そのため、従来の送信電
力自動制御回路２６は、その消費電力が大きなものとな
らざるを得なかった。さらに、信号を送信する期間の開
始に迅速に追従する必要上、Ａ／Ｄ変換器３２やＣＰＵ
３４に対しては高速動作が要求されるため、その面で
も、消費電力が大きかった。

【０００６】

【発明の概要】本発明の目的は、バースト送信を行う場
合であっても演算処理に係るゲートのオンオフにより貫
通電流が流れることがなく、また回路を構成する部材に
高速動作が要求されることがない送信電力制御回路を提
供し、これにより、ディジタル無線電話機等の消費電力
を低減することにある。このような目的を達成すべく、
本発明は、送信信号を増幅する可変送信電力増幅部の利
得を、この可変送信電力増幅部にて増幅された送信信号
の電力と所与の基準値との差の検出値がより小さくなる
よう制御することにより、この基準値を目標として送信
信号の電力を制御する送信電力制御回路において、可変
送信電力増幅部にて増幅された送信信号の電力を検出す
る検波器と、この検波器の出力を低域通過濾波するＬＰ
Ｆと、このＬＰＦの出力として得られるアナログ平均電
力が上記基準値より大きいときにはダウン信号を、逆に
小さいときにはアップ信号を発生させるアナログ比較器
と、上記送信信号のバーストが発生している期間内にて
アナログ比較器の出力をサンプリングし次回のサンプリ
ングまでその結果を保持するサンプルホールド回路と、
このサンプルホールド回路により保持されている信号が
アップ信号であるときには計数値を増加させ逆にダウン
信号であるときには減少させるアップダウンカウンタ
と、このアップダウンカウンタの出力をアナログの利得
制御信号に変換しこの利得制御信号を以て可変送信電力
増幅部の利得を変化させるＤ／Ａ変換器とを備え上記送
信信号のバーストが発生している期間内となるよう、上
記差の検出タイミングを設定したことを特徴とする。

【０００７】このように、送信信号のバーストが発生し
ている期間内となるよう即ち信号の送信が行われている
期間内となるよう、バースト波形に同期して送信信号電
力の制御誤差を検出するようにしたため、本発明によれ
ば、バースト波形の立ち上りのたびに利得制御信号を発
生させる動作が不要になる。従って、送信電力制御回路
を構成する部材に高速動作が要求されることがなくなる
と共に、その内部ゲートのオンオフによる貫通電流が生
じなくなるため、消費電力が低減される。さらに、従来
必要であったＡ／Ｄ変換器を廃止することができる。即
ち、検波器の出力を低域通過濾波してアナログ平均電力
を示す信号を生成し、その結果と基準値との比較をアナ
ログ比較器により行うようにしているため、従来技術で
必要であったＡ／Ｄ変換器が不要になる。また、アナロ
グ比較器の出力をサンプリングし保持するサンプルホー
ルド回路によって、本発明の特徴に係る動作を、比較的
簡素な回路構成によって実現することができる。

【０００８】また、本発明においては、検波器の出力を
低域通過濾波するＬＰＦを用いている。ＬＰＦの特性に
は、通常、ある程度の応答遅れが含まれているため、本
発明の好ましい実施形態においては、ＬＰＦの応答遅れ
への対処を施すこととしている。即ち、サンプルホール
ド回路に対してサンプル信号を供給することにより、上
述のサンプリングのタイミングを与えるサンプル信号生
成回路を設け、さらに、このサンプル信号生成回路にお
いて、送信信号のバースト波形を規定するバースト波ク
ロック信号中のバースト期間の開始からバースト波形の
立上りに要する時間とＬＰＦの応答遅れ時間との合計時
間又はこれに所定の余裕時間を見込んだ時間だけ経過し
た時点にて上記サンプリングが行われるよう、サンプル
信号を発生させるようにしている。このようにすること
により、バースト波形の立上り後送信信号の電力がある
程度安定した時点にサンプリングを行うことが可能にな
ると共に、ＬＰＦの遅れによってサンプリング結果が左
右されることが生じにくくなる。

【０００９】

【発明の実施の形態】以下、本発明の好適な実施形態に
関し図面に基づき説明する。なお、図３及び図４に示す
従来技術と同様の構成には同一の符号を付し、説明を省
略する。

【００１０】図１に、本発明の一実施形態に係る送信電
力自動制御回路２６Ａを示す。この図に示す送信電力自
動制御回路２６Ａは、図３に示す回路において送信電力
自動制御回路２６に代え用いることが可能な回路であ
る。本実施形態に係る送信電力自動制御回路２６Ａは、
図４との比較から明らかなように、従来用いられていた
Ａ／Ｄ変換器３２やＣＰＵ３４を用いてはいない。特
に、Ａ／Ｄ変換器３２を用いていないため消費電力が小
さい回路となっている。さらに、次に述べるような動作
によって利得制御信号を発生させているため、バースト
送信に係る送信期間（バースト期間）の開始に伴う高速
での利得制御動作が不要となる。従って、内部ゲートの
オンオフによる貫通電流が生じなくなり、その結果、従
来技術に比べ消費電力が低減されたものとなっている。

【００１１】図１に示す送信電力自動制御回路２６Ａ
は、まず、従来技術と同様カプラ１６を介して入力した
送信信号を検波しその電力を示す信号を出力する検波器
３０を有している。検波器３０の後段に設けられている
のはＡ／Ｄ変換器３２ではなくＬＰＦ４０である。ＬＰ
Ｆ４０は、検波器３０の出力を低域通過濾波することに
より、送信信号のアナログ平均値を示す信号を生成し、
これを比較器４２に供給する。比較器４２はいわゆるア
ナログコンパレータにより実現されており、ＬＰＦ４０
の出力をシステム制御回路２８から与えられる基準信号
値Ａ０と比較する。比較器４２は、ＬＰＦ４０の出力が
基準信号値Ａ０より大きいときにはダウン信号を発生さ
せ、逆に小さいときにはアップ信号を発生させる。

【００１２】比較器４２の後段には、サンプル信号生成
回路４４、サンプルホールド回路４６、アップダウンカ
ウンタ４８及びＤ／Ａ変換器３８Ａが設けられている。
これらのうちサンプル信号生成回路４４及びアップダウ
ンカウンタ４８は、バースト波形を示すバースト波クロ
ック信号を例えばシステム制御回路２８から入力する。
バースト波クロック信号は、例えば図２（ａ）に示され
る波形を有している。図中、バースト波クロック信号の
周期Ｔは例えば２０ｍｓであり、そのうちＴ／３の期間
は送信を行うべき期間（バーストが発生している期
間）、残りの２Ｔ／３の期間は送信を行うべきでない期
間である。バースト送信を行う機器においては、周知の
ようにこの種のバースト波クロック信号を用いて送信動
作の制御が行われている。本実施形態の例でいえば、シ
ステム制御回路２８からの指令に応じ図２（ａ）のバー
スト波クロック信号に基づく制御が行われているため、
可変送信電力増幅部１４の出力波形は、このバースト波
クロック信号に同期した波形、例えば図２（ｂ）に示さ
れる如き波形になる。図２中、τ１は、送信信号のバー
スト波形の立上り時間であり、具体的には９５．２μｓ
以内とすべきことが期待されている。また、可変送信電
力増幅部１４の出力に関しては、その平均値に対して瞬
時電力の上限値を４ｄＢ以内としまた瞬時電力の下限値
を１４ｄＢ以内とすべき旨が規定されている（ＰＤＣの
場合）。

【００１３】上述のように、サンプル信号生成回路４４
は、図２（ａ）に示す如きバースト波クロック信号を入
力している。サンプル信号生成回路４４は、バースト波
クロック信号の立上りタイミングから、τ１＋τｄ＋α
だけ経過した時点でサンプルホールド回路４６によるサ
ンプリングが行われるよう、サンプル信号を発生させ
る。ここにいうτｄは、ＬＦＰ４０の応答遅れ時間であ
り、αはτ１やτｄに比べ十分小さな余裕時間である。
サンプルホールド回路４６は、サンプル信号生成回路４
４から与えられるサンプル信号のタイミングにて、比較
器４２の出力をサンプリングし、次のサンプルタイミン
グまでこれを保持する。検波器３０の出力波形が図２
（ｃ）に示す如き波形であり従ってＬＰＦ４０の出力波
形が図２（ｄ）に示す如き波形であるとすれば、サンプ
ルホールド回路４６によってサンプリングされるのは、
図２（ｄ）に示すＡ１の値が基準信号値Ａ０に対して大
きいか小さいかを示す信号となる。アップダウンカウン
タ４８は、このようなサンプリングの結果に応じアップ
カウント又はダウンカウントする。すなわち、アップダ
ウンカウンタ４８による計数値は、バースト波クロック
信号が立ち上がっている間即ち送信が行われている期間
内に検出された送信信号のアナログ平均電力が、基準信
号値Ａ０に対して有している誤差を、装置の動作開始後
について累積加算した値となる。従って、アップダウン
カウンタ４８の計数値は、可変送信電力増幅部１４に与
えるべき利得制御信号として用いることができる。Ｄ／
Ａ変換器３８Ａは、可変送信電力増幅部１４に供給する
アナログの利得制御信号を生成すべく、アップダウンカ
ウンタ４８の計数値をアナログ信号に変換する。

【００１４】このような構成を採用することにより、本
実施形態によれば、前述のように、消費電力を低減でき
るほか、ＬＰＦ４０において生ずる応答遅れにも好適に
対処することが可能になる。

【図面の簡単な説明】

【図１】 本発明の一実施形態に係る送信電力自動制御
回路の構成を示す回路図である。

【図２】 本実施形態の動作を示すタイミングチャート
であり、特に（ａ）はバースト波クロック信号の波形
を、（ｂ）は可変送信電力増幅部の出力波形を、（ｃ）
は検波器の出力波形を、（ｄ）はＬＰＦの出力波形をそ
れぞれ示す図であり、（ｂ）〜（ｄ）は特に送信が行な
われている期間を時間的に拡大して描いた図である。

【図３】 ディジタル無線電話機の機能構成を示すブロ
ック図である。

【図４】 従来技術に係る送信電力制御回路の回路構成
を示す図である。

【符号の説明】

１４ 可変送信電力増幅部、２６Ａ 送信電力自動制御
回路、３０ 検波器、３８Ａ Ｄ／Ａ変換器、４０ Ｌ
ＰＦ、４２ 比較器、４４ サンプル信号生成回路、４
６ サンプルホールド回路、４８ アップダウンカウン
タ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 送信信号を増幅する可変送信電力増幅部
   の利得を、この可変送信電力増幅部にて増幅された送信
   信号の電力と所与の基準値との差の検出値がより小さく
   なるよう制御することにより、この基準値を目標として
   送信信号の電力を制御する送信電力制御回路において、 可変送信電力増幅部にて増幅された送信信号の電力を検
   出する検波器と、 この検波器の出力を低域通過濾波するＬＰＦと、 このＬＰＦの出力として得られるアナログ平均電力が上
   記基準値より大きいときにはダウン信号を、逆に小さい
   ときにはアップ信号を発生させるアナログ比較器と、 上記送信信号のバーストが発生している期間内にてアナ
   ログ比較器の出力をサンプリングし次回のサンプリング
   までその結果を保持するサンプルホールド回路と、 このサンプルホールド回路により保持されている信号が
   アップ信号であるときには計数値を増加させ逆にダウン
   信号であるときには減少させるアップダウンカウンタ
   と、 このアップダウンカウンタの出力をアナログの利得制御
   信号に変換しこの利得制御信号を以て可変送信電力増幅
   部の利得を変化させるＤ／Ａ変換器とを備え、 上記送信信号のバーストが発生している期間内となるよ
   う、上記差の検出タイミングを設定したことを特徴とす
   る送信電力制御回路。
2. 【請求項２】 請求項１記載の送信電力制御回路におい
   て、 上記送信信号のバースト波形を規定するバースト波クロ
   ック信号中のバースト期間の開始からバースト波形の立
   上りに要する時間とＬＰＦの応答遅れ時間との合計時間
   又はこれに所定の余裕時間を見込んだ時間だけ経過した
   時点にて上記サンプリングが行われるよう、上記サンプ
   リングのタイミングを与えるサンプル信号を上記サンプ
   ルホールド回路に供給するサンプル信号生成回路を備え
   ることを特徴とする送信電力制御回路。