JPH1091596A - マルチメディア信号プロセッサ内におけるマルチプロセッサ駆動装置 - Google Patents

マルチメディア信号プロセッサ内におけるマルチプロセッサ駆動装置

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JPH1091596A
JPH1091596A JP9222415A JP22241597A JPH1091596A JP H1091596 A JPH1091596 A JP H1091596A JP 9222415 A JP9222415 A JP 9222415A JP 22241597 A JP22241597 A JP 22241597A JP H1091596 A JPH1091596 A JP H1091596A
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Abstract

(57)【要約】 【課題】 ベクトルデータの処理のための汎用プロセッ
サ及びベクトルプロセッサを含むデュアルスレッド(dua
l-threaded) の非対称並列処理システムに関する。 【解決手段】 低い費用で高性能の集積化されたデジタ
ル信号プロセッサを具現するために、汎用プロセッサと
ベクトルプロセッサとを含む構造を利用する。前記集積
化されたデジタル信号プロセッサはまた、キャッシュサ
ブシステム、第１バス及び第２バスを含む。キャッシュ
サブシステムは、上記プロセッサとバスに、キャッシュ
パイプライン及びデータパイプラインを提供する。上記
プロセッサとバスのために、キャッシュサブシステムに
多数の同時通信経路が使用できる。また、キャッシュサ
ブシステム内のキャッシュメモリに、同時的な読取り及
び書込動作がサポートされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデジタル信号プロセ
ッサに関するもので、特にベクトルデータの処理のため
の汎用プロセッサ及びベクトルプロセッサを含むデュア
ルスレッド(dual-threaded) の非対称並列処理システム
に関する。
【０００２】
【従来の技術】例えば特開平７−２８７６１号公報に示
されているように、多様な種類のデジタル信号プロセッ
サ（ＤＳＰ）が、ビデオ信号、オーディオ信号及び通信
データのコーディング及びデコーディングのようなマル
チメディアアプリケーションに使用されている。この中
であるＤＳＰはＭＰＥＧビデオデコーディングまたはエ
ンコーディングのような特定の処理を行なうハードウェ
アを提供してきた。このように提供されたハードウェア
ＤＳＰは、一般的にその費用に比べて高性能であるが、
特定処理のみに有用でその他の処理や規格には柔軟に適
用することはできなかった。
【０００３】プログラム可能(programmable)ＤＳＰは、
マルチメディア処理を実行するプログラムを遂行し、提
供されたハードウェアＤＳＰより柔軟性が高いが、これ
はプログラム可能ＤＳＰのためのソフトウェアの変更
が、実行する処理をえることができるからである。しか
し、このプログラム可能ＤＳＰは、コストパーフォマン
スが低いという問題点がある。プログラム可能ＤＳＰ
は、汎用プロセッサの構造と類似した構造であり、相対
的に低い処理能力になる。このような低い処理能力は、
費用を最少化しようとする試みから得られたものであ
る。従って、このようなＤＳＰは、実時間ビデオエンコ
ーディング及びデコーディングのようなより複雑なマル
チメディア処理を行なうためのＤＳＰの能力としては満
足いくものではない。
【０００４】プログラム可能ＤＳＰにおける目標は、最
少費用でマルチメディア処理を行なう処理能力を提供す
るものであるので、処理能力を増加させる方法として知
られているＤＳＰ並列処理に統合されることである。並
列処理の一構造は“超長命令語(very long instruction
word;VLIW）”ＤＳＰである。このＤＳＰは大部分が異
なるが、単純なタスクを実行する多数の機能ユニット(f
unctional units)により特定される。ＶＬＩＷＤＳＰに
よる単一命令は、１２８バイト以上に相互に独立された
部分を有する。各部分は、並列のそれぞれ独立された機
能ユニットにより実行可能である。ＶＬＩＷＤＳＰは、
多数の機能ユニットが並列に動作できるので、高い計算
能力を有する。また、ＶＬＩＷＤＳＰは、それぞれの機
能ユニットが小さく単純であるので低コストである。
【０００５】
【発明が解決しようとする課題】しかしながら、ＶＬＩ
ＷＤＳＰにおける問題点は、入出力制御、ホストコンピ
ュータとの通信、およびＶＬＩＷＤＳＰの機能ユニット
における並列実行が無意味な他の機能を運用する場合に
は効果がない。従って、ＶＬＩＷのためのプログラム
は、一般的なコンピュータプログラムと異なり、プログ
ラミングツール（programming tool) やＶＬＩＷソフト
ウェア構造がよく分かるプログラマーが不足し、その開
発が難しいという問題点があった。
【０００６】本発明はこのような従来の問題点を解決す
るためのもので、その目的は、集積化されたデジタル信
号プロセッサを提供することにある。
【０００７】
【課題を解決するための手段】本発明のデジタル信号プ
ロセッサは、汎用プロセッサとベクトルプロセッサとを
組み合わせたもので、汎用プロセッサと並列に駆動でき
る。デジタル信号プロセッサは、２つのプロセッサがそ
れぞれのプロセッサに理想的に適合したタスクのみを遂
行するので、低コストで高性能の実現が可能である。例
えば、汎用プロセッサはリアルタイムオペレーティング
システムを動作させ全体的なシステムを管理し、ベクト
ルプロセッサは“ベクトル”というデータ構造を用いる
並列計算を実行することに使用される。ベクトルは、同
一タイプのデータ要素を集めたものである。
【０００８】本発明の一実施の形態において、デジタル
信号プロセッサはキャッシュサブシステム、第１バス及
び第２バスを含む。前記第１バスは、ローカルバスイン
ターフェース、ＤＭＡコントローラー、デバイスコント
ローラー及びメモリコントローラーのような高速デバイ
スのために使用され、第２バスはシステムタイマー、Ｕ
ＡＲＴ、ビットストリームプロセッサ及び、インタラプ
トコントローラーのような低速デバイスのために使用さ
れる。
【０００９】キャッシュサブシステムは、キャッシュ機
能とスイッチボーディング(switchboarding)または、デ
ータルーティング機能を合わせたものである。スイッチ
ボード機能は、プロセッサとバスと間の多重通信経路を
同時に作動させる。また、キャッシュサブシステムのキ
ャッシュ部分は、キャッシュメモリの読取り及び書込を
同時に実行するようにする。
【００１０】
【発明の実施の形態】以下、添付図面を参照して、本発
明の好ましい実施の形態をより詳しく説明する。なお、
図面全体を通して同一部分には、同一な図面符号が付け
てある。
【００１１】本発明の一実施の形態によると、マルチメ
ディアプロセッサは、それぞれ独立されたプログラムス
レッド(thread)によって並列に動作する汎用プロセッサ
とベクトルプロセッサとを含む。汎用プロセッサは、最
も一般的な汎用プロセッサでありスカラー(scalar)デー
タを主に操作する命令を実行する。このようなプロセッ
サは、入出力及び制御機能の実行に適合している。本発
明の実施の形態において、汎用プロセッサは、いくつか
のバイトサイズのデータエレメントが１つのデータエレ
メント内にバックされたベクトル処理能力には制限があ
る。例えば、汎用プロセッサが３２ビットプロセッサの
場合、４個の１バイトデータ要素を同時に処理可能であ
る。しかし、オーディオ及びビデオデータの圧縮及び伸
長のようなマルチメディアコンピューティングは、オー
ディオデータのピックセルアレーとストリング上におけ
る数多い反復的な計算を必要とする。リアルタイムマル
チメディア動作のために、スカラーデータ（例えば１ピ
ックセル値または演算数(operand) 当りのサウンド振
幅）、または小さいベクトルを処理する汎用プロセッサ
は、高いクロック周波数で動作しなければならない。そ
の反対に、ベクトルプロセッサは、それぞれの演算数
が、多数のデータ要素を含むベクトル（例えば、多数個
のピックセル値またはサウンド振幅）の命令を実行す
る。従って、ベクトルプロセッサは、同一機能を実行す
る汎用プロセッサに必要なクロック周波数の何分の一か
で、リアルタイムマルチメディア動作の実行が可能であ
る。
【００１２】従って、マルチメディアアプリケーション
に必要なタスクの効率的な分割を許容することによっ
て、プログラム可能汎用プロセッサ及びベクトルプロセ
ッサの組み合わせは、価格に対して高性能となる。本発
明の一実施の形態において、汎用プロセッサは、ホスト
コンピュータシステムと通信するメディア回路ボード
（カード）として設計されたリアルタイムオペレーティ
ングシステムを動作させる。このリアルタイムオペレー
ティングシステムは、ホストコンピュータシステムの一
次プロセッサと通信し、入出力装置を使用可能にしたり
またはカードに結合し、ベクトルプロセッサが実行する
タスクを選択する。この実施の形態において、ベクトル
プロセッサは、汎用プロセッサがベクトルプロセッサの
マスタプロセッサとして動作する間、大きいデータブロ
ックの処理が要求される計算集中型のタスクを実行する
ように設計されている。それぞれのプロセッサのための
プログラムスレッドは、マルチメディアプロセッサを
“プログラマーと親しくなるように”する通常的な命令
セットを利用し記入される。プログラム可能であること
は、マルチメディアプロセッサが、多様な他のマルチメ
ディアタスクを実行することを許容する。例えば、マル
チメディアプロセッサは、アプリケーションプログラム
またはファームウェアを変化させることのみで、新しい
プロトコルに適合するように作ることができる。この命
令セットは、一般的なＲＩＳＣ(reduced instruction s
et computer)命令セットと類似している。
【００１３】本発明の他の実施の形態において、汎用プ
ロセッサとベクトルプロセッサは、単一アドレス空間を
通してアクセス可能なように多様なオンチップ(on-chi
p) 及びオフチップ(off-chip)手段を共有する。それぞ
れのプロセッサのために独立されたデータ及び命令キャ
ッシュを提供するキャッシュサブシステムはローカルメ
モリと、メモリマップ(memory map)装置のビットストリ
ームプロセッサ、ＵＡＲＴ(universal asynchronous re
ceiver-transmitter) 、ダイレクトメモリアクセス（Ｄ
ＭＡ）コントローラー、ローカルバスインターフェース
及び、コーダー−デコーダー（ＣＯＤＥＣ）インターフ
ェースのような装置の間に、スイッチボードタイプの接
続を提供する。キャッシュサブシステムは、プロセッサ
とメモリマップ装置間のデータアクセスのためのスイッ
チボードを提供するトランザクション指向的な(transac
tion-oriented)プロトコルを使用することができる。
【００１４】図２は、本発明の一実施例によるマルチメ
ディアカード１００を示したものである。マルチメディ
アカード１００は、プリント配線板、マルチメディアプ
ロセッサ１１０及びホストコンピューターシステムのロ
ーカルバス１０５に接続されたコネクタを含む。好まし
い実施の形態において、ローカルバス１０５はＰＣＩバ
スであるが、とくにこれに限定されるものではなく、独
占(proprietary) バス、またはＩＳＡやＶＥＳＡバスプ
ロトコルのような所定のプロトコルに適合したバスであ
ってもよい。
【００１５】マルチメディアプロセッサ１１０は、マル
チメディアカード１００上に位置するデータの格納と、
プログラム命令のためのローカルメモリ１２０を使用す
る。ローカルメモリ１２０は、ビデオ信号コーディング
及びデコーディングのためのフレームバッファとしても
使用できる。好ましい実施の形態において、ローカルメ
モリ１２０は、５１２Ｋ×３２ビット同期(synchronou
s) ＤＲＡＭから構成できる。ローカルメモリ空間の各
部分はまた、マルチメディアプロセッサ１１０内のオン
チップＳＲＡＭやＲＯＭにより構成可能である。実際
に、オンチップメモリがマルチメディアカード１００の
データ及び命令を充分に格納できれば、ローカルメモリ
１２０を備える必要がない。
【００１６】マルチメディアプロセッサ１１０とローカ
ルメモリ１２０の外にマルチメディアカード１００は、
ビデオアナログ−デジタルコンバーター（ＡＤＣ）１３
２、ビデオデジタル−アナログコンバーター（ＤＡＣ）
１３４、オーディオＡＤＣ１４２、オーディオＤＡＣ１
４４、通信用ＡＤＣ１４６及び通信用ＤＡＣ１４８とを
含む。それぞれのコンバーター（１３２、１３４、１４
２、１４４、１４６、１４８）は、１つ以上の独立され
た集積回路により構成可能である。また、２個以上のコ
ンバーター（１３２、１３４、１４２、１４４、１４
６、１４８）は、単一集積回路上に集積化できる。例え
ば、アナログデバイス社のＡＤ１８４３の単一集積回路
１４０は、コンバーター（１４２、１４４、１４６、１
４８）の機能を実行し得る。
【００１７】例えば、三星電子のＫＳ０１２２集積回路
から構成できるビデオＡＤＣ１３２は、ビデオカメラや
外のビデオ信号源に接続され、ビデオ信号を直列のピッ
クセル値にデジタル化する。マルチメディアカード１０
０は、ＭＰＥＧ、ＪＰＥＧまたはマルチメディアプロセ
ッサ１１０により動作されるファームウェア内に備えら
れたＨ．３２４のようなビデオエンコーディング基準に
よって、ピックセル値を圧縮したりエンコーディングす
る。エンコーディングされたビデオデータは、ローカル
バス１０５を通してホストコンピューターに転送される
か、またはローカルバス１０５に接続されたＥｔｈｅｒ
ｎｅｔカードのような装置に接続されるか、通信用ＤＡ
Ｃ１４８に接続された電話線上の転送のために、さらに
エンコーディングされる。
【００１８】ビデオＤＡＣ１３４は、マルチメディアプ
ロセッサ１１０からの一連のデジタルサンプルを、ビデ
オモニタまたはテレビのためのアナログビデオ信号に変
換させる。ビデオＤＡＣはＮＴＳＣまたはＰＡＬビデオ
方式であり、例えば三星電子のＫＳ０１１９集積回路か
ら構成し得る。マルチメディアプロセッサ１１０はホス
トコンピューター、ローカルバス１０５に接続された他
の装置、ビデオＡＤＣに接続されたビデオカメラまた
は、通信用ＡＤＣ１４６に接続された電話線に印加され
るデータを基にして、ビデオＤＡＣ１３４のための一連
のデジタルサンプルを生成することができる。
【００１９】マルチメディアカード１００は、ローカル
メモリ１２０をマルチメディアプロセッサ１１０と共有
し、ホストコンピュータのためにビデオモニタにビデオ
信号を供給するグラフィックコントローラー１５０を、
選択的な構成要素として含む。グラフィックコントロー
ラー１５０は例えば、ＣｉｒｒｕｓＬｏｇｉｃ、Ｓ３ま
たはＴｒｉｄｅｎｔＭｉｃｒｏｓｙｓｔｅｍｓのＶＧＡ
グラフィックコントローラーから構成することができ
る。マルチメディアプロセッサ１１０は、グラフィック
コントローラー１５０が、ビデオモニタのためのビデオ
信号を生成するローカルメモリ１２０内で、ピクセルマ
ップ(pixel map) を生成し格納する。
【００２０】オーディオＡＤＣ及びオーディオＤＡＣ１
４２、１４４は、アナログオーディオ信号の入出力のた
めのものである。本発明の一実施の形態において、マル
チメディアカード１００は、広く普及された“サウンド
ブラスター(SoundBlaster)”のようなサウンドカードの
機能をエミュレートし、ウェーブテーブル合成(wavetab
lesynthesis)及びＦＭ合成のようなサウンド合成を遂行
する。サウンドカードエミュレーションのため、ホスト
コンピュータにより遂行されるアプリケーションプログ
ラムはサウンドを表わすデータを提供し、マルチメディ
アプロセッサ１１０はこのデータによってサウンド振幅
を生成する。オーディオＤＡＣ１４４は、サウンド振幅
をスピーカーまたは増幅機のためのアナログオーディオ
信号に変換させる。マルチメディアプロセッサ１１０
は、オーディオＡＤＣ１４２からの入力オーディオ信号
を同様に処理する。
【００２１】通信用ＡＤＣ１４６は、電話線からのアナ
ログ信号をサンプルリングし、デジタル化されたサンプ
ルをマルチメディアプロセッサ１１０に送る。マルチメ
ディアプロセッサ１１０がデジタル化されたサンプルを
どのように処理するかは、ファームウェアで遂行される
機能に左右される。例えば、マルチメディアプロセッサ
１１０は、サンプルのＶ．３４復調、Ｖ．４２ｂｉｓエ
ラー訂正及び伸長(error correction and decompressio
n)を行うファームウェアのプログラムを実行することに
よって、モデム機能を遂行することができる。マルチメ
ディアプロセッサ１１０はまた、ホストコンピューター
から提供されたデータを圧縮し、通信用ＤＡＣ１４８に
より転送される正確に変調されたアナログ信号を表わす
デジタルサンプルを生成することができる。同様に、マ
ルチメディアプロセッサ１１０は、適切なファームウェ
アまたはソフトウェアが提供されると、電話線とのイン
ターフェースとして、ＡＤＣ１４６及びＤＡＣ１４８の
ようなハードウェアを利用し、自動応答機、ファクシミ
リーまたはビデオフォン機能を遂行することができる。
【００２２】図１は、マルチメディアプロセッサ１１０
の一実施の形態の構成図を示したものである。マルチメ
ディアプロセッサ１１０は、汎用プロセッサ２１０とベ
クトルプロセッサ２２０とを含むプロセッシングコア(p
rocessing core) ２００を備える。ここにおいて、ベク
トルプロセッサは、ベクトル演算数、すなわち同一形態
の多数個のデータ要素を含む演算数を有する命令を遂行
するプロセッサを意味する。汎用プロセッサ２１０とベ
クトルプロセッサ２２０は、それぞれ独立したプログラ
ムを遂行する、スカラーまたはスーパースカラー(super
scalar) プロセッサであってもよい。
【００２３】本発明の一実施の形態として、汎用プロセ
ッサ２１０で４０ＭＨｚで動作し、標準ＡＲＭ７命令セ
ットを従う３２ビットＲＩＳＣプロセッサを使用するこ
とができる。ＡＲＭ７ＲＩＳＣプロセッサ及びＡＲＭ７
命令セットの構成は、ＡｄｖａｎｃｅｄＲＩＳＣＭａｃ
ｈｉｎｅｓ社のＡＲＭ７ＤＭデータ表(Data Sheet)に示
されている。汎用プロセッサ２１０は、ベクトルプロセ
ッサ２２０とのインターフェースに対する命令を含んで
いるＡＲＭ７命令セットを拡張させる役割をする。汎用
プロセッサ２１０は、制御バス２１２によりベクトルプ
ロセッサ２２０に接続され、ＡＲＭ７命令セットの拡張
を実行する。また、ベクトルプロセッサ２２０によりイ
ンタラプトライン２２２が使用され、汎用プロセッサ２
１０上のインタラプトを要求する。
【００２４】ベクトルプロセッサ２２０は、ＳＩＭＤ(s
ingle-instruction-multiple-data)構造を有し、スカラ
ーとベクトル量のすべてを処理する。本発明の一実施の
形態において、ベクトルプロセッサ２２０は、８０ＭＨ
ｚで動作し、２８８ビットのベクトルレジスタファイル
を有するパイプライン(pipelined) ＲＩＳＣ中央処理装
置からなる。ベクトルレジスタファイル内のそれぞれの
ベクトルレジスタは、３２個までのデータ要素を含むこ
とができる。表１に、ベクトル内のデータ要素のデータ
タイプを示している。
【００２５】
【表１】
【００２６】従って、ベクトルレジスタは、３２個の８
ビットまたは９ビットの整数データ要素、１６個の１６
ビット整数データ要素、または８個の３２ビット整数ま
たは浮動小数点(floating point)要素を有することがで
きる。また、この実施の形態は、２個のベクトルレジス
タにかけた５７６ビットベクトル演算数上で動作するこ
とができる。
【００２７】ベクトルプロセッサ２２０に対する命令セ
ットは、ベクトルとスカラーを処理するための命令を含
む。
【００２８】キャッシュサブシステム２３０は、２個の
ブロックによって示したＳＲＡＭブロック２６０と、Ｒ
ＯＭ２７０及びキャッシュ制御ブ２８０とを備える。キ
ャッシュサブシステム２３０は、汎用プロセッサ２１０
のために、ＳＲＡＭブロック２６０を命令キャッシュ２
６２とデータキャッシュ２６４で形成し、ベクトルプロ
セッサ２２０のために命令キャッシュ２９２とデータキ
ャッシュ２９４で形成している。汎用プロセッサ２１０
とベクトルプロセッサ２２０のためのデータ及び命令を
含むオンチップＲＯＭ２７０も、キャッシュによって形
成できる。本発明の一実施の形態において、ＲＯＭ２７
０はリセット及び初期化過程、セルフテスト診断過程、
インタラプト及び例外(exception) 処理、サウンドブラ
スターエミュレーションのためのサブルーチン、Ｖ．３
４モデム信号処理のためのサブルーチン、一般的な電話
機能、２次元及び３次元グラフィックサブルーチンライ
ブラリー、及びＭＰＥＧ−１、ＭＰＥＧ−２、Ｈ．２６
１、Ｈ．２６３、Ｇ７２８ａｌｃＧ．７２３のようなオ
ーディオ及びビデオ規格のためのサブルーチンライブラ
リーを含む。
【００２９】図３は、ホストコンピューターシステム３
００内にマルチメディアカード１００を適用することに
おけるハードウェアとソフトウェアまたはファームウェ
ア間の関係を示したものである。ホストコンピュータシ
ステム３００は、主メモリ３２０内に格納されたプログ
ラムを実行する第１プロセッサ３１０を有する。本発明
の一実施の形態において、ホストコンピュータシステム
３００は、ｘ８６系のマイクロプロセッサを備えたＩＢ
Ｍ互換性を有するコンピューターで、ホストコンピュー
タシステム３００により実行されるプログラムは、Ｗｉ
ｎｄｏｗｓTM９５またはＮＴのようなオペレーティング
システム下で運用されるアプリケーションプログラム３
３０を含む。アプリケーションプログラム３３０は、デ
バイスドライバ３４２を通し、マルチメディアカード１
００と通信することができる。デバイスドライバ３４２
は、オペレーティングシステムのデバイスドライバＡＰ
Ｉに従う。
【００３０】それぞれ異なる実施の形態のマルチメディ
アカード１００は他のレジスタマップとインタラプトレ
ベルのようなそれぞれ異なるハードウェア機能を有する
ので、デバイスドライバはそれぞれのマルチメディアカ
ード１００に備えられている。デバイスドライバは特定
マルチメディアカード１００に必要な制御信号を、オペ
レーティングシステムのデバイスドライバＡＰＩにより
規定される制御信号に適する変換をしなければならな
い。オペレーティングシステムの特徴は、モデムドライ
バ、グラフィックドライバ及びオーディオドライバのよ
うなそれぞれのデバイスのための、それぞれ異なるデバ
イスドライバとなる。従って、一実施の形態のマルチメ
ディアカード１００がオーディオカード、モデム及びグ
ラフィックカードの機能の組み合わせであれば、３個の
異なるデバイスドライバはオペレーティングシステムに
よって代表として命令される。
【００３１】マルチメディアプロセッサ１１０内の汎用
プロセッサ２１０は、デバイスドライバ３４２との通信
を制御するリアルタイムオペレーティングシステム３６
０を実行する。汎用プロセッサ２１０はまた、一般タス
ク３７０を実行する。ベクトルプロセッサ２２０は、ベ
クトルタスク３８０を遂行する。
【００３２】キャッシュサブシステム２３０（図２参
照）は、汎用プロセッサ２１０とベクトルプロセッサ２
２０とを、２つのシステムバスであるＩＯＢＵＳ２４０
とＦＢＵＳ２５０に接続する。ＩＯＢＵＳ２４０は、Ｆ
ＢＵＳ２５０より遅い周波数で動作する。低速デバイス
はＩＯＢＵＳ２４０に接続され、高速デバイスはＦＢＵ
Ｓ２５０に接続される。高速デバイスと低速デバイスと
を分離させ、低速デバイスが高速デバイスの動作に悪影
響を及ぼすことを防止する。
【００３３】キャッシュサブシステム２３０はまた、Ｉ
ＯＢＵＳ２４０、ＦＢＵＳ２５０、汎用プロセッサ２１
０及びベクトルプロセッサ２２０間の通信のためのスイ
ッチボードの役割をする。キャッシュサブシステム２３
０の具体例としては、バスとプロセッサ間の多数の同時
的なアクセスが可能である。例えば、汎用プロセッサ２
１０がＩＯＢＵＳ２４０と通信する時、同時にベクトル
プロセッサ２２０はＦＢＵＳ２５０と通信することがで
きる。本発明の一実施の形態において、スイッチボード
とキャッシュ機能の組合は、ＦＢＵＳ２５０とＩＯＢＵ
Ｓ２４０に対する直接マッピング技術を利用することに
より達成される。特にＦＢＵＳ２５０及びＩＯＢＵＳ２
４０上のデバイスは、適切なアドレスにおける標準メモ
リ読取り及び書込動作により、汎用プロセッサ２１０と
ベクトルプロセッサ２２０とによってアクセスできる。
【００３４】図５は、本発明の一実施の形態のメモリマ
ップを示したものである。メモリブロック５１０、すな
わちバイト−アドレス(byte-address)０からアドレス４
Ｍ−１までのアドレス空間はＲＯＭ２７０に占有され
る。メモリブロック５２０すなわち、バイト−アドレス
４Ｍから８Ｍ−１までのアドレス空間はＳＲＡＭブロッ
ク２６０に占有される。メモリブロック５３０すなわ
ち、バイト−アドレス８Ｍから７２Ｍ−１までのアドレ
ス空間はローカルメモリ１２０に占有される。ＦＢＵＳ
２５０上のデバイスは、バイト−アドレス７２Ｍから始
まって、バイト−アドレス７７Ｍに拡張されるメモリブ
ロック５４０にマッピングされる。メモリブロック５５
０は将来の拡張のために用意したものである。ＩＯＢＵ
Ｓ２４０上のデバイスは、バイト−アドレス１２５Ｍか
ら始まって１２８Ｍ−１まで拡張されるメモリブロック
５６０にマッピングされる。メモリブロック５７０は将
来の拡張のために用意したものである。メモリブロック
５８０、すなわちバイト−アドレス２Ｇから４Ｇ−１ま
でのアドレス空間は他のホストコンピュータデバイスで
占有され、ローカルバスインターフェース２５５を通し
てアクセスされる。なお、ここにおいて、メモリアドレ
スに対する単位として使用された上記「Ｍ」と「Ｇ」
は、１，０４８，５６７（すなわち１０２４＊１０２
４）と、１，０７３，７４１，８２４（すなわち１０２
４＊１０２４＊１０２４）を示すものである。
【００３５】ＦＢＵＳ２５０（図２参照）は、図１に図
示されたローカルメモリ１２０、ローカルバス１０５及
びコンバーター（１３２、１３４、１４２、１４４、１
４６、１４８、１５０）に対し、それぞれのインターフ
ェースを提供するメモリコントローラー２５８、ＤＭＡ
コントローラー２５７、ローカルバスインターフェース
２５５及びデバイスインターフェース２５２に接続され
る。
【００３６】メモリコントローラー２５８は、ローカル
メモリ１２０への読取り及び書込動作を制御する。本発
明の一実施の形態において、メモリコントローラー２５
８は、１バンク(bank)の同期（synchronous)ＤＲＡＭ
（２個の１Ｍ×１６ ＳＤＲＡＭチップ）を制御する
が、同期ＤＲＡＭは２４乃至２６個のアドレスビットと
３２データビットを使用するように構成され、下記のよ
うな特徴を有する。
【００３７】１）プログラム可能リフレッシュ率(progr
ammable refresh rate) で遂行される“ＲＡＳ前ＣＡＳ
（ＣＡＳ−before−ＲＡＳ）”リフレッシュプロトコ
ル、 ２）読取り−変更−書込(Read-Modify-Write) 動作を開
示する部分的な記入、 ３）内部バンクインターリーブ(internal bank interle
ave)。
【００３８】メモリコントローラー２５８はまた、メモ
リ１２０とＦＢＵＳ２５０間の１：１周波数整合、マニ
ュアル“両バンクプリチャージ(both bank precharge)
”、及びＦＢＵＳ２５０をさらによく活用するために
配列されたアドレス及びデータを提供する。同期ＤＲＡ
Ｍは、８０ＭＨｚの周波数で効率的に駆動されるものと
知られており、スタンダードファストページ(standard
fast page)ＤＲＡＭ及びＥＤＯ(extended data out) Ｄ
ＲＡＭを利用することもできる。メモリコントローラー
２５８と類似した機能を有する本発明の一実施の形態に
よるＤＲＡＭコントローラーは、当分野の公知のもので
ある。
【００３９】ＤＭＡコントローラー２５７は、ホストコ
ンピュータの主メモリとマルチメディアプロセッサ２１
０のローカルメモリ間の直接的なメモリアクセスを制御
する。このようなＤＭＡコントローラーは、当分野の公
知のものである。本発明の実施の形態において、メモリ
データムーバー(mover) が含まれる。このメモリデータ
ムーバーは、１つのメモリブロックから他のメモリブロ
ックへのＤＭＡを遂行する。
【００４０】ローカルバスインターフェース２５５は、
ローカルバス１０５を通して、ホストコンピュータとの
通信のために要求されるプロトコルを処理する。本発明
の一実施の形態において、ローカルバスインターフェー
ス２５５は、３３ＭＨｚ、３２ビットのＰＣＩバスにイ
ンターフェースを提供する。
【００４１】デバイスインターフェース２５２は、マル
チメディアプロセッサ１１０と、プリント回路基板上の
コンバーター（１３２、１３４、１４２、１４４、１４
６、１４８）のようなデバイスに、ハードウェアインタ
ーフェースを提供する。デバイスインターフェース２５
２は、マルチメディアプロセッサ１１０の特定のアプリ
ケーションのためにカスタマイズしてもよい。特に、デ
バイスインターフェース２５２は、特定デバイスまたは
ＩＣに対し、インターフェースのみを適用することもで
きる。デバイスインターフェース２５２内の典型的なユ
ニットは、標準的なＡＤＣ、ＤＡＣまたはＣＯＤＥＣの
接続のためのインターフェースを提供する。ＡＤＣ、Ｄ
ＡＣ及びＣＯＤＥＣインターフェースのための設計は、
当分野で公知のものであるので、これ以上の説明はしな
い。利用できるその他のインターフェースとしては、デ
ジタル電話のためのＩＳＤＮインターフェースやバスの
ためのインターフェース、このようなマイクロチャンネ
ルバスとが含まれるが、これのみに制限されるものでは
ない。マルチメディアプロセッサ１１０の一実施の形態
において、デバイスインターフェース２５２は、要望す
る機能を遂行するためにプログラムできるＡＳＩＣであ
る。
【００４２】ＩＯＢＵＳ２４０は、バス２５０の動作周
波数（８０ＭＨｚ）より低い周波数（４０ＭＨｚ）で動
作する。ＩＯＢＵＳ２４０には、システムタイマー２４
２、ＵＡＲＴ(universal asynchronous receiver trans
ceiver) ２４３、ビットストリームプロセッサ２４８及
び、インタラプトコントローラー２４５が接続される。
システムタイマー２４２は、システムタイマー２４２
に、対応するレジスタに書込動作を行うことによって選
択される定期間隔で、プロセッサ２１０に割込みを行な
う。本発明の一実施の形態において、システムタイマー
２４２は、３個の独立的な１６ビットカウンターと、６
個のプログラム可能カウンターモードとを備えた、標準
インテル８２５４互換インターバルタイマー(standard
intel 8254compatible interval timer) である。
【００４３】ＵＡＲＴ２４３は直列インターフェースで
あって、個人用コンピューターの標準直列通信ポートを
必要とするモデムやファクシミリに使用される１６４５
０ＵＡＲＴ集積回路と互換である。
【００４４】ビットストリームプロセッサ２４５は、入
力または出力ビットストリーム上の特定機能を遂行する
固定されたハードウェアプロセッサである。本発明の一
実施の形態によると、ビットストリームプロセッサ２４
５は、ＭＰＥＧコーディングまたはデコーディングの、
最初または最終段階を遂行する。特に、ビットストリー
ムプロセッサ２４５は、可変長さ(Huffman) コーディン
グ及びデコーディングと、ジグザグフォーマットされた
ビデオデータのパッキング及びアンパッキング（unpack
ing)を遂行する。ビットストリームプロセッサ２４５
は、汎用プロセッサ２１０及びベクトルプロセッサ２２
０の制御下で、これと並列に動作する。プロセッサ２１
０、２２０は、制御レジスタを通しビットストリームプ
ロセッサ２４５と接続される。
【００４５】インタラプトコントローラー２４８は、汎
用プロセッサ２１０の割込制御を行ない、多数の割込優
先順位をサポートする。マスクレジスタは、各割込優先
順位がそれぞれマスクされるようにするために提供され
る。本発明の一実施の形態において、インタラプトコン
トローラー２４８はプログラム可能であり、ｘ８６基準
の個人用コンピュータで、共通の標準インテル８２５９
割込システムに利用できる。最高優先順位（レベル０）
の割込みは、システムタイマー２４２に割当てられる。
優先順位レベル１、２、３及び７は、それぞれ仮想記憶
フレームバッファ(virtual frame buffer)、ＤＭＡコン
トローラー２５７及びデバイスインターフェース２５
２、ビットストリームプロセッサ２４５、ローカルバス
インターフェース２５５、及びＵＡＲＴ２４３に割当て
られる。割込優先順位レベル４、５及び６は、本発明の
実施の形態に割当てられない。優先順位レベル１の仮想
記憶フレームバッファは、本発明の実施の形態に含まれ
るもので、標準ＶＧＡフレームバッファをエミュレート
する。
【００４６】図４はキャッシュサブシステムの構成図で
ある。ＳＲＡＭブロック２６０は、汎用プロセッサ２１
０に使用するための命令キャッシュ２６２とデータキャ
ッシュ２６４、ベクトルプロセッサ２２０に使用される
ための命令キャッシュ２９２とデータキャッシュ２９４
との４個のメモリバンクに区分される。ＳＲＡＭブロッ
ク２６０は、それぞれのメモリバンクに対して区分され
るタグ部４０６を含む。ＳＲＡＭブロック２６０は、読
取りポート４４０及び書込ポート４３０とを備えたデュ
アルポートメモリ回路であって、ＳＲＡＭブロック２６
０の同時読取り及び書込動作がサポートされる。キャッ
シュサブシステム２３０は、タグフィールド(tag fiel
d) ４７２を備えたＲＯＭキャッシュ２７０を含む。上
述したとおり、ＲＯＭキャッシュ２７０は、汎用プロセ
ッサ２１０及びベクトルプロセッサ２２０に頻繁に使用
される命令及びデータを含んでいる。タグフィールド４
７２は変更可能ではないが、個々のアドレスは無効のも
のとしてマークできるので、データまたは命令をＲＯＭ
２７０のデータまたは命令の位置に使用されるメモリか
ら持って来ることができる。
【００４７】データパイプライン(data pipeline) ４１
０は、キャッシュサブシステム２３０のデータスイッチ
ボード機能を遂行する。データパイプライン４１０は、
ＩＯＢＵＳ２４０、ＦＢＵＳ２５０、汎用プロセッサ２
１０、ベクトルプロセッサ２２０及びＳＲＡＭブロック
２６０間の、多数の同時データ通信経路を生成すること
ができる。これと同様に、アドレスパイプライン４２０
は、アドレスに対するスイッチボード機能を遂行する。
図４の実施例において、ＩＯＢＵＳ２４０及びＦＢＵＳ
２５０は、アドレス及びデータ信号に対する時間多重化
を利用する。キャッシュ制御部２８０は、データパイプ
ライン４１０とアドレスパイプライン４２０とに制御ラ
インを提供し、通信チャンネルを適切に構成する。
【００４８】キャッシュサブシステム２３０の一実施の
形態例おいて、すべての読取り及び書込動作を支持する
ため、トランザクション基準のプロトコル(transaction
-based protocol)が利用される。汎用プロセッサ２１
０、ベクトルプロセッサ２２０または、ＩＯＢＵＳ２４
０及びＦＢＵＳ２５０上の種々のデバイスのようなキャ
ッシュサブシステム２３０に接続されたどのユニット
も、キャッシュサブシステム２３０に要求(request) す
ることができる。このような要求は、デバイス確認コー
ド(identification code;ID)と、要求されたメモリ位置
のアドレスにより形成される。それぞれのユニットは、
別個のデバイスＩＤを有し、キャッシュサブシステム２
３０は、要求を形成するユニットのデバイスＩＤに基づ
いた要求に、優先順位を付与することができる。要求さ
れたアドレスのデータが有効である場合、キャッシュサ
ブシステムはデバイスＩＤ、トランザクションＩＤ(tra
nsaction identification code) 、アドレス及び要求さ
れたデータに応答する。要求されたアドレスがＳＲＡＭ
ブロック２６０やＲＯＭブロック２７０に含まれていな
ければ、キャッシュサブシステム２３０は、メモリアド
レスのデータが検索される時、いくつかのクロック周期
の間に、特定要求に応答することができなくなる。しか
し、１番目に要求されたデータが検索される時キャッシ
ュサブシステム２３０は、他のデバイスＩＤを備えた他
のユニットからの２番目の要求を処理することができ
る。このように進行中の要求は、他のユニットからの連
続される要求をブロックしない。またキャッシュサブシ
ステム２３０は、単一周期の間、読取り要求または書込
要求を同時に処理することができる。
【００４９】上述したとおり、ＳＲＡＭブロック２６０
は、４個のメモリバンクに分割される。ＳＲＡＭブロッ
ク２６０は読取りポート４４０と書込ポート４３０のデ
ュアルポートを有することによって、ある周期の間に１
つの読取り要求と１つの書込要求とを受け入れることが
できる。ＳＲＡＭブロック２６０のＴＡＧ部４０６は、
同時に発生する読取り及び書込要求を支援するため、２
個の書込ポートを持たねばならない。従って、読取りポ
ート４４０により使用されるアドレスと、書込ポート４
３０により使用されるアドレスは、ヒット(hit) または
ミス(miss)の条件のための内部キャッシュタグ(tag) と
同時に比較できる。タグ部４０６は、別途の書込ポート
を有することによって、書込ポート４３０で書込要求が
遂行されることによって、適切なタグフィールドが変更
される。
【００５０】全体システムの制限によって、キャッシュ
サブシステム２３０は、ライトバック (write-back) ま
たはライトスルー(write-through) キャッシュ手段と共
に使用できる。さらに、本発明の実施の形態において、
速度を更に増加させるため、キャッシュラインサイズ
は、データ幅の２倍とすることができる。本発明の一実
施の形態において、“簿記(book-keeping)”の目的のた
めに、それぞれのキャッシュラインが２個のベクトルを
含むので、２個の有効ビット(valid bit) と２個の否定
ビット(dirty bit) を割当てなければならない。ＳＲＡ
Ｍブロック２６０は、全面除去信号（global clear sig
nal)が印加されると、すべての有効ビットを全面的に消
去しなければならない。本発明の他の実施の形態におい
て、それぞれの消去信号は、ＳＲＡＭブロック２６０内
の４個のメモリバンクによりサポートされる。
【００５１】図６は、データパイプライン４１０の一実
施の形態を示した構成図である。キャッシュサブシステ
ム２３０が、ＩＯＢＵＳ２４０、ＦＢＵＳ２５０、汎用
プロセッサ２１０及びベクトルプロセッサ２２０のため
のキャッシュシステムとスイッチボードの役割をするの
で、前記バスとプロセッサは、キャッシュが他のデバイ
スに使用される場合、キャッシュを通すかまたは直接的
に通信できなければならない。プロセッサは、普通はバ
ス上のデバイスより早いので、書込動作上のキャッシュ
を利用し、キャッシュライトバックシステムを許容し、
データを適切なバスデバイスに位置させるようにする。
これと同様に、プロセッサはデバイスに直接情報を要求
するよりは、キャッシュから情報を要求する。キャッシ
ュが、要求されたデータを含んでいなければ、プロセッ
サはキャッシュサブシステムに依存し、要求されたデー
タをキャッシュに出し、プロセッサでそのデータを提供
する。しかし、キャッシュがビジー(busy)状態の場合
は、プロセッサが直接にバスをアクセスすることができ
る。
【００５２】データは、汎用プロセッサ２１０からＩ／
ＯＭＵＸ６３０を通しＩＯＢＵＳ２４０に伝達される。
ＩＯＢＵＳ２４０からのデータは、ＧＰ読取ＭＵＸ６２
０を通し、汎用プロセッサ２１０に伝達される。データ
はキャッシュ読取ＭＵＸ６５０及びＧＰ読取ＭＵＸ６２
０を通し、ＳＲＡＭブロック２６０またはＲＯＭブロッ
ク２０７から、汎用プロセッサ２１０に伝達される。デ
ータは、汎用プロセッサ２１０から、キャッシュ書込Ｍ
ＵＸ６１０を通しＳＲＡＭブロック２６０に伝達され
る。キャッシュ読取ＭＵＸ６５０、キャッシュ書込ＭＵ
Ｘ６１０、Ｉ／ＯＭＵＸ６３０及びＧＰ読取ＭＵＸ６２
０は、一般的な回線多重化装置で可能であり、タイミン
グ問題のために内部ラッチまたはレジスタを含むことが
できる。回線多重化装置の選択制御ライン（図示されな
い）は、キャッシュ制御部２８０（図４参照）の指示を
受ける。データは、汎用プロセッサ２１０からキャッシ
ュ書込ＭＵＸ６１０と、ＦＢＵＳＭＵＸ６４０とを通し
ＦＢＵＳ２５０に伝達される。データは、ＦＢＵＳ２５
０からバッファ６６０、キャッシュ読取ＭＵＸ６５０及
びＧＰ読取ＭＵＸ６２０を通し、汎用プロセッサ２１０
に伝達される。このような機能を遂行するためバッファ
６６０は、一般的なバッファ、ラッチまたはレジスタで
可能である。
【００５３】汎用プロセッサ２１０は、制御ライン２１
２（図２参照）を通し、ベクトルプロセッサ２２０を制
御することができる。汎用プロセッサ２１０とベクトル
プロセッサ２２０間の直接的なデータ伝送は必ずしも必
要ではないが、両プロセッサが共通メモリマップを共有
するので、ＳＲＡＭブロック２６０または、どのような
他のデバイスを通し、データが伝送することもできる。
【００５４】ＲＯＭ２７０及びＳＲＡＭブロック２６０
からのデータは、キャッシュ読取ＭＵＸ６５０とＩ／Ｏ
ＭＵＸ６３０を通しＩＯＢＵＳ２４０に伝達され、ＩＯ
ＢＵＳ２４０からのデータは、キャッシュ書込ＭＵＸ６
１０を通しＳＲＡＭブロック２６０に伝達される。ＩＯ
ＢＵＳ２４０からのデータは、キャッシュ書込ＭＵＸ６
１０及びＦＢＵＳＭＵＸ６４０を通しＦＢＵＳ２５０に
送られ、ＦＢＵＳ２５０からのデータは、バッファ６６
０、キャッシュ読取ＭＵＸ６５０及びＩＯＭＵＸ６３０
を通しＩＯＢＵＳ２４０に伝達される。ベクトルプロセ
ッサ２２０からのデータは、キャッシュ書込ＭＵＸ６１
０及び、Ｉ／ＯＭＵＸ６３０を通しＩＯＢＵＳ２４０に
送られ、ＩＯＢＵＳ２４０からのデータは、キャッシュ
読取ＭＵＸ６５０を通しベクトルプロセッサ２２０に伝
達される。本発明の実施の形態において、ベクトルプロ
セッサ２２０からＩＯＢＵＳ２４０へのデータの直接経
路は、データパイプライン４１０の設計を簡単にするた
めに削除される。ベクトルプロセッサ２２０の帯域幅は
ＩＯＢＵＳ２４０の帯域幅よりずっと大きいので、ベク
トルプロセッサ２２０からＩＯＢＵＳ２４０への直接的
な通信経路は、ベクトルプロセッサ２２０の処理時間を
考えると非能率的になる。
【００５５】ＳＲＡＭブロック２６０とＲＯＭ２７０と
からのデータはキャッシュ読取ＭＵＸ６５０及びＦＢＵ
ＳＭＵＸ６４０を経てＦＢＵＳ２５０に伝えられ、ＦＢ
ＵＳ２５０からのデータはバッファ６６０及びキャッシ
ュ書込ＭＵＸ６１０を経て、ＳＲＡＭブロック２６０に
送られる。ＦＢＵＳ２５０からのデータは、バッファ６
６０及びキャッシュ読取ＭＵＸ６５０を通し、ベクトル
プロセッサ２２０に直接伝達される。データは、ベクト
ルプロセッサ２２０からキャッシュ書込ＭＵＸ６１０及
びＦＢＵＳＭＵＸ６４０を通し、ＦＢＵＳ２５０に直接
に伝達できる。ベクトルプロセッサ２２０からのデータ
は、キャッシュ書込ＭＵＸ６１０を通しＳＲＡＭブロッ
ク２６０に伝達され、ＳＲＡＭブロック２６０及びＲＯ
Ｍ２７０からのデータは、キャッシュ読取ＭＵＸ６５０
を通しベクトルプロセッサ２２０に伝達される。
【００５６】図７は、データパイプライン４１０の第２
の実施の形態の構成を詳細に示したものである。図７の
実施の形態の機能は、図６の実施の形態の機能と類似す
るので、両方の実施の形態の相異点に関してのみ説明す
る。しかし、各実施の形態における一般的な構成に関し
ては説明する。図７において、キャッシュ読取ＭＵＸ６
５０は、キャッシュ読取ＭＵＸ７５０及びＭＵＸラッチ
７５１に代替できる。バッファ６６０は、読取ラッチ７
６０に代替され得、ＦＢＵＳＭＵＸ６４０は、ＦＢＵＳ
ＭＵＸ７４０、ライトバック（ＷＢ）データラッチ７４
１、メモリライトラッチ７４２及び、メモリライトラッ
チ７４３に代替できる。図７の実施の形態におけるラッ
チは、データパイプラインを接続することに利用され
る。キャッシュ書込ＭＵＸ６１０は、キャッシュ書込Ｍ
ＵＸ７１０、書込データラッチ７１２、アライナ７１３
及びＩＯ書込ラッチ７１１に代替でき、Ｉ／ＯＭＵＸ６
３０は、ＩＯ読取ラッチ７３１及びＩＯ読取ラッチ７１
１に代替し得る。ＧＰ読取ＭＵＸ６２０は、ＩＯ書込ラ
ッチ７２１及びマイクロキャッシュ７２２に代替し得
る。
【００５７】マイクロキャッシュ７２２は、メインキャ
ッシュ、ＳＲＡＭブロック２７０及び、ＲＯＭ２６０と
を、汎用プロセッサ２１０に接続する。マイクロキャッ
シュ７２２は、マイクロ命令キャッシュとマイクロデー
タキャッシュから分けられ、それぞれは、タグ部８２２
（図８に図示）、タグ比較器及び有効ビットを含む。マ
イクロキャッシュ７２２は、プリフェッチ(pre-fetch)
バッファとして作動する。汎用プロセッサ２１０からの
要求のアドレスは、まずマイクロキャッシュ７２２のタ
グ部８２２と比較される。マイクロキャッシュミス(mis
s)が発生すると（すなわち、マイクロキャッシュタグ８
２２内にマッチがなければ）、要求のアドレスと他の制
御情報がメインキャッシュに送られるようになる。マイ
クロキャッシュ７２２の構成を単純化するため、マイク
ロキャッシュ７２２内のタグをマッチさせる汎用プロセ
ッサ２１０から書かれたデータが、マイクロキャッシュ
アドレスを無効化させることにより、書かれたデータが
メインキャッシュに送られるようになる。このようなキ
ャッシュの統一性(coherence) は、マイクロキャッシュ
７２２上の複雑なライトバックまたはライトスルーデザ
インがなくても維持できる。
【００５８】図８は、アドレスパイプライン４２０の一
実施の形態の構成図である。ＦＢＵＳインターフェース
８５０は、４個の記入アドレス列(entry address queu
e) 及びライトバックラッチから構成される。ＦＢＵＳ
インターフェース８５０は、命令キャッシュ２６２から
の進行中の読取り、命令キャッシュ２９２からの進行中
の読取り、データキャッシュ２９４からの書込要求及
び、データキャッシュ２９４からのライトバック要求と
を同時にサポートする。読取り動作要求のためのアドレ
スは、読取りアドレスＭＵＸ８２０に送られ、書込動作
要求のためのアドレスは、書込アドレスＭＵＸ８１０に
送られる。キャッシュ制御部２８０（図２参照）は、要
求のデバイスＩＤに基づいて、汎用プロセッサ２１０、
ベクトルプロセッサ２２０、ＩＯＢＵＳ２４０及びＦＢ
ＵＳ２５０間の調整(arbitration) を行う。キャッシュ
制御部２８０は、データパイプライン４１０及びデータ
パイプライン４２０の多様な回線多重化装置を構成し要
求を処理する。アービトレーション方式は、それぞれの
デバイスの重要性の推定に基づいて決定できる。汎用プ
ロセッサ２１０は、優先順位が最も高い。上述したとお
りキャッシュサブシステム２３０は、読取り及び書込動
作を同時に遂行することができる。従って、別途の比較
器が読取り及び書込要求のために必要である。比較器８
１１は、書込アドレスＭＵＸ８１０からの書込アドレス
を、書込タグポート（４０６−１）を通し受け入れたア
ドレスと比較し、現在要求された書込アドレスが、キャ
ッシュにあるかを決定する。アドレスがキャッシュにあ
る場合は、キャッシュはマッチングされるキャッシュ位
置で新しいデータに更新する。アドレスがキャッシュに
ない場合は、アドレスとデータが使用されないキャッシ
ュ位置、または一番最近にアクセスされたキャッシュ位
置内のキャッシュに書き込まれる。結局、データはライ
トバックまたはライトスルーキャッシュ記述により、適
切に直接的にマッピングされたデバイスに送られる。
【００５９】比較器８２１は、読取アドレスＭＵＸ８２
０からの読取り要求の読取りアドレスと、読取りタグポ
ート（４０６−２）を通し受け入れたアドレスとを比較
する。タグが読取りアドレスとマッチすると、タグと関
連したデータがデータパイプライン４１０を利用する要
求されるデバイスに送られる。上述した通り、トランザ
クションプロトコルが使用される場合、データはデバイ
スＩＤ、トランザクションＩＤ及び、要求されたアドレ
スと共に復旧する。タグが読取りアドレスとマッチしな
ければ、キャッシュサブシステム２３０は、適切に直接
にメモリマッピングされたデバイスから要求されたデー
タを検索しなければならない。要求されたデータが検索
(retrieve)されると、要求されたデータ、デバイスＩ
Ｄ、トランザクションＩＤ及び、アドレスが、要求され
ているデバイスに送られる。１番目の要求のためのデー
タが検索される間、キャッシュサブシステム２３０は、
２番目の読取り要求をサービスすることができるので、
キャッシュを必要とする２番目のデバイスは、１番目の
デバイスにより妨害されない。
【００６０】以上、本発明の実施の形態を説明したが本
発明は上述した実施の形態に限定されるものではない。
本発明の技術思想から外れない範囲内で、本発明が属す
る技術分野で通常の知識を有する者による、データパイ
プライン、スイッチボード、アドレスパイプライン、キ
ャッシュサブシステム、回線多重化装置、ラッチ、バ
ス、プロセッサが異なる他の構成のデジタル信号プロセ
ッサは本発明に含まれる。
【図面の簡単な説明】
【図１】本発明の一実施例によるマルチメディア信号プ
ロセッサの構成図。
【図２】本発明の一実施例によるマルチメディアカード
の構成図。
【図３】本発明の一実施例によるマルチメディア信号プ
ロセッサを含むシステムのプロセッサと、ソフトウェア
またはファームウェア間の関係を示す図面。
【図４】本発明の一実施例によるキャッシュサブシステ
ムの構成図。
【図５】本発明の一実施例によるメモリマップを図示し
た図面。
【図６】本発明の一実施例によるキャッシュサブシステ
ムに使用される第１データパイプラインの構成図。
【図７】本発明の一実施例によるキャッシュサブシステ
ムに使用される第２データパイプラインの構成図。
【図８】本発明の一実施例によるキャッシュサブシステ
ムに使用されるアドレスパイプラインの構成図。
【符号の説明】
１００：マルチメディアカード １０５：ローカルバス １１０：マルチメディアプロセッサ １２０：ローカルメモリ １３２、１３４、１４２、１４４、１４６、４８：コン
バーター １４０：集積回路 １５０：グラフィックコントローラー ２１０：汎用プロセッサ ２２０：ベクトルプロセッサ ２２２：インタラプトライン ２３０：キャッシュサブシステム ２４０：ＩＯＢＵＳ ２４２：システムタイマー ２４３：ＵＡＲＴ ２４５：ビットストリームプロセッサ ２４８：インタラプトコントローラー ２５０：ＦＢＵＳ ２５２、２５５：デバイスインターフェース ２５８：コントローラー ２６０：ＳＲＡＭブロック ２６２、２９２：命令キャッシュ ２６４：データキャッシュ ２７０：ＲＯＭ ２８０：キャッシュ制御部 ３００：ホストコンピュータシステム ３１０：第１プロセッサ ３２０：主メモリ ３３０：アプリケーションプログラム ３４２：デバイスドライバ ３６０：オペレーティングシステム ３７０：一般タスク ３８０：ベクトルデータタスク ４１０：データパイプライン ４２０：アドレスパイプライン ４３０：書込ポート ４４０：読取りポート ４７２：タグフィールド

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 汎用プロセッサと、 前記汎用プロセッサと並列に駆動できるベクトルプロセ
    ッサと、を含むことを特徴とする集積化されたデジタル
    信号プロセッサ。
  2. 【請求項２】 前記汎用プロセッサが、 １セットのスカラーレジスタと、 命令デコードユニットと、 前記命令デコードユニットによりデコーディングされた
    命令に従って、複数個のスカラー値を処理するプロセッ
    シングコアとを含むことを特徴とする請求項１記載の集
    積化されたデジタル信号プロセッサ。
  3. 【請求項３】 前記ベクトルプロセッサが、 １セットのベクトルレジスタと、 第２命令デコードユニットと、 前記第２命令デコードユニットによりデコーディングさ
    れた命令に従って複数個のベクトル値を処理する第２プ
    ロセッシングコアを含むことを特徴とする請求項２記載
    の集積化されたデジタル信号プロセッサ。
  4. 【請求項４】 前記汎用プロセッサ及びベクトルプロセ
    ッサに接続され、メモリキャッシュを備えたキャッシュ
    サブシステムがさらに含まれることを特徴とする請求項
    １記載の集積化されたデジタル信号プロセッサ。
  5. 【請求項５】 前記キャッシュサブシステムが、 キャッシュ読取りポートとキャッシュ書込ポートとを含
    み、前記キャッシュ読取りポート及びキャッシュ書込ポ
    ートへの同時アクセスを支援することを特徴とする請求
    項４記載の集積化されたデジタル信号プロセッサ。
  6. 【請求項６】 前記キャッシュサブシステムが前記汎用
    プロセッサ及びベクトルプロセッサに接続されたデータ
    パイプラインと、前記汎用プロセッサ及びベクトルプロ
    セッサに接続されたアドレスパイプラインをさらに含
    み、前記メモリキャッシュが前記データパイプライン及
    びアドレスパイプラインに接続されたＳＲＡＭキャッシ
    ュと、前記データパイプライン及びアドレスパイプライ
    ンに接続されたＲＯＭキャッシュとを含むことを特徴と
    する請求項４記載の集積化されたデジタル信号プロセッ
    サ。
  7. 【請求項７】 前記キャッシュサブシステムに接続され
    た第１バスと、キャッシュサブシステムに接続された第
    ２バスがさらに含まれることを特徴とする請求項４記載
    の集積化されたデジタル信号プロセッサ。
  8. 【請求項８】 前記第１バスが前記第２バスの第２バス
    帯域幅より大きい第１帯域幅を有することを特徴とする
    請求項７記載の集積化されたデジタル信号プロセッサ。
  9. 【請求項９】 第２バスに接続されたビットストリーム
    プロセッサと、第１バスに接続されたローカルバスイン
    ターフェースがさらに含まれることを特徴とする請求項
    ８記載の集積化されたデジタル信号プロセッサ。
  10. 【請求項１０】 前記ローカルバスインターフェースが
    コンピュータシステムの第１プロセッサのローカルバス
    に接続されることを特徴とする請求項９記載の集積化さ
    れたデジタル信号プロセッサ。
  11. 【請求項１１】 前記キャッシュサブシステムは、ベク
    トルプロセッサ、汎用プロセッサ、第１バス及び第２バ
    ス間の複数個の通信経路を提供するように構成されるこ
    とを特徴とする請求項９記載の集積化されたデジタル信
    号プロセッサ。
  12. 【請求項１２】 前記キャッシュサブシステムは第１キ
    ャッシュ要求によりアクセスされることを特徴とする請
    求項７記載の集積化されたデジタル信号プロセッサ。
  13. 【請求項１３】 前記第１キャッシュ要求が終了のため
    に複数個の周期を必要とする場合、前記キャッシュサブ
    システムは、前記第１キャッシュ要求を終了する前に第
    ２キャッシュ要求を受け入れることができることを特徴
    とする請求項１２記載の集積化されたデジタル信号プロ
    セッサ。
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