JPH1091529A - データ処理システムにおけるレジスタへのアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 “特殊”モードにおいて感知可能制御ビット
（３４，３６，３８，４０）への第１の書き込みを無視
するレジスタ・アクセス方法を有するデータ処理システ
ム（１８）を提供する。 【解決手段】 ユーザ・モードでは、感知可能制御ビッ
ト（３４，３６，３８，４０）に対してシステムの性能
低下を避けるため１つの書き込みのみが許可される。エ
ミュレーションおよびテストには感知可能制御ビット
（３４，３６，３８，４０）へのいかなる最初の書き込
みも無視するが、後続のすべての書き込みが許可され
る。アプリケーション・コードがエミュレータ・モード
でランし、ユーザにフレキシブルで高精度な設計を可能
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にはデータ処
理システムに関し、特にデータ処理装置内のレジスタに
アクセスする方法に関する。

【０００２】

【従来の技術】マイクロプロセッサシステムにおいて
は、ある種の“制御”レジスタおよびビットを用いてシ
ステム構成が決定される。多くのデータ処理装置は特殊
な状況下を除いて書き込みに対して保護される感知可能
制御レジスタおよびビットを有する。通常の保護機構は
リセット後のある一定の期間内にのみかかるビットを書
き込む機能およびリセットのたびにこれらのビットを一
度書き込む機能を有する。これらのビットはデータ処理
装置の基本構成を制御し、不慮の書き込みによってシス
テムに重大な問題が生じる可能性がある。制御ビットは
一度設定されるとその部分がリセットされるまで変化し
ない。保護を行なうことによって、保護を行なわない場
合には不可能なソフトウエア制御された機能を設けるこ
とが実現可能になる。潜在的な制御レジスタおよびビッ
トの数はデータ処理装置の複雑性に伴なって増大する。
これが、制御レジスタへの書き込みをすべてある一定の
期間内に行なわなければならないレジスタアクセス方法
においては問題となる。

【０００３】“通常の”すなわち“ユーザー”動作モー
ドにおいてシステムの完全性を維持するためには、感知
可能制御ビットの書き込みは通常一度しか許されない。
ビットがリセット・シーケンスを経ずに繰り返し変更さ
れる可能性のある“特殊な”動作モードでは保護機構は
オーバーライドされることがある。オーバーライド機能
は、最小限の時間内にできるだけ多くの構成を達成しな
ければならないテスト中に特に有効である。エミュレー
タ動作モードでは、データ処理装置は所定の構成を維持
し、たとえばポート交換ユニットを使用可能とするため
にピン構成を維持しなければならないような場合に感知
可能な制御レジスタへの書き込みを禁止することが望ま
しい。各種のモードにおけるニーズに適応するための多
くの方法が開発されている。

【０００４】

【発明が解決しようとする課題】エミュレータモードは
ユーザーがデータ処理装置の実際に動作を見ることがで
きるように設計される。設計の複雑性が大きくなるにつ
れて、エミュレーションはアプリケーションの開発には
不可欠なものになる。実際には、エミュレーションのセ
ットアップを可能とするために追加コードの書き込みが
必要になることが多い。この追加コードは複雑性を大き
くし、エミュレーション処理にあいまいさを生じさせる
ものである。エミュレーションがユーザーのコードによ
って改ざんされない安定した制御方法を規定することが
必要とされている。

【０００５】

【課題を解決するための手段】以下の説明では本発明の
十分な理解に資する具体的な制御レジスタビット長その
他の多くの具体的詳細を示す。しかし、当業者には本発
明はかかる具体的詳細なしに実施可能であることは明ら
かであろう。他の例では、不要な細部によって本発明の
理解を妨げないよう各回路をブロック図の形態で示し
た。ほとんどの部分において、時間に関する事項等の詳
細についてはかかる詳細が本発明の十分な理解を得るの
に必要ではなく、通常の当業者の技術の範囲内にある限
り省略した。

【０００６】“バス”という用語はデータ，アドレス，
制御あるいは状態といった１つあるいはそれ以上の各種
の情報の転送に用いられる複数の信号あるいは導体を指
すのに用いられる。“肯定”および“否定”という用語
はそれぞれ信号，状態ビットあるいは同様の装置を論理
的に真である状態または論理的に偽である状態とするこ
とを指すのに用いられる。論理的に真である状態が論理
レベル１である場合、論理的に偽である状態は論理レベ
ル０である。そして、論理的に真である状態が論理レベ
ル０である場合、論理的に偽である状態は論理レベル１
である。

【０００７】本発明はデータ処理装置内のレジスタをア
クセスする方法であって、制御選択ビットを１度無効に
書き込ませ、その後有効な書き込みを可能とする方法を
提供するものである。本発明の一実施例においては、ユ
ーザ・モードでは制御選択ビットを１度書き込むことが
できる。それに続く書き込みは効果を有しないが、テス
トおよびエミュレーションに用いられる“特殊な”モー
ドでは最初の書き込無効であるが、後続のすべての書き
込みは有効である。

【０００８】システム構成および制御について言えば、
一実施例ではレジスタビットへの書き込みが用いられ
る。代替実施例ではレジスタビットを表明（すなわち肯
定または否定）する任意の数の方法が用いられ、これに
は論理演算およびソフトウエア命令が含まれるがそれに
は限定されない。それぞれの場合において、“特殊”モ
ードに入ると、制御レジスタは最初の表明では有効では
ないがそれに続く表明では有効である。

【０００９】本発明では、システム構成の確実性および
安定性を確保しながらアプリケーション・コードを修正
することなくエミュレータ・モードでランすることが可
能である。本発明はデータ処理装置のエミュレーション
にフレキシビリティを与えるものである。さらに、本発
明は制御レジスタへの複数の書き込みを検出するコード
確認法を提供するものである。

【００１０】尚、本発明は以下の米国特許出願に関係す
る。1995年６月２日に特許され、本譲受人に譲渡された
Jay A.Hartvigsenその他の発明“Method and Apparatus
for Controlling Show Cycles in a Data Processing
System”。1995年６月２日に特許され、本譲受人に譲渡
されたJay A.Hartvigsenその他の発明“Method and App
aratus for Providing an External Indication of Int
ernal Cycles in a Data Processing System”。

【００１１】

【発明の実施の形態】図１は本発明の一実施例を示し、
当該実施例では中央処理装置（ＣＰＵ）４，バス・イン
ターフェース装置１０，制御レジスタ１２および記憶装
置６はすべてデータ処理装置２の一部を成す。ＣＰＵ
４，記憶装置６およびバス・インターフェース装置１０
はそれぞれ複数の双方向の導体によってバス８に結合さ
れている。バス・インターフェース装置１０は複数の双
方向の導体を介して他のモジュールおよび周辺装置と通
信する。バス・インターフェース装置１０はデータ処理
装置２のシステム構成に影響する制御レジスタ１２を含
む。

【００１２】制御レジスタ１２を図２に詳細に示す。本
発明の一実施例において、制御レジスタ１２の長さは８
ビットであり、上の４ビットは反転している。下の４ビ
ットは“Ｅクロック無し”（ＮＥＣＬＫ）３４，“ロー
・ストローブ・イネーブル”（ＬＳＴＲＥ）３６，“内
部の可視性”（ＩＶＩＳ）３８，“ポート制御”４０と
して指定されている。それぞれのビットの重要度は動作
モードによって決まる。

【００１３】図３を参照すると、図３にはバス・インタ
ーフェース装置１０の一例が示されている。本発明の一
実施例において、データ処理装置２にはバス８，バス・
インターフェース装置１０およびモード論理８０が含ま
れる。バス・インターフェース装置１０は制御レジスタ
１２，特殊書き込み制御回路７５およびレジスタ・デコ
ード回路５０を含む。

【００１４】データ情報を通信するために、バス８は双
方向のデータ９の導体によって制御レジスタ１２を介し
てバス・インターフェース装置１０に結合され、制御レ
ジスタ１２は数ビットの情報を含む。一実施例におい
て、ビット０７０は特殊書き込み制御回路７５には利用
可能ではないが、制御レジスタ１２内の複数の他のビッ
トの例であるビット１７１およびビット２７２は特殊書
き込み制御回路７５によって制御される。

【００１５】本発明の一実施例において、信号モード論
理８０は動作モードを通常モードまたは“特殊”モード
として示す。“特殊”モードでは、特殊書き込み制御回
路７５はリセット後特殊書き込み制御回路７５によって
制御される制御レジスタ１２内のビットへの初回書き込
みを防止するが、それ以後の書き込みについてはこれを
可能とする。特殊書き込み制御回路７５によって制御さ
れるビットは感知可能制御ビットと呼ばれる。

【００１６】アドレス情報を通信するために、バス８は
アドレス１１の導体を介してレジスタ・デコード回路５
０に結合されている。また、レジスタ・デコード回路５
０はモジュール選択５６，書き込み５２および読み出し
５４の各信号を受信する。本発明の一実施例において、
これらの信号は個々の導体を介して受信されるが、代替
実施例では任意の数の導体あるいは多重化された導体が
用いられる場合もある。さらに、レジスタ・デコード回
路５０は動作を書き込みまたは読み出しとして示す信号
を受信する。信号“書き込み”５２は動作が書き込みで
あるときこれを示す。また、レジスタ・デコード回路５
０はアドレス１１も受信する。本発明の一実施例におい
て、アドレス１１およびモジュール選択５６が制御レジ
スタ１２を示しているとき、信号“読み出し”５４およ
び“書き込み”５２によって供給される読み出しおよび
書き込み情報がそれぞれレジスタ“読み出し”５８およ
びレジスタ“書き込み”６０に渡される。１つのバスサ
イクルでは読み出し５４と書き込み５２のうちの一方だ
けがアクティブであり、したがってアドレス１１が制御
レジスタ１２を示すときレジスタ“読み出し”５８とレ
ジスタ“書き込み”６０のうちの一方だけが有効であ
る。

【００１７】さらに、レジスタ・デコード回路５０は次
の動作（書き込みまたは読み出し）を示す信号を受信す
る。レジスタ“書き込み”６０は制御レジスタ１２への
データ書き込みを選択し、感知可能制御ビット（すなわ
ち特殊制御回路７５によって制御されるビット）と制御
レジスタ１２内の他のビットの両方への書き込みを行な
わせるのに用いられる。同様に、信号“レジスタ読み出
し”５８は制御レジスタ１２のデータ読み出しを選択
し、感知可能制御ビットおよび制御レジスタ１２内の他
のビットの両方の読み出しを行なわせることができる。

【００１８】さらに図３を見ると、レジスタ・デコード
回路５０は信号“レジスタ読み出し”５８を介して制御
レジスタ１２のデータ読み出しを開始し、信号“レジス
タ書き込み”６０を介してデータ書き込みを開始する。
また、“レジスタ書き込み”６０は特殊書き込み制御回
路７５にも供給され、この回路はリセット後の書き込み
を禁止し、“特殊書き込み”７６を介した制御レジスタ
１２内の感知可能ビットへのその後の書き込みを許可す
る。本発明の一実施例では、“特殊書き込み”７６は特
殊書き込み制御回路７５を制御レジスタ１２に結合する
単一の導体上で送信される。代替実施例においては単一
の導体が用いられることもあり、また任意の数の導体が
用いられることもある。

【００１９】一実施例において、特殊書き込み制御回路
７５はレジスタ・デコード回路５０からの導体を介して
信号“レジスタ書き込み”６０を受信する。信号“リセ
ット”８４は導体を介して特殊書き込み制御回路７５に
供給され、データ処理装置２のリセットを示す。モード
論理８０はデータ処理装置２の動作モードを判定し、そ
れに応じて導体を介して信号“特殊モード”８１および
“通常モード”８２を特殊書き込み制御回路７５に供給
する。一実施例はそれぞれの信号に対する個別の信号を
有することを指摘しておく。代替実施例においては、複
数の導体あるいは複数の導体と単一の導体の組み合わせ
が用いられる。一実施例においては、特殊書き込み制御
回路７５は導体を介して信号“リセット”８４を受信す
る。

【００２０】信号“特殊モード”８１はデータ処理装置
２が“特殊”モードで動作していることを示す。“特
殊”モードにおけるデータ処理装置２の動作に対して
は、特殊書き込み制御回路７５は制御レジスタ１２内の
感知可能制御ビットへの最初の書き込みを禁止してその
書き込みを無効とする動作をする。特殊書き込み制御回
路７５は感知可能制御ビットではないビットへの書き込
みには影響しないことに注意しなければならない。さら
に、“特殊”モードでは、特殊書き込み制御回路７５は
感知可能制御ビットへの後続の書き込みを可能として、
後続の書き込みを有効とする動作をする。

【００２１】信号“通常モード”８２は通常モードすな
わちユーザ・モードでの動作を示す。通常モードでのデ
ータ処理装置２の動作に対しては、特殊書き込み制御回
路７５は制御レジスタ１２内の感知可能制御ビットへの
最初の書き込みを禁止する動作をしない。さらに、通常
モードでは、特殊書き込み制御回路７５は感知可能制御
ビットへの後続の書き込みを可能とする動作をしない。
本発明の一実施例において、通常モードでのデータ処理
装置２の動作に対して、特殊書き込み制御回路７５は制
御レジスタ１２内の感知可能制御ビットに対する最初の
書き込みを可能とし、かかるビットへの後続の書き込み
のすべてを禁止する動作をする。

【００２２】本発明の一代替実施例では、制御レジスタ
１２は感知可能制御ビットのみを含み、感知可能制御レ
ジスタとみなされる。本発明の一実施例では、制御レジ
スタ１２は感知可能制御ビット，他の制御ビットおよび
制御に関係しないビットを含む。代替実施例には制御レ
ジスタ１２内のビットの任意の組み合わせを有するもの
や、複数のレジスタを内蔵するものがある。

【００２３】図４には信号“特殊モード”８１，“通常
モード”８２およびリセット８４を個々の導体を介して
受信する特殊書き込み制御回路７５の一実施例を示す。
信号“レジスタ書き込み”６０がレジスタ・デコード回
路５０に結合された導体を介して供給される。一実施例
では、特殊書き込み制御回路７５は複数の導体を介して
制御レジスタ１２に結合される。本発明の一実施例で
は、特殊書き込み制御回路７５は２つのフリップ・フロ
ップＤＦＦ２９２，ＤＦＦ１ ９０および論理ゲート９
４，９６，９８，１００，１０１，１０２，１０３を含
む。

【００２４】本発明の一実施例はエミュレーションおよ
びテストに用いられる“特殊”動作モードを有する。シ
ステム・エミュレータ１６が図５に示すように“特殊”
モードを用いてデータ処理システム１８をエミュレート
する。本発明の一実施例では、データ処理システム１
８，ポート交換装置（ＰＲＵ）２６およびメモリ３０は
すべてシステム・エミュレータ１６の一部を成す。デー
タ処理システム１８は双方向導体“アドレス”２０（代
替実施例では一方向の導体であることもある）を介して
ＰＲＵ２６およびメモリ３０にアドレス情報を供給す
る。データ処理システム１８，ＰＲＵ２６およびメモリ
３０はそれぞれ双方向導体“データ”２２を介してデー
タ情報を送受信する。同様に、データ処理システム１
８，ＰＲＵ２６およびメモリ３０はそれぞれ双方向導体
“制御”２４を介して制御情報を送受信する。本発明の
一実施例では、ユーザはシステム・エミュレータ１６を
用いた修正を行なうことなくアプリケーション・コード
を用いてデータ処理システム１８をエミュレートするこ
とができる。システム・エミュレータ１６はＰＲＵ２６
を介してユーザのアプリケーションと通信する。ＰＲＵ
２６は表現されたポートのそれぞれに割り当てられた双
方向導体を介してユーザのアプリケーションとの間で信
号の送受信を行なう。本発明の一実施例ではデータ処理
システム１８は集積回路であることを指摘しておく。

【００２５】図６に示す本発明の一実施例では、システ
ム・エミュレータ４０はデータ処理システム１８の拡張
動作をエミュレートする。データ処理システム１８，ポ
ート交換装置（ＰＲＵ）２８およびユーザのメモリ３２
はすべてシステム・エミュレータ４０の一部を成す。デ
ータ処理システム１８は双方向導体“アドレス”４２
（代替実施例では一方向の導体であることもある）を介
してＰＲＵ２８およびユーザのメモリ３２にアドレス情
報を供給する。データ処理システム１８，ＰＲＵ２８お
よびメモリ３２はそれぞれ双方向導体“データ”４４を
介してデータ情報を送受信する。同様に、データ処理シ
ステム１８，ＰＲＵ２８およびメモリ３２はそれぞれ双
方向導体“制御”４６を介して制御情報を送受信する。
本発明の一実施例では、ユーザはシステム・エミュレー
タ４０を用いた修正を行なうことなくアプリケーション
・コードを用いてデータ処理システム１８をエミュレー
トすることができる。システム・エミュレータ４０はＰ
ＲＵ２８を介してユーザのアプリケーションと通信す
る。ＰＲＵ２８は拡張されたポートに割り当てられた双
方向導体を介してユーザのアプリケーションおよびユー
ザのメモリ３２との間での情報信号および制御信号の送
受信を行なう。

【００２６】制御：多くのデータ処理装置は特殊な状況
下を除き書き込みから保護された感知可能制御レジスタ
およびビットを有する。図１を参照すると、本発明の一
実施例において、データ処理装置２はユーザ・モード
（通常モードとも呼ぶ）あるいはテストおよびエミュレ
ーションのための“特殊”モードで動作する。ユーザ・
モードでは、データ処理装置２の内部動作はユーザには
見えない。ユーザ・モードでの動作の場合、記憶装置６
にアプリケーション・コードが記憶される。

【００２７】一実施例では、データ処理装置２は制御レ
ジスタ１２に制御情報を記憶する。制御情報はＣＰＵ４
の動作を規定する。つまり、制御情報はＣＰＵ４の動作
条件に影響する制御パラメータを示す。制御パラメータ
は制御レジスタ１２の個々のビットにアクセスすること
によって変更あるいは確認することができる。

【００２８】たとえば、本発明の一実施例では、１つの
制御パラメータは割り込み感度である。割り込み感度は
たとえば立ち上がりエッジによって通常動作からＣＰＵ
４の割り込みが生じるというような割り込みをトリガー
する入力条件を指す。割り込み感度は選択可能であり、
制御レジスタ１２内に対応するビットがある。割り込み
感度はかかるビットによって制御される。同様に、他の
制御パラメータについても制御レジスタ１２内に対応す
るビットがある。代替実施例では、任意の数あるいは組
み合わせの制御パラメータを有するものがある。１つの
制御レジスタは通常多数の制御パラメータに利用可能で
あることを指摘しておく。

【００２９】動作モードに合わない制御パラメータすな
わち誤動作あるいはデータ処理装置２の不安定動作を招
く制御パラメータは感知可能制御ビットであると考えら
れる。高精度なロバスト動作の場合、感知可能制御ビッ
トへの不慮のアクセスはデータ処理システムに不安定な
状態を生じさせるのでこれを防止しなければならない。
代替実施例では任意の数の判断を用いて制御ビットを感
知可能制御ビットとして定義することを指摘しておく。

【００３０】図２に示すように、本発明の一代替実施例
では、制御レジスタ１２は制御ビットＮＥＣＬＫ３４，
ＬＳＴＲＥ３６，ＩＶＩＳ３８およびポート制御４０を
含み、それぞれがエミュレーションにおける制御に影響
し、これらはすべて感知可能制御ビットとして定義され
る。アプリケーション・コードは各ビットを所望のシス
テム構成にしたがって表現する。感知可能制御ビットが
定義されると、アプリケーション・コードは次にリセッ
トが発生するまでこの定義を変更することはできない。
ＮＥＣＬＫ３４，ＬＳＴＲＥ３６，ＩＶＩＳ３８および
ポート制御４０は任意の数の可能な感知可能ビットの例
であり、代替実施例では感度はアプリケーションによっ
て決まり、他の重要度のビット（たとえば非制御ビッ
ト）が含まれることもある。

【００３１】ユーザすなわち通常モードはユーザの動作
環境であり、したがってフレキシブルであり同時に堅固
でなければならないことを意味する。一実施例では、ユ
ーザがデータ処理装置２をリセットした後ある特定の制
御ビットを１度だけ選択できるようにすることによって
両方の目標が達成される。ユーザには状況が許せば各種
の制御を変更するフレキシビリティがあるが、データ処
理装置２をリセットしなければ一度設定された制御を変
更することはできない。

【００３２】“特殊”モード：本発明の一実施例では、
“特殊”モードではデータ処理装置２の内部動作を見る
ことができる。他の用途の中でも、特に“特殊”モード
の用途はデータ処理装置２のユーザによるエミュレーシ
ョンに用いられる。エミュレーションには通常データ処
理装置の交換に用いるエミュレーション・システムが必
要である。図６には一実施例のシステム・エミュレータ
４０を示す。システム・エミュレータ４０は“特殊”モ
ードで機能するデータ処理装置２を含み、アドレス４
２，データ４４および制御４６等の内部信号がデータ処
理装置２に外部から供給される。外部信号を供給するに
は、通常ユーザ・モードで各種のポートに割り当てられ
るデータ処理装置２の資源が必要である。システム・エ
ミュレータ４０はこれら各種のポートを最構築するＰＲ
Ｕ２８を含む。アドレス４２，データ４４および制御４
６から受け取った入力に基づいて、ＰＲＵ２８は外部と
の両立性を提供するデータ処理装置２のポート資源とし
てはたらく。このように、データ処理装置２はシステム
・エミュレータ４０を使用可能とする要素として機能
し、システム・エミュレータ４０はユーザのアプリケー
ションにおいてデータ処理装置２として機能する。

【００３３】システム構成はエミュレーション中の動作
が適正であるために非常に重要である。ユーザが構成を
変更すると、システム・エミュレータ４０の機能不良や
完全な機能停止が発生する可能性がある。アプリケーシ
ョン・コードによってエミュレータの構成が変更される
とき問題が生じる。アプリケーション・コードがエミュ
レーションの目的で修正され、制御ビットのあらゆる表
現が除去されることが多い。ユーザ・モード用に１つと
エミュレーション用に１つの２組のアプリケーション・
コードが必要になるという問題があることは明らかであ
る。本発明は制御ビットへの最初の書き込みを無視する
ことによってエミュレーション中のアプリケーション・
コードの使用を可能にする。本発明の一実施例では、Ｐ
ＲＵ２８は最初の書き込みを用いてポートのセットアッ
プと最構築を行なう。

【００３４】本発明の一実施例では、図３に示すよう
に、特殊書き込み制御回路７５は制御レジスタ１２内の
感知可能制御ビットの適当な表現を実行および禁止する
動作をする。ここで、制御レジスタ１２は感知可能では
ない制御ビットおよび感知可能制御ビット（たとえばビ
ット１７１）さらに制御ビットではないビット（たとえ
ばビット０７０）を含む。“特殊”モードにおいて、特
殊書き込み制御回路７５はビット１７１（本実施例では
感知可能ビット）の最初の表現を禁止するが、ビット０
７０（感知可能制御ビットではない）の最初の表現を禁
止しない。通常モードにおいては、特殊書き込み制御回
路７５はビット１７１の表現を可能とする動作をする
が、ビット１７１への後続の書き込みを禁止し、一方、
レジスタ・デコード回路５０はビット０７０の最初の表
現および後続の表現を行なわせる。１つのレジスタ内で
制御ビット，非制御ビットおよび感知可能ビットを組み
合わせることによって、データ処理装置２は予備の未使
用のビットを含む余分なレジスタを持つことがない。

【００３５】図４には論理ゲートおよび他の論理素子を
含んだ本発明の一実施例を示す。代替実施例では、感知
可能制御ビットの同様な制御を生じさせる任意の種類の
回路を用いることができる。

【００３６】アプリケーション・コード：本発明の一実
施例では、アプリケーション・コードは各制御ビットを
正確に１度だけ書き込まなければならない。各ビットが
書き込まれると、システム構成が定義され、これが次の
リセットまで維持されなければならない。次に、アプリ
ケーション・コードをエミュレーションでランさせるこ
とができ、感知可能制御ビットへの最初の書き込みは無
視される。感知可能制御ビットへの後続の書き込みは有
効である。アプリケーション・コードが１つの感知可能
制御ビットに対する複数の書き込みを含むべきであった
場合、エミュレータは誤動作を起こす可能性が高く、ユ
ーザにアプリケーション・コードが複数の感知可能制御
ビットに対する複数の書き込みを含むものであることを
示す警報を発する。

【００３７】本発明の一実施例では、ある種の制御ビッ
トはその機能がエミュレーションに影響する場合にのみ
感知可能制御ビットと定義される。一実施例では、感知
可能制御ビットが制御レジスタ１２内で組み合わせられ
る。本発明の一代替実施例ではすべての制御ビットが感
知可能制御ビットとして定義される。他の実施例では、
ある種のレジスタは感知可能として定義されるが、これ
らは必ずしも制御ビットではない。

【００３８】本発明の一実施例では、ＮＥＣＬＫ３４は
制御レジスタ１２内のビットであり、データ処理装置２
が外部クロック信号を供給するかどうかの判定に用いら
れる。ユーザ・モードでは、バス・インターフェース装
置１０および周辺装置には外部クロック信号が用いられ
る。“特殊”モードでは、外部クロック信号を用いて内
部命令経路が追跡され、バス・インターフェース装置１
０内におけるようなバス・インターフェースが実行され
る。システム構成はこの判定によって決まる。外部クロ
ック信号が供給されない場合、ポート機能のための追加
的な資源が利用可能である。“特殊”モードはユーザー
がこの判定を行なうフレキシビリティを持つことを可能
とする。通常、外部クロック信号はユーザ・モードでは
見えない信号（たとえばアドレスおよびデータ信号）が
供給される拡張モードで用いられる。しかし、判断が行
なわれると、ユーザはＮＥＣＬＫ３４を１度だけ表現し
なければならない。これは、これがシステム構成に不可
欠の判断であるためである。

【００３９】アプリケーション・コードは各リセット後
のＮＥＣＬＫ３４への１つの書き込みだけを含むもので
なければならない。本発明の一実施例では、ユーザ・モ
ードではＮＥＣＬＫ３４への書き込みが１度だけ可能で
あり、後続の書き込みはすべて無視され、一方“特殊”
モードではＮＥＣＬＫ３４への最初の書き込みが無視さ
れ、後続のすべての書き込みが実行される。ユーザはＮ
ＥＣＬＫ３４への書き込みを１度だけ行なうというユー
ザ・モード条件に適合するアプリケーション・コードを
書き込まねばならない。次に、最初の書き込みが無視さ
れる“特殊モード”におけるエミュレーションのための
アプリケーション・コードが利用される。これは、シス
テム構成がエミュレータによって予め決められるエミュ
レーションにおいて特に重要である。さらに、アプリケ
ーション・コードに誤ってこれらのビットへの複数の書
き込みが含まれている場合、エミュレーションの結果エ
ラーが発見される。

【００４０】図２に示すように、本発明の一実施例は制
御レジスタ１２内で組み合わせられたＮＥＣＬＫ３４，
ＬＳＴＲＥ３６，ＩＶＩＳ３８およびポート制御４０の
制御ビットを有する。ここで、ＬＳＴＲＥ３６，ＩＶＩ
Ｓ３８およびポート制御４０もまた感知可能制御ビット
として定義される。これはそれぞれの対応する制御機能
がエミュレーションに影響するためである。

【００４１】ＬＳＴＲＥ３６はデータ処理装置２によっ
て供給されるロー・ストローブ信号を使用可能とするの
に用いられる。ロー・ストローブ信号は他にはポート機
能に使用可能なシステム資源を利用し、したがってＬＳ
ＴＲＥ３６を使用可能とするという判断はシステム構成
を考慮する上では不可欠である。

【００４２】同様に、内部可視機能を使用可能とするＩ
ＶＩＳ３８およびある種のポート構成を使用可能とする
ポート制御４０はシステム資源およびシステム構成に影
響する。ＩＶＩＳ３８およびポート制御 ４０はシステ
ム構成を考慮する上では不可欠である。一実施例では４
つの制御信号のすべてがシステム構成およびシステム資
源の割り当てに影響を与えるが、ユーザーがかかる判断
に影響されないシステム構成を定義することも可能であ
ることを指摘しておく。しかし、通常、システム構成に
影響する制御機能はデータ処理装置２のアプリケーショ
ンにおいては不可欠である。

【００４３】本発明の一実施例では、４つの制御機能の
それぞれはリセット後１度だけ定義しなければならな
い。これは各判断がシステム構成に影響するためであ
る。システム構成は各制御に依存する。これはシステム
資源がそれにしたがって割り当てられ、一度決定される
と、システム構成は維持されねばならないためである。

【００４４】エミュレーション：本発明はアプリケーシ
ョン・コードを修正することなくエミュレーションに用
いることを可能とするものである。一実施例において、
ユーザはエミュレーションに対する対応を考慮すること
なく自由にアプリケーション・コードを書き込むことが
できる。アプリケーション・コードは感知可能制御ビッ
トを１度だけ書き込んで、ユーザの望む動作を確立する
ものである。ユーザは直接アプリケーション・コードを
用いてエミュレーションを実行することができる。エミ
ュレーションの際には、感知可能制御ビットへの最初の
書き込みは無視され、エミュレーション・システム構成
が維持される。感知可能制御ビットへの複数の書き込み
を含むアプリケーション・コードはエミュレータの機能
を悪化させる。アプリケーション・コードは一般的には
制御ビットへの最初の書き込みが有効であり、後続の書
き込みが無効となる通常の動作モードを満足するように
書き込まれる。

【００４５】図５では、システム・エミュレータ１６は
デバッグ，設計および検査の目的に用いられている。シ
ステム・エミュレータ１６はＰＲＵ２６を用いてユー
ザ。アプリケーションと“会話”する。システム・エミ
ュレータ１６はユーザ・アプリケーションに“プラグ・
イン”すなわち接続される。データ処理システム１８は
実際には“特殊モード”で動作しているときでも仮想的
なユーザ・モードとして機能し、アプリケーションの動
作時に内部を見ることが可能である。エミュレーション
はアプリケーションの設計には不可欠である。本発明の
一実施例において、システム・エミュレータ１６はデー
タ処理装置２を含むデータ処理システム１８のポート資
源を用い、その結果実際のポート資源はアプリケーショ
ンに使用することができない。エミュレーション中に
は、データ処理システム１８は“特殊”モードで操作
し、その動作環境が変更されると誤動作が生じる。デー
タ処理システム１８のために書かれたアプリケーション
・コードには感知可能制御ビットを表現するための命令
が含まれる。エミュレーションに用いるために、“特
殊”モードは最初の表現を無視し、後続のすべての表現
を許可する。アプリケーション・コードが感知可能制御
ビットの１回の表現のみを生じさせる場合、エミュレー
ションはスムーズにランする。

【００４６】拡張されたエミュレーションにおいては、
データ処理システム１８は図６に示すようにやはり“特
殊”モードで動作するが、システム・エミュレータ４０
はＰＲＵ２８を用いて拡張されたアプリケーションとイ
ンターフェースする。ここで、ポート資源はポートとし
てよりむしろ拡張されたバス機能のために用いられる。
エミュレーション中には、データ処理システム１８の動
作環境への変更が行なわれると同様に誤動作が生じる。

【００４７】本発明はアプリケーション・コードの修正
を不要としながら、データ処理装置２に任意の数のエミ
ュレーション技術の利用を可能とするものである。もう
一つの検討事項としては、テスト条件下での動作があ
る。

【００４８】テスト：本発明のレジスタ・アクセス法は
さらに素子のテストに関する利点を有するものである。
一実施例では、データ処理装置２は各感知可能制御ビッ
トへの最初の書き込みが無視されるが後続の各書き込み
は有効である“特殊”テスト・モードである。エミュレ
ーションとは異なり、テストには効率的なシステムの再
構成が必要である。最初の書き込みを無視し、後続の書
き込みに影響を与えることによって、データ処理装置２
はリセット・シーケンスを実行することなくさまざまな
システム構成でテストすることができる。これによって
テスト時間の改善と生産のフレキシビリティの増大の両
方が可能となる。

【００４９】結論：結論として、本発明は感知可能な制
御を保護しながらレジスタをアクセスする方法を提供す
るものである。ある特定のビットの表現が無効となるが
後続の表現が有効となる“特殊”モードを設けることに
よって、本発明はエミュレーションとテストの両方に有
効な解決策を提供するものである。感知可能な制御は不
適正な使用から保護され、ユーザはエミュレーション用
に修正されたアプリケーション・コードを作成する二度
手間をかける必要がない。本発明は素子のテストに安定
的に使用可能であり、テスト中感知可能なビットへの反
復的なアクセスが可能である。

【００５０】以上、本発明を具体的実施例を参照しなが
ら図示および説明したが、当業者においてはさらに他の
変更や改良が考案されよう。たとえば、ここでは本発明
の用途のいくつかを説明したが、集積回路内の“最初の
書き込みは無効であり、少なくとも後続の１つの書き込
みは有効である”レジスタ・ビットあるいは記憶場所に
はさまざまな用途がある。本発明の代替実施例において
は“最初のＮの書き込み”を無効とすることも考えられ
ることを指摘しておく。ここで、Ｎは所定の整数、ある
いはユーザによってプログラムされた変数、あるいはハ
ードウエアによって決定される値（たとえばカウンタ内
でインクリメントされる値）である。したがって、本発
明はここに説明した特定の態様には限定されない。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ処理装置をブロ
ック図の形態で示す。

【図２】本発明の一実施例に係る制御レジスタをレジス
タの形態で示す。

【図３】本発明の一実施例に係るバス・インターフェー
スをブロック図の形態で示す。

【図４】本発明の一実施例に係る特殊書き込み制御回路
を回路図の形態で示す。

【図５】本発明の一実施例に係るエミュレータをブロッ
ク図の形態で示す。

【図６】本発明の一実施例に係るエミュレータをブロッ
ク図の形態で示す。

【符号の説明】

２ データ処理装置 ４ 中央処理装置（ＣＰＵ） ６ 記憶装置 ８ バス ９ データ １０ バス・インターフェース装置 １１ アドレス １２ 制御レジスタ １６ システム・エミュレータ １８ データ処理システム ２０ 双方向導体“アドレス” ２２ 双方向導体“データ” ２４ 双方向導体“制御” ２６ ポート交換装置（ＰＲＵ） ２８ ポート交換装置（ＰＲＵ） ３０ メモリ ３２ ユーザのメモリ ３４ 制御ビット“Ｅクロック無し”（ＮＥＣＬＫ） ３６ 制御ビット“ロー・ストローブ・イネーブル”
（ＬＳＴＲＥ） ３８ 制御ビット“内部の可視性”（ＩＶＩＳ） ４０ 制御ビット“ポート制御” ４２ 双方向導体“アドレス” ４４ 双方向導体“データ” ４６ 双方向導体“制御” ５０ レジスタ・デコード回路 ５２ 書き込み信号 ５４ 読み出し信号 ５６ モジュール選択信号 ５８ レジスタ“読み出し” ６０ レジスタ“書き込み” ７０ ビット０ ７１ ビット１ ７２ ビット２ ７５ 特殊書き込み制御回路 ７６ 信号“特殊書き込み” ８０ モード論理 ８１ 信号“特殊モード” ８２ 信号“通常モード” ８４ 信号“リセット” ９０ フリップ・フロップＤＦＦ１ ９２ フリップ・フロップＤＦＦ２ ９４，９６，９８，１００，１０１，１０２，１０３
論理ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 レベッカ・エー・レイザー アメリカ合衆国テキサス州オースチン、ナ ンバー・ディー202、ビクトリー・ドライ ブ4105

Claims (4)

【特許請求の範囲】
1. 【請求項１】データ処理装置（２）の動作方法であっ
   て：第１の制御ビット（３４，３６，３８，４０）への
   第１の書き込みアクセスを実行する段階；前記第１の制
   御ビットへの前記第１の書き込みアクセスを前記第１の
   制御ビットに対して影響を与えないようにする段階；前
   記第１の制御ビットへの第２の書き込みアクセスを実行
   する段階であって、前記第２の書き込みアクセスは前記
   第１の書き込みアクセスの後である段階；および前記第
   １の制御ビットへの前記第２の書き込みアクセスを前記
   第１の制御ビットに影響を与えるようにする段階；から
   なることを特徴とする方法。
2. 【請求項２】第２の制御ビット（３４，３６，３８，４
   ０）への第１の書き込みアクセスを実行する段階；前記
   第２の制御ビットへの前記第１の書き込みアクセスを前
   記第２の制御ビットに対して影響を与えないようにする
   段階；前記第２の制御ビットへの前記第２の書き込みア
   クセスを前記第２の制御ビットに影響を与えるようにす
   る段階；前記第１の制御ビットへの第３の書き込みアク
   セスを実行する段階であって、前記第３の書き込みアク
   セスは前記第２の書き込みアクセスの後である段階；お
   よび前記第１の制御ビットへの前記第３の書き込みアク
   セスを前記第１の制御ビットに影響を与えるようにする
   段階；をさらに含むことを特徴とする請求項１記載の方
   法。
3. 【請求項３】前記第１の制御ビットへの前記第１の書き
   込みアクセスを実行する前記段階はさらに、前記データ
   処理装置が第２の動作モードにある場合、前記第１の制
   御ビットへの前記第１の書き込みアクセスを前記第１の
   制御ビットに影響を与えるようにする段階からなり；前
   記第１の制御ビットへの前記第３の書き込みアクセスを
   実行する前記段階はさらに、前記データ処理装置が前記
   第２の動作モードにある場合、前記第１の制御ビットへ
   の前記第２の書き込みアクセスを前記第１の制御ビット
   に影響を与えないようにする段階からなる；ことを特徴
   とする請求項２記載の方法。
4. 【請求項４】集積回路（１８）であって：レジスタ；お
   よび前記レジスタへの現在の書き込みアクセスがリセッ
   ト後の第１の書き込みアクセスであるかどうかを判定す
   る、前記レジスタに結合された制御回路（７５）からな
   り；前記レジスタへの前記現在のアクセスがリセット後
   の前記レジスタへの第１のアクセスである場合、前記制
   御回路は前記レジスタへの前記現在の書き込みアクセス
   を前記レジスタに対して影響を与えないようにし；前記
   レジスタへの前記現在のアクセスがリセット後の前記レ
   ジスタへの第１のアクセスではない場合、前記制御回路
   は前記レジスタへの前記現在の書き込みアクセスを前記
   レジスタへの書き込みを行なうことによって前記レジス
   タに影響を与えるようにする；ことを特徴とする集積回
   路（１８）。