JPH1084120A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH1084120A JPH1084120A JP23802196A JP23802196A JPH1084120A JP H1084120 A JPH1084120 A JP H1084120A JP 23802196 A JP23802196 A JP 23802196A JP 23802196 A JP23802196 A JP 23802196A JP H1084120 A JPH1084120 A JP H1084120A
- Authority
- JP
- Japan
- Prior art keywords
- barrier metal
- metal layer
- layer
- barrier
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ショットキー接合
が形成されてなる半導体装置に関する。The present invention relates to a semiconductor device having a Schottky junction formed.
【０００２】[0002]
【従来の技術】従来、ショットキー接合が形成されてな
る半導体装置、例えばショットキーバリアダイオード
（ＳＢＤ）においては、図７に示す平面図及び図８に示
す断面図ように構成されている。１はＮ++形の半導体基
板であり、２は半導体基板１上に成層されたＮ- 形のエ
ピタキシャル層であり、３はエピタキシャル層２の上部
に環状に設けられた二酸化シリコン（ＳｉＯ2 ）の絶縁
物層である。４はショットキーバリアを形成するバリア
メタル層で、環状の絶縁物層３の開口５内に露出するエ
ピタキシャル層２の上面を覆うと共に絶縁物層３の上面
の内周縁部分を覆うように設けられている。さらに、６
はバリアメタル層４上にアルミニウム（Ａｌ）を成層し
てなる電極である。2. Description of the Related Art Conventionally, a semiconductor device in which a Schottky junction is formed, for example, a Schottky barrier diode (SBD) is configured as shown in a plan view of FIG. 7 and a sectional view of FIG. Reference numeral 1 denotes an N ++ -type semiconductor substrate, 2 denotes an N − -type epitaxial layer formed on the semiconductor substrate 1, and 3 denotes a silicon dioxide (SiO 2 ) provided on the epitaxial layer 2 in a ring shape. Is an insulator layer. Reference numeral 4 denotes a barrier metal layer forming a Schottky barrier, which is provided so as to cover the upper surface of the epitaxial layer 2 exposed in the opening 5 of the annular insulator layer 3 and to cover the inner peripheral portion of the upper surface of the insulator layer 3. ing. In addition, 6
Is an electrode formed by layering aluminum (Al) on the barrier metal layer 4.
【０００３】しかし、このように構成されたものでは、
順方向電圧（ＶF ）と逆方向のリーク電流（ＩR ）との
間にトレードオフの関係があり、順方向電圧が低い場合
にはリーク電流が大きくなって消費電力が高いというも
のとなっていた。このため、順方向電圧を低いものにす
ると共に逆方向電流を低いものにして消費電力を低くす
ることが強く求められている。[0003] However, in such a configuration,
There is a tradeoff between the forward voltage (V F) and reverse leakage (I R), a thing called power consumption increases leakage current higher when forward voltage is low I was Therefore, there is a strong demand for lowering the forward voltage and lowering the reverse current to lower the power consumption.
【０００４】[0004]
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、順方向電圧（ＶF ）が低
く、かつ逆方向電流（ＩR ）が低い特性を有する低消費
電力の半導体装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has a low forward voltage (V F ) and a low reverse current (I R ). It is an object to provide a power semiconductor device.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体装置は、
高不純物濃度の半導体基板と、この半導体基板の上部に
形成された該半導体基板より低不純物濃度のエピタキシ
ャル層と、このエピタキシャル層の表面に被着された第
１のバリアメタル層と、この第１のバリアメタル層を覆
うようにエピタキシャル層の表面に被着された第２のバ
リアメタル層とを具備し、第１及び第２のバリアメタル
層はショットキー障壁値がそれぞれ異なることを特徴と
するものであり、さらに、第１及び第２のバリアメタル
層のショットキー障壁値は、第１のバリアメタル層の方
が高く、第２のバリアメタル層の方が低いことを特徴と
するものであり、さらに、第１及び第２のバリアメタル
層のエピタキシャル層への被着面積は、第１のバリアメ
タル層の方が小さく、第２のバリアメタル層の方が大き
いことを特徴とするものであり、さらに、半導体基板が
シリコン基板であって、第２のバリアメタル層がモリブ
デンであり、第１のバリアメタル層がチタンであること
を特徴とするものであり、さらに、第１のバリアメタル
層がエピタキシャル層の表面に島状に被着されていると
共に、第２のバリアメタル層が第１のバリアメタル層を
覆いつくすようにしてエピタキシャル層の表面に被着さ
れていることを特徴とするものである。According to the present invention, there is provided a semiconductor device comprising:
A semiconductor substrate having a high impurity concentration, an epitaxial layer formed above the semiconductor substrate and having a lower impurity concentration than the semiconductor substrate, a first barrier metal layer deposited on a surface of the epitaxial layer, And a second barrier metal layer attached to the surface of the epitaxial layer so as to cover the barrier metal layer of the first and second barrier metal layers, wherein the first and second barrier metal layers have different Schottky barrier values. Wherein the Schottky barrier values of the first and second barrier metal layers are higher in the first barrier metal layer and lower in the second barrier metal layer. In addition, the first and second barrier metal layers have a smaller deposition area on the epitaxial layer, and the second and third barrier metal layers have a larger area. And wherein the semiconductor substrate is a silicon substrate, the second barrier metal layer is molybdenum, and the first barrier metal layer is titanium. The barrier metal layer is attached to the surface of the epitaxial layer in an island shape, and the second barrier metal layer is attached to the surface of the epitaxial layer so as to cover the first barrier metal layer. It is a feature.
【０００６】り形成された第１のバリアメタル層と第２
のバリアメタル層とを具備してなることを特徴とするも
のであり、さらに、第１のバリアメタル層と第２のバリ
アメタル層のエピタキシャル層への被着面積が、ショッ
トキー障壁値が高い方のバリアメタルで形成されたバリ
アメタル層で大きく、ショットキー障壁値が低い方のバ
リアメタルで形成されたバリアメタル層で小さくなって
いることを特徴とするものであり、さらに、半導体基板
がシリコン基板であって、ショットキー障壁値が高い方
のバリアメタルがモリブデンであり、低い方のバリアメ
タルがチタンであることを特徴とするものであり、さら
に、第１のバリアメタル層がエピタキシャル層の表面に
島状に被着されていると共に、第２のバリアメタル層が
第１のバリアメタル層を覆いつくすようにしてエピタキ
シャル層の表面に被着されていることを特徴とするもの
である。The formed first barrier metal layer and second
And a barrier metal layer having a high Schottky barrier value, in which the first barrier metal layer and the second barrier metal layer have an area where they are applied to the epitaxial layer. The barrier metal layer formed of the barrier metal layer formed of the lower barrier metal layer has a larger value, and the barrier metal layer formed of the lower barrier metal has a smaller Schottky barrier value. A silicon substrate, wherein the barrier metal having a higher Schottky barrier value is molybdenum, and the barrier metal having a lower Schottky barrier value is titanium; and the first barrier metal layer is an epitaxial layer. On the surface of the epitaxial layer so that the second barrier metal layer covers the first barrier metal layer. And it is characterized in that it is deposited.
【０００７】[0007]
【発明の実施の形態】以下、本発明の一実施形態を図１
乃至図６を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIG.
This will be described with reference to FIGS.
【０００８】図１は断面図であり、図２は平面図であ
り、図３は逆方向電圧に対する逆方向電流を示す特性図
であり、図４は順方向電圧に対する順方向電流を示す特
性図であり、図５は第１の変形形態の平面図であり、図
６は第２の変形形態の平面図である。FIG. 1 is a sectional view, FIG. 2 is a plan view, FIG. 3 is a characteristic diagram showing a reverse current with respect to a reverse voltage, and FIG. 4 is a characteristic diagram showing a forward current with respect to a forward voltage. FIG. 5 is a plan view of a first modification, and FIG. 6 is a plan view of a second modification.
【０００９】図１乃至図４において、１１はシリコン
（Ｓｉ）基板に高濃度にひ素（Ａｓ）を不純物添加して
形成されたＮ++形の半導体基板であり、１２は半導体基
板１１上に気相成長法によって成層された所定厚さのＮ
- 形のエピタキシャル層である。そして、エピタキシャ
ル層１２の上面には高温の酸化雰囲気中にさらすことに
よって二酸化シリコン（ＳｉＯ2 ）の絶縁物層１３が形
成されており、さらに絶縁物層１３は公知のＰＥＰ（Ｐ
ｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）によ
ってパターニングされたフォトレジストをマスクとして
角環状形状をなすようにエッチングされ、角環状の絶縁
物層１３の開口１４内にはエピタキシャル層１２の上面
が露出するように構成されている。1 to 4, reference numeral 11 denotes an N ++ type semiconductor substrate formed by adding arsenic (As) to a silicon (Si) substrate at a high concentration, and reference numeral 12 denotes a semiconductor substrate. N of predetermined thickness formed by vapor phase epitaxy
- an epitaxial layer of the form. An insulating layer 13 of silicon dioxide (SiO 2 ) is formed on the upper surface of the epitaxial layer 12 by exposing it to a high-temperature oxidizing atmosphere, and the insulating layer 13 is formed of a known PEP (P
The photoresist patterned by the photo-enhancing process is used to form a square ring shape using a photoresist as a mask, and the upper surface of the epitaxial layer 12 is exposed in the opening 14 of the square ring-shaped insulator layer 13. .
【００１０】また、角環状の絶縁物層１３の開口１４内
に露出したエピタキシャル層１２の上面には、第１のバ
リアメタル、例えばチタン（Ｔｉ）をメタルスパッタ法
により成膜し、さらに形成された第１のバリアメタル膜
の上面にＰＥＰを使ってフォトレジストによるパターン
を形成し、またさらに形成されたフォトレジストをマス
クとして第１のバリアメタル膜の不要部をエッチングを
行い除去することによって、開口１４内のエピタキシャ
ル層１２上面に３つの長方形の島状に形成された第１の
バリアメタル層１５が設けられている。これによってエ
ピタキシャル層１２と第１のバリアメタル層１５の界面
に第１のショットキー接合領域がＳ1 が形成される。A first barrier metal, for example, titanium (Ti) is formed on the upper surface of the epitaxial layer 12 exposed in the opening 14 of the rectangular annular insulator layer 13 by a metal sputtering method. Forming a photoresist pattern on the upper surface of the first barrier metal film using PEP, and etching and removing unnecessary portions of the first barrier metal film using the formed photoresist as a mask. A first barrier metal layer 15 formed in the shape of three rectangular islands is provided on the upper surface of the epitaxial layer 12 in the opening 14. As a result, a first Schottky junction region S1 is formed at the interface between the epitaxial layer 12 and the first barrier metal layer 15.
【００１１】また、角環状の絶縁物層１３及び開口１４
内のエピタキシャル層１２、第１のバリアメタル層１５
には、これらを覆うように再びメタルスパッタ法により
第１のバリアメタルのチタンよりもショットキー障壁値
が高い第２のバリアメタル、例えばモリブデン（Ｍｏ）
が成膜され、第２のバリアメタル膜が形成される。そし
て形成された第２のバリアメタル膜の上面にＰＥＰを使
ってフォトレジストによるパターンを形成し、またさら
に形成されたフォトレジストをマスクとして第２のバリ
アメタル膜の不要部をエッチングを行い除去することに
よって、絶縁物層１３の上面の内周縁部分を覆うように
方形状の第２のバリアメタル層１６が形成されている。
これによってエピタキシャル層１２と第２のバリアメタ
ル層１６の界面に第２のショットキー接合領域がＳ2 が
形成される。なお、エピタキシャル層１２に接触する面
積は、第２のバリアメタル層１６の方が第１のバリアメ
タル層１５よりも大きくなっている。Further, the rectangular annular insulator layer 13 and the opening 14
Epitaxial layer 12, first barrier metal layer 15
In order to cover these, a second barrier metal having a higher Schottky barrier value than titanium of the first barrier metal is again formed by metal sputtering, for example, molybdenum (Mo).
Is formed, and a second barrier metal film is formed. Then, a pattern of a photoresist is formed on the upper surface of the formed second barrier metal film using PEP, and an unnecessary portion of the second barrier metal film is removed by etching using the formed photoresist as a mask. As a result, the second barrier metal layer 16 having a rectangular shape is formed so as to cover the inner peripheral edge portion of the upper surface of the insulator layer 13.
As a result, a second Schottky junction region S2 is formed at the interface between the epitaxial layer 12 and the second barrier metal layer 16. The area in contact with the epitaxial layer 12 is larger in the second barrier metal layer 16 than in the first barrier metal layer 15.
【００１２】そして、第２のバリアメタル層１６の上面
に電子ビームを用いた真空蒸着法により、片側電極とし
てＡｌ層１７を形成し、例えば第２のバリアメタル層１
６と同形の所定形状となるよう成形する。また半導体基
板１１の下面をラッピングすることによって全体を所定
の厚さとなるように仕上げる。そしてラッピングされた
半導体基板１１の下面に他側電極である図示しないＶ−
Ｎｉ−Ａｕ層を形成し、後工程を経ることによって所望
の半導体装置としてのＳＢＤを得る。An Al layer 17 is formed as a one-sided electrode on the upper surface of the second barrier metal layer 16 by a vacuum evaporation method using an electron beam.
6 is formed so as to have the same predetermined shape. Further, the entire surface is finished to have a predetermined thickness by lapping the lower surface of the semiconductor substrate 11. Then, on the lower surface of the wrapped semiconductor substrate 11, a not-shown V-
An SBD as a desired semiconductor device is obtained by forming a Ni-Au layer and performing a post-process.
【００１３】このように構成されたＳＢＤについて、逆
方向電圧（ＶR ）−逆方向電流（ＩR ）特性及び順方向
電圧（ＶF ）−順方向電流（ＩF ）特性を測定したとこ
ろ、図３及び図４に示す特性図の通りとなった。すなわ
ち、図３及び図４において特性線ＡR1，ＡR2，ＡF は本
実施形態におけるものであり、特性線ＢR ，ＢF はＴｉ
をバリアメタル層に用いた従来構造のＳＢＤのものであ
り、特性線ＣR1，ＣR2，ＣF はＭｏをバリアメタル層に
用いた従来構造のＳＢＤのものである。これらの特性か
ら、Ｔｉでなる第１のバリアメタル層１５とＭｏでなる
第２のバリアメタル層１６を備える本実施形態のもので
は、その逆方向電流（ＩR ）特性が、Ｔｉのみでバリア
メタル層が形成された従来構造のＳＢＤの逆方向電流特
性よりも低くなり、Ｍｏのみでバリアメタル層が形成さ
れた逆方向電流特性の低い従来構造のＳＢＤの特性によ
り近い特性となる。そして、Ｔｉでバリアメタル層を形
成した従来構造のＳＢＤが３Ｖの逆方向電圧で１０μＡ
〜２０μＡの逆方向電流となるのに対し、本実施形態の
ものでは３Ｖの逆方向電圧での逆方向電流が１μＡ〜３
μＡとなり、従来の１／１０〜１／２０と低いものとな
る。[0013] The thus configured SBD, reverse voltage (V R) - reverse current (I R) characteristics and the forward voltage (V F) - was measured forward current (I F) characteristics, The characteristics were as shown in FIGS. 3 and 4. That is, the characteristic lines A R1 , A R2 , and A F in FIGS. 3 and 4 are those in the present embodiment, and the characteristic lines B R and B F are Ti
Is used for the barrier metal layer of the conventional structure, and the characteristic lines C R1 , C R2 , and C F are for the SBD of the conventional structure using Mo as the barrier metal layer. These properties, than those of the present embodiment comprises a first barrier second barrier metal layer 16 formed of a metal layer 15 and the Mo made of Ti, a reverse current (I R) characteristics that the barrier only in Ti The characteristics are lower than the reverse current characteristics of the SBD of the conventional structure in which the metal layer is formed, and the characteristics are closer to the characteristics of the SBD of the conventional structure having the low reverse current characteristics in which the barrier metal layer is formed only by Mo. Then, the SBD of the conventional structure in which the barrier metal layer is formed of Ti has a reverse voltage of 3 V and is 10 μA
While the reverse current is about 20 μA, in the present embodiment, the reverse current at a reverse voltage of 3 V is 1 μA to 3 μA.
μA, which is 1/10 to 1/20 of the conventional value.
【００１４】また、本実施形態のものの順方向電流（Ｉ
F ）特性は、順方向電圧（ＶF ）が低い状態ではＴｉの
みでバリアメタル層が形成された従来構造のＳＢＤの特
性に略一致したものとなり、さらに順方向電圧（ＶF ）
が高い状態では特性線ＡF の傾斜がＭｏのみでバリアメ
タル層が形成された従来構造のＳＢＤの特性線ＣF の傾
斜に略一致したものとなる。そして、Ｔｉの第１のバリ
アメタル層１５とＭｏの第２のバリアメタル層１６を備
えた本実施形態のＳＢＤは、消費電力が低いものとな
る。なお、第１のバリアメタル層１５と第２のバリアメ
タル層１６を備えるＳＢＤの製造工程も、第１のバリア
メタル層１５を形成するための露光、現像、エッチン
グ、膜生成等の各工程が各１回増えるだけで、比較的簡
単に実現できる。Further, the forward current (I
F ) The characteristics are substantially the same as those of the SBD of the conventional structure in which the barrier metal layer is formed only by Ti when the forward voltage (V F ) is low, and further, the forward voltage (V F )
It is assumed that the slope of the characteristic line A F is substantially equal to the slope of the characteristic line C F of the SBD of the conventional structure in which the barrier metal layer is formed only Mo is high. The SBD of this embodiment including the first barrier metal layer 15 of Ti and the second barrier metal layer 16 of Mo has low power consumption. In addition, the manufacturing process of the SBD including the first barrier metal layer 15 and the second barrier metal layer 16 also includes the steps of exposing, developing, etching, and forming a film for forming the first barrier metal layer 15. It can be realized relatively easily only by increasing once each time.
【００１５】また、上記の実施形態においては第１のバ
リアメタル層１５を３つの長方形の島状に形成したが、
図５及び図６に第１の変形形態、第２の変形形態として
示す平面図のように、２つの長方形の島状の第１のバリ
アメタル層１５ａや１つの正方形の島状の第１のバリア
メタル層１５ｂ等、島状の形状や数は適宜に設定しても
よく、さらに、上記の実施形態では第１のバリアメタル
層１５と第２のバリアメタル層１６をＴｉとＭｏにより
形成したが、例えばＭｏ、Ｖ、Ｎｂ、Ｃｒ、Ｚｒ、Ｈ
ｆ、Ｔｉ、Ａｌ等を含めてショットキー障壁値によって
組み合わせて構成してもよく、第１のバリアメタル層１
５と第２のバリアメタル層１６の面積比も用いる金属や
特性に応じて適宜に設定すればよい。In the above embodiment, the first barrier metal layer 15 is formed into three rectangular islands.
As shown in FIGS. 5 and 6 as a plan view showing a first modified example and a second modified example, two rectangular island-shaped first barrier metal layers 15a and one square island-shaped first barrier metal layer 15a. The shape and number of the islands, such as the barrier metal layer 15b, may be appropriately set. In the above embodiment, the first barrier metal layer 15 and the second barrier metal layer 16 are formed of Ti and Mo. Is, for example, Mo, V, Nb, Cr, Zr, H
f, Ti, Al, etc., and may be combined by a Schottky barrier value.
The area ratio between the fifth barrier metal layer 16 and the second barrier metal layer 16 may be appropriately set according to the metal used and the characteristics.
【００１６】[0016]
【発明の効果】以上の説明から明らかなように、本発明
は、エピタキシャル層の表面にショットキー障壁値が異
なる第１のバリアメタルと第２のバリアメタルにより形
成された第１のバリヤメタル層と第２のバリアメタル層
とが被着されるよう構成したことにより、比較的簡単な
製造工程により、順方向電圧及び逆方向電流を低くして
消費電力を低いものとすることができる効果が得られ
る。As is apparent from the above description, the present invention relates to a first barrier metal layer formed of a first barrier metal and a second barrier metal having different Schottky barrier values on the surface of an epitaxial layer. Since the second barrier metal layer is formed so as to be applied, the forward voltage and the reverse current can be reduced and the power consumption can be reduced by a relatively simple manufacturing process. Can be
【図１】本発明の一実施形態を示す断面図である。FIG. 1 is a sectional view showing an embodiment of the present invention.
【図２】本発明の一実施形態を示す平面図である。FIG. 2 is a plan view showing an embodiment of the present invention.
【図３】本発明の一実施形態における逆方向電圧に対す
る逆方向電流を示す特性図である。FIG. 3 is a characteristic diagram showing a reverse current with respect to a reverse voltage in one embodiment of the present invention.
【図４】本発明の一実施形態における順方向電圧に対す
る順方向電流を示す特性図である。FIG. 4 is a characteristic diagram showing a forward current with respect to a forward voltage in one embodiment of the present invention.
【図５】本発明の一実施形態に係る第１の変形形態の平
面図である。FIG. 5 is a plan view of a first modification according to the embodiment of the present invention.
【図６】本発明の一実施形態に係る第２の変形形態の平
面図である。FIG. 6 is a plan view of a second modification according to the embodiment of the present invention.
【図７】従来例の平面図である。FIG. 7 is a plan view of a conventional example.
【図８】従来例の断面図である。FIG. 8 is a sectional view of a conventional example.
１１…半導体基板 １２…エピタキシャル層 １５，１５ａ，１５ｂ…第１のバリアメタル層 １６…第２のバリアメタル層 11 semiconductor substrate 12 epitaxial layer 15, 15a, 15b first barrier metal layer 16 second barrier metal layer
Claims (5)
体基板の上部に形成された該半導体基板より低不純物濃
度のエピタキシャル層と、このエピタキシャル層の表面
に被着された第１のバリアメタル層と、この第１のバリ
アメタル層を覆うように前記エピタキシャル層の表面に
被着された第２のバリアメタル層とを具備し、前記第１
及び第２のバリアメタル層はショットキー障壁値がそれ
ぞれ異なることを特徴とする半導体装置。A semiconductor substrate having a high impurity concentration, an epitaxial layer having a lower impurity concentration than the semiconductor substrate formed on the semiconductor substrate, and a first barrier metal layer deposited on a surface of the epitaxial layer. And a second barrier metal layer adhered to the surface of the epitaxial layer so as to cover the first barrier metal layer.
And a second barrier metal layer having a different Schottky barrier value.
ョットキー障壁値は、前記第１のバリアメタル層の方が
高く、前記第２のバリアメタル層の方が低いことを特徴
とする請求項１記載の半導体装置。2. The Schottky barrier value of the first and second barrier metal layers is higher in the first barrier metal layer and lower in the second barrier metal layer. The semiconductor device according to claim 1.
ピタキシャル層への被着面積は、前記第１のバリアメタ
ル層の方が小さく、前記第２のバリアメタル層の方が大
きいことを特徴とする請求項１記載の半導体装置。3. The deposition area of the first and second barrier metal layers on the epitaxial layer is such that the first barrier metal layer is smaller and the second barrier metal layer is larger. The semiconductor device according to claim 1, wherein:
て、前記第２のバリアメタル層がモリブデンであり、前
記第１のバリアメタル層がチタンであることを特徴とす
る請求項１、２及び３記載の半導体装置。4. The semiconductor device according to claim 1, wherein said semiconductor substrate is a silicon substrate, said second barrier metal layer is molybdenum, and said first barrier metal layer is titanium. 13. The semiconductor device according to claim 1.
キシャル層の表面に島状に被着されていると共に、前記
第２のバリアメタル層が前記第１のバリアメタル層を覆
いつくすようにして前記エピタキシャル層の表面に被着
されていることを特徴とする請求項１記載の半導体装
置。5. The semiconductor device according to claim 1, wherein the first barrier metal layer is attached in an island shape on a surface of the epitaxial layer, and the second barrier metal layer covers the first barrier metal layer. 2. The semiconductor device according to claim 1, wherein said semiconductor device is attached to a surface of said epitaxial layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23802196A JPH1084120A (en) | 1996-09-09 | 1996-09-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23802196A JPH1084120A (en) | 1996-09-09 | 1996-09-09 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084120A true JPH1084120A (en) | 1998-03-31 |
Family
ID=17023990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23802196A Pending JPH1084120A (en) | 1996-09-09 | 1996-09-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084120A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026340A (en) * | 2000-06-30 | 2002-01-25 | Sansha Electric Mfg Co Ltd | Soft recovery diode |
| JP2009252776A (en) * | 2008-04-01 | 2009-10-29 | National Institute Of Advanced Industrial & Technology | Diamond electronic device subjected to barrier height control |
| JP2013153185A (en) * | 2005-11-15 | 2013-08-08 | Power Integrations Inc | Second schottky contact metal layer to improve schottky diode performance |
| CN110870079A (en) * | 2017-07-08 | 2020-03-06 | 株式会社Flosfia | Semiconductor device with a plurality of semiconductor chips |
-
1996
- 1996-09-09 JP JP23802196A patent/JPH1084120A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026340A (en) * | 2000-06-30 | 2002-01-25 | Sansha Electric Mfg Co Ltd | Soft recovery diode |
| JP2013153185A (en) * | 2005-11-15 | 2013-08-08 | Power Integrations Inc | Second schottky contact metal layer to improve schottky diode performance |
| JP2009252776A (en) * | 2008-04-01 | 2009-10-29 | National Institute Of Advanced Industrial & Technology | Diamond electronic device subjected to barrier height control |
| CN110870079A (en) * | 2017-07-08 | 2020-03-06 | 株式会社Flosfia | Semiconductor device with a plurality of semiconductor chips |
| US11450774B2 (en) | 2017-07-08 | 2022-09-20 | Flosfia Inc. | Semiconductor device including two or more adjustment regions |
| CN110870079B (en) * | 2017-07-08 | 2024-01-09 | 株式会社Flosfia | Semiconductor device with a semiconductor device having a plurality of semiconductor chips |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08172202A (en) | Thin film transistor and manufacture thereof | |
| US5681776A (en) | Planar selective field oxide isolation process using SEG/ELO | |
| US20020182895A1 (en) | Method for fabricating positionally exact surface-wide membrane masks | |
| EP0057135B1 (en) | Low resistance schottky diode on polysilicon/metal-silicide | |
| US4481041A (en) | Method for producing Schottky diodes | |
| JPH1084120A (en) | Semiconductor device | |
| JPH0210730A (en) | Forming method and construction of field isolation for field effect transistor on integrated circuit chip | |
| US4475955A (en) | Method for forming integrated circuits bearing polysilicon of reduced resistance | |
| US6448162B1 (en) | Method for producing schottky diodes | |
| JPH10125936A (en) | Schottky barrier semiconductor device and manufacture thereof | |
| JP2828181B2 (en) | Capacitive element | |
| JPH05326925A (en) | Shottky barrier semiconductor device | |
| JP3175761B2 (en) | Method of manufacturing Schottky barrier semiconductor device | |
| US6551911B1 (en) | Method for producing Schottky diodes and Schottky diodes | |
| US4560422A (en) | Method for forming integrated circuits bearing polysilicon of reduced resistance | |
| JPH03257870A (en) | Schottky barrier diode | |
| JP3378310B2 (en) | Method for manufacturing compound semiconductor device | |
| JPH03276762A (en) | Schottky barrier semiconductor device | |
| JPH03242927A (en) | Formation of electrode of gallium arsenide semiconductor device | |
| JPH02122669A (en) | Manufacture of semiconductor device | |
| JPS5837976B2 (en) | Impurity diffusion method | |
| JPS63296277A (en) | Semiconductor integrated circuit device | |
| JPH0515312B2 (en) | ||
| JPH0414266A (en) | High breakdown strength planar type semiconductor element and its manufacture | |
| JPH0677464A (en) | Schottky barrier semiconductor device |