JPH1082840A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH1082840A JPH1082840A JP8237077A JP23707796A JPH1082840A JP H1082840 A JPH1082840 A JP H1082840A JP 8237077 A JP8237077 A JP 8237077A JP 23707796 A JP23707796 A JP 23707796A JP H1082840 A JPH1082840 A JP H1082840A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- power supply
- circuit
- semiconductor device
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＬＳＩ（大規模集
積回路）等の半導体装置に関するもので、より具体的に
は、半導体装置の動作試験を行う際における試験モード
の切り換え方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as an LSI (Large Scale Integrated Circuit), and more particularly, to a test mode switching method for performing an operation test of a semiconductor device. .
【０００２】[0002]
【従来の技術】従来、半導体装置をテストするにあたっ
ては、出力バッファの論理値を確定するために半導体装
置にテストパターンを入力して装置内部に設けられた論
理回路を動作させていた。しかしこうした手法を採る
と、回路規模が増大化するのに伴って、必要とされるテ
ストパターンが数万パターンといったように非常に多く
なってしまい、これに比例するようにテスト時間も長大
なものになっていた。そうしたことから、近年では、半
導体装置にテスト端子を用意し、テストにあたっては装
置をテストモードに切り換え、装置内部の論理回路をバ
イパスすることで出力バッファの論理値を確定する手法
等が用いられてきている。そこで以下、これら手法につ
いて詳述する。2. Description of the Related Art Conventionally, in testing a semiconductor device, a test pattern is input to the semiconductor device to determine a logical value of an output buffer, and a logic circuit provided inside the device is operated. However, if such a method is adopted, the required test pattern becomes extremely large, such as tens of thousands of patterns, as the circuit size increases, and the test time is also long in proportion to this. Had become. For this reason, in recent years, a technique has been used in which a test terminal is prepared for a semiconductor device, the device is switched to a test mode for testing, and a logic value of an output buffer is determined by bypassing a logic circuit inside the device. ing. Therefore, these methods will be described in detail below.
【０００３】〔第１の従来技術〕図７は、第１の従来技
術による半導体装置の構成を示すブロック図である。こ
の半導体装置は第１の電源１００と接地電源１０１によ
り駆動される。すなわち、半導体装置を構成する第１の
回路１０２には、第１の電源供給配線１０３を介して第
１の電源１００が供給されるとともに、接地電源供給配
線１０４を介して接地電源１０１が接続される。[First Prior Art] FIG. 7 is a block diagram showing a configuration of a semiconductor device according to a first prior art. This semiconductor device is driven by a first power supply 100 and a ground power supply 101. That is, the first power supply 100 is supplied to the first circuit 102 constituting the semiconductor device via the first power supply wiring 103, and the ground power supply 101 is connected to the first circuit 102 via the ground power supply wiring 104. You.
【０００４】また、この半導体装置は、通常の動作状態
に加えてこれとは異なる他の動作状態を有しており、こ
れらの状態を切り替えるために、制御信号端子１０５と
制御信号用入力バッファ１０６を必要としている。ここ
で、通常の動作状態とは、半導体装置をその本来の用途
に使用するモードである。これに対し、他の動作状態と
は、例えば半導体装置の試験を行うためのモードを意味
している。The semiconductor device has other operation states different from the normal operation state in addition to the normal operation state. To switch between these states, a control signal terminal 105 and a control signal input buffer 106 are provided. In need. Here, the normal operation state is a mode in which the semiconductor device is used for its intended use. On the other hand, another operation state means, for example, a mode for testing a semiconductor device.
【０００５】まず、通常の動作状態は制御信号端子１０
５の入力信号が”Ｈ”レベル（ハイレベル）の場合であ
る。この場合、動作モード切り換え回路１０７は、入力
端子１０８に与えられた論理値を入力バッファ１０９を
介して内部論理回路１１０に供給して、その動作結果を
出力バッファ１１１を介して出力端子１１２に出力す
る。[0005] First, the normal operation state is the control signal terminal 10.
5 is the “H” level (high level). In this case, the operation mode switching circuit 107 supplies the logical value given to the input terminal 108 to the internal logic circuit 110 via the input buffer 109, and outputs the operation result to the output terminal 112 via the output buffer 111. I do.
【０００６】これに対し、他の動作状態は制御信号端子
１０５の入力信号が”Ｌ”レベル（ローレベル）の場合
である。この場合、動作モード切り換え回路１０７は、
入力端子１０８に与えられた論理値を、内部論理回路１
１０を経由せずに出力バッファ１１１を介して出力端子
１１２に出力する。そして、こうした切り換え処理は、
制御信号供給配線１１３を介して与えられる制御信号用
入力バッファ１０６の出力に基づき、動作モード切り換
え回路１０７を構成するインバータ１１４，アンドゲー
ト（ＡＮＤゲート）１１５〜１１６，セレクタ１１７が
実現している。On the other hand, another operation state is when the input signal of the control signal terminal 105 is at "L" level (low level). In this case, the operation mode switching circuit 107
The logical value given to the input terminal 108 is
The data is output to the output terminal 112 via the output buffer 111 without passing through the output buffer 10. And such a switching process,
Based on the output of the control signal input buffer 106 provided via the control signal supply wiring 113, an inverter 114, AND gates 115 to 116, and a selector 117 constituting the operation mode switching circuit 107 are realized.
【０００７】〔第２の従来技術〕図８は、第２の従来技
術による半導体装置に設けられたテスト回路の構成を示
す回路図であって、特開昭６３−１０５３８号公報に記
載されたものである。同図に示すように、この回路は通
常の動作状態で用いられる入力端子を制御信号端子１２
０と共用しており、入力バッファ１２１，レベル判定回
路１２２〜１２３，インバータ１２４，アンドゲート１
２５から構成される。ここで、レベル判定回路１２２，
１２３の閾電圧はそれぞれ図９に示す電位ＶＴＨ，ＶＴ
Ｌに設定されている。そして、こうした構成によって、
図９に示すような動作波形が得られることになる。[Second Prior Art] FIG. 8 is a circuit diagram showing a configuration of a test circuit provided in a semiconductor device according to a second prior art, which is described in Japanese Patent Application Laid-Open No. 63-10538. Things. As shown in the figure, this circuit uses an input terminal used in a normal operation state as a control signal terminal 12.
0, the input buffer 121, the level determination circuits 122 to 123, the inverter 124, and the AND gate 1.
25. Here, the level determination circuit 122,
The threshold voltages of 123 are the potentials VTH and VT shown in FIG.
L is set. And with such a configuration,
An operation waveform as shown in FIG. 9 is obtained.
【０００８】いま、第１の従来技術における図７の半導
体装置に対して図８のテスト回路を適用した場合を想定
する。その際、”Ｈ”レベルの入力（図９の電位ＶＤ
Ｄ）を第１の電源１００の動作電位とし、”Ｌ”レベル
の入力（図９の電位ＧＮＤ）を接地電位とする。また、
制御信号端子１２０の入力信号波形としては次のような
波形を入力する。すなわち、通常の動作状態又は他の動
作状態にある場合には、レベル判定回路１２２，１２３
が同じ論理値を出力するようにして、アンドゲート１２
５の出力を”Ｌ”レベルとする。そしてこれを以て、内
部論理回路１１０（図１）に入力バッファ１２１の出力
を供給するように、動作モード切り換え回路１０７を制
御する。Now, it is assumed that the test circuit of FIG. 8 is applied to the semiconductor device of FIG. 7 in the first prior art. At this time, the input of “H” level (the potential VD in FIG. 9)
D) is the operating potential of the first power supply 100, and the “L” level input (potential GND in FIG. 9) is the ground potential. Also,
The following waveform is input as the input signal waveform of the control signal terminal 120. That is, when in the normal operation state or another operation state, the level determination circuits 122 and 123
Output the same logical value, and the AND gate 12
5 is set to the “L” level. With this, the operation mode switching circuit 107 is controlled so as to supply the output of the input buffer 121 to the internal logic circuit 110 (FIG. 1).
【０００９】これに対し、動作モードの切り換え時に
は、レベル判定回路１２２，１２３がそれぞれ”Ｌ”レ
ベル，”Ｈ”レベルを出力するようにして、アンドゲー
ト３２ｂの出力が”Ｈ”レベルとなるようにする。そし
てこれを以て、動作モード切り換え回路１０７の設定を
変更する。そのために、動作モードの切り換え時におい
ては、図示したように、制御信号端子１２０の入力信号
の電位を電位ＶＤＤと電位ＧＮＤの中間付近に設定して
いる。On the other hand, when the operation mode is switched, the level determination circuits 122 and 123 output "L" level and "H" level, respectively, so that the output of the AND gate 32b becomes "H" level. To With this, the setting of the operation mode switching circuit 107 is changed. Therefore, when the operation mode is switched, the potential of the input signal of the control signal terminal 120 is set near the middle between the potential VDD and the potential GND as illustrated.
【００１０】ここで、図８の回路では、図１０に示すよ
うに、実際の制御信号端子１２０に入力される信号波形
は或る時間幅を持って”Ｈ”レベルから”Ｌ”レベル或
いはその逆に変化する。そのために、図８のアンドゲー
ト１２５の出力信号にはスパイク波形が発生することに
なり、その先に接続された動作モード切り換え回路１０
７を誤設定してしまう可能性がある。特に、これは波形
になまりがある場合に問題になりやすい。Here, in the circuit of FIG. 8, as shown in FIG. 10, the actual signal waveform input to the control signal terminal 120 has a certain time width from the "H" level to the "L" level or its level. It changes in reverse. As a result, a spike waveform is generated in the output signal of the AND gate 125 in FIG. 8, and the operation mode switching circuit 10
7 may be erroneously set. In particular, this tends to be a problem when the waveform has rounding.
【００１１】〔第３の従来技術〕図１１は、第３の従来
技術による半導体装置の構成の要部を示す回路図であっ
て、特開平７−１２９０２号公報に記載されたものであ
る。同図に示すように、この回路も通常の動作状態で用
いられる入力端子を制御信号端子１３０と共用してい
る。そして、動作モード設定検出信号１３１によって半
導体装置の動作モードが制御される。[Third Prior Art] FIG. 11 is a circuit diagram showing a main part of the configuration of a semiconductor device according to a third prior art, which is described in Japanese Patent Application Laid-Open No. Hei 7-12902. As shown in the figure, this circuit also shares an input terminal used in a normal operation state with the control signal terminal 130. The operation mode of the semiconductor device is controlled by the operation mode setting detection signal 131.
【００１２】なお、この図において、Ｖ１を電源の動作
電位とし、Ｖ２を接地電位とする。また電位Ｖ４は、電
源の動作電位Ｖ１にＭＯＳトランジスタ（金属酸化物半
導体トランジスタ）１３２の閾値を加えた以上の高い電
位に設定されている。ここで、この従来技術では電位Ｖ
４を発振回路を用いて半導体装置１３３の内部で生成し
ている。なお、図中の符号１３４は制御信号端子１３０
の出力を内部回路（図示省略）へ送出するための入力バ
ッファである。In this figure, V1 is the operating potential of the power supply, and V2 is the ground potential. The potential V4 is set to a higher potential than the sum of the operating potential V1 of the power supply and the threshold value of the MOS transistor (metal oxide semiconductor transistor) 132. Here, in this prior art, the potential V
4 is generated inside the semiconductor device 133 using an oscillation circuit. Reference numeral 134 in the figure denotes a control signal terminal 130.
Is an input buffer for sending the output of the above to an internal circuit (not shown).
【００１３】いま、”Ｈ”レベルの入力を電源の動作電
位とし”Ｌ”レベルを接地電位とする信号が、通常信号
として制御信号端子１３０に入力される場合、この信号
は通常の動作状態或いは他の動作状態の入力信号として
機能することになる。つまり、この場合は、ＭＯＳトラ
ンジスタ１３２がオフ状態であるため、図１２に示すよ
うに、動作モード設定検出信号１３１には電位Ｖ４が負
荷抵抗１３５を介して出力される。Now, when a signal having an "H" level input as the operating potential of the power supply and an "L" level as the ground potential is input to the control signal terminal 130 as a normal signal, this signal is in the normal operating state or It will function as an input signal in another operating state. That is, in this case, since the MOS transistor 132 is off, the potential V4 is output to the operation mode setting detection signal 131 via the load resistor 135 as shown in FIG.
【００１４】これに対し、電位Ｖ４よりもさらに高い電
位Ｖ３が動作モード設定信号として制御信号端子１３０
に入力されると、ＭＯＳトランジスタ１３２がオン状態
となる。これにより、図１２に示すように、動作モード
設定検出信号１３１が電位Ｖ４から電源の動作電位Ｖ１
に降下するので、半導体装置において動作モード切り換
えを認識することができる。On the other hand, the potential V3 higher than the potential V4 is used as the operation mode setting signal on the control signal terminal 130.
, The MOS transistor 132 is turned on. As a result, as shown in FIG. 12, the operation mode setting detection signal 131 changes from the potential V4 to the operating potential V1 of the power supply.
, The operation mode switching in the semiconductor device can be recognized.
【００１５】〔複数種類の電源への適用〕次に、上述し
た第１の従来技術を、接地電源に加えてこの接地電源と
は異なる複数種類の電源を持つ半導体装置に適用した形
態について説明する。図１３はこうした形態における半
導体装置のブロック図であり、図１と同じ構成要素につ
いては同一の符号を付してあり、ここではその説明を省
略する。[Application to a Plurality of Power Sources] Next, an embodiment in which the above-described first prior art is applied to a semiconductor device having a plurality of types of power sources different from the ground power source in addition to the ground power source will be described. . FIG. 13 is a block diagram of a semiconductor device in such an embodiment. The same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted here.
【００１６】さて、図示したように、半導体装置は第１
の電源１００により駆動される第１の回路１４０と、第
２の電源供給配線１４１を介して第２の電源１４２によ
り駆動される第２の回路１４３に大別される。そして、
通常の動作状態では、制御信号端子１０５の入力信号
が”Ｈ”レベル又は”Ｌ”レベルで、動作モード切り換
え回路１０７にて、入力端子１０８からの論理値を内部
論理回路１１０に供給し、その動作結果を出力端子１１
２に出力する。これに対し、他の動作状態では、入力端
子１０８からの論理値を内部論理回路１１０を経由せず
に出力端子１１２に出力する。Now, as shown in FIG.
The first circuit 140 is driven by the first power supply 100, and the second circuit 143 is driven by the second power supply 142 via the second power supply wiring 141. And
In a normal operation state, when the input signal of the control signal terminal 105 is at “H” level or “L” level, the operation mode switching circuit 107 supplies the logical value from the input terminal 108 to the internal logic circuit 110, Output operation result to output terminal 11
Output to 2. On the other hand, in another operation state, the logic value from the input terminal 108 is output to the output terminal 112 without passing through the internal logic circuit 110.
【００１７】なお、図１４はこの形態における半導体装
置を半導体チップ１５０上に実装した場合の平面図を示
しており、図中、入出力バッファ１５１は入力バッファ
１０９と出力バッファ１１１を兼ね、論理セル１５２は
内部論理回路１１０を実現する。また、符号１５３は周
知のボンディングパッドである。FIG. 14 is a plan view showing a case where the semiconductor device according to this embodiment is mounted on a semiconductor chip 150. In the drawing, an input / output buffer 151 serves both as an input buffer 109 and an output buffer 111, and has a logic cell. 152 realizes the internal logic circuit 110. Reference numeral 153 is a well-known bonding pad.
【００１８】一方、上述した第３の従来技術（図１１参
照）を、接地電源に加えてこれとは異なる複数種類の電
源を持つ半導体装置１３３に適用した形態を考える。す
るとこの形態では、電位Ｖ１を第１の電源とした場合
に、電位Ｖ４を第２の電源として半導体装置１３３に供
給できるため、電位Ｖ４を半導体装置１３３の内部で生
成する必要がなくなる。On the other hand, a mode in which the third prior art described above (see FIG. 11) is applied to a semiconductor device 133 having a plurality of different types of power sources in addition to the ground power source will be considered. Then, in this embodiment, when the potential V1 is used as the first power supply, the potential V4 can be supplied to the semiconductor device 133 as the second power supply, so that the potential V4 does not need to be generated inside the semiconductor device 133.
【００１９】しかしながら、制御信号端子１３０を通常
の動作状態或いは他の動作状態の入力端子として使用す
ることとし、電源の動作電位Ｖ１より高い電位を入力し
た場合、ＣＭＯＳ（相補型ＭＯＳ）回路の素子破壊を招
来するなどの問題を生じる。さらに、第３の従来技術で
は、電源の動作電位Ｖ１より高い電位を入力することに
よって、回路動作を安定化する工夫を凝らしている。し
かしながら、通常の入力端子と制御信号端子を共有する
ことは動作の不安定化を引き起こすことになり、この問
題点については第３の従来技術を記載した文献自身が指
摘するところである。However, the control signal terminal 130 is used as an input terminal in a normal operating state or another operating state, and when a potential higher than the operating potential V1 of the power supply is inputted, the element of the CMOS (complementary MOS) circuit is used. This causes problems such as destruction. Further, in the third conventional technique, a device is devised to stabilize the circuit operation by inputting a potential higher than the operating potential V1 of the power supply. However, sharing the normal input terminal and the control signal terminal causes instability of the operation, and this problem is pointed out by the literature describing the third prior art.
【００２０】[0020]
【発明が解決しようとする課題】以上のように、第１の
従来技術にあっては、通常用いられる入力端子１０８及
び入力バッファのほかに、制御信号端子１０５及び制御
信号用入力バッファ１０６を必要としている。ところ
が、こうした端子を余分に設けなければいけないとする
と、ユーザが使用可能な信号端子を減らしてしまうこと
になる。As described above, in the first prior art, the control signal terminal 105 and the control signal input buffer 106 are required in addition to the input terminal 108 and the input buffer which are usually used. And However, if such terminals must be provided extra, the number of signal terminals usable by the user is reduced.
【００２１】これに対して、第２の従来技術や第３の従
来技術においては通常の入力端子と制御信号端子を共用
した構成となっている。しかしながら、これらの技術を
そのまま複数種類の電源を有する半導体装置に適用する
と、これら従来技術が持っている問題点をそのまま受け
継いでしまうことになる。On the other hand, the second and third prior arts have a configuration in which a normal input terminal and a control signal terminal are shared. However, if these techniques are applied to a semiconductor device having a plurality of types of power supplies as they are, the problems of the conventional techniques will be inherited as they are.
【００２２】つまり、上述したように、第２の従来技術
ではアンドゲート１２５（図８参照）の出力信号にスパ
イク波形が発生する可能性があるために、第１の電源の
動作電位と接地電源の電位との間に動作モード切り換え
信号を設定すると、動作モード切り換え回路を誤設定し
てしまう恐れが生じることになる。That is, as described above, in the second prior art, there is a possibility that a spike waveform may occur in the output signal of the AND gate 125 (see FIG. 8), so that the operating potential of the first power supply and the ground power supply If the operation mode switching signal is set between the potentials of the two, the operation mode switching circuit may be erroneously set.
【００２３】一方、第３の従来技術では、制御信号端子
１３０（図１１参照）を通常の動作状態或いは他の動作
状態の入力端子として使用した場合、電源の動作電位よ
りも高い電位を入力すると、ＣＭＯＳ回路の素子破壊を
引き起こしてしまうという問題を抱えている。On the other hand, according to the third prior art, when the control signal terminal 130 (see FIG. 11) is used as an input terminal in a normal operation state or another operation state, when a potential higher than the operating potential of the power supply is inputted. In addition, there is a problem that the element of the CMOS circuit is destroyed.
【００２４】また、定常状態では電源電流が流れないＣ
ＭＯＳ回路において、発振回路などを用いて内部で異な
る電位を生成すると、定常電流が流れる状態になって半
導体装置の信頼性を低下させる可能性がある。こうした
問題を極力避けるために、第３の従来技術において第２
の電源を設けることが考えられる。しかしながら、動作
モードの切り換えを認識させるだけの目的で第２の電源
を使用することは、半導体装置の端子を占有してしまう
点で問題がある。この点は、制御信号端子を別に用意す
る必要のある第１の従来技術と同一である。In the steady state, no power supply current flows.
In a MOS circuit, when a different potential is generated internally by using an oscillation circuit or the like, a steady current flows and the reliability of the semiconductor device may be reduced. In order to avoid such a problem as much as possible, in the third prior art,
It is conceivable to provide a power supply of However, using the second power supply only for the purpose of recognizing the switching of the operation mode has a problem in that the terminal of the semiconductor device is occupied. This is the same as the first prior art in which a control signal terminal needs to be separately prepared.
【００２５】さらに、第３の従来技術では、動作モード
切り換え回路のほかに、ＭＯＳトランジスタ１３２や負
荷抵抗１３５を追加する必要があることから、必然的に
半導体装置の回路規模が増大してしまうという問題も存
在する。本発明は上記の点に鑑みてなされたものであ
り、その目的は、外部から独立した複数の電源が供給さ
れる多電源動作の半導体装置において、テスト端子を設
けることなく動作モードの切り換えを実現するととも
に、通常使用時及びテスト時の何れにおいても安定的に
動作し、なおかつ、動作モードを切り換えた場合に不安
定な領域を発生させることのない半導体装置を提供する
ことにある。Further, in the third prior art, since it is necessary to add the MOS transistor 132 and the load resistor 135 in addition to the operation mode switching circuit, the circuit size of the semiconductor device necessarily increases. There are problems. The present invention has been made in view of the above points, and an object of the present invention is to realize an operation mode switching without providing a test terminal in a multi-power-supply operation semiconductor device to which a plurality of independent power supplies are supplied. It is another object of the present invention to provide a semiconductor device that operates stably both in normal use and during a test, and does not generate an unstable region when the operation mode is switched.
【００２６】[0026]
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、接地電源及び該接地電源
とは異なる第１〜第ｎ（ｎは２以上の自然数）の電源に
より駆動される半導体装置において、前記第１の電源の
電位が供給される第１の回路ブロックと、前記第２〜第
ｎの電源の電位がそれぞれ供給される第２〜第ｎの回路
ブロックと、前記第２〜第ｎの電源の電位が制御入力端
に与えられ、これら電源の電位に基づいて装置の動作モ
ードを切り換える動作モード切り換え手段とを具備する
ことを特徴としている。In order to solve the above-mentioned problems, the invention according to claim 1 provides a ground power supply and first to n-th power supplies (n is a natural number of 2 or more) different from the ground power supply. A first circuit block to which the potential of the first power supply is supplied, and a second to n-th circuit block to which potentials of the second to n-th power supply are respectively supplied. And an operation mode switching means for supplying the potentials of the second to n-th power supplies to a control input terminal and switching an operation mode of the apparatus based on the potentials of the power supplies.
【００２７】また、請求項２記載の発明は、請求項１記
載の発明において、前記第２〜第ｎの回路ブロックは、
前記第１の回路ブロックの入力端子に与えられる信号に
基づいて所定の演算を行う論理回路をそれぞれ有し、前
記動作モード切り換え手段は、前記制御入力端における
電位に基づき、前記入力端子に与えられる信号及び前記
各論理回路の出力のうちの何れかを選択し、選択された
信号を前記第１の回路ブロックの出力端子へ送出するこ
とを特徴としている。According to a second aspect of the present invention, in the first aspect, the second to n-th circuit blocks include:
A logic circuit for performing a predetermined operation based on a signal supplied to an input terminal of the first circuit block, wherein the operation mode switching means is supplied to the input terminal based on a potential at the control input terminal Any one of a signal and an output of each of the logic circuits is selected, and the selected signal is transmitted to an output terminal of the first circuit block.
【００２８】また、請求項３記載の発明は、請求項２記
載の発明において、前記出力端子の代わりに、双方向端
子若しくはトライステート端子を有し、前記動作モード
切り換え手段は、前記制御入力端の電位が非動作電位で
ある場合に、前記入力端子とは別の入力端子に与えられ
た信号により前記双方向端子若しくは前記トライステー
ト端子のイネーブル／ディセーブルを制御することを特
徴としている。また、請求項４記載の発明は、請求項２
記載の発明において、前記各論理回路の入力にラッチ回
路を付加すると共に、前記非動作電位を前記各論理回路
がその状態値を保持可能な電位に設定したことを特徴と
している。According to a third aspect of the present invention, in the second aspect of the present invention, a bidirectional terminal or a tri-state terminal is provided instead of the output terminal, and the operation mode switching means includes a control input terminal. When the potential is a non-operating potential, enable / disable of the bidirectional terminal or the tristate terminal is controlled by a signal supplied to an input terminal different from the input terminal. The invention according to claim 4 is the same as the invention according to claim 2.
In the invention described above, a latch circuit is added to an input of each of the logic circuits, and the non-operating potential is set to a potential at which each of the logic circuits can hold its state value.
【００２９】また、請求項５記載の発明は、請求項１〜
４の何れかの項記載の発明において、前記第２〜第ｎの
回路ブロックは、それぞれ前記第２〜第ｎの電源の電位
が非動作電位の場合にその動作を行わないことを特徴と
している。また、請求項６記載の発明は、請求項１記載
の発明において、前記動作モード切り換え手段は、前記
制御入力端に与えられる電源の電位の変化に基づいて前
記動作モードを切り換えることを特徴としている。The invention described in claim 5 is the same as that in claim 1.
5. The invention according to claim 4, wherein the second to n-th circuit blocks do not operate when the potentials of the second to n-th power sources are non-operating potentials. . According to a sixth aspect of the present invention, in the first aspect of the invention, the operation mode switching means switches the operation mode based on a change in a potential of a power supply supplied to the control input terminal. .
【００３０】また、請求項７記載の発明は、請求項６記
載の発明おいて、前記第２〜第ｎの回路ブロックはそれ
ぞれ所定の演算を行う論理回路を具備すると共に、前記
制御入力端に与えられる電源の電位が非動作電位の場合
に前記動作モードの初期設定を行う初期設定手段と、前
記制御入力端に与えられる電源の電位が非動作電位から
動作電位に変化したか若しくは所定の基準電位から動作
電位に変化したことを検出して、前記動作モードの変更
を行うモード変更手段とを有し、前記各論理回路は、前
記モード変更手段によって変更された動作モードに応じ
て所定の動作を行うことを特徴としている。According to a seventh aspect of the present invention, in the sixth aspect, each of the second to n-th circuit blocks includes a logic circuit for performing a predetermined operation, and is connected to the control input terminal. Initial setting means for initializing the operation mode when the applied power supply potential is a non-operating potential; and whether the power supply potential applied to the control input terminal has changed from the non-operating potential to the operating potential or a predetermined reference Mode change means for detecting a change from a potential to an operation potential and changing the operation mode, wherein each of the logic circuits performs a predetermined operation in accordance with the operation mode changed by the mode change means. It is characterized by performing.
【００３１】また、請求項８記載の発明は、請求項７記
載の発明において、前記モード変更手段は、少なくとも
１個のフリップフロップと、前記制御入力端に接続され
て互いに閾値が異なる少なくとも２個の組み合わせ回路
若しくはトランスファゲートを有し、前記各組み合わせ
回路若しくは各トランスファゲートは、前記制御入力端
における電源の電位の変化を検出して、前記フリップフ
ロップの論理値を変化させることを特徴としている。ま
た、請求項９記載の発明は、請求項１〜８の何れかの項
記載の発明において、前記第２〜第ｎの電源の電位は動
作電位と接地電位の間で変化することを特徴としてい
る。According to an eighth aspect of the present invention, in the seventh aspect of the present invention, the mode change means includes at least one flip-flop and at least two flip-flops connected to the control input terminal and having different threshold values from each other. Wherein each of the combinational circuits or the transfer gates detects a change in the potential of the power supply at the control input terminal and changes the logic value of the flip-flop. According to a ninth aspect of the present invention, in any one of the first to eighth aspects, the potentials of the second to n-th power sources change between an operating potential and a ground potential. I have.
【００３２】[0032]
【発明の実施の形態】以下、図面を参照して本発明の各
実施形態について説明する。 〔第１実施形態〕まず初めに、接地電源の他に２種類の
電源を有する半導体装置について説明する。図１は本実
施形態による半導体装置の構成を示すブロック図であ
り、同図に示すように、第１の電源１と第２の電源２が
上記２種類の電源に相当する。Embodiments of the present invention will be described below with reference to the drawings. [First Embodiment] First, a semiconductor device having two types of power supplies in addition to a ground power supply will be described. FIG. 1 is a block diagram showing the configuration of the semiconductor device according to the present embodiment. As shown in FIG. 1, a first power supply 1 and a second power supply 2 correspond to the above two types of power supplies.
【００３３】第１の回路３は、第１の電源供給配線４を
介して第１の電源１により駆動される回路であり、動作
モード切り換え回路５，入力端子６に接続された入力バ
ッファ７，出力端子８が接続された出力バッファ９が設
けられている。また、第２の回路１０は、第２の電源供
給配線１１を介して第２の電源２により駆動される回路
である。この第２の回路１０は、接地電源供給配線１２
を介して接地電源１３にも接続されており、その中には
内部論理回路１４が設けられている。この内部論理回路
１４は、半導体装置を本来の用途に用いる場合に当該装
置の機能を実現するために必要な回路である。The first circuit 3 is a circuit driven by the first power supply 1 via the first power supply wiring 4, and includes an operation mode switching circuit 5, an input buffer 7 connected to the input terminal 6, An output buffer 9 to which an output terminal 8 is connected is provided. Further, the second circuit 10 is a circuit driven by the second power supply 2 via the second power supply wiring 11. The second circuit 10 includes a ground power supply wiring 12
The power supply is also connected to a ground power supply 13 through which the internal logic circuit 14 is provided. The internal logic circuit 14 is a circuit necessary for realizing the functions of the semiconductor device when the semiconductor device is used for its intended purpose.
【００３４】ここで、動作モード切り換え回路５の構成
を詳述する。この動作モード切り換え回路５には、イン
バータ１５，アンドゲート１６〜１７，セレクタ１８が
設けられている。また、動作モード切り換え回路５は第
２の電源２を入力信号の一つとしており、この第２の電
源２はセレクタ１８の選択信号になっている。そしてイ
ンバータ１５，アンドゲート１６〜１７は、第２の電源
２のレベルに従って、入力バッファ７の出力信号をセレ
クタ１８又は内部論理回路１４の何れかに送出する。ま
たセレクタ１８は、選択信号である第２の電源２のレベ
ルに従って、内部論理回路１４の出力，アンドゲート１
６を介した入力バッファ７の出力信号のうちの何れかを
選択する。すなわちセレクタ１８は、選択信号が”Ｈ”
レベルの場合には内部論理回路１４の出力を選択し、選
択信号が”Ｌ”レベルの場合にはアンドゲート１６の出
力を選択する。Here, the configuration of the operation mode switching circuit 5 will be described in detail. The operation mode switching circuit 5 includes an inverter 15, AND gates 16 to 17, and a selector 18. The operation mode switching circuit 5 uses the second power supply 2 as one of the input signals, and the second power supply 2 is a selection signal of the selector 18. The inverter 15 and the AND gates 16 to 17 send the output signal of the input buffer 7 to either the selector 18 or the internal logic circuit 14 according to the level of the second power supply 2. The selector 18 outputs the output of the internal logic circuit 14 and the AND gate 1 according to the level of the second power supply 2 which is the selection signal.
6 to select one of the output signals of the input buffer 7. That is, the selector 18 sets the selection signal to “H”.
When the level is at the level, the output of the internal logic circuit 14 is selected, and when the selection signal is at the "L" level, the output of the AND gate 16 is selected.
【００３５】一方、図２は本実施形態による半導体装置
を半導体チップ２０上に実装した場合の平面図である。
同図において、図１と同じ構成要素については同一の符
号を付してあり、ここではその説明を省略する。図中、
入出力用バッファ２１は図１の入力バッファ７及び出力
バッファ９を兼ねるもので、第１の電源１により駆動さ
れる。また、動作モード切り換え回路５には第１の電源
供給配線４を介して第１の電源１の動作電位（即ち、第
１の回路１が動作するのに必要な電位）が供給されると
ともに、第２の電源供給配線１１を介して第２の電源２
の動作電位或いは接地電位（非動作電位）が入力信号と
して供給され、さらには、接地電源供給配線１２を介し
て接地電源１３に接続される。また、論理セル２２は内
部論理回路１４を実現するもので、第２の電源供給配線
１１を介して第２の電源２の動作電位或いは接地電位が
供給される。さらに、符号２３は周知のボンディングパ
ッドである。FIG. 2 is a plan view showing a case where the semiconductor device according to the present embodiment is mounted on a semiconductor chip 20.
In the figure, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted here. In the figure,
The input / output buffer 21 doubles as the input buffer 7 and the output buffer 9 in FIG. 1 and is driven by the first power supply 1. Further, the operation mode switching circuit 5 is supplied with the operating potential of the first power supply 1 (that is, the potential required for the first circuit 1 to operate) via the first power supply wiring 4, and The second power supply 2 via the second power supply wiring 11
Is supplied as an input signal, and further connected to a ground power supply 13 via a ground power supply wiring 12. The logic cell 22 realizes the internal logic circuit 14, and is supplied with the operating potential or the ground potential of the second power supply 2 via the second power supply wiring 11. Reference numeral 23 denotes a well-known bonding pad.
【００３６】次に、上記構成による半導体装置の動作を
説明する。まず、通常の動作状態として第２の電源２が
動作電位の場合について説明する。第２の電源２が動作
電位（”Ｈ”レベル）であると、インバータ１５の出力
は”Ｌ”レベルとなって、アンドゲート１６の出力は”
Ｌ”レベルに固定される。これに対し、アンドゲート１
７は、入力端子６に与えられて入力バッファ７から出力
される論理値をそのまま内部論理回路１４へ出力する。
またセレクタ１８は、選択信号である第２の電源２が”
Ｈ”レベルであるから内部論理回路１４の出力を選択す
ることになり、選択された出力が出力バッファ９を経由
して出力端子８に出力される。Next, the operation of the semiconductor device having the above configuration will be described. First, a case where the second power supply 2 is at an operating potential as a normal operation state will be described. When the second power supply 2 is at the operating potential ("H" level), the output of the inverter 15 becomes "L" level, and the output of the AND gate 16 becomes "L".
L level. In contrast, AND gate 1
Numeral 7 outputs the logical value applied to the input terminal 6 and output from the input buffer 7 to the internal logic circuit 14 as it is.
In addition, the selector 18 outputs the second power supply 2 which is the selection signal to “
Since the output is at the “H” level, the output of the internal logic circuit 14 is selected, and the selected output is output to the output terminal 8 via the output buffer 9.
【００３７】一方、他の動作状態として第２の電源２が
接地電位の場合について説明する。第２の電源２が接地
電位であると、インバータ１５の出力は”Ｈ”レベルと
なり、アンドゲート１６は入力バッファ７の論理値をそ
のままセレクタ１８へ出力し、アンドゲート１７の出力
は”Ｌ”レベルに固定される。またセレクタ１８は、選
択信号である第２の電源２が”Ｌ”レベルであるからア
ンドゲート１６の出力を選択することになり、これが出
力バッファ９を経由して出力端子８に出力される。さら
にこの時、第２の電源２は接地電位であるから、内部論
理回路１４は動作しないようになっている。On the other hand, a case where the second power supply 2 is at the ground potential will be described as another operation state. When the second power supply 2 is at the ground potential, the output of the inverter 15 becomes "H" level, the AND gate 16 outputs the logical value of the input buffer 7 to the selector 18 as it is, and the output of the AND gate 17 is "L". Fixed to level. Further, the selector 18 selects the output of the AND gate 16 because the second power supply 2 which is the selection signal is at the “L” level, and this is output to the output terminal 8 via the output buffer 9. Further, at this time, since the second power supply 2 is at the ground potential, the internal logic circuit 14 does not operate.
【００３８】ところで、本実施形態を図２に示す半導体
装置の試験に適用した場合について説明する。まず、通
常の動作状態として、第１の電源１，第２の電源２，接
地電源１３の電位をそれぞれ５Ｖ，３Ｖ，０Ｖと想定す
る。すると、ボンディングパッド２３より供給された入
力信号は、入出力用バッファ２１を経由して動作モード
切り換え回路５に供給される。動作モード切り換え回路
５は、第２の電源供給配線１１により供給された第２の
電源２の電位３Ｖを”Ｈ”レベルとして扱い、入力信号
を論理セル２２に供給する。Now, a case where the present embodiment is applied to the test of the semiconductor device shown in FIG. 2 will be described. First, as a normal operation state, the potentials of the first power supply 1, the second power supply 2, and the ground power supply 13 are assumed to be 5V, 3V, and 0V, respectively. Then, the input signal supplied from the bonding pad 23 is supplied to the operation mode switching circuit 5 via the input / output buffer 21. The operation mode switching circuit 5 treats the potential 3 V of the second power supply 2 supplied by the second power supply wiring 11 as “H” level, and supplies an input signal to the logic cell 22.
【００３９】このようなことから、論理セル２２には第
２の電源供給配線１１を介して第２の電源２の電位３Ｖ
が供給されると共に、接地電源供給配線１２を介して接
地電源１３の電位０Ｖに接続される。そして、論理セル
２２は、入力信号に基づいて所定の論理演算を行ったの
ちに、この演算結果を動作モード切り換え回路５に出力
する。動作モード切り換え回路５は、論理セル２２から
の出力信号を入出力用バッファ２１を経由してボンディ
ングパッド２３へ出力する。For this reason, the potential of the second power supply 2 of 3 V is applied to the logic cell 22 via the second power supply wiring 11.
And is connected to the potential 0 V of the ground power supply 13 via the ground power supply wiring 12. After performing a predetermined logical operation based on the input signal, the logical cell 22 outputs the operation result to the operation mode switching circuit 5. The operation mode switching circuit 5 outputs an output signal from the logic cell 22 to the bonding pad 23 via the input / output buffer 21.
【００４０】一方、他の動作状態として、第１の電源
１，第２の電源２，接地電源１３の電位をそれぞれ５
Ｖ，０Ｖ，０Ｖと想定する。すると、ボンディングパッ
ド２３より供給された入力信号は、入出力用バッファ２
１を経由して動作モード切り換え回路５に供給される。
動作モード切り換え回路５は、第２の電源供給配線１１
により供給された第２の電源２の電位０Ｖを”Ｌ”レベ
ルとして扱い、入力信号を動作モード切り換え回路５に
供給する。動作モード切り換え回路５は、この入力信号
を入出力用バッファ２１を経由してボンディングパッド
２３に出力する。On the other hand, as another operation state, the potentials of the first power supply 1, the second power supply 2 and the ground power supply 13 are set to 5 respectively.
V, 0V, and 0V. Then, the input signal supplied from the bonding pad 23 is transmitted to the input / output buffer 2.
1 and is supplied to the operation mode switching circuit 5.
The operation mode switching circuit 5 includes a second power supply wiring 11
Is treated as "L" level, and the input signal is supplied to the operation mode switching circuit 5. The operation mode switching circuit 5 outputs the input signal to the bonding pad 23 via the input / output buffer 21.
【００４１】以上のように、出力バッファとして使用し
ている入出力用バッファ２１の試験は、入力バッファと
して使用される入出力用バッファ２１の入力信号によっ
て容易に設定できるのである。つまり、テストパターン
として２パターンあれば、”Ｈ”レベル及び”Ｌ”レベ
ルの状態を実現でき、しかも、入出力用バッファ２１と
動作モード切り換え回路５だけが動作していれば良い。
また、第２の電源２の電位を０Ｖとすることによって、
試験に不要な論理セル２２を切り離すようにしている。
なお、アンドゲート１７に供給される電源を、動作モー
ド切り換え回路５の各部に供給される電源とは異なるも
のとしても良い。As described above, the test of the input / output buffer 21 used as the output buffer can be easily set by the input signal of the input / output buffer 21 used as the input buffer. That is, if there are two test patterns, the states of the “H” level and the “L” level can be realized, and only the input / output buffer 21 and the operation mode switching circuit 5 need to be operated.
Further, by setting the potential of the second power supply 2 to 0 V,
Logic cells 22 unnecessary for the test are separated.
The power supplied to the AND gate 17 may be different from the power supplied to each part of the operation mode switching circuit 5.
【００４２】〔第２実施形態〕この実施形態では、接地
電源の他に４種類の電源を有する半導体装置について説
明する。図３は同実施形態による半導体装置の構成を示
すブロック図である。ここで、図３において図１と同じ
構成要素については同一の符号を付してあり、ここでは
その説明を省略する。[Second Embodiment] In this embodiment, a semiconductor device having four types of power sources in addition to a ground power source will be described. FIG. 3 is a block diagram showing the configuration of the semiconductor device according to the first embodiment. Here, in FIG. 3, the same components as those in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted here.
【００４３】さて、同図に示すように、第１の回路３０
は第１の電源１で動作する回路であり、動作モード切り
換え回路３１，入力バッファ７，出力バッファ９を有し
ている。また、第２の回路３２，第３の回路３３，第４
の回路３４は、それぞれ第２の電源２，第３の電源３
５，第４の電源３６で動作する回路であって、各々、論
理回路３７，論理回路３８，論理回路３９を有してい
る。つまり、これら論理回路はそれぞれ第２の電源２，
第３の電源３５，第４の電源３６で動作するように構成
される。Now, as shown in FIG.
Is a circuit operated by the first power supply 1 and includes an operation mode switching circuit 31, an input buffer 7, and an output buffer 9. In addition, the second circuit 32, the third circuit 33, the fourth
Circuit 34 includes a second power supply 2 and a third power supply 3
5, circuits operated by the fourth power supply 36, each having a logic circuit 37, a logic circuit 38, and a logic circuit 39. That is, these logic circuits are respectively connected to the second power supply 2,
It is configured to operate with a third power supply 35 and a fourth power supply 36.
【００４４】インバータ４０〜４２，ナンドゲート（Ｎ
ＡＮＤゲート）４３ａ〜４３ｃは、セレクタ４５〜４７
に対する選択信号を生成する回路である。これらセレク
タは生成された選択信号に従って、論理回路３７〜３９
の各出力と入力バッファ７の出力のうちの何れかを選択
するものである。なお、第３の電源供給配線４８，第４
の電源供給配線４９は、それぞれ第３の電源３５，第４
の電源３６を各部に供給している。Inverters 40 to 42, NAND gate (N
AND gates) 43a to 43c are selectors 45 to 47
Is a circuit for generating a selection signal for. These selectors perform logic circuits 37 to 39 in accordance with the generated selection signal.
And the output of the input buffer 7 is selected. Note that the third power supply wiring 48, the fourth power supply wiring 48,
Of the third power supply 35 and the fourth power supply
Is supplied to each section.
【００４５】セレクタ４５は、ナンドゲート４３ｂから
の選択信号に従って、選択信号が”Ｈ”レベルであれば
論理回路３７の出力を選択し、選択信号が”Ｌ”レベル
であれば入力バッファ７の出力を選択して、これを論理
回路３８の入力へ送出する。同様にして、セレクタ４６
は、ナンドゲート４３ｃからの選択信号に従って、選択
信号が”Ｈ”レベルであれば論理回路３８の出力を選択
し、選択信号が”Ｌ”レベルであれば入力バッファ７の
出力を選択して、これを論理回路３９の入力へ送出す
る。According to the selection signal from the NAND gate 43b, the selector 45 selects the output of the logic circuit 37 if the selection signal is at "H" level, and selects the output of the input buffer 7 if the selection signal is at "L" level. And sends it to the input of logic circuit 38. Similarly, the selector 46
Selects the output of the logic circuit 38 according to the selection signal from the NAND gate 43c if the selection signal is at "H" level, and selects the output of the input buffer 7 if the selection signal is at "L" level. To the input of the logic circuit 39.
【００４６】また、セレクタ４７は、インバータ４２及
びナンドゲート４３ａ〜４３ｂの出力に基づいて、入力
バッファ７，論理回路３７〜３９の何れかの出力を選択
する。より詳細に言うと、ナンドゲート４３ａの出力
が”Ｌ”レベルであると論理回路３７の出力を選択し、
ナンドゲート４３ｂの出力が”Ｌ”レベルであると論理
回路３８の出力を選択し、インバータ４２の出力が”
Ｌ”レベルであると論理回路３９の出力を選択する。ま
た、インバータ４２，ナンドゲート４３ａ〜４３ｂの出
力が何れも”Ｈ”レベルであると、セレクタ４７は入力
バッファ７の出力を選択する。The selector 47 selects one of the outputs of the input buffer 7 and the logic circuits 37 to 39 based on the outputs of the inverter 42 and the NAND gates 43a to 43b. More specifically, when the output of the NAND gate 43a is at "L" level, the output of the logic circuit 37 is selected,
When the output of the NAND gate 43b is at "L" level, the output of the logic circuit 38 is selected, and the output of the inverter 42 becomes "L".
When the output is low, the output of the logic circuit 39 is selected. When the outputs of the inverter 42 and the NAND gates 43a to 43b are all high, the selector 47 selects the output of the input buffer 7.
【００４７】次に、上記構成による半導体装置の動作を
説明する。なお以下では、第１の電源１，第２の電源
２，第３の電源３５，第４の電源３６の動作電位をそれ
ぞれ５Ｖ，３Ｖ，３Ｖ，２Ｖとし、また接地電位を０Ｖ
とする。まず、通常の動作状態として、第１の電源１，
第２の電源２，第３の電源３５，第４の電源３６がそれ
ぞれ５Ｖ，３Ｖ，３Ｖ，２Ｖの場合を想定する。この場
合、インバータ４０，４１の出力は何れも”Ｌ”レベル
であるから、ナンドゲート４３ａ〜４３ｃの出力は何れ
も”Ｈ”レベルとなり、また、インバータ４２の出力
は”Ｌ”レベルとなる。Next, the operation of the semiconductor device having the above configuration will be described. In the following, the operating potentials of the first power supply 1, the second power supply 2, the third power supply 35, and the fourth power supply 36 are 5V, 3V, 3V, and 2V, respectively, and the ground potential is 0V.
And First, as a normal operation state, the first power supply 1
It is assumed that the second power source 2, the third power source 35, and the fourth power source 36 are 5V, 3V, 3V, and 2V, respectively. In this case, since the outputs of the inverters 40 and 41 are both at "L" level, the outputs of the NAND gates 43a to 43c are all at "H" level, and the output of the inverter 42 is at "L" level.
【００４８】一方、入力端子６に与えられた入力信号
は、入力バッファ７を経由して論理回路３７の入力に供
給される。他方、セレクタ４５は論理回路３７の出力を
選択してこれを論理回路３８の入力に接続し、セレクタ
４６は論理回路３８の出力を論理回路３９の入力に接続
する。また、セレクタ４７は論理回路３９の出力を選択
して、選択された信号が出力バッファ９を経由して出力
端子８に出力される。On the other hand, the input signal given to the input terminal 6 is supplied to the input of the logic circuit 37 via the input buffer 7. On the other hand, the selector 45 selects the output of the logic circuit 37 and connects it to the input of the logic circuit 38, and the selector 46 connects the output of the logic circuit 38 to the input of the logic circuit 39. The selector 47 selects the output of the logic circuit 39, and the selected signal is output to the output terminal 8 via the output buffer 9.
【００４９】次に、他の第１の動作状態として、第１の
電源１，第２の電源２，第３の電源３５，第４の電源３
６がそれぞれ５Ｖ，３Ｖ，０Ｖ，０Ｖの場合を想定す
る。この場合、インバータ４０，４１，４２の出力がそ
れぞれ”Ｌ”レベル，”Ｈ”レベル，”Ｈ”レベルにな
るため、ナンドゲート４３ａの出力は”Ｌ”レベルに，
ナンドゲート４３ｂの出力は”Ｈ”レベルに，ナンドゲ
ート４３ｃの出力は”Ｈ”レベルになる。一方、入力端
子６に与えられた入力信号は、入力バッファ７を経由し
て論理回路３７に供給される。他方、セレクタ４７は論
理回路３７の出力を選択し、これを出力バッファ９を経
由して出力端子８に出力する。なおこのとき、第３の電
源３５と第４の電源３６は何れも０Ｖであるため、論理
回路３８と論理回路３９は動作しないようになってい
る。Next, as other first operation states, a first power supply 1, a second power supply 2, a third power supply 35, and a fourth power supply 3
6 is assumed to be 5V, 3V, 0V, and 0V, respectively. In this case, since the outputs of the inverters 40, 41, and 42 become "L" level, "H" level, and "H" level, respectively, the output of the NAND gate 43a becomes "L" level.
The output of the NAND gate 43b goes high and the output of the NAND gate 43c goes high. On the other hand, the input signal given to the input terminal 6 is supplied to the logic circuit 37 via the input buffer 7. On the other hand, the selector 47 selects the output of the logic circuit 37 and outputs it to the output terminal 8 via the output buffer 9. At this time, since the third power supply 35 and the fourth power supply 36 are both at 0 V, the logic circuits 38 and 39 are not operated.
【００５０】次に、他の第２の動作状態として第１の電
源１，第２の電源２，第３の電源３５，第４の電源３６
がそれぞれ５Ｖ，０Ｖ，３Ｖ，０Ｖの場合を想定する。
この場合、インバータ４０，４１，４２の出力がそれぞ
れ”Ｈ”レベル，”Ｌ”レベル，”Ｈ”レベルになるた
め、ナンドゲート４３ａの出力は”Ｈ”レベルに，ナン
ドゲート４３ｂの出力は”Ｌ”レベルに，ナンドゲート
４３ｃの出力は”Ｈ”レベルになる。一方、入力端子６
に与えられた入力信号は、入力バッファ７，セレクタ４
５を経由して論理回路３８の入力に供給される。他方、
セレクタ４７は論理回路３８の出力を選択し、これを出
力バッファ９を経由して出力端子８に出力する。なおこ
のとき、第２の電源２と第４の電源３６は何れも０Ｖで
あるため、論理回路３７と論理回路３９は動作しないよ
うになっている。Next, a first power supply 1, a second power supply 2, a third power supply 35, and a fourth power supply 36 are set as other second operation states.
Are 5V, 0V, 3V, and 0V, respectively.
In this case, since the outputs of the inverters 40, 41, and 42 become "H" level, "L" level, and "H" level, respectively, the output of the NAND gate 43a becomes "H" level and the output of the NAND gate 43b becomes "L". The output of the NAND gate 43c becomes "H" level. On the other hand, input terminal 6
The input signal supplied to the input buffer 7 and the selector 4
5 to the input of the logic circuit 38. On the other hand,
The selector 47 selects the output of the logic circuit 38 and outputs it to the output terminal 8 via the output buffer 9. At this time, since both the second power supply 2 and the fourth power supply 36 are at 0 V, the logic circuits 37 and 39 do not operate.
【００５１】次に、他の第３の動作状態として、第１の
電源１，第２の電源２，第３の電源３５，第４の電源３
６がそれぞれ５Ｖ，０Ｖ，０Ｖ，２Ｖの場合を想定す
る。この場合、インバータ４０，４１，４２の出力がそ
れぞれ”Ｈ”レベル，”Ｈ”レベル，”Ｌ”レベルにな
るため、ナンドゲート４３ａ及びナンドゲート４３ｂの
出力は何れも”Ｈ”レベルになり、ナンドゲート４３ｃ
の出力は”Ｌ”レベルになる。一方、入力端子６に与え
られた入力信号は、入力バッファ７，セレクタ４６を経
由して論理回路３９の入力に供給される。他方、セレク
タ４７は論理回路３９の出力を選択し、これを出力バッ
ファ９を経由して出力端子８に出力する。なおこのと
き、第２の電源２と第３の電源３５は何れも０Ｖである
ため、論理回路３７と論理回路３８は動作しないように
なっている。Next, as another third operation state, the first power supply 1, the second power supply 2, the third power supply 35, and the fourth power supply 3
6 is assumed to be 5V, 0V, 0V, and 2V, respectively. In this case, since the outputs of the inverters 40, 41, and 42 become "H" level, "H" level, and "L" level, respectively, the outputs of the NAND gate 43a and the NAND gate 43b become "H" level, and the NAND gate 43c
Is at "L" level. On the other hand, the input signal given to the input terminal 6 is supplied to the input of the logic circuit 39 via the input buffer 7 and the selector 46. On the other hand, the selector 47 selects the output of the logic circuit 39 and outputs it to the output terminal 8 via the output buffer 9. At this time, since both the second power supply 2 and the third power supply 35 are at 0 V, the logic circuits 37 and 38 do not operate.
【００５２】次に、他の第４の動作状態として、第１の
電源１，第２の電源２，第３の電源３５，第４の電源３
６がそれぞれ５Ｖ，０Ｖ，０Ｖ，０Ｖの場合を想定す
る。この場合、インバータ４０〜４２の出力は何れも”
Ｈ”レベルとなるため、ナンドゲート４３ａ，ナンドゲ
ート４３ｂの出力は何れも”Ｈ”レベルになり、ナンド
ゲート４３ｃの出力は”Ｌ”レベルになる。一方、入力
端子６に与えられた入力信号は、入力バッファ７を経由
して直接セレクタ４７に供給される。他方、セレクタ４
７は入力バッファ７の出力を選択し、これを出力バッフ
ァ９を経由して出力端子８に出力する。なおこのとき、
第２の電源２，第３の電源３５，第３の電源３６は何れ
も０Ｖであるため、論理回路３７〜３９は動作しないよ
うになっている。Next, as another fourth operation state, the first power supply 1, the second power supply 2, the third power supply 35, and the fourth power supply 3
6 is assumed to be 5V, 0V, 0V and 0V, respectively. In this case, the outputs of the inverters 40 to 42 are all "
Therefore, the output of the NAND gate 43a and the output of the NAND gate 43b both become "H" level, and the output of the NAND gate 43c becomes "L" level. The signal is directly supplied to the selector 47 via the buffer 7. On the other hand, the selector 4
7 selects the output of the input buffer 7 and outputs it to the output terminal 8 via the output buffer 9. At this time,
Since the second power supply 2, the third power supply 35, and the third power supply 36 are all at 0 V, the logic circuits 37 to 39 do not operate.
【００５３】以上のように、他の第１乃至第３の動作状
態にあっては、異なる電源によって動作する回路毎に試
験を行うことが可能となっている。また、他の第４の動
作状態においては、第１実施形態のように、出力バッフ
ァとして使用している入出力用バッファ２１（図２参
照）の試験が可能となっている。また、第１実施形態と
同様に、試験に不要な回路については各電源の電位を０
Ｖとすることで、これを切り離すようにしている。As described above, in the other first to third operating states, it is possible to perform a test for each circuit operated by a different power supply. In the other fourth operation state, the test of the input / output buffer 21 (see FIG. 2) used as the output buffer is possible as in the first embodiment. Also, as in the first embodiment, the potential of each power supply is set to 0 for circuits unnecessary for the test.
By setting V, this is separated.
【００５４】なお、動作モード切り換え回路３１に設け
られた組み合わせ回路を変更することで、例えば、論理
回路３７及び論理回路３８を動作させ、論理回路３９を
切り離した状態で半導体装置を機能させることも可能で
ある。By changing the combinational circuit provided in the operation mode switching circuit 31, for example, the logic circuit 37 and the logic circuit 38 can be operated, and the semiconductor device can be operated with the logic circuit 39 disconnected. It is possible.
【００５５】また、動作モード切り換え回路３１におい
て、インバータ４０〜４２，ナンドゲート４３ａ〜４３
ｃの閾値を通常よりも高くあるいは低く設定すると共
に、論理回路３７〜３９の各入力にラッチ回路を設ける
ようにする。また、第２の電源２，第３の電源３５，第
４の電源３６の各々につき、上述した動作電位及び接地
電位とは異なる第２の電位を設定する。そして、これら
第２の電位を例えば第２の電源２については２Ｖに，第
３の電源３５については２Ｖに，第４の電源３６につい
ては１．５Ｖに設定し、これら第２の電位をそれぞれ”
Ｌ”レベルと認識させるように構成する。こうすること
で、上述した他の第４の動作状態において、論理回路３
７〜３９の状態値を保持させることができる。In the operation mode switching circuit 31, the inverters 40 to 42 and the NAND gates 43a to 43
The threshold value of c is set higher or lower than usual, and a latch circuit is provided at each input of the logic circuits 37 to 39. In addition, a second potential different from the above-described operating potential and ground potential is set for each of the second power source 2, the third power source 35, and the fourth power source 36. These second potentials are set to, for example, 2V for the second power supply 2, 2V for the third power supply 35, and 1.5V for the fourth power supply 36, and these second potentials are respectively set. "
In this manner, the logic circuit 3 is configured to be recognized as the L level.
State values of 7 to 39 can be held.
【００５６】〔第３実施形態〕この実施形態では、接地
電源の他に２種類の電源を有する半導体装置の形態のう
ち、第１実施形態とは異なる形態について説明する。図
４は本実施形態による半導体装置の構成を示すブロック
図であって、図１〜図３と同じ構成要素については同一
の符号を付してあり、ここではその説明を省略する。[Third Embodiment] In this embodiment, among the embodiments of a semiconductor device having two kinds of power supplies in addition to the ground power supply, a different form from the first embodiment will be described. FIG. 4 is a block diagram showing the configuration of the semiconductor device according to the present embodiment. The same components as those in FIGS. 1 to 3 are denoted by the same reference numerals, and description thereof is omitted here.
【００５７】さて、図４に示すように、第１の回路５１
は第１の電源１で動作する回路であって、動作モード切
り換え回路５２，入力バッファ７，出力バッファ９を有
している。また、第２の回路５３は第２の電源２で動作
する回路であって、入力バッファ７，出力バッファ９，
内部論理回路５９を有している。Now, as shown in FIG.
Is a circuit operated by the first power supply 1 and includes an operation mode switching circuit 52, an input buffer 7, and an output buffer 9. The second circuit 53 is a circuit that operates on the second power supply 2, and includes an input buffer 7, an output buffer 9,
An internal logic circuit 59 is provided.
【００５８】ここで、動作モード切り換え回路５２は、
レベル判定回路５４〜５５，Ｔ−フリップフロップ５６
〜５７，デコーダ５８から構成される。レベル判定回路
５４〜５５は判定した入力信号のレベルを判定して出力
するもので、レベル判定の閾値については後述する。ま
た、これらＴ−フリップフロップにおいて、符号Ｔはク
ロック入力端子，符号Ｒはリセット端子，符号Ｑは出力
端子，符号ＱＢは出力端子Ｑから出力される信号の反転
信号を出力する出力端子である。そして、リセット端子
Ｒが”Ｈ”レベルとなるとＴ−フリップフロップがリセ
ットされる。また、デコーダ５８は、Ｔ−フリップフロ
ップ５６〜５７の２本の出力を４本の信号にデコードし
て、これらを内部論理回路５９へ出力する。Here, the operation mode switching circuit 52
Level determination circuits 54 to 55, T-flip-flop 56
57, and a decoder 58. The level determination circuits 54 to 55 determine and output the level of the determined input signal, and the level determination threshold will be described later. In these T-flip-flops, reference numeral T denotes a clock input terminal, reference numeral R denotes a reset terminal, reference numeral Q denotes an output terminal, and reference numeral QB denotes an output terminal for outputting an inverted signal of a signal output from the output terminal Q. When the reset terminal R becomes "H" level, the T-flip-flop is reset. The decoder 58 decodes the two outputs of the T-flip-flops 56 to 57 into four signals and outputs these to the internal logic circuit 59.
【００５９】また、内部論理回路５９はデコーダ５８か
ら送られるデコード信号によって各種の動作モードに設
定されるようになっており、図４ではＴ−フリップフロ
ップが２段構成になっていることから４通りの組み合わ
せが可能となる。そこで例えば、Ｔ−フリップフロップ
５６，５７の出力端子Ｑのレベルに応じて、これら出力
が、 何れも”Ｌ”レベルの場合に、通常の動作 それぞれ”Ｈ”レベル，”Ｌ”レベルの場合に、ス
キャンパス試験の動作 それぞれ”Ｌ”レベル，”Ｈ”レベルの場合に、内
部論理回路５９の一部の機能ブロックを試験する動作 何れも”Ｈ”レベルの場合に、組み合わせ回路のみ
の試験の動作 とするなどの割り当てが可能となる。The internal logic circuit 59 is set to various operation modes by a decode signal sent from the decoder 58. In FIG. 4, the T-flip-flop has a two-stage configuration. The following combinations are possible. Therefore, for example, according to the levels of the output terminals Q of the T-flip-flops 56 and 57, when these outputs are both at the “L” level, the normal operation is at the “H” level and the “L” level respectively. , Scan path test operation When “L” level and “H” level, respectively, operation for testing some functional blocks of the internal logic circuit 59 When both are “H” level, only the combination circuit test is performed. It is possible to assign such as operation.
【００６０】一方、レベル判定回路５４〜５５が認識す
るレベルは、図５に示すように通常の論理素子のものと
は異なる設定となっている。すなわち、同図において、
領域７０ａは通常の論理素子が”Ｈ”レベルと認識する
領域，領域７０ｂは通常の論理素子が”Ｌ”レベルと認
識する領域である。On the other hand, the levels recognized by the level determination circuits 54 to 55 are set differently from those of ordinary logic elements as shown in FIG. That is, in FIG.
The region 70a is a region where the normal logic element recognizes the “H” level, and the region 70b is a region where the normal logic element recognizes the “L” level.
【００６１】これに対し、レベル判定回路５４が”Ｈ”
レベル，”Ｌ”レベルと認識する領域は、閾値電位Ｖ
TH1 を境としてそれぞれ領域７１ａ，領域領域７１ｂに
設定されている。同様にして、レベル判定回路５５が”
Ｈ”レベル，”Ｌ”レベルと認識する領域は、閾値電位
ＶTH2 を境としてそれぞれ領域７２ａ，領域領域７２ｂ
に設定されている。したがって、レベル判定回路５４，
５５の間でレベルが異なるのは図中の領域７３というこ
とになる。On the other hand, the level judgment circuit 54 sets "H"
Level, the area recognized as “L” level is the threshold potential V
The area 71a and the area area 71b are set with TH1 as a boundary. Similarly, the level determination circuit 55
The regions recognized as the H level and the L level are respectively divided into the region 72a and the region 72b with the threshold potential V TH2 as a boundary.
Is set to Therefore, the level judgment circuit 54,
The difference between the levels 55 is the area 73 in the figure.
【００６２】次に、上記構成による半導体装置の動作を
説明する。なお以下では、第１の電源１の動作電位を５
Ｖ，第２の電源２の動作電位を３．３Ｖ，動作モード切
り替え回路５２の基準電位をｌ．５Ｖ，接地電位を０Ｖ
とする。そうした場合、第２の電源２として図６に示さ
れる波形が供給された場合は、レベル判定回路５４〜５
５の波形がそれぞれ同図に図示したようになる。Next, the operation of the semiconductor device having the above configuration will be described. In the following, the operating potential of the first power supply 1 is set to 5
V, the operating potential of the second power supply 2 is 3.3 V, and the reference potential of the operating mode switching circuit 52 is 1. 5V, ground potential 0V
And In such a case, when the waveform shown in FIG. 6 is supplied as the second power supply 2, the level determination circuits 54 to 5
5 are as shown in FIG.
【００６３】すなわち、第２の電源２の電位が、動作電
位である３．３Ｖから０Ｖ（第２の電位）に変化する
と、レベル判定回路５５が”Ｈ”レベルを出力するよう
になる。これにより、Ｔ−フリップフロップ５６〜５７
のリセット端子が”Ｈ”レベルとなって、これらの出力
端子Ｑのレベルが”Ｌ”レベルに初期化される。なお、
このときレベル判定回路５４の出力も”Ｌ”レベルか
ら”Ｈ”レベルに変化する。次いで、第２の電源２の電
位が０Ｖから３．３Ｖに戻ると、レベル判定回路５５及
びレベル判定回路５４の出力端子Ｑのレベルがこの順番
で順次”Ｈ”レベルから”Ｌ”レベルに切り替わる。That is, when the potential of the second power supply 2 changes from 3.3 V, which is the operating potential, to 0 V (second potential), the level determination circuit 55 outputs the "H" level. Thereby, T-flip-flops 56 to 57
Are reset to "H" level, and the levels of these output terminals Q are initialized to "L" level. In addition,
At this time, the output of the level determination circuit 54 also changes from "L" level to "H" level. Next, when the potential of the second power supply 2 returns from 0 V to 3.3 V, the levels of the output terminals Q of the level determination circuits 55 and 54 are sequentially switched from the “H” level to the “L” level in this order. .
【００６４】その後に、第２の電源２の電位が、動作モ
ード切り替え回路５２の基準電位であるｌ．５Ｖ（第３
の電位）に設定されると、レベル判定回路５４の出力だ
けが”Ｌ”レベルから”Ｈ”レベルに変化する。これに
より、Ｔ−フリップフロップ５６のクロック入力端子Ｔ
にクロックが入力されて、Ｔ−フリップフロップ５６の
出力端子Ｑのレベルが”Ｌ”レベルから”Ｈ”レベルに
反転する。なお、第２の電源２の電位は閾値電位ＶTH2
を上回っているため、レベル判定回路５５の出力は相変
わらず”Ｌ”レベルのままとなる。After that, the potential of the second power supply 2 becomes l. 5V (3rd
), Only the output of the level determination circuit 54 changes from “L” level to “H” level. Thereby, the clock input terminal T of the T-flip-flop 56
And the level of the output terminal Q of the T-flip-flop 56 is inverted from “L” level to “H” level. Note that the potential of the second power supply 2 is the threshold potential V TH2
, The output of the level determination circuit 55 remains at the “L” level.
【００６５】その後、第２の電源２の電位が１．５Ｖか
ら３．３Ｖに戻ると、レベル判定回路５４の出力は”
Ｌ”レベルに戻る。そして再び、第２の電源２を３．３
Ｖから１．５Ｖに変化させると、Ｔ−フリップフロップ
５６にクロックが入ってその出力端子Ｑのレベルが”
Ｈ”レベルから”Ｌ”レベルへ反転する。すなわち、Ｔ
−フリップフロップ５６の出力端子ＱＢのレベルが”
Ｌ”レベルから”Ｈ”レベルに変化し、これによりＴ−
フリップフロップ５７にクロックが入ってその出力が反
転する。したがって、Ｔ−フリップフロップ５６，５７
の出力はそれぞれ”Ｌ”レベル，”Ｈ”レベルとなる。After that, when the potential of the second power supply 2 returns from 1.5 V to 3.3 V, the output of the level judgment circuit 54 becomes "
L "level. Then, the second power supply 2 is turned on to 3.3" again.
When the voltage is changed from V to 1.5 V, a clock enters the T-flip-flop 56 and the level of the output terminal Q thereof becomes "
Invert from H level to “L” level, that is, T
The level of the output terminal QB of the flip-flop 56 is "
The level changes from "L" level to "H" level.
The clock enters the flip-flop 57 and its output is inverted. Therefore, T-flip-flops 56 and 57
Are at "L" level and "H" level, respectively.
【００６６】これ以後は、第２の電源２を上述したのと
同様に変化させることで、Ｔ−フリップフロップ５６，
５７の出力が何れも”Ｈ”レベルとなったのち、再び、
Ｔ−フリップフロップ５６，５７の出力が共に”Ｌ”レ
ベルの状態に戻る。なお、第２の電源２の電位が閾値電
位ＶTH2 を下回らない限り、レベル判定回路５５の出力
は”Ｈ”レベルとならず、Ｔ−フリップフロップ５６〜
５７がリセットされることはない。換言すれば、第２の
電源２の電位を接地電位まで下げれば、これらのＴ−フ
リップフロップをリセットできることになる。Thereafter, by changing the second power supply 2 in the same manner as described above, the T-flip-flops 56,
After all the outputs of 57 become “H” level,
The outputs of the T-flip-flops 56 and 57 both return to the “L” level. As long as the potential of the second power supply 2 does not fall below the threshold potential V TH2 , the output of the level determination circuit 55 does not become “H” level, and the T-flip-flops 56 to
57 is never reset. In other words, these T-flip-flops can be reset by lowering the potential of the second power supply 2 to the ground potential.
【００６７】以上のように、Ｔ−フリップフロップ５６
〜５７が出力する論理値によってデコーダ５８の出力信
号を異ならせることができる。そのため、内部論理回路
５９に所望の動作モードを設定することができ、第１の
電源１，第２の電源２がそれぞれの動作電位である５
Ｖ，３．３Ｖの時に、設定された動作モードで半導体装
置を機能させることができる。As described above, the T-flip-flop 56
The output signal of the decoder 58 can be made different depending on the logical value output from the decoder 57. Therefore, a desired operation mode can be set in the internal logic circuit 59, and the first power supply 1 and the second power supply 2 have the respective operation potentials of 5
At 3.3 V, the semiconductor device can function in the set operation mode.
【００６８】なお、Ｔ−フリップフロップの段数を変更
することにより、必要とする動作モードの種類の数を容
易に変更することもできる。また、本実施形態ではレベ
ル判定回路５４，５５としてインバータを用いたが、こ
れ以外にも各種の組み合わせ回路或いはトランスファゲ
ートを使用して実現することも可能である。また、論理
回路をバイパスする際は、入力端子をそのまま出力端子
へ送出するのではなく、入力端子に与えられる信号を反
転させて出力端子へ送出するようにしても良い。By changing the number of stages of the T-flip-flops, the number of required operation modes can be easily changed. In this embodiment, inverters are used as the level determination circuits 54 and 55. However, it is also possible to use various combinational circuits or transfer gates. When the logic circuit is bypassed, the input terminal may not be sent to the output terminal as it is, but the signal supplied to the input terminal may be inverted and sent to the output terminal.
【００６９】また、上記各実施形態では、出力端子をテ
ストする場合について説明したが、これを双方向端子や
トライステート端子に適用しても良い。そうした場合
は、ある入力端子の論理値をこれら各端子に供給すると
共に、この入力端子とは別の入力端子の論理値をこれら
各端子のイネーブル信号にして、これら双方向端子やト
ライステート端子のイネーブル／ディセーブルを制御す
れば良い。こうすれば、双方向端子やトライステート端
子の論理値の設定に依存する試験を実施するにあたり、
これら各端子の論理値の設定を容易に行うことが可能と
なる。In each of the above embodiments, the case where the output terminal is tested has been described. However, this may be applied to a bidirectional terminal or a tristate terminal. In such a case, the logical value of a certain input terminal is supplied to each of these terminals, and the logical value of another input terminal different from this input terminal is used as an enable signal for each of these terminals, so that the bidirectional terminal and the tristate terminal are used. What is necessary is just to control enable / disable. In this way, when performing a test depending on the setting of the logical value of the bidirectional terminal or the tristate terminal,
It is possible to easily set the logical values of these terminals.
【００７０】さらに、請求項の記載に関連して本発明は
次の態様をとりうる。請求項１０として、前記動作モー
ド切り換え手段は、前記制御入力端の電位が動作電位の
場合に前記各論理回路の出力を選択し、前記制御入力端
の電位が非動作電位の場合に前記入力端子に与えられる
信号を選択することを特徴とする請求項２記載の半導体
装置が考えられる。Further, the present invention can take the following aspects in connection with the description of the claims. According to claim 10, the operation mode switching means selects an output of each of the logic circuits when the potential of the control input terminal is an operation potential, and selects the input terminal when the potential of the control input terminal is a non-operation potential. The semiconductor device according to claim 2, wherein a signal given to the semiconductor device is selected.
【００７１】請求項１１として、前記動作モード切り換
え手段は、前記制御入力端に与えられる全ての電源の電
位が非動作電位である場合に前記入力端子に与えられる
信号を選択し、前記制御入力端の電位のうちの何れかが
動作電位である場合は、該動作電位が供給されている前
記何れかの論理回路に対して前記入力端子に与えられる
信号を入力すると共に該論理回路の出力を選択すること
を特徴とする請求項２記載の半導体装置が考えられる。According to an eleventh aspect, the operation mode switching means selects a signal supplied to the input terminal when all the power supply potentials supplied to the control input terminal are non-operating potentials. If any of the potentials is the operating potential, a signal given to the input terminal is input to any of the logic circuits to which the operating potential is supplied, and the output of the logic circuit is selected. A semiconductor device according to claim 2 is considered.
【００７２】請求項１２として、前記動作モード切り換
え手段は、前記制御入力端の電位が非動作電位である場
合に、前記入力端子に入力される信号の論理に依らず、
前記第２〜第ｎの回路ブロックへの入力を固定値に設定
する入力固定手段を有することを特徴とする請求項２記
載の半導体装置が考えられる。According to a twelfth aspect, when the potential of the control input terminal is a non-operating potential, the operating mode switching means does not depend on the logic of a signal input to the input terminal.
3. The semiconductor device according to claim 2, further comprising input fixing means for setting inputs to the second to nth circuit blocks to fixed values.
【００７３】請求項１３として、前記動作モード切り換
え手段と前記入力固定手段には互いに異なる電位の電源
が供給されていることを特徴とする請求項１２記載の半
導体装置が考えられる。請求項１４として、前記入力端
子に与えられる信号をそのまま若しくは論理反転して前
記出力端子へ送出することを特徴とする請求項２記載の
半導体装置が考えられる。According to a thirteenth aspect, a semiconductor device according to the twelfth aspect, wherein power sources having different potentials are supplied to the operation mode switching means and the input fixing means. According to a fourteenth aspect, the semiconductor device according to the second aspect is characterized in that a signal applied to the input terminal is sent as it is or logically inverted to the output terminal.
【００７４】請求項１５として、前記非動作電位は接地
電位であることを特徴とする請求項３〜５，７〜８，１
０〜１２の何れかの項記載の半導体装置が考えられる。
請求項１６として、前記第２〜第ｎの回路ブロックと前
記動作モード切り換え手段には互いに異なる電位の電源
が供給されることを特徴とする請求項１〜１５の何れか
の項記載の半導体装置が考えられる。According to a fifteenth aspect, the non-operating potential is a ground potential.
The semiconductor device according to any one of items 0 to 12 is considered.
16. The semiconductor device according to claim 1, wherein power supplies having different potentials are supplied to the second to nth circuit blocks and the operation mode switching unit. Can be considered.
【００７５】[0075]
【発明の効果】以上説明したように、本発明によれば、
半導体装置に供給されている第２〜第ｎの電源の電位に
基づいて動作モードを切り換えるので、動作モードの切
り換えのために専用の制御端子を一切必要とせず、した
がって、ユーザが使用可能な信号端子を減らしてしまう
ことがないという効果が得られる。また、制御端子と信
号入力用の端子を共用しない構成を採用しているので、
半導体装置が動作状態にある場合に、入力される信号に
波形なまりが存在しても動作モード切り換え手段を誤設
定してしまう恐れがないという効果もある。As described above, according to the present invention,
Since the operation mode is switched based on the potentials of the second to n-th power supplies supplied to the semiconductor device, there is no need for a dedicated control terminal for switching the operation mode. The effect of not reducing the number of terminals can be obtained. In addition, because it adopts a configuration that does not share the control terminal and the signal input terminal,
When the semiconductor device is in the operation state, there is also an effect that there is no possibility that the operation mode switching means is erroneously set even if the input signal has a rounded waveform.
【００７６】また、請求項２記載の発明によれば、制御
入力端における電位に基づいて入力端子に与えられる信
号と各論理回路の出力のうちの何れかを選択して出力端
子へ送出するので、入力端子に与えられる信号を選択す
るように設定することで、論理回路をバイパスして入力
端子の信号を出力端子へ与えられ、半導体装置のテスト
にあたって出力端子の論理値の確定を容易に行うことが
でき、したがって、必要されるテストパターン数及びテ
スト時間を大幅に削減できるという効果が得られる。According to the second aspect of the present invention, one of the signal applied to the input terminal and the output of each logic circuit is selected based on the potential at the control input terminal and sent to the output terminal. By setting so that the signal given to the input terminal is selected, the signal of the input terminal is given to the output terminal by bypassing the logic circuit, and the logic value of the output terminal is easily determined in the test of the semiconductor device. Therefore, the required number of test patterns and the required test time can be significantly reduced.
【００７７】また、請求項３記載の発明によれば、制御
入力端の電位が非動作電位の場合において、入力端子の
論理値を双方向端子若しくはトライステート端子に供給
すると共に、これとは別の入力端子の論理値で双方向端
子若しくはトライステート端子の制御を行うので、半導
体装置のテストが双方向端子若しくはトライステート端
子の論理値の設定に依存する場合であっても、これら端
子の論理値の設定を容易に行うことができるという効果
が得られる。According to the third aspect of the present invention, when the potential of the control input terminal is the non-operating potential, the logical value of the input terminal is supplied to the bidirectional terminal or the tristate terminal. The bi-directional terminal or tri-state terminal is controlled by the logical value of the input terminal of the semiconductor device. Therefore, even if the test of the semiconductor device depends on the setting of the logical value of the bi-directional terminal or tri-state terminal, the logical The effect is obtained that the value can be easily set.
【００７８】また、請求項４記載の発明によれば、各論
理回路にラッチ回路を設けると共に、非動作電位を接地
電位とせずに各論理回路がその状態値を保持できる電位
に設定しているので、動作モードを切り換えた後に、そ
の動作モードで不要となる回路を切り離した場合にも、
切り離した回路の状態値を保持できるという効果が得ら
れる。According to the fourth aspect of the present invention, each logic circuit is provided with a latch circuit, and the non-operating potential is set to a potential at which each logic circuit can hold its state value without being set to the ground potential. Therefore, even if an unnecessary circuit is disconnected in the operation mode after switching the operation mode,
The effect is obtained that the state value of the separated circuit can be held.
【００７９】また、請求項５記載の発明によれば、供給
される電源の電位が非動作電位の場合に各回路ブロック
はその動作を行わないので、動作モードを切り換えた場
合に、切り換え後の動作モードにおいて不要な回路ブロ
ックを切り離して半導体装置を動作させられるという効
果が得られる。According to the fifth aspect of the present invention, when the potential of the supplied power is the non-operating potential, each circuit block does not perform its operation. In the operation mode, an advantage is obtained in that an unnecessary circuit block can be separated to operate the semiconductor device.
【００８０】また、請求項８記載の発明によれば、制御
入力端の電源電位の変化を検出してフリップフロップの
論理値を変化させるので、接地電位のほかに少なくとも
２種類の電源を設ければ、フリップフロップの個数の２
乗に相当するだけの動作モードを設定できるという効果
が得られる。According to the eighth aspect of the present invention, since a change in the power supply potential at the control input terminal is detected to change the logic value of the flip-flop, at least two types of power supplies are provided in addition to the ground potential. If the number of flip-flops is 2
The effect is obtained that an operation mode corresponding to the power can be set.
【００８１】また、請求項９記載の発明によれば、各電
源の電位の変化範囲を動作電位と接地電位の間に設定し
ているので、半導体装置の素子を破壊する危険性を低減
させることができるという効果が得られる。According to the ninth aspect of the present invention, since the range of change in the potential of each power supply is set between the operating potential and the ground potential, the risk of destroying elements of the semiconductor device can be reduced. Is obtained.
【図１】 本発明の第１実施形態による半導体装置の構
成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention.
【図２】 同装置を半導体チップ２０に実装した場合の
平面図である。FIG. 2 is a plan view when the same device is mounted on a semiconductor chip 20.
【図３】 本発明の第２実施形態による半導体装置の構
成を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration of a semiconductor device according to a second embodiment of the present invention;
【図４】 本発明の第３実施形態による半導体装置の構
成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a semiconductor device according to a third embodiment of the present invention.
【図５】 同実施形態において、レベル判定回路５４〜
５５が認識する領域と電源電位の関係を示す図である。FIG. 5 is a circuit diagram showing a level determination circuit according to the first embodiment;
FIG. 5 is a diagram illustrating a relationship between a region recognized by 55 and a power supply potential.
【図６】 同実施形態において、第２の電源の波形とレ
ベル判定回路５４〜５５の波形の関係を示すタイミング
チャートである。FIG. 6 is a timing chart showing a relationship between a waveform of a second power supply and waveforms of level determination circuits 54 to 55 in the same embodiment.
【図７】 第１の従来技術による半導体装置の構成を示
すブロック図である。FIG. 7 is a block diagram showing a configuration of a semiconductor device according to a first conventional technique.
【図８】 第２の従来技術による半導体装置に設けられ
たテスト回路の回路図である。FIG. 8 is a circuit diagram of a test circuit provided in a semiconductor device according to a second conventional technique.
【図９】 同テスト回路の動作を示すタイミングチャー
トである。FIG. 9 is a timing chart showing the operation of the test circuit.
【図１０】 同テスト回路において、波形なまりを考慮
した場合の回路動作を示すタイミングチャートである。FIG. 10 is a timing chart showing a circuit operation in the test circuit in the case where waveform rounding is considered.
【図１１】 第３の従来技術による半導体装置の構成の
要部を示す回路図である。FIG. 11 is a circuit diagram showing a main part of a configuration of a semiconductor device according to a third conventional technique.
【図１２】 同装置において、制御信号端子１３０に入
力される電圧と動作モード設定検出信号１３１の電圧と
の関係を示すグラフである。FIG. 12 is a graph showing a relationship between a voltage input to a control signal terminal 130 and a voltage of an operation mode setting detection signal 131 in the device.
【図１３】 第１の従来技術による半導体装置を２種類
の電源で駆動する形態とした場合のブロック図である。FIG. 13 is a block diagram in the case where the semiconductor device according to the first conventional technique is driven by two types of power supplies.
【図１４】 同装置を半導体チップ１５０に実装した場
合の平面図である。FIG. 14 is a plan view when the same device is mounted on a semiconductor chip 150.
１…第１の電源、２…第２の電源、３，３０，５１…第
１の回路、４…第１の電源供給配線、５，３１，５２…
動作モード切り換え回路、６…入力端子、７…入力バッ
ファ、８…出力端子、９…出力バッファ、１０，３２，
５３…第２の回路、１１…第２の電源供給配線、１２…
接地電源供給配線、１３…接地電源、１４，５９…内部
論理回路、１５，４０〜４２…インバータ、１６，１７
…アンドゲート、１８，４５〜４７…セレクタ、２０…
半導体チップ、２１…入出力用バッファ、２２…論理セ
ル、２３…ボンディングパッド、３３…第３の回路、３
４…第４の回路、３５…第３の電源、３６…第４の電
源、３７〜３９…論理回路、４３ａ〜４３ｃ…ナンドゲ
ート、４８…第３の電源供給配線、４９…第４の電源供
給配線、５４，５５…レベル判定回路、５６，５７…Ｔ
−フリップフロップ、５８…デコーダDESCRIPTION OF SYMBOLS 1 ... 1st power supply, 2 ... 2nd power supply, 3, 30, 51 ... 1st circuit, 4 ... 1st power supply wiring, 5, 31, 52 ...
Operation mode switching circuit, 6 input terminal, 7 input buffer, 8 output terminal, 9 output buffer, 10, 32,
53 ... second circuit, 11 ... second power supply wiring, 12 ...
Ground power supply wiring, 13: ground power supply, 14, 59: internal logic circuit, 15, 40 to 42: inverter, 16, 17
... AND gate, 18, 45-47 ... selector, 20 ...
Semiconductor chip, 21 input / output buffer, 22 logic cell, 23 bonding pad, 33 third circuit, 3
Reference numeral 4: fourth circuit, 35: third power supply, 36: fourth power supply, 37 to 39: logic circuit, 43a to 43c: NAND gate, 48: third power supply wiring, 49: fourth power supply Wiring, 54, 55 ... level judgment circuit, 56, 57 ... T
-Flip-flop, 58 ... decoder
Claims (9)
〜第ｎ（ｎは２以上の自然数）の電源により駆動される
半導体装置において、 前記第１の電源の電位が供給される第１の回路ブロック
と、 前記第２〜第ｎの電源の電位がそれぞれ供給される第２
〜第ｎの回路ブロックと、 前記第２〜第ｎの電源の電位が制御入力端に与えられ、
これら電源の電位に基づいて装置の動作モードを切り換
える動作モード切り換え手段とを具備することを特徴と
する半導体装置。1. A ground power supply and a first power supply different from the ground power supply.
In a semiconductor device driven by an nth to nth (n is a natural number of 2 or more) power supplies, a first circuit block to which a potential of the first power supply is supplied, and a potential of the second to nth power supplies 2nd supplied respectively
To the n-th circuit block, and the potentials of the second to n-th power supplies are supplied to a control input terminal.
A semiconductor device comprising: an operation mode switching means for switching an operation mode of the device based on the potential of the power supply.
第１の回路ブロックの入力端子に与えられる信号に基づ
いて所定の演算を行う論理回路をそれぞれ有し、 前記動作モード切り換え手段は、前記制御入力端におけ
る電位に基づき、前記入力端子に与えられる信号及び前
記各論理回路の出力のうちの何れかを選択し、選択され
た信号を前記第１の回路ブロックの出力端子へ送出する
ことを特徴とする請求項１記載の半導体装置。2. The second to n-th circuit blocks each include a logic circuit that performs a predetermined operation based on a signal supplied to an input terminal of the first circuit block, and the operation mode switching unit includes: Selecting one of a signal supplied to the input terminal and an output of each of the logic circuits based on a potential at the control input terminal, and transmitting the selected signal to an output terminal of the first circuit block. The semiconductor device according to claim 1, wherein:
しくはトライステート端子を有し、 前記動作モード切り換え手段は、前記制御入力端の電位
が非動作電位である場合に、前記入力端子とは別の入力
端子に与えられた信号により前記双方向端子若しくは前
記トライステート端子のイネーブル／ディセーブルを制
御することを特徴とする請求項２記載の半導体装置。3. The device according to claim 1, further comprising: a bidirectional terminal or a tri-state terminal in place of the output terminal, wherein the operation mode switching unit is configured to connect to the input terminal when a potential of the control input terminal is a non-operation potential. 3. The semiconductor device according to claim 2, wherein enable / disable of said bidirectional terminal or said tristate terminal is controlled by a signal supplied to another input terminal.
加すると共に、前記非動作電位を前記各論理回路がその
状態値を保持可能な電位に設定したことを特徴とする請
求項２記載の半導体装置。4. A circuit according to claim 2, wherein a latch circuit is added to an input of each of said logic circuits, and said non-operating potential is set to a potential at which each of said logic circuits can hold its state value. Semiconductor device.
ぞれ前記第２〜第ｎの電源の電位が非動作電位の場合に
その動作を行わないことを特徴とする請求項１〜４の何
れかの項記載の半導体装置。5. The circuit according to claim 1, wherein the second to n-th circuit blocks do not operate when the potentials of the second to n-th power supplies are non-operating potentials. A semiconductor device according to any one of the preceding claims.
御入力端に与えられる電源の電位の変化に基づいて前記
動作モードを切り換えることを特徴とする請求項１記載
の半導体装置。6. The semiconductor device according to claim 1, wherein the operation mode switching means switches the operation mode based on a change in a potential of a power supply supplied to the control input terminal.
れ所定の演算を行う論理回路を具備すると共に、 前記制御入力端に与えられる電源の電位が非動作電位の
場合に前記動作モードの初期設定を行う初期設定手段
と、 前記制御入力端に与えられる電源の電位が非動作電位か
ら動作電位に変化したか若しくは所定の基準電位から動
作電位に変化したことを検出して、前記動作モードの変
更を行うモード変更手段とを有し、 前記各論理回路は、前記モード変更手段によって変更さ
れた動作モードに応じて所定の動作を行うことを特徴と
する請求項６記載の半導体装置。7. The second to n-th circuit blocks each include a logic circuit for performing a predetermined operation, and when the potential of a power supply supplied to the control input terminal is a non-operating potential, an initial state of the operating mode is set. Initial setting means for setting, detecting that the potential of the power supply supplied to the control input terminal has changed from a non-operating potential to an operating potential or has changed from a predetermined reference potential to an operating potential, 7. The semiconductor device according to claim 6, further comprising: a mode changing unit for performing a change, wherein each of the logic circuits performs a predetermined operation according to the operation mode changed by the mode changing unit.
のフリップフロップと、前記制御入力端に接続されて互
いに閾値が異なる少なくとも２個の組み合わせ回路若し
くはトランスファゲートを有し、 前記各組み合わせ回路若しくは各トランスファゲート
は、前記制御入力端における電源の電位の変化を検出し
て、前記フリップフロップの論理値を変化させることを
特徴とする請求項７記載の半導体装置。8. The mode changing means includes at least one flip-flop and at least two combination circuits or transfer gates connected to the control input terminal and having different threshold values from each other. 8. The semiconductor device according to claim 7, wherein the transfer gate changes a logical value of the flip-flop by detecting a change in a potential of a power supply at the control input terminal.
と接地電位の間で変化することを特徴とする請求項１〜
８の何れかの項記載の半導体装置。9. The device according to claim 1, wherein the potentials of said second to n-th power supplies change between an operating potential and a ground potential.
9. The semiconductor device according to claim 8.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23707796A JP3184101B2 (en) | 1996-09-06 | 1996-09-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23707796A JP3184101B2 (en) | 1996-09-06 | 1996-09-06 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1082840A true JPH1082840A (en) | 1998-03-31 |
| JP3184101B2 JP3184101B2 (en) | 2001-07-09 |
Family
ID=17010083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23707796A Expired - Fee Related JP3184101B2 (en) | 1996-09-06 | 1996-09-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3184101B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006322732A (en) * | 2005-05-17 | 2006-11-30 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
-
1996
- 1996-09-06 JP JP23707796A patent/JP3184101B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006322732A (en) * | 2005-05-17 | 2006-11-30 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3184101B2 (en) | 2001-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5646558A (en) | Plurality of distinct multiplexers that operate as a single multiplexer | |
| KR100309723B1 (en) | Integrated circuit device including cmos tri-state drivers suitable for powerdown | |
| US5598114A (en) | High speed reduced area multiplexer | |
| US5625303A (en) | Multiplexer having a plurality of internal data paths that operate at different speeds | |
| JP3552972B2 (en) | Static clock pulse oscillator, spatial light modulator, and display | |
| US6285213B1 (en) | Semiconductor integrated circuit device | |
| US5283565A (en) | Multimode input circuit receiving two signals having amplitude variations different from each other | |
| US6242948B1 (en) | Semiconductor integrated circuit device | |
| JPH1084274A (en) | Semiconductor logic circuit and circuit layout structure | |
| US8441286B2 (en) | Four logic state voltage to two output decompressor IC | |
| US6411150B1 (en) | Dynamic control of input buffer thresholds | |
| JPH0338873A (en) | Integrated circuit | |
| US5668482A (en) | Bus maintenance circuit | |
| US5124590A (en) | CMOS tri-mode input buffer | |
| JP3184101B2 (en) | Semiconductor device | |
| US6710638B2 (en) | Voltage conversion circuit and semiconductor device | |
| US7091755B1 (en) | Low voltage input circuit with high voltage tolerance capability | |
| JP2001339285A (en) | Power-off detecting circuit | |
| JP2001228220A (en) | Test circuit of semiconductor device | |
| JP2004088641A (en) | Input/output buffer and integrated circuit | |
| US20030034802A1 (en) | Quad state logic design methods, circuits, and systems | |
| JP2659663B2 (en) | LCD drive circuit with port function | |
| JPH1141086A (en) | Integrated circuit | |
| KR19990057925A (en) | Output buffer control circuit | |
| JP2003258110A (en) | Semiconductor integrated circuit device and method for measuring input threshold |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010403 |
|
| LAPS | Cancellation because of no payment of annual fees |