JPH1070451A - Ｆｅｔ型出力回路，ｆｅｔ型入力回路およびｆｅｔ型入出力回路 - Google Patents
Ｆｅｔ型出力回路，ｆｅｔ型入力回路およびｆｅｔ型入出力回路Info
- Publication number
- JPH1070451A JPH1070451A JP8224721A JP22472196A JPH1070451A JP H1070451 A JPH1070451 A JP H1070451A JP 8224721 A JP8224721 A JP 8224721A JP 22472196 A JP22472196 A JP 22472196A JP H1070451 A JPH1070451 A JP H1070451A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- type
- fet
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 消費電力が少なく、電位電源の数を減らした
ＦＥＴ型入出力回路を提供することである。 【解決手段】 正相側回路において、ＦＥＴ ＭＮ１１
は遅延回路Ｄ１１とパルス発生回路ＣＯ−１２によって
入力のレベルに変化があったときの遅延時間の間だけ
で、次に入力が変化するまではＦＥＴ ＭＮ１１は遮断
状態を保ち、終端抵抗ＲＴ１１を通した定常電流は流れ
ない。逆相側回路においても同様である。入力回路ＣＩ
−１１では伝送線路Ｌ１１，Ｌ１２の終端電位を高電位
電源、あるいは低電位電源の電位と共通化しても入力信
号を増幅できる構成を特徴としている。
ＦＥＴ型入出力回路を提供することである。 【解決手段】 正相側回路において、ＦＥＴ ＭＮ１１
は遅延回路Ｄ１１とパルス発生回路ＣＯ−１２によって
入力のレベルに変化があったときの遅延時間の間だけ
で、次に入力が変化するまではＦＥＴ ＭＮ１１は遮断
状態を保ち、終端抵抗ＲＴ１１を通した定常電流は流れ
ない。逆相側回路においても同様である。入力回路ＣＩ
−１１では伝送線路Ｌ１１，Ｌ１２の終端電位を高電位
電源、あるいは低電位電源の電位と共通化しても入力信
号を増幅できる構成を特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴ型半導体集
積回路において、信号の伝送を行うＦＥＴ型の出力回
路，入力回路および入出力回路に関し、特に、伝送信号
の小振幅化を行い、低消費電力化、かつ、高速化の効果
を得るのに好適な回路に関するものである。
積回路において、信号の伝送を行うＦＥＴ型の出力回
路，入力回路および入出力回路に関し、特に、伝送信号
の小振幅化を行い、低消費電力化、かつ、高速化の効果
を得るのに好適な回路に関するものである。
【０００２】
【従来の技術】図５に、従来の、伝送信号を小振幅化し
て高速な信号伝送を行うＦＥＴ型入出力回路（参考文
献：日経エレクトロニクス，１９９３．９．２７，ｐ
ｐ．２６９）を示す。
て高速な信号伝送を行うＦＥＴ型入出力回路（参考文
献：日経エレクトロニクス，１９９３．９．２７，ｐ
ｐ．２６９）を示す。
【０００３】図５では、ＦＥＴ型出力回路ＣＯ−０１
と、ＦＥＴ型入力回路ＣＩ−０１に、第１の伝送線路Ｌ
０１、第２の伝送線路Ｌ０２と、伝送線路を整合終端し
て高速の信号伝送を可能とするための第１の終端抵抗Ｒ
Ｔ０１、第２の終端抵抗ＲＴ０２を含めて、従来のＦＥ
Ｔ型入出力回路として示した。以下、特に必要のない限
り、「ＦＥＴ型」は省略する。
と、ＦＥＴ型入力回路ＣＩ−０１に、第１の伝送線路Ｌ
０１、第２の伝送線路Ｌ０２と、伝送線路を整合終端し
て高速の信号伝送を可能とするための第１の終端抵抗Ｒ
Ｔ０１、第２の終端抵抗ＲＴ０２を含めて、従来のＦＥ
Ｔ型入出力回路として示した。以下、特に必要のない限
り、「ＦＥＴ型」は省略する。
【０００４】出力回路ＣＯ−０１の正相出力ＯＵＴ０１
は第１の伝送線路Ｌ０１の一端に、逆相出力ＯＵＴ０１
Ｎは第２の伝送線路Ｌ０２の一端に、それぞれ接続さ
れ、第１の伝送線路Ｌ０１の他端は入力回路ＣＩ−０１
の正相入力ＩＮ０２に、第２の伝送線路Ｌ０２の他端は
逆相入力ＩＮ０２Ｎにそれぞれ接続される。さらに、第
１の伝送線路Ｌ０１、第２の伝送線路Ｌ０２の入力回路
ＣＩ−０１側は、それぞれ、第１の終端抵抗ＲＴ０１、
第２の終端抵抗ＲＴ０２を介して終端電位電源Ｐ０３に
終端される。ここで、終端電位電源Ｐ０３は、入出力回
路の高電位電源Ｐ０１と低電位電源Ｐ０２のほぼ中間の
電位に設定される。
は第１の伝送線路Ｌ０１の一端に、逆相出力ＯＵＴ０１
Ｎは第２の伝送線路Ｌ０２の一端に、それぞれ接続さ
れ、第１の伝送線路Ｌ０１の他端は入力回路ＣＩ−０１
の正相入力ＩＮ０２に、第２の伝送線路Ｌ０２の他端は
逆相入力ＩＮ０２Ｎにそれぞれ接続される。さらに、第
１の伝送線路Ｌ０１、第２の伝送線路Ｌ０２の入力回路
ＣＩ−０１側は、それぞれ、第１の終端抵抗ＲＴ０１、
第２の終端抵抗ＲＴ０２を介して終端電位電源Ｐ０３に
終端される。ここで、終端電位電源Ｐ０３は、入出力回
路の高電位電源Ｐ０１と低電位電源Ｐ０２のほぼ中間の
電位に設定される。
【０００５】出力回路ＣＯ−０１は、インバータＩＶ０
１，ＩＶ０２，ＩＶ０３と、Ｎ型ＦＥＴ ＭＮ０１，Ｍ
Ｎ０２と、Ｐ型ＦＥＴ ＭＰ０１，ＭＰ０２からなる。
ここで、インバータは入力を反転して出力するものであ
る。また、Ｎ型ＦＥＴは、ゲートが高レベルのときにソ
ース・ドレイン間が導通状態となり、ゲートが低レベル
のときにソース・ドレイン間が遮断状態となるものであ
り、Ｐ型ＦＥＴは、ゲートが低レベルのときにソース・
ドレイン間が導通状態となり、ゲートが高レベルのとき
にソース・ドレイン間が遮断状態となるものである。
１，ＩＶ０２，ＩＶ０３と、Ｎ型ＦＥＴ ＭＮ０１，Ｍ
Ｎ０２と、Ｐ型ＦＥＴ ＭＰ０１，ＭＰ０２からなる。
ここで、インバータは入力を反転して出力するものであ
る。また、Ｎ型ＦＥＴは、ゲートが高レベルのときにソ
ース・ドレイン間が導通状態となり、ゲートが低レベル
のときにソース・ドレイン間が遮断状態となるものであ
り、Ｐ型ＦＥＴは、ゲートが低レベルのときにソース・
ドレイン間が導通状態となり、ゲートが高レベルのとき
にソース・ドレイン間が遮断状態となるものである。
【０００６】出力回路ＣＯ−０１の入力ＩＮ０１は、イ
ンバータＩＶ０１，ＩＶ０３の入力に接続される。
ンバータＩＶ０１，ＩＶ０３の入力に接続される。
【０００７】インバータＩＶ０１の出力はノードＮ０１
に接続され、ノードＮ０１はＮ型ＦＥＴ ＭＮ０１のゲ
ートとＰ型ＦＥＴ ＭＰ０１のゲートに接続される。Ｎ
型ＦＥＴ ＭＮ０１のドレインとＰ型ＦＥＴ ＭＰ０１
のドレインは共に出力回路ＣＯ−０１の正相出力ＯＵＴ
０１に接続され、Ｎ型ＦＥＴ ＭＮ０１のソースは低電
位電源Ｐ０２に、Ｐ型ＦＥＴ ＭＰ０１のソースは高電
位電源Ｐ０１に、それぞれ接続される。
に接続され、ノードＮ０１はＮ型ＦＥＴ ＭＮ０１のゲ
ートとＰ型ＦＥＴ ＭＰ０１のゲートに接続される。Ｎ
型ＦＥＴ ＭＮ０１のドレインとＰ型ＦＥＴ ＭＰ０１
のドレインは共に出力回路ＣＯ−０１の正相出力ＯＵＴ
０１に接続され、Ｎ型ＦＥＴ ＭＮ０１のソースは低電
位電源Ｐ０２に、Ｐ型ＦＥＴ ＭＰ０１のソースは高電
位電源Ｐ０１に、それぞれ接続される。
【０００８】インバータＩＶ０３の出力はノードＩＮ０
１Ｎに接続され、ノードＩＮ０１ＮはインバータＩＶ０
２に入力される。インバータＩＶ０２の出力はノードＮ
０１Ｎに接続され、ノードＮ０１ＮはＮ型ＦＥＴ ＭＮ
０２のゲートとＰ型ＦＥＴＭＰ０２のゲートに接続され
る。Ｎ型ＦＥＴ ＭＮ０２のドレインとＰ型ＦＥＴＭＰ
０２のドレインは共に出力回路ＣＯ−０１の逆相出力Ｏ
ＵＴ０１Ｎに接続され、Ｎ型ＦＥＴ ＭＮ０２のソース
は低電位電源Ｐ０２に、Ｐ型ＦＥＴ ＭＰ０２のソース
は高電位電源Ｐ０１に、それぞれ接続される。
１Ｎに接続され、ノードＩＮ０１ＮはインバータＩＶ０
２に入力される。インバータＩＶ０２の出力はノードＮ
０１Ｎに接続され、ノードＮ０１ＮはＮ型ＦＥＴ ＭＮ
０２のゲートとＰ型ＦＥＴＭＰ０２のゲートに接続され
る。Ｎ型ＦＥＴ ＭＮ０２のドレインとＰ型ＦＥＴＭＰ
０２のドレインは共に出力回路ＣＯ−０１の逆相出力Ｏ
ＵＴ０１Ｎに接続され、Ｎ型ＦＥＴ ＭＮ０２のソース
は低電位電源Ｐ０２に、Ｐ型ＦＥＴ ＭＰ０２のソース
は高電位電源Ｐ０１に、それぞれ接続される。
【０００９】入力回路ＣＩ−０１は、差動増幅回路ＡＭ
Ｐ０１からなる。入力回路ＣＩ−０１の正相入力ＩＮ０
２と逆相入力ＩＮ０２Ｎは、差動増幅回路ＡＭＰ０１の
＋側入力と−側入力に、それぞれ接続され、差動増幅回
路ＡＭＰ０１の出力は、入力回路ＣＩ−０１の出力ＯＵ
Ｔ０２となる。増幅回路ＡＭＰ０１には、種々の回路の
適用が可能であるが、一般には、Ｐ型ＦＥＴのカレント
ミラー回路を負荷とした、Ｎ型ＦＥＴ差動増幅回路が用
いられている。
Ｐ０１からなる。入力回路ＣＩ−０１の正相入力ＩＮ０
２と逆相入力ＩＮ０２Ｎは、差動増幅回路ＡＭＰ０１の
＋側入力と−側入力に、それぞれ接続され、差動増幅回
路ＡＭＰ０１の出力は、入力回路ＣＩ−０１の出力ＯＵ
Ｔ０２となる。増幅回路ＡＭＰ０１には、種々の回路の
適用が可能であるが、一般には、Ｐ型ＦＥＴのカレント
ミラー回路を負荷とした、Ｎ型ＦＥＴ差動増幅回路が用
いられている。
【００１０】また、図には明示していないが、インバー
タＩＶ０１，ＩＶ０２，ＩＶ０３、差動増幅回路ＡＭＰ
０１の高電位電源は高電位電源Ｐ０１に、低電位電源は
低電位電源Ｐ０２にそれぞれ接続される。
タＩＶ０１，ＩＶ０２，ＩＶ０３、差動増幅回路ＡＭＰ
０１の高電位電源は高電位電源Ｐ０１に、低電位電源は
低電位電源Ｐ０２にそれぞれ接続される。
【００１１】次に、図５に示す従来のＦＥＴ型入出力回
路の動作を図６を用いて説明する。ここで、高電位電源
Ｐ０１，低電位電源Ｐ０２，終端電位電源Ｐ０３の電位
を、それぞれ、ＶＤＤ，ＧＮＤ，ＶＴＴとする。
路の動作を図６を用いて説明する。ここで、高電位電源
Ｐ０１，低電位電源Ｐ０２，終端電位電源Ｐ０３の電位
を、それぞれ、ＶＤＤ，ＧＮＤ，ＶＴＴとする。
【００１２】出力回路ＣＯ−０１の入力ＩＮ０１には、
高レベルとしてＶＤＤ、低レベルとしてＧＮＤが入力さ
れる。
高レベルとしてＶＤＤ、低レベルとしてＧＮＤが入力さ
れる。
【００１３】出力回路ＣＯ−０１の入力ＩＮ０１がＧＮ
Ｄのとき、ノードＮ０１はＶＤＤとなり、Ｎ型ＦＥＴ
ＭＮ０１は導通状態、Ｐ型ＦＥＴ ＭＰ０１は遮断状態
となる。このとき、出力回路ＣＯ−０１の正相出力ＯＵ
Ｔ０１の電位は、ＶＴＴとＧＮＤの電位差を第１の終端
抵抗ＲＴ０１とＮ型ＦＥＴ ＭＮ０１のオン抵抗で抵抗
分割した値、すなわちＶＯＬ０となる。一方ノードＮ０
１ＮはＧＮＤとなり、Ｎ型ＦＥＴ ＭＮ０２は遮断状
態、Ｐ型ＦＥＴ ＭＰ０２は導通状態となる。よって、
出力回路ＣＯ−０１の逆相出力ＯＵＴ０１Ｎの電位は、
ＶＤＤとＶＴＴの電位差をＰ型ＦＥＴ ＭＰ０２のオン
抵抗と第２の終端抵抗ＲＴ０２で抵抗分割した値、すな
わちＶＯＬ０となる。入力回路ＣＩ−０１では、出力回
路ＣＯ−０１の正相出力ＯＵＴ０１から入力回路ＣＩ−
０１の正相入力ＩＮ０２に伝送された電位ＶＯＬ０と、
出力回路ＣＯ−０１の逆相出力ＯＵＴ０１Ｎから入力回
路ＣＩ−０１の逆相入力ＩＮ０２Ｎに伝送された電位Ｖ
ＯＨ０を、ＧＮＤに等しい電位に増幅して出力ＯＵＴ０
２に出力し、転送は完了する。
Ｄのとき、ノードＮ０１はＶＤＤとなり、Ｎ型ＦＥＴ
ＭＮ０１は導通状態、Ｐ型ＦＥＴ ＭＰ０１は遮断状態
となる。このとき、出力回路ＣＯ−０１の正相出力ＯＵ
Ｔ０１の電位は、ＶＴＴとＧＮＤの電位差を第１の終端
抵抗ＲＴ０１とＮ型ＦＥＴ ＭＮ０１のオン抵抗で抵抗
分割した値、すなわちＶＯＬ０となる。一方ノードＮ０
１ＮはＧＮＤとなり、Ｎ型ＦＥＴ ＭＮ０２は遮断状
態、Ｐ型ＦＥＴ ＭＰ０２は導通状態となる。よって、
出力回路ＣＯ−０１の逆相出力ＯＵＴ０１Ｎの電位は、
ＶＤＤとＶＴＴの電位差をＰ型ＦＥＴ ＭＰ０２のオン
抵抗と第２の終端抵抗ＲＴ０２で抵抗分割した値、すな
わちＶＯＬ０となる。入力回路ＣＩ−０１では、出力回
路ＣＯ−０１の正相出力ＯＵＴ０１から入力回路ＣＩ−
０１の正相入力ＩＮ０２に伝送された電位ＶＯＬ０と、
出力回路ＣＯ−０１の逆相出力ＯＵＴ０１Ｎから入力回
路ＣＩ−０１の逆相入力ＩＮ０２Ｎに伝送された電位Ｖ
ＯＨ０を、ＧＮＤに等しい電位に増幅して出力ＯＵＴ０
２に出力し、転送は完了する。
【００１４】一方、出力回路ＣＯ−０１の入力ＩＮ０１
がＶＤＤのとき、ノードＮ０１はＧＮＤとなり、Ｎ型Ｆ
ＥＴ ＭＮ０１は遮断状態、Ｐ型ＦＥＴ ＭＰ０１は導
通状態となる。このとき、出力回路ＣＯ−０１の正相出
力ＯＵＴ０１の電位は、ＶＤＤとＶＴＴの電位差をＰ型
ＦＥＴ ＭＰ０１のオン抵抗と第１の終端抵抗ＲＴ０１
で抵抗分割した値、すなわちＶＯＨ０となる。一方ノー
ドＮ０１ＮはＶＤＤとなり、Ｎ型ＦＥＴ ＭＮ０２は導
通状態、Ｐ型ＦＥＴ ＭＰ０２は遮断状態となる。よっ
て、出力回路ＣＯ−０１の逆相出力ＯＵＴ０１Ｎの電位
は、ＶＴＴとＧＮＤの電位差を第２の終端抵抗ＲＴ０２
とＮ型ＦＥＴ ＭＮ０２のオン抵抗で抵抗分割した値、
すなわちＶＯＨ０となる。入力回路ＣＩ−０１では、出
力回路ＣＯ−０１の正相出力ＯＵＴ０１から入力回路Ｃ
Ｉ−０１の正相入力ＩＮ０２に伝送された電位ＶＯＨ０
と、出力回路ＣＯ−０１の逆相出力ＯＵＴ０１Ｎから入
力回路ＣＩ−０１の逆相入力ＩＮ０２Ｎに伝送された電
位ＶＯＬ０を、ＶＤＤに等しい電位に増幅して出力ＯＵ
Ｔ０２に出力し、転送は完了する。
がＶＤＤのとき、ノードＮ０１はＧＮＤとなり、Ｎ型Ｆ
ＥＴ ＭＮ０１は遮断状態、Ｐ型ＦＥＴ ＭＰ０１は導
通状態となる。このとき、出力回路ＣＯ−０１の正相出
力ＯＵＴ０１の電位は、ＶＤＤとＶＴＴの電位差をＰ型
ＦＥＴ ＭＰ０１のオン抵抗と第１の終端抵抗ＲＴ０１
で抵抗分割した値、すなわちＶＯＨ０となる。一方ノー
ドＮ０１ＮはＶＤＤとなり、Ｎ型ＦＥＴ ＭＮ０２は導
通状態、Ｐ型ＦＥＴ ＭＰ０２は遮断状態となる。よっ
て、出力回路ＣＯ−０１の逆相出力ＯＵＴ０１Ｎの電位
は、ＶＴＴとＧＮＤの電位差を第２の終端抵抗ＲＴ０２
とＮ型ＦＥＴ ＭＮ０２のオン抵抗で抵抗分割した値、
すなわちＶＯＨ０となる。入力回路ＣＩ−０１では、出
力回路ＣＯ−０１の正相出力ＯＵＴ０１から入力回路Ｃ
Ｉ−０１の正相入力ＩＮ０２に伝送された電位ＶＯＨ０
と、出力回路ＣＯ−０１の逆相出力ＯＵＴ０１Ｎから入
力回路ＣＩ−０１の逆相入力ＩＮ０２Ｎに伝送された電
位ＶＯＬ０を、ＶＤＤに等しい電位に増幅して出力ＯＵ
Ｔ０２に出力し、転送は完了する。
【００１５】
【発明が解決しようとする課題】図５に示す従来のＦＥ
Ｔ型入出力回路では、終端抵抗ＲＴ０１，ＲＴ０２を用
いて伝送線路の整合をとることにより、高速の信号伝送
を可能としているが、終端抵抗ＲＴ０１，ＲＴ０２に定
常電流が流れて常に電力を消費してしまうという欠点が
ある。
Ｔ型入出力回路では、終端抵抗ＲＴ０１，ＲＴ０２を用
いて伝送線路の整合をとることにより、高速の信号伝送
を可能としているが、終端抵抗ＲＴ０１，ＲＴ０２に定
常電流が流れて常に電力を消費してしまうという欠点が
ある。
【００１６】終端抵抗ＲＴ０１，ＲＴ０２とＦＥＴ Ｍ
Ｎ０１，ＭＮ０２，ＭＰ０１，ＭＰ０２で消費される電
力Ｐ０は、次のように表すことができる。
Ｎ０１，ＭＮ０２，ＭＰ０１，ＭＰ０２で消費される電
力Ｐ０は、次のように表すことができる。
【００１７】
【数１】 Ｐ０＝（ＶＤＤ−ＶＴＴ）・（ＶＯＨ０−ＶＴＴ）／Ｒ＋ （ＶＴＴ−ＧＮＤ）・（ＶＴＴ−ＶＯＬ０）／Ｒ ・・・（１） ここで、Ｒは、終端抵抗ＲＴ０１，ＲＴ０２の抵抗値で
ある。（１）式は、ＧＮＤを０．０Ｖ、ＶＴＴをＶＤＤ
の１／２の値とすると、
ある。（１）式は、ＧＮＤを０．０Ｖ、ＶＴＴをＶＤＤ
の１／２の値とすると、
【００１８】
【数２】 Ｐ０＝ＶＴＴ・（ＶＯＨ０−ＶＯＬ０）／Ｒ ＝ＶＴＴ・ΔＶ０／Ｒ ・・・（２） と簡単になる。ここで、ΔＶ０はＶＯＨ０−ＶＯＬ０、
すなわち、ＯＵＴ０１，ＯＵＴ０１Ｎの振幅である。
すなわち、ＯＵＴ０１，ＯＵＴ０１Ｎの振幅である。
【００１９】例えば、ＶＤＤが２．０ＶでＶＴＴが１．
０Ｖのとき、Ｒを５０Ω、ΔＶ０を０．５Ｖとすると、
（２）式より、従来の入出力回路の消費電力Ｐ０は、１
０ｍＷにまで達してしまう。
０Ｖのとき、Ｒを５０Ω、ΔＶ０を０．５Ｖとすると、
（２）式より、従来の入出力回路の消費電力Ｐ０は、１
０ｍＷにまで達してしまう。
【００２０】また、従来の入出力回路では、終端電位電
源Ｐ０３として、ＶＤＤとは別の、ＶＴＴの電位を用意
しなければならないという欠点がある。一般に、ＶＴＴ
はＶＤＤとＧＮＤのほぼ中間の電位に設定されるが、こ
のＶＴＴを用意するために、ＬＳＩチップを実装するボ
ード上にＶＴＴ用の電源ラインを引き回すと、ＶＴＴ用
の電源を用意しなければならないのと同時に、実装密度
が下がる、ボード設計が複雑になる、等の問題が出てく
る。ＶＴＴの電位を、ＬＳＩチップ上で抵抗分割等を用
いてＶＤＤから作ることも可能であるが、この場合、Ｌ
ＳＩチップの消費電力が増大してしまう。
源Ｐ０３として、ＶＤＤとは別の、ＶＴＴの電位を用意
しなければならないという欠点がある。一般に、ＶＴＴ
はＶＤＤとＧＮＤのほぼ中間の電位に設定されるが、こ
のＶＴＴを用意するために、ＬＳＩチップを実装するボ
ード上にＶＴＴ用の電源ラインを引き回すと、ＶＴＴ用
の電源を用意しなければならないのと同時に、実装密度
が下がる、ボード設計が複雑になる、等の問題が出てく
る。ＶＴＴの電位を、ＬＳＩチップ上で抵抗分割等を用
いてＶＤＤから作ることも可能であるが、この場合、Ｌ
ＳＩチップの消費電力が増大してしまう。
【００２１】一方、終端電位電源Ｐ０３にＶＤＤを供給
した場合には、伝送線路の信号がＶＤＤ側に片寄ってし
まうので、一般の差動増幅回路では信号を増幅するのが
困難となる。さらに、消費電力Ｐ０は、
した場合には、伝送線路の信号がＶＤＤ側に片寄ってし
まうので、一般の差動増幅回路では信号を増幅するのが
困難となる。さらに、消費電力Ｐ０は、
【００２２】
【数３】 Ｐ０＝ＶＤＤ・ΔＶ０／Ｒ ・・・（３） となり、ＶＴＴをＶＤＤの１／２としたときの倍の値に
なってしまう。
なってしまう。
【００２３】本発明は、以上のような欠点に鑑みてなさ
れたもので、その目的は、終端抵抗を用いて高速の信号
伝送を可能としたＦＥＴ型入出力回路において、終端電
位電源を回路の高電位電源、あるいは、低電位電源と共
通化し、かつ、消費電力を低減できる出力回路，入力回
路および入出力回路を提供することである。
れたもので、その目的は、終端抵抗を用いて高速の信号
伝送を可能としたＦＥＴ型入出力回路において、終端電
位電源を回路の高電位電源、あるいは、低電位電源と共
通化し、かつ、消費電力を低減できる出力回路，入力回
路および入出力回路を提供することである。
【００２４】
【課題を解決するための手段】第１の発明にかかるＦＥ
Ｔ型出力回路は、正相側回路と逆相側回路を有し、正相
側回路は、第１のＮ型ＦＥＴと、入力を遅延させて出力
する第１の遅延回路と、第１の入力が低レベルで第２の
入力が高レベルのときのみに高レベルを出力する第１の
パルス発生回路からなり、本ＦＥＴ型出力回路への入力
が第１の遅延回路の入力と第１のパルス発生回路の第１
の入力に入力され、第１の遅延回路の出力が第１のパル
ス発生回路の第２の入力に入力され、第１のパルス発生
回路の出力が、ソースが低電位電源に、ドレインが本Ｆ
ＥＴ型出力回路の正相出力にそれぞれ接続された、第１
のＮ型ＦＥＴ型のゲートに入力される構成とされ、逆相
側回路は、第２のＮ型ＦＥＴと、第１の遅延回路と同じ
遅延時間の第２の遅延回路と、第１の入力が低レベルで
第２の入力が高レベルのときのみに高レベルを出力する
第２のパルス発生回路からなり、本ＦＥＴ型出力回路へ
の入力の反転信号が第２の遅延回路の入力と第２のパル
ス発生回路の第１の入力に入力され、第２の遅延回路の
出力が第２のパルス発生回路の第２の入力に入力され、
第２のパルス発生回路の出力が、ソースが低電位電源
に、ドレインが本ＦＥＴ型出力回路の逆相出力にそれぞ
れ接続された、第２のＮ型ＦＥＴのゲートに入力される
構成とされたものである。
Ｔ型出力回路は、正相側回路と逆相側回路を有し、正相
側回路は、第１のＮ型ＦＥＴと、入力を遅延させて出力
する第１の遅延回路と、第１の入力が低レベルで第２の
入力が高レベルのときのみに高レベルを出力する第１の
パルス発生回路からなり、本ＦＥＴ型出力回路への入力
が第１の遅延回路の入力と第１のパルス発生回路の第１
の入力に入力され、第１の遅延回路の出力が第１のパル
ス発生回路の第２の入力に入力され、第１のパルス発生
回路の出力が、ソースが低電位電源に、ドレインが本Ｆ
ＥＴ型出力回路の正相出力にそれぞれ接続された、第１
のＮ型ＦＥＴ型のゲートに入力される構成とされ、逆相
側回路は、第２のＮ型ＦＥＴと、第１の遅延回路と同じ
遅延時間の第２の遅延回路と、第１の入力が低レベルで
第２の入力が高レベルのときのみに高レベルを出力する
第２のパルス発生回路からなり、本ＦＥＴ型出力回路へ
の入力の反転信号が第２の遅延回路の入力と第２のパル
ス発生回路の第１の入力に入力され、第２の遅延回路の
出力が第２のパルス発生回路の第２の入力に入力され、
第２のパルス発生回路の出力が、ソースが低電位電源
に、ドレインが本ＦＥＴ型出力回路の逆相出力にそれぞ
れ接続された、第２のＮ型ＦＥＴのゲートに入力される
構成とされたものである。
【００２５】第２の発明にかかるＦＥＴ型入力回路は、
正相と逆相の入力端子を有し、ソースが本ＦＥＴ型入力
回路への逆相入力に接続される第１のＰ型ＦＥＴと、ソ
ースが本ＦＥＴ型入力回路の正相入力に接続される第２
のＰ型ＦＥＴと、一端が第１のＰ型ＦＥＴのドレインと
第２のＰ型ＦＥＴのゲートに、他端が低電位電源に接続
される第１の抵抗と、一端が第２のＰ型ＦＥＴのドレイ
ンと第１のＰ型ＦＥＴのゲートに、他端が低電位電源に
接続される第２の抵抗とを有し、第１のＰ型ＦＥＴのド
レイン、あるいは、第２のＰ型ＦＥＴのドレインの少な
くとも一方から、本ＦＥＴ型入力回路の出力が引き出さ
れる構成とされたものである。
正相と逆相の入力端子を有し、ソースが本ＦＥＴ型入力
回路への逆相入力に接続される第１のＰ型ＦＥＴと、ソ
ースが本ＦＥＴ型入力回路の正相入力に接続される第２
のＰ型ＦＥＴと、一端が第１のＰ型ＦＥＴのドレインと
第２のＰ型ＦＥＴのゲートに、他端が低電位電源に接続
される第１の抵抗と、一端が第２のＰ型ＦＥＴのドレイ
ンと第１のＰ型ＦＥＴのゲートに、他端が低電位電源に
接続される第２の抵抗とを有し、第１のＰ型ＦＥＴのド
レイン、あるいは、第２のＰ型ＦＥＴのドレインの少な
くとも一方から、本ＦＥＴ型入力回路の出力が引き出さ
れる構成とされたものである。
【００２６】第３の発明にかかるＦＥＴ型出力回路は、
正相側回路と逆相側回路を有し、正相側回路は、第１の
Ｐ型ＦＥＴと、入力を遅延させて出力する第１の遅延回
路と、第１の入力が高レベルで第２の入力が低レベルの
ときのみに低レベルを出力する第１のパルス発生回路か
らなり、本ＦＥＴ型出力回路への入力が第１の遅延回路
の入力と第１のパルス発生回路の第１の入力に入力さ
れ、第１の遅延回路の出力が第１のパルス発生回路の第
２の入力に入力され、第１のパルス発生回路の出力が、
ソースが高電位電源に、ドレインが本ＦＥＴ型出力回路
の正相出力にそれぞれ接続された、第１のＰ型ＦＥＴ型
のゲートに入力される構成とされ、逆相側回路は、第２
のＰ型ＦＥＴと、第１の遅延回路と同じ遅延時間の第２
の遅延回路と、第１の入力が高レベルで第２の入力が低
レベルのときのみに低レベルを出力する第２のパルス発
生回路からなり、本ＦＥＴ型出力回路への入力の反転信
号が第２の遅延回路の入力と第２のパルス発生回路の第
１の入力に入力され、第２の遅延回路の出力が第２のパ
ルス発生回路の第２の入力に入力され、第２のパルス発
生回路の出力が、ソースが高電位電源に、ドレインが本
ＦＥＴ型出力回路の逆相出力にそれぞれ接続された、第
２のＰ型ＦＥＴのゲートに入力される構成とされたもの
である。
正相側回路と逆相側回路を有し、正相側回路は、第１の
Ｐ型ＦＥＴと、入力を遅延させて出力する第１の遅延回
路と、第１の入力が高レベルで第２の入力が低レベルの
ときのみに低レベルを出力する第１のパルス発生回路か
らなり、本ＦＥＴ型出力回路への入力が第１の遅延回路
の入力と第１のパルス発生回路の第１の入力に入力さ
れ、第１の遅延回路の出力が第１のパルス発生回路の第
２の入力に入力され、第１のパルス発生回路の出力が、
ソースが高電位電源に、ドレインが本ＦＥＴ型出力回路
の正相出力にそれぞれ接続された、第１のＰ型ＦＥＴ型
のゲートに入力される構成とされ、逆相側回路は、第２
のＰ型ＦＥＴと、第１の遅延回路と同じ遅延時間の第２
の遅延回路と、第１の入力が高レベルで第２の入力が低
レベルのときのみに低レベルを出力する第２のパルス発
生回路からなり、本ＦＥＴ型出力回路への入力の反転信
号が第２の遅延回路の入力と第２のパルス発生回路の第
１の入力に入力され、第２の遅延回路の出力が第２のパ
ルス発生回路の第２の入力に入力され、第２のパルス発
生回路の出力が、ソースが高電位電源に、ドレインが本
ＦＥＴ型出力回路の逆相出力にそれぞれ接続された、第
２のＰ型ＦＥＴのゲートに入力される構成とされたもの
である。
【００２７】第４の発明にかかるＦＥＴ型入力回路は、
正相と逆相の入力端子を有し、ソースが本ＦＥＴ型入力
回路の逆相入力に接続される第１のＮ型ＦＥＴと、ソー
スが本ＦＥＴ型入力回路の正相入力に接続される第２の
Ｎ型ＦＥＴと、一端が第１のＮ型ＦＥＴのドレインと第
２のＮ型ＦＥＴのゲートに、他端が高電位電源に接続さ
れる第１の抵抗と、一端が第２のＮ型ＦＥＴのドレイン
と第１のＮ型ＦＥＴのゲートに、他端が高電位電源に接
続される第２の抵抗とを有し、第１のＮ型ＦＥＴのドレ
イン、あるいは、第２のＮ型ＦＥＴのドレインの少なく
とも一方から、本ＦＥＴ型入力回路の出力が引き出され
る構成とされたことを特徴とするＦＥＴ型入力回路とし
て構成されるものである。
正相と逆相の入力端子を有し、ソースが本ＦＥＴ型入力
回路の逆相入力に接続される第１のＮ型ＦＥＴと、ソー
スが本ＦＥＴ型入力回路の正相入力に接続される第２の
Ｎ型ＦＥＴと、一端が第１のＮ型ＦＥＴのドレインと第
２のＮ型ＦＥＴのゲートに、他端が高電位電源に接続さ
れる第１の抵抗と、一端が第２のＮ型ＦＥＴのドレイン
と第１のＮ型ＦＥＴのゲートに、他端が高電位電源に接
続される第２の抵抗とを有し、第１のＮ型ＦＥＴのドレ
イン、あるいは、第２のＮ型ＦＥＴのドレインの少なく
とも一方から、本ＦＥＴ型入力回路の出力が引き出され
る構成とされたことを特徴とするＦＥＴ型入力回路とし
て構成されるものである。
【００２８】第５の発明にかかるＦＥＴ型入出力回路
は、出力回路として第１の発明のＦＥＴ型出力回路を用
い、入力回路として第２の発明のＦＥＴ型入力回路を用
い、出力回路の正相出力と入力回路の正相入力を結ぶ第
１の伝送線路は第１の終端抵抗によって終端電位電源に
終端され、出力回路の逆相出力と入力回路の逆相入力を
結ぶ第２の伝送線路は第２の終端抵抗によって終端電位
電源に終端されたものである。
は、出力回路として第１の発明のＦＥＴ型出力回路を用
い、入力回路として第２の発明のＦＥＴ型入力回路を用
い、出力回路の正相出力と入力回路の正相入力を結ぶ第
１の伝送線路は第１の終端抵抗によって終端電位電源に
終端され、出力回路の逆相出力と入力回路の逆相入力を
結ぶ第２の伝送線路は第２の終端抵抗によって終端電位
電源に終端されたものである。
【００２９】第６の発明にかかるＦＥＴ型入出力回路
は、出力回路として第３の発明のＦＥＴ型出力回路を用
い、入力回路として第４の発明のＦＥＴ型入力回路を用
い、出力回路の正相出力と入力回路の正相入力を結ぶ第
１の伝送線路は第１の終端抵抗によって終端電位電源に
終端され、出力回路の逆相出力と入力回路の逆相入力を
結ぶ第２の伝送線路は第２の終端抵抗によって終端電位
電源に終端されたものである。
は、出力回路として第３の発明のＦＥＴ型出力回路を用
い、入力回路として第４の発明のＦＥＴ型入力回路を用
い、出力回路の正相出力と入力回路の正相入力を結ぶ第
１の伝送線路は第１の終端抵抗によって終端電位電源に
終端され、出力回路の逆相出力と入力回路の逆相入力を
結ぶ第２の伝送線路は第２の終端抵抗によって終端電位
電源に終端されたものである。
【００３０】
【発明の実施の形態】本発明にかかるＦＥＴ型出力回路
（請求項１，３に対応）においては、出力端子に接続さ
れたＦＥＴが導通状態となるのは、遅延回路とパルス発
生回路の働きにより、入力が高レベルから低レベルへ変
化した時、あるいは、低レベルから高レベルへ変化した
時のみであり、その期間は、遅延回路で設定された遅延
時間の間だけである。次に入力が変化するまでは、出力
端子に接続されたＦＥＴは遮断状態を保ち、終端抵抗を
通した定常電流は流れない。
（請求項１，３に対応）においては、出力端子に接続さ
れたＦＥＴが導通状態となるのは、遅延回路とパルス発
生回路の働きにより、入力が高レベルから低レベルへ変
化した時、あるいは、低レベルから高レベルへ変化した
時のみであり、その期間は、遅延回路で設定された遅延
時間の間だけである。次に入力が変化するまでは、出力
端子に接続されたＦＥＴは遮断状態を保ち、終端抵抗を
通した定常電流は流れない。
【００３１】また、本発明のＦＥＴ型入力回路（請求項
２，４に対応）においては、ゲートとドレインをクロス
カップル接続した２個のＦＥＴソースにＦＥＴ型入力回
路の入力を接続する構成とすることにより、伝送線路の
終端電位を高電位電源、あるいは、低電位電源の電位と
共通化しても、入力信号の増幅を行えるようになる。ま
た、本発明のＦＥＴ型出力回路の出力電位は、信号変化
が無いときには、正相、逆相共に終端電位に一致する
が、ＦＥＴのクロスカップル接続により信号は保持され
る。
２，４に対応）においては、ゲートとドレインをクロス
カップル接続した２個のＦＥＴソースにＦＥＴ型入力回
路の入力を接続する構成とすることにより、伝送線路の
終端電位を高電位電源、あるいは、低電位電源の電位と
共通化しても、入力信号の増幅を行えるようになる。ま
た、本発明のＦＥＴ型出力回路の出力電位は、信号変化
が無いときには、正相、逆相共に終端電位に一致する
が、ＦＥＴのクロスカップル接続により信号は保持され
る。
【００３２】従って、本発明の出力回路と入力回路を用
いた入出力回路（請求項５，６に対応）により信号の伝
送を行えば、本発明の目的である、終端電位電源の高電
位電源、あるいは、低電位電源との共通化と、消費電力
の低減化を行える。
いた入出力回路（請求項５，６に対応）により信号の伝
送を行えば、本発明の目的である、終端電位電源の高電
位電源、あるいは、低電位電源との共通化と、消費電力
の低減化を行える。
【００３３】
〔第１の実施例〕図１に、本発明の第１の実施例である
ＦＥＴ型入出力回路を示す。
ＦＥＴ型入出力回路を示す。
【００３４】図１では、ＦＥＴ型出力回路ＣＯ−１１，
ＦＥＴ型入力回路ＣＩ−１１に第１の伝送線路Ｌ１１，
第２の伝送線路Ｌ１２，第１の終端抵抗ＲＴ１１，第２
の終端抵抗ＲＴ１２を含めて第１の実施例のＦＥＴ型入
出力回路として示した。以下、特に、必要のない限り、
「ＦＥＴ型」は省略する。
ＦＥＴ型入力回路ＣＩ−１１に第１の伝送線路Ｌ１１，
第２の伝送線路Ｌ１２，第１の終端抵抗ＲＴ１１，第２
の終端抵抗ＲＴ１２を含めて第１の実施例のＦＥＴ型入
出力回路として示した。以下、特に、必要のない限り、
「ＦＥＴ型」は省略する。
【００３５】出力回路ＣＯ−１１の正相出力ＯＵＴ１１
は第１の伝送線路Ｌ１１の一端に、逆相出力ＯＵＴ１１
Ｎは第２の伝送線路Ｌ１２の一端に、それぞれ接続さ
れ、第１の伝送線路Ｌ１１の他端は入力回路ＣＩ−１１
の正相入力ＩＮ１２に、第２の伝送線路Ｌ１２の他端は
逆相入力ＩＮ１２Ｎにそれぞれ接続される。さらに、第
１の伝送線路Ｌ１１、第２の伝送線路Ｌ１２の入力回路
ＣＩ−１１側は、それぞれ、第１の終端抵抗ＲＴ１１、
第２の終端抵抗ＲＴ１２を介して終端電位電源Ｐ１３に
終端される。ここで、終端電位電源Ｐ１３は、入出力回
路の高電位電源（図には明示せず）に一致した電位であ
る。
は第１の伝送線路Ｌ１１の一端に、逆相出力ＯＵＴ１１
Ｎは第２の伝送線路Ｌ１２の一端に、それぞれ接続さ
れ、第１の伝送線路Ｌ１１の他端は入力回路ＣＩ−１１
の正相入力ＩＮ１２に、第２の伝送線路Ｌ１２の他端は
逆相入力ＩＮ１２Ｎにそれぞれ接続される。さらに、第
１の伝送線路Ｌ１１、第２の伝送線路Ｌ１２の入力回路
ＣＩ−１１側は、それぞれ、第１の終端抵抗ＲＴ１１、
第２の終端抵抗ＲＴ１２を介して終端電位電源Ｐ１３に
終端される。ここで、終端電位電源Ｐ１３は、入出力回
路の高電位電源（図には明示せず）に一致した電位であ
る。
【００３６】出力回路ＣＯ−１１は、正相側回路を構成
する第１の遅延回路Ｄ１１，第１のパルス発生回路ＣＯ
−１２，第１のＮ型ＦＥＴ ＭＮ１１と、逆相側回路を
構成する第２の遅延回路Ｄ１２，第２のパルス発生回路
ＣＯ−１３，第２のＮ型ＦＥＴ ＭＮ１２と、インバー
タＩＶ１３からなる。遅延回路Ｄ１１，Ｄ１２は、入力
を遅延させて出力するものであり、パルス発生回路ＣＯ
−１２，ＣＯ−１３は、第１の入力が低レベルで第２の
入力が高レベルのときのみに、高レベルの信号を出力す
るものである。
する第１の遅延回路Ｄ１１，第１のパルス発生回路ＣＯ
−１２，第１のＮ型ＦＥＴ ＭＮ１１と、逆相側回路を
構成する第２の遅延回路Ｄ１２，第２のパルス発生回路
ＣＯ−１３，第２のＮ型ＦＥＴ ＭＮ１２と、インバー
タＩＶ１３からなる。遅延回路Ｄ１１，Ｄ１２は、入力
を遅延させて出力するものであり、パルス発生回路ＣＯ
−１２，ＣＯ−１３は、第１の入力が低レベルで第２の
入力が高レベルのときのみに、高レベルの信号を出力す
るものである。
【００３７】正相側回路では、出力回路ＣＯ−１１の入
力ＩＮ１１が、第１の遅延回路Ｄ１１の入力と第１のパ
ルス発生回路ＣＯ−１２の第１の入力に接続される。第
１の遅延回路Ｄ１１の出力はノードＮ１１であり、ノー
ドＮ１１は第１のパルス発生回路ＣＯ−１２の第２の入
力に接続される。第１のパルス発生回路ＣＯ−１２の出
力はノードＮ１３であり、ノードＮ１３は、ソースが低
電位電源Ｐ１２に、ドレインが出力回路ＣＯ−１１の正
相出力ＯＵＴ１１にそれぞれ接続された、第１のＮ型Ｆ
ＥＴ ＭＮ１１のゲートに接続される。
力ＩＮ１１が、第１の遅延回路Ｄ１１の入力と第１のパ
ルス発生回路ＣＯ−１２の第１の入力に接続される。第
１の遅延回路Ｄ１１の出力はノードＮ１１であり、ノー
ドＮ１１は第１のパルス発生回路ＣＯ−１２の第２の入
力に接続される。第１のパルス発生回路ＣＯ−１２の出
力はノードＮ１３であり、ノードＮ１３は、ソースが低
電位電源Ｐ１２に、ドレインが出力回路ＣＯ−１１の正
相出力ＯＵＴ１１にそれぞれ接続された、第１のＮ型Ｆ
ＥＴ ＭＮ１１のゲートに接続される。
【００３８】第１のパルス発生回路ＣＯ−１２はインバ
ータＩＶ１１とＮＯＲゲートＮＲ１１からなる。ここ
で、ＮＯＲゲートは複数ある入力のすべてが低レベルの
ときに高レベルを出力し、それ以外の時には低レベルを
出力するものである。第１のパルス発生回路ＣＯ−１２
の第２の入力はインバータＩＶ１１の入力に接続され
る。ＮＯＲゲートＮＲ１１の一方の入力には第１のパル
ス発生回路ＣＯ−１２の第１の入力が接続され、他方の
入力にはインバータＩＶ１１の出力であるノードＮ１２
が接続される。ＮＯＲゲートＮＲ１１の出力は第１のパ
ルス発生回路ＣＯ−１２の出力となる。
ータＩＶ１１とＮＯＲゲートＮＲ１１からなる。ここ
で、ＮＯＲゲートは複数ある入力のすべてが低レベルの
ときに高レベルを出力し、それ以外の時には低レベルを
出力するものである。第１のパルス発生回路ＣＯ−１２
の第２の入力はインバータＩＶ１１の入力に接続され
る。ＮＯＲゲートＮＲ１１の一方の入力には第１のパル
ス発生回路ＣＯ−１２の第１の入力が接続され、他方の
入力にはインバータＩＶ１１の出力であるノードＮ１２
が接続される。ＮＯＲゲートＮＲ１１の出力は第１のパ
ルス発生回路ＣＯ−１２の出力となる。
【００３９】逆相側回路では、インバータＩＶ１３によ
って、出力回路ＣＯ−１１の入力ＩＮ１１の信号の反転
信号がノードＩＮ１１Ｎに出力され、このノードＩＮ１
１Ｎが第２の遅延回路Ｄ１２の入力と第２のパルス発生
回路ＣＯ−１３の第１の入力に接続される。これらの接
続は正相側回路と同等であり、第２の遅延回路Ｄ１２の
出力はノードＮ１１Ｎであり、ノードＮ１１Ｎは第２の
パルス発生回路ＣＯ−１３の第２の入力に接続される。
第２のパルス発生回路ＣＯ−１３の出力はノードＮ１３
Ｎであり、ノードＮ１３Ｎは、ソースが低電位電源Ｐ１
２に、ドレインが出力回路ＣＯ−１１の逆相出力ＯＵＴ
１１Ｎにそれぞれ接続された、第２のＮ型ＦＥＴ ＭＮ
１２のゲートに接続される。
って、出力回路ＣＯ−１１の入力ＩＮ１１の信号の反転
信号がノードＩＮ１１Ｎに出力され、このノードＩＮ１
１Ｎが第２の遅延回路Ｄ１２の入力と第２のパルス発生
回路ＣＯ−１３の第１の入力に接続される。これらの接
続は正相側回路と同等であり、第２の遅延回路Ｄ１２の
出力はノードＮ１１Ｎであり、ノードＮ１１Ｎは第２の
パルス発生回路ＣＯ−１３の第２の入力に接続される。
第２のパルス発生回路ＣＯ−１３の出力はノードＮ１３
Ｎであり、ノードＮ１３Ｎは、ソースが低電位電源Ｐ１
２に、ドレインが出力回路ＣＯ−１１の逆相出力ＯＵＴ
１１Ｎにそれぞれ接続された、第２のＮ型ＦＥＴ ＭＮ
１２のゲートに接続される。
【００４０】第２のパルス発生回路ＣＯ−１３はインバ
ータＩＶ１２とＮＯＲゲートＮＲ１２からなる。これら
の接続は第１のパルス発生回路ＣＯ−１２と同等であ
り、第２のパルス発生回路ＣＯ−１３の第２の入力はイ
ンバータＩＶ１２の入力に接続される。ＮＯＲゲートＮ
Ｒ１２の一方の入力には第２のパルス発生回路ＣＯ−１
３の第１の入力が接続され、他方の入力にはインバータ
ＩＶ１２の出力であるノードＮ１２Ｎが接続される。Ｎ
ＯＲゲートＮＲ１２の出力は第２のパルス発生回路ＣＯ
−１３の出力となる。
ータＩＶ１２とＮＯＲゲートＮＲ１２からなる。これら
の接続は第１のパルス発生回路ＣＯ−１２と同等であ
り、第２のパルス発生回路ＣＯ−１３の第２の入力はイ
ンバータＩＶ１２の入力に接続される。ＮＯＲゲートＮ
Ｒ１２の一方の入力には第２のパルス発生回路ＣＯ−１
３の第１の入力が接続され、他方の入力にはインバータ
ＩＶ１２の出力であるノードＮ１２Ｎが接続される。Ｎ
ＯＲゲートＮＲ１２の出力は第２のパルス発生回路ＣＯ
−１３の出力となる。
【００４１】入力回路ＣＩ−１１は、第１のＰ型ＦＥＴ
ＭＰ１１と第２のＰ型ＦＥＴ ＭＰ１２と第１の抵抗
Ｒ１１と第２の抵抗Ｒ１２とインバータＩＶ１４からな
る。
ＭＰ１１と第２のＰ型ＦＥＴ ＭＰ１２と第１の抵抗
Ｒ１１と第２の抵抗Ｒ１２とインバータＩＶ１４からな
る。
【００４２】入力回路ＣＩ−１１の正相入力ＩＮ１２は
第２のＰ型ＦＥＴ ＭＰ１２のソースに、逆相入力ＩＮ
１２Ｎは第１のＰ型ＦＥＴ ＭＰ１１のソースに接続さ
れる。第１の抵抗ＲＴ１１の一端はノードＮ１４であ
り、他端は低電位電源Ｐ１２に接続される。ノードＮ１
４は、第１のＰ型ＦＥＴ ＭＰ１１のドレインと第２の
Ｐ型ＦＥＴ ＭＰ１２のゲートに接続される。第２の抵
抗ＲＴ１２の一端はノードＮ１４Ｎであり、他端は低電
位電源Ｐ１２に接続される。ノードＮ１４Ｎは、第２の
Ｐ型ＦＥＴ ＭＰ１２のドレインと第１のＰ型ＦＥＴ
ＭＰ１１のゲートに接続される。さらに、ノードＮ１４
はインバータＩＶ１４の入力に接続され、インバータＩ
Ｖ１４の出力は入力回路ＣＩ−１１の出力ＯＵＴ１２と
なる。
第２のＰ型ＦＥＴ ＭＰ１２のソースに、逆相入力ＩＮ
１２Ｎは第１のＰ型ＦＥＴ ＭＰ１１のソースに接続さ
れる。第１の抵抗ＲＴ１１の一端はノードＮ１４であ
り、他端は低電位電源Ｐ１２に接続される。ノードＮ１
４は、第１のＰ型ＦＥＴ ＭＰ１１のドレインと第２の
Ｐ型ＦＥＴ ＭＰ１２のゲートに接続される。第２の抵
抗ＲＴ１２の一端はノードＮ１４Ｎであり、他端は低電
位電源Ｐ１２に接続される。ノードＮ１４Ｎは、第２の
Ｐ型ＦＥＴ ＭＰ１２のドレインと第１のＰ型ＦＥＴ
ＭＰ１１のゲートに接続される。さらに、ノードＮ１４
はインバータＩＶ１４の入力に接続され、インバータＩ
Ｖ１４の出力は入力回路ＣＩ−１１の出力ＯＵＴ１２と
なる。
【００４３】また、図には明示していないが、インバー
タＩＶ１１〜ＩＶ１４，ＮＯＲゲートＮＲ１１，ＮＲ１
２，遅延回路Ｄ１１，Ｄ１２の高電位電源は入出力回路
の高電位電源（図には明示せず）に、低電位電源は低電
位電源Ｐ１２にそれぞれ接続される。
タＩＶ１１〜ＩＶ１４，ＮＯＲゲートＮＲ１１，ＮＲ１
２，遅延回路Ｄ１１，Ｄ１２の高電位電源は入出力回路
の高電位電源（図には明示せず）に、低電位電源は低電
位電源Ｐ１２にそれぞれ接続される。
【００４４】次に、図１に示す第１の実施例の入出力回
路の動作を図２によって説明する。ここで、高電位電源
および終端電位電源Ｐ１３の電位をＶＤＤ、低電位電源
Ｐ１２の電位をＧＮＤとする。また、図２では、遅延回
路Ｄ１１，Ｄ１２と伝送線路Ｌ１１，Ｌ１２における遅
延以外の遅延は無視した。
路の動作を図２によって説明する。ここで、高電位電源
および終端電位電源Ｐ１３の電位をＶＤＤ、低電位電源
Ｐ１２の電位をＧＮＤとする。また、図２では、遅延回
路Ｄ１１，Ｄ１２と伝送線路Ｌ１１，Ｌ１２における遅
延以外の遅延は無視した。
【００４５】出力回路ＣＯ−１１の入力ＩＮ１１には、
高レベルとしてＶＤＤ、低レベルとしてＧＮＤが入力さ
れる。
高レベルとしてＶＤＤ、低レベルとしてＧＮＤが入力さ
れる。
【００４６】出力回路ＣＯ−１１の入力ＩＮ１１がＧＮ
ＤからＶＤＤに立ち上がったとき、正相側回路では、第
１のパルス発生回路ＣＯ−１２の第１の入力がＧＮＤ、
第２の入力がＶＤＤとなる期間がないので、第１のパル
ス発生回路ＣＯ−１２の出力であるノードＮ１３の電位
は、ＧＮＤのままである。よって、第１のＮ型ＦＥＴＭ
Ｎ１１は遮断状態のままであり、正相出力ＯＵＴ１１の
電位は終端電位ＶＤＤに一致したままとなる。
ＤからＶＤＤに立ち上がったとき、正相側回路では、第
１のパルス発生回路ＣＯ−１２の第１の入力がＧＮＤ、
第２の入力がＶＤＤとなる期間がないので、第１のパル
ス発生回路ＣＯ−１２の出力であるノードＮ１３の電位
は、ＧＮＤのままである。よって、第１のＮ型ＦＥＴＭ
Ｎ１１は遮断状態のままであり、正相出力ＯＵＴ１１の
電位は終端電位ＶＤＤに一致したままとなる。
【００４７】一方、逆相側回路では、ノードＩＮ１１Ｎ
はインバータＩＶ１３によってＶＤＤからＧＮＤに降下
する。ノードＩＮ１１ＮがＶＤＤからＧＮＤに降下した
時点から、第２の遅延回路Ｄ１２で設定された遅延時間
ΔＴ後にノードＮ１１ＮがＶＤＤからＧＮＤに降下する
までの間、第２のパルス発生回路ＣＯ−１３の第１の入
力はＧＮＤ、第２の入力はＶＤＤなので、第２のパルス
発生回路ＣＯ−１３の出力であるノードＮ１３ＮはＶＤ
Ｄとなる。よって、第２のＮ型ＦＥＴ ＭＮ１２は、入
力ＩＮ１１が立ち上がってからΔＴの間だけ導通状態と
なり、このΔＴの間だけ、逆相出力ＯＵＴ１１Ｎの電位
は、ＶＤＤとＧＮＤの電位差を第２の終端抵抗ＲＴ１２
と第２のＮ型ＦＥＴ ＭＮ１２のオン抵抗で抵抗分割し
た値、すなわちＶＯＬ１となる。
はインバータＩＶ１３によってＶＤＤからＧＮＤに降下
する。ノードＩＮ１１ＮがＶＤＤからＧＮＤに降下した
時点から、第２の遅延回路Ｄ１２で設定された遅延時間
ΔＴ後にノードＮ１１ＮがＶＤＤからＧＮＤに降下する
までの間、第２のパルス発生回路ＣＯ−１３の第１の入
力はＧＮＤ、第２の入力はＶＤＤなので、第２のパルス
発生回路ＣＯ−１３の出力であるノードＮ１３ＮはＶＤ
Ｄとなる。よって、第２のＮ型ＦＥＴ ＭＮ１２は、入
力ＩＮ１１が立ち上がってからΔＴの間だけ導通状態と
なり、このΔＴの間だけ、逆相出力ＯＵＴ１１Ｎの電位
は、ＶＤＤとＧＮＤの電位差を第２の終端抵抗ＲＴ１２
と第２のＮ型ＦＥＴ ＭＮ１２のオン抵抗で抵抗分割し
た値、すなわちＶＯＬ１となる。
【００４８】このとき、入力回路ＣＩ−１１では、正相
入力ＩＮ１２はＶＤＤのままであり、逆相入力ＩＮ１２
Ｎには、幅ΔＴ，高さΔＶ＝ＶＤＤ−ＶＯＬ１の、ＶＤ
Ｄに対して負のパルスが入力される。この逆相入力ＩＮ
１２Ｎに入力される負のパルスにより、ノードＮ１４の
電位が下がる。すると、第２のＰ型ＦＥＴ ＭＰ１２の
抵抗値が下がるのでノードＮ１４Ｎの電位が上がる。こ
のノードＮ１４の電位の降下とノードＮ１４Ｎの電位の
上昇は、Ｐ型ＦＥＴ ＭＰ１１，ＭＰ１２のクロスカッ
プルによって増幅され、ノードＮ１４の電位はほぼＧＮ
Ｄになり、ノードＮ１４Ｎの電位はＶＤＤ付近まで上昇
する。ノードＮ１４の電位はインバータＩＶ１４によっ
て反転され、入力回路ＣＩ−１１の出力ＯＵＴ１２には
ＶＤＤが出力され、転送は完了する。
入力ＩＮ１２はＶＤＤのままであり、逆相入力ＩＮ１２
Ｎには、幅ΔＴ，高さΔＶ＝ＶＤＤ−ＶＯＬ１の、ＶＤ
Ｄに対して負のパルスが入力される。この逆相入力ＩＮ
１２Ｎに入力される負のパルスにより、ノードＮ１４の
電位が下がる。すると、第２のＰ型ＦＥＴ ＭＰ１２の
抵抗値が下がるのでノードＮ１４Ｎの電位が上がる。こ
のノードＮ１４の電位の降下とノードＮ１４Ｎの電位の
上昇は、Ｐ型ＦＥＴ ＭＰ１１，ＭＰ１２のクロスカッ
プルによって増幅され、ノードＮ１４の電位はほぼＧＮ
Ｄになり、ノードＮ１４Ｎの電位はＶＤＤ付近まで上昇
する。ノードＮ１４の電位はインバータＩＶ１４によっ
て反転され、入力回路ＣＩ−１１の出力ＯＵＴ１２には
ＶＤＤが出力され、転送は完了する。
【００４９】逆に、出力回路ＣＯ−１１の入力ＩＮ１１
がＶＤＤからＧＮＤに降下したときは、逆相出力ＯＵＴ
１１Ｎの電位は終端電位ＶＤＤに一致したままとなり、
正相出力ＯＵＴ１１の電位は入力ＩＮ１１がＶＤＤから
ＧＮＤに降下してからΔＴの間だけ、ＶＤＤとＧＮＤの
電位差を第１の終端抵抗ＲＴ１１と第１のＮ型ＦＥＴＭ
Ｎ１１のオン抵抗で抵抗分割した値、すなわち、ＶＯＬ
１となる。このとき、入力回路ＣＩ−１１では、逆相入
力ＩＮ１２ＮはＶＤＤのままであり、正相入力ＩＮ１２
には、幅ΔＴ，高さΔＶ＝ＶＤＤ−ＶＯＬ１の、ＶＤＤ
に対して負のパルスが入力される。すると、ノードＮ１
４Ｎの電位が下がり、ノードＮ１４の電位が上がるの
で、入力回路ＣＩ−１１の出力ＯＵＴ１２にはＧＮＤが
出力され、転送は完了する。
がＶＤＤからＧＮＤに降下したときは、逆相出力ＯＵＴ
１１Ｎの電位は終端電位ＶＤＤに一致したままとなり、
正相出力ＯＵＴ１１の電位は入力ＩＮ１１がＶＤＤから
ＧＮＤに降下してからΔＴの間だけ、ＶＤＤとＧＮＤの
電位差を第１の終端抵抗ＲＴ１１と第１のＮ型ＦＥＴＭ
Ｎ１１のオン抵抗で抵抗分割した値、すなわち、ＶＯＬ
１となる。このとき、入力回路ＣＩ−１１では、逆相入
力ＩＮ１２ＮはＶＤＤのままであり、正相入力ＩＮ１２
には、幅ΔＴ，高さΔＶ＝ＶＤＤ−ＶＯＬ１の、ＶＤＤ
に対して負のパルスが入力される。すると、ノードＮ１
４Ｎの電位が下がり、ノードＮ１４の電位が上がるの
で、入力回路ＣＩ−１１の出力ＯＵＴ１２にはＧＮＤが
出力され、転送は完了する。
【００５０】信号が変化してからΔＴ後には伝送線路の
電位は正相，逆相ともＶＤＤに一致してしまうが、入力
回路ＣＩ−１１では２個のＰ型ＦＥＴ ＭＰ１１，ＭＰ
１２のクロスカップルによってラッチがかかるので、次
の信号の変化があるまで、信号は保持される。
電位は正相，逆相ともＶＤＤに一致してしまうが、入力
回路ＣＩ−１１では２個のＰ型ＦＥＴ ＭＰ１１，ＭＰ
１２のクロスカップルによってラッチがかかるので、次
の信号の変化があるまで、信号は保持される。
【００５１】以上、第１の実施例のＦＥＴ型入出力回路
の動作を説明したが、本実施例によれば、出力回路ＣＯ
−１１のＮ型ＦＥＴ ＭＮ１１，ＭＮ１２に電流が流れ
るのは、ΔＴの間だけであり、それ以外の期間では定常
電流が流れないので、従来の入出力回路に比べ、電力を
大幅に削減することができる。また、終端電位をＶＤＤ
としているので、終端電位としてＶＴＴという別電位を
必要する従来の入出力回路に比べ、電源数を１つ削減で
きる。
の動作を説明したが、本実施例によれば、出力回路ＣＯ
−１１のＮ型ＦＥＴ ＭＮ１１，ＭＮ１２に電流が流れ
るのは、ΔＴの間だけであり、それ以外の期間では定常
電流が流れないので、従来の入出力回路に比べ、電力を
大幅に削減することができる。また、終端電位をＶＤＤ
としているので、終端電位としてＶＴＴという別電位を
必要する従来の入出力回路に比べ、電源数を１つ削減で
きる。
【００５２】本実施例において、終端抵抗ＲＴ１１，Ｒ
Ｔ１２と出力回路ＣＯ−１１のＮ型ＦＥＴ ＭＮ１１，
ＭＮ１２で消費される電力Ｐ１は、次のように表すこと
ができる。
Ｔ１２と出力回路ＣＯ−１１のＮ型ＦＥＴ ＭＮ１１，
ＭＮ１２で消費される電力Ｐ１は、次のように表すこと
ができる。
【００５３】
【数４】 Ｐ１＝ＶＤＤ・（ΔＶ／Ｒ）・（ΔＴ／Ｔ）・ｒ ・・・（４） ここで、Ｒは終端抵抗ＲＴ１１，ＲＴ１２の抵抗値、Ｔ
は伝送信号の周期、ｒは伝送信号の遷移率である。ここ
で、遷移率ｒとは、信号が高，低，高，低と周期毎に変
るときは「１」であり、高，高，低，低のように２回に
１回変るときには「０．５」となるものである。
は伝送信号の周期、ｒは伝送信号の遷移率である。ここ
で、遷移率ｒとは、信号が高，低，高，低と周期毎に変
るときは「１」であり、高，高，低，低のように２回に
１回変るときには「０．５」となるものである。
【００５４】例えば、ＶＤＤを２．０Ｖ、Ｒを５０Ω、
ΔＴを０．５Ｖ、Ｔを１０ｎｓ（すなわち、周波数は１
００ＭＨｚ），ΔＴを０．５ｎｓとすると、遷移率ｒが
１のときでも、消費電力Ｐ１は、１ｍＷに過ぎない。ラ
ンダムな信号を考えると遷移率ｒは０．５なので、この
ときは、消費電力Ｐ１は５００μＷとさらに少なくな
る。すなわち、１０ｍＷの電力を消費する従来の入出力
回路に比べて、終端電位をＶＤＤとしているにも関わら
ず、消費電力を１／２０にすることができるのである。
また、信号が間欠的に伝送されるバースト性の信号の場
合、遷移率ｒはさらに小さくなるので、消費電力はさら
に削減される。
ΔＴを０．５Ｖ、Ｔを１０ｎｓ（すなわち、周波数は１
００ＭＨｚ），ΔＴを０．５ｎｓとすると、遷移率ｒが
１のときでも、消費電力Ｐ１は、１ｍＷに過ぎない。ラ
ンダムな信号を考えると遷移率ｒは０．５なので、この
ときは、消費電力Ｐ１は５００μＷとさらに少なくな
る。すなわち、１０ｍＷの電力を消費する従来の入出力
回路に比べて、終端電位をＶＤＤとしているにも関わら
ず、消費電力を１／２０にすることができるのである。
また、信号が間欠的に伝送されるバースト性の信号の場
合、遷移率ｒはさらに小さくなるので、消費電力はさら
に削減される。
【００５５】以上の説明では、終端電位電源Ｐ１３から
入力回路ＣＩ−１１に流れ込む電流を無視したが、この
電流は数１００μＡで構わないので、伝送信号の電位に
はほとんど影響を与えない。また、消費電力の観点にお
いても、従来の入出力回路の入力回路でも同等の定常電
流を流す必要があるので、問題とはならない。
入力回路ＣＩ−１１に流れ込む電流を無視したが、この
電流は数１００μＡで構わないので、伝送信号の電位に
はほとんど影響を与えない。また、消費電力の観点にお
いても、従来の入出力回路の入力回路でも同等の定常電
流を流す必要があるので、問題とはならない。
【００５６】また、速度については、本実施例において
も、伝送線路Ｌ１１，Ｌ１２はそれぞれ終端抵抗ＲＴ１
１，ＲＴ１２によって整合終端されているので、従来の
入出力回路同様、高速な信号伝送が可能である。
も、伝送線路Ｌ１１，Ｌ１２はそれぞれ終端抵抗ＲＴ１
１，ＲＴ１２によって整合終端されているので、従来の
入出力回路同様、高速な信号伝送が可能である。
【００５７】〔第２の実施例〕図３に、本発明の第２の
実施例であるＦＥＴ型入出力回路を示す。
実施例であるＦＥＴ型入出力回路を示す。
【００５８】図３では、ＦＥＴ型出力回路ＣＯ−２１，
ＦＥＴ型入力回路ＣＩ−２１に第１の伝送線路Ｌ２１，
第２の伝送線路Ｌ２２，第１の終端抵抗ＲＴ２１，第２
の終端抵抗ＲＴ２２を含めて第２の実施例のＦＥＴ型入
出力回路として示した。以下、特に、必要のない限り、
「ＦＥＴ型」は省略する。
ＦＥＴ型入力回路ＣＩ−２１に第１の伝送線路Ｌ２１，
第２の伝送線路Ｌ２２，第１の終端抵抗ＲＴ２１，第２
の終端抵抗ＲＴ２２を含めて第２の実施例のＦＥＴ型入
出力回路として示した。以下、特に、必要のない限り、
「ＦＥＴ型」は省略する。
【００５９】出力回路ＣＯ−２１の正相出力ＯＵＴ２１
は第１の伝送線路Ｌ２１の一端に、逆相出力ＯＵＴ２１
Ｎは第２の伝送線路Ｌ２２の一端に、それぞれ接続さ
れ、第１の伝送線路Ｌ２１の他端は入力回路ＣＩ−２１
の正相入力ＩＮ２２に、第２の伝送線路Ｌ２２の他端は
逆相入力ＩＮ２２Ｎにそれぞれ接続される。さらに、第
１の伝送線路Ｌ２１、第２の伝送線路Ｌ２２の入力回路
ＣＩ−２１側は、それぞれ、第１の終端抵抗ＲＴ２１、
第２の終端抵抗ＲＴ２２を介して終端電位電源Ｐ２３に
終端される。ここで、終端電位電源Ｐ２３は、入出力回
路の低電位電源（図には明示せず）に一致した電位であ
る。
は第１の伝送線路Ｌ２１の一端に、逆相出力ＯＵＴ２１
Ｎは第２の伝送線路Ｌ２２の一端に、それぞれ接続さ
れ、第１の伝送線路Ｌ２１の他端は入力回路ＣＩ−２１
の正相入力ＩＮ２２に、第２の伝送線路Ｌ２２の他端は
逆相入力ＩＮ２２Ｎにそれぞれ接続される。さらに、第
１の伝送線路Ｌ２１、第２の伝送線路Ｌ２２の入力回路
ＣＩ−２１側は、それぞれ、第１の終端抵抗ＲＴ２１、
第２の終端抵抗ＲＴ２２を介して終端電位電源Ｐ２３に
終端される。ここで、終端電位電源Ｐ２３は、入出力回
路の低電位電源（図には明示せず）に一致した電位であ
る。
【００６０】出力回路ＣＯ−２１は、正相側回路を構成
する第１の遅延回路Ｄ２１，第１のパルス発生回路ＣＯ
−２２，第１のＰ型ＦＥＴ ＭＰ２１と、逆相側回路を
構成する第２の遅延回路Ｄ２２，第２のパルス発生回路
ＣＯ−２３，第２のＰ型ＦＥＴ ＭＰ２２と、インバー
タＩＶ２３からなる。遅延回路Ｄ２１，Ｄ２２は、入力
を遅延させて出力するものであり、パルス発生回路ＣＯ
−２２，ＣＯ−２３は、第１の入力が高レベルで第２の
入力が低レベルのときのみに、低レベルの信号を出力す
るものである。
する第１の遅延回路Ｄ２１，第１のパルス発生回路ＣＯ
−２２，第１のＰ型ＦＥＴ ＭＰ２１と、逆相側回路を
構成する第２の遅延回路Ｄ２２，第２のパルス発生回路
ＣＯ−２３，第２のＰ型ＦＥＴ ＭＰ２２と、インバー
タＩＶ２３からなる。遅延回路Ｄ２１，Ｄ２２は、入力
を遅延させて出力するものであり、パルス発生回路ＣＯ
−２２，ＣＯ−２３は、第１の入力が高レベルで第２の
入力が低レベルのときのみに、低レベルの信号を出力す
るものである。
【００６１】正相側回路では、出力回路ＣＯ−２１の入
力ＩＮ２１が、第１の遅延回路Ｄ２１の入力と第１のパ
ルス発生回路ＣＯ−２２の第１の入力に接続される。第
１の遅延回路Ｄ２１の出力はノードＮ２１であり、ノー
ドＮ２１は第１のパルス発生回路ＣＯ−２２の第２の入
力に接続される。第１のパルス発生回路ＣＯ−２２の出
力はノードＮ２３であり、ノードＮ２３は、ソースが高
電位電源Ｐ２１に、ドレインが出力回路ＣＯ−２１の正
相出力ＯＵＴ２１にそれぞれ接続された、第１のＰ型Ｆ
ＥＴ ＭＰ２１のゲートに接続される。
力ＩＮ２１が、第１の遅延回路Ｄ２１の入力と第１のパ
ルス発生回路ＣＯ−２２の第１の入力に接続される。第
１の遅延回路Ｄ２１の出力はノードＮ２１であり、ノー
ドＮ２１は第１のパルス発生回路ＣＯ−２２の第２の入
力に接続される。第１のパルス発生回路ＣＯ−２２の出
力はノードＮ２３であり、ノードＮ２３は、ソースが高
電位電源Ｐ２１に、ドレインが出力回路ＣＯ−２１の正
相出力ＯＵＴ２１にそれぞれ接続された、第１のＰ型Ｆ
ＥＴ ＭＰ２１のゲートに接続される。
【００６２】第１のパルス発生回路ＣＯ−２２はインバ
ータＩＶ２１とＮＡＮＤゲートＮＤ２１からなる。ここ
で、ＮＡＮＤゲートは複数ある入力のすべてが高レベル
のときに低レベルを出力し、それ以外の時には高レベル
を出力するものである。第１のパルス発生回路ＣＯ−２
２の第２の入力はインバータＩＶ２１の入力に接続され
る。ＮＡＮＤゲートＮＤ２１の一方の入力には第１のパ
ルス発生回路ＣＯ−２２の第１の入力が接続され、他方
の入力にはインバータＩＶ２１の出力であるノードＮ２
２が接続される。ＮＡＮＤゲートＮＤ２１の出力は第１
のパルス発生回路ＣＯ−２２の出力となる。
ータＩＶ２１とＮＡＮＤゲートＮＤ２１からなる。ここ
で、ＮＡＮＤゲートは複数ある入力のすべてが高レベル
のときに低レベルを出力し、それ以外の時には高レベル
を出力するものである。第１のパルス発生回路ＣＯ−２
２の第２の入力はインバータＩＶ２１の入力に接続され
る。ＮＡＮＤゲートＮＤ２１の一方の入力には第１のパ
ルス発生回路ＣＯ−２２の第１の入力が接続され、他方
の入力にはインバータＩＶ２１の出力であるノードＮ２
２が接続される。ＮＡＮＤゲートＮＤ２１の出力は第１
のパルス発生回路ＣＯ−２２の出力となる。
【００６３】逆相側回路では、インバータＩＶ２３によ
って、出力回路ＣＯ−２１の入力ＩＮ２１の信号の反転
信号がノードＩＮ２１Ｎに出力され、このノードＩＮ２
１Ｎが第２の遅延回路Ｄ２２の入力と第２のパルス発生
回路ＣＯ−２３の第１の入力に接続される。これらの接
続は正相側回路と同等であり、第２の遅延回路Ｄ２２の
出力はノードＮ２１Ｎであり、ノードＮ２１Ｎは第２の
パルス発生回路ＣＯ−２３の第２の入力に接続される。
第２のパルス発生回路ＣＯ−２３の出力はノードＮ２３
Ｎであり、ノードＮ２３Ｎは、ソースが高電位電源Ｐ２
１に、ドレインが出力回路ＣＯ−２１の逆相出力ＯＵＴ
２１Ｎにそれぞれ接続された、第２のＰ型ＦＥＴ ＭＰ
２２のゲートに接続される。
って、出力回路ＣＯ−２１の入力ＩＮ２１の信号の反転
信号がノードＩＮ２１Ｎに出力され、このノードＩＮ２
１Ｎが第２の遅延回路Ｄ２２の入力と第２のパルス発生
回路ＣＯ−２３の第１の入力に接続される。これらの接
続は正相側回路と同等であり、第２の遅延回路Ｄ２２の
出力はノードＮ２１Ｎであり、ノードＮ２１Ｎは第２の
パルス発生回路ＣＯ−２３の第２の入力に接続される。
第２のパルス発生回路ＣＯ−２３の出力はノードＮ２３
Ｎであり、ノードＮ２３Ｎは、ソースが高電位電源Ｐ２
１に、ドレインが出力回路ＣＯ−２１の逆相出力ＯＵＴ
２１Ｎにそれぞれ接続された、第２のＰ型ＦＥＴ ＭＰ
２２のゲートに接続される。
【００６４】第２のパルス発生回路ＣＯ−２３はインバ
ータＩＶ２２とＮＡＮＤゲートＮＤ２２からなる。これ
らの接続は第１のパルス発生回路ＣＯ−２２と同等であ
り、第２のパルス発生回路ＣＯ−２３の第２の入力はイ
ンバータＩＶ２２の入力に接続される。ＮＡＮＤゲート
ＮＤ２２の一方の入力には第２のパルス発生回路ＣＯ−
２３の第１の入力が接続され、他方の入力にはインバー
タＩＶ２２の出力であるノードＮ２２Ｎが接続される。
ＮＡＮＤゲートＮＤ２２の出力は第２のパルス発生回路
ＣＯ−２３の出力となる。
ータＩＶ２２とＮＡＮＤゲートＮＤ２２からなる。これ
らの接続は第１のパルス発生回路ＣＯ−２２と同等であ
り、第２のパルス発生回路ＣＯ−２３の第２の入力はイ
ンバータＩＶ２２の入力に接続される。ＮＡＮＤゲート
ＮＤ２２の一方の入力には第２のパルス発生回路ＣＯ−
２３の第１の入力が接続され、他方の入力にはインバー
タＩＶ２２の出力であるノードＮ２２Ｎが接続される。
ＮＡＮＤゲートＮＤ２２の出力は第２のパルス発生回路
ＣＯ−２３の出力となる。
【００６５】入力回路ＣＩ−２１は、第１のＮ型ＦＥＴ
ＭＮ２１と第２のＮ型ＦＥＴ ＭＮ２２と第１の抵抗
Ｒ２１と第２の抵抗Ｒ２２とインバータＩＶ２４からな
る。
ＭＮ２１と第２のＮ型ＦＥＴ ＭＮ２２と第１の抵抗
Ｒ２１と第２の抵抗Ｒ２２とインバータＩＶ２４からな
る。
【００６６】入力回路ＣＩ−２１の正相入力ＩＮ２２は
第２のＮ型ＦＥＴ ＭＮ２２のソースに、逆相入力ＩＮ
２２Ｎは第１のＮ型ＦＥＴ ＭＮ２１のソースに接続さ
れる。第１の抵抗ＲＴ２１の一端はノードＮ２４であ
り、他端は高電位電源Ｐ２１に接続される。ノードＮ２
４は、第１のＮ型ＦＥＴ ＭＮ２１のドレインと第２の
Ｎ型ＦＥＴ ＭＮ２２のゲートに接続される。第２の抵
抗ＲＴ２２の一端はノードＮ２４Ｎであり、他端は高電
位電源Ｐ２１に接続される。ノードＮ２４Ｎは、第２の
Ｎ型ＦＥＴ ＭＮ２２のドレインと第１のＮ型ＦＥＴ
ＭＮ２１のゲートに接続される。さらに、ノードＮ２４
はインバータＩＶ２４の入力に接続され、インバータＩ
Ｖ２４の出力は入力回路ＣＩ−２１の出力ＯＵＴ２２と
なる。
第２のＮ型ＦＥＴ ＭＮ２２のソースに、逆相入力ＩＮ
２２Ｎは第１のＮ型ＦＥＴ ＭＮ２１のソースに接続さ
れる。第１の抵抗ＲＴ２１の一端はノードＮ２４であ
り、他端は高電位電源Ｐ２１に接続される。ノードＮ２
４は、第１のＮ型ＦＥＴ ＭＮ２１のドレインと第２の
Ｎ型ＦＥＴ ＭＮ２２のゲートに接続される。第２の抵
抗ＲＴ２２の一端はノードＮ２４Ｎであり、他端は高電
位電源Ｐ２１に接続される。ノードＮ２４Ｎは、第２の
Ｎ型ＦＥＴ ＭＮ２２のドレインと第１のＮ型ＦＥＴ
ＭＮ２１のゲートに接続される。さらに、ノードＮ２４
はインバータＩＶ２４の入力に接続され、インバータＩ
Ｖ２４の出力は入力回路ＣＩ−２１の出力ＯＵＴ２２と
なる。
【００６７】また、図には明示していないが、インバー
タＩＶ２１〜ＩＶ２４，ＮＡＮＤゲートＮＤ２１，ＮＤ
２２，遅延回路Ｄ２１，Ｄ２２の低電位電源は入出力回
路の低電位電源（図には明示せず）に、高電位電源は高
電位電源Ｐ２１にそれぞれ接続される。
タＩＶ２１〜ＩＶ２４，ＮＡＮＤゲートＮＤ２１，ＮＤ
２２，遅延回路Ｄ２１，Ｄ２２の低電位電源は入出力回
路の低電位電源（図には明示せず）に、高電位電源は高
電位電源Ｐ２１にそれぞれ接続される。
【００６８】次に、図３に示す第２の実施例の入出力回
路の動作を図４によって説明する。ここで、低電位電源
および終端電位電源Ｐ２３の電位をＧＮＤ、高電位電源
Ｐ２１の電位をＶＤＤとする。また、図４では、遅延回
路Ｄ２１，Ｄ２２と伝送線路Ｌ２１，Ｌ２２における遅
延以外の遅延は無視した。
路の動作を図４によって説明する。ここで、低電位電源
および終端電位電源Ｐ２３の電位をＧＮＤ、高電位電源
Ｐ２１の電位をＶＤＤとする。また、図４では、遅延回
路Ｄ２１，Ｄ２２と伝送線路Ｌ２１，Ｌ２２における遅
延以外の遅延は無視した。
【００６９】出力回路ＣＯ−２１の入力ＩＮ２１には、
高レベルとしてＶＤＤ、低レベルとしてＧＮＤが入力さ
れる。
高レベルとしてＶＤＤ、低レベルとしてＧＮＤが入力さ
れる。
【００７０】出力回路ＣＯ−２１の入力ＩＮ２１がＧＮ
ＤからＶＤＤに立ち上がったとき、正相側回路では、入
力ＩＮ２１が立ち上がった時点から、第１の遅延回路Ｄ
２１で設定された遅延時間ΔＴ後にノードＮ２１がＧＮ
ＤからＶＤＤに立ち上がるまでの間、第１のパルス発生
回路ＣＯ−２２の第１の入力はＶＤＤ、第２の入力はＧ
ＮＤなので、第１のパルス発生回路ＣＯ−２２の出力で
あるノードＮ２３はＧＮＤとなる。よって、第１のＰ型
ＦＥＴ ＭＰ２１は、入力ＩＮ２１が立ち上がってから
ΔＴの間だけ導通状態となり、このΔＴの間だけ、正相
出力ＯＵＴ２１の電位は、ＶＤＤとＧＮＤの電位差を第
１のＰ型ＦＥＴ ＭＰ２１のオン抵抗と第１の終端抵抗
ＲＴ２１で抵抗分割した値、すなわち、ＶＯＨ２とな
る。
ＤからＶＤＤに立ち上がったとき、正相側回路では、入
力ＩＮ２１が立ち上がった時点から、第１の遅延回路Ｄ
２１で設定された遅延時間ΔＴ後にノードＮ２１がＧＮ
ＤからＶＤＤに立ち上がるまでの間、第１のパルス発生
回路ＣＯ−２２の第１の入力はＶＤＤ、第２の入力はＧ
ＮＤなので、第１のパルス発生回路ＣＯ−２２の出力で
あるノードＮ２３はＧＮＤとなる。よって、第１のＰ型
ＦＥＴ ＭＰ２１は、入力ＩＮ２１が立ち上がってから
ΔＴの間だけ導通状態となり、このΔＴの間だけ、正相
出力ＯＵＴ２１の電位は、ＶＤＤとＧＮＤの電位差を第
１のＰ型ＦＥＴ ＭＰ２１のオン抵抗と第１の終端抵抗
ＲＴ２１で抵抗分割した値、すなわち、ＶＯＨ２とな
る。
【００７１】一方、逆相側回路では、ノードＩＮ２１Ｎ
はインバータＩＶ２３によってＶＤＤからＧＮＤに降下
するが、第２のパルス発生回路ＣＯ−２３の第１の入力
がＶＤＤ、第２の入力がＧＮＤとなる期間がないので、
第２のパルス発生回路ＣＯ−２３の出力であるノードＮ
２３Ｎの電位は、ＶＤＤのままである。よって、第２の
Ｐ型ＦＥＴ ＭＰ２２は遮断状態のままであり、逆相出
力ＯＵＴ２１Ｎの電位は終端電位ＧＮＤに一致したまま
となる。
はインバータＩＶ２３によってＶＤＤからＧＮＤに降下
するが、第２のパルス発生回路ＣＯ−２３の第１の入力
がＶＤＤ、第２の入力がＧＮＤとなる期間がないので、
第２のパルス発生回路ＣＯ−２３の出力であるノードＮ
２３Ｎの電位は、ＶＤＤのままである。よって、第２の
Ｐ型ＦＥＴ ＭＰ２２は遮断状態のままであり、逆相出
力ＯＵＴ２１Ｎの電位は終端電位ＧＮＤに一致したまま
となる。
【００７２】このとき、入力回路ＣＩ−２１では、正相
入力ＩＮ２２には、幅ΔＴ，高さΔＶ＝ＶＯＨ２−ＧＮ
Ｄの、ＧＮＤに対して正のパルスが入力され、逆相入力
ＩＮ２２ＮはＧＮＤのままである。この正相入力ＩＮ２
２に入力される正のパルスにより、ノードＮ２４Ｎの電
位が上がる。すると、第１のＮ型ＦＥＴ ＭＮ２１の抵
抗値が下がるのでノードＮ２４の電位が下がる。このノ
ードＮ２４の電位の降下とノードＮ２４Ｎの電位の上昇
は、Ｎ型ＦＥＴ ＭＮ２１，ＭＮ２２のクロスカップル
によって増幅され、ノードＮ２４の電位はＧＮＤ付近ま
で降下し、ノードＮ２４Ｎの電位はほぼＶＤＤとなる。
ノードＮ２４の電位はインバータＩＶ２４によって反転
され、入力回路ＣＩ−２１の出力ＯＵＴ２２にはＶＤＤ
が出力され、転送は完了する。
入力ＩＮ２２には、幅ΔＴ，高さΔＶ＝ＶＯＨ２−ＧＮ
Ｄの、ＧＮＤに対して正のパルスが入力され、逆相入力
ＩＮ２２ＮはＧＮＤのままである。この正相入力ＩＮ２
２に入力される正のパルスにより、ノードＮ２４Ｎの電
位が上がる。すると、第１のＮ型ＦＥＴ ＭＮ２１の抵
抗値が下がるのでノードＮ２４の電位が下がる。このノ
ードＮ２４の電位の降下とノードＮ２４Ｎの電位の上昇
は、Ｎ型ＦＥＴ ＭＮ２１，ＭＮ２２のクロスカップル
によって増幅され、ノードＮ２４の電位はＧＮＤ付近ま
で降下し、ノードＮ２４Ｎの電位はほぼＶＤＤとなる。
ノードＮ２４の電位はインバータＩＶ２４によって反転
され、入力回路ＣＩ−２１の出力ＯＵＴ２２にはＶＤＤ
が出力され、転送は完了する。
【００７３】逆に、出力回路ＣＯ−２１の入力ＩＮ２１
がＶＤＤからＧＮＤに降下したときは、正相出力ＯＵＴ
２１の電位は終端電位ＧＮＤに一致したままとなり、逆
相出力ＯＵＴ２１Ｎの電位は入力ＩＮ２１がＶＤＤから
ＧＮＤに降下してからΔＴの間だけ、ＶＤＤとＧＮＤの
電位差を第２のＰ型ＦＥＴ ＭＰ２２のオン抵抗と第２
の終端抵抗ＲＴ２２で抵抗分割した値、すなわち、ＶＯ
Ｈ２となる。このとき、入力回路ＣＩ−２１では、正相
入力ＩＮ２２はＧＮＤのままであり、逆相入力ＩＮ２２
Ｎには、幅ΔＴ，高さΔＶ＝ＶＯＨ２−ＧＮＤの、ＧＮ
Ｄに対して正のパルスが入力される。すると、ノードＮ
２４の電位が上がり、ノードＮ２４Ｎの電位が下がるの
で、入力回路ＣＩ−２１の出力ＯＵＴ２２にはＧＮＤが
出力され、転送は完了する。
がＶＤＤからＧＮＤに降下したときは、正相出力ＯＵＴ
２１の電位は終端電位ＧＮＤに一致したままとなり、逆
相出力ＯＵＴ２１Ｎの電位は入力ＩＮ２１がＶＤＤから
ＧＮＤに降下してからΔＴの間だけ、ＶＤＤとＧＮＤの
電位差を第２のＰ型ＦＥＴ ＭＰ２２のオン抵抗と第２
の終端抵抗ＲＴ２２で抵抗分割した値、すなわち、ＶＯ
Ｈ２となる。このとき、入力回路ＣＩ−２１では、正相
入力ＩＮ２２はＧＮＤのままであり、逆相入力ＩＮ２２
Ｎには、幅ΔＴ，高さΔＶ＝ＶＯＨ２−ＧＮＤの、ＧＮ
Ｄに対して正のパルスが入力される。すると、ノードＮ
２４の電位が上がり、ノードＮ２４Ｎの電位が下がるの
で、入力回路ＣＩ−２１の出力ＯＵＴ２２にはＧＮＤが
出力され、転送は完了する。
【００７４】信号が変化してからΔＴ後には伝送線路の
電位は正相，逆相ともＧＮＤに一致してしまうが、入力
回路ＣＩ−２１では２個のＮ型ＦＥＴ ＭＮ２１，ＭＮ
２２のクロスカップルによってラッチがかかるので、第
１の実施例と同様に、次の信号の変化があるまで、信号
は保持される。
電位は正相，逆相ともＧＮＤに一致してしまうが、入力
回路ＣＩ−２１では２個のＮ型ＦＥＴ ＭＮ２１，ＭＮ
２２のクロスカップルによってラッチがかかるので、第
１の実施例と同様に、次の信号の変化があるまで、信号
は保持される。
【００７５】以上、第２の実施例のＦＥＴ型入出力回路
の動作を説明したが、本実施例においても、第１の実施
例と同様に、出力回路ＣＯ−２１のＰ型ＦＥＴ ＭＰ２
１，ＭＰ２２に電流が流れるのは、ΔＴの間だけであ
り、それ以外の期間では定常電流が流れないので、従来
の入出力回路に比べ、電力を大幅に削減することができ
る。また、終端電位をＧＮＤとしているので、終端電位
としてＶＴＴという別電位を必要する従来の入出力回路
に比べ、電源数を１つ削減できる。
の動作を説明したが、本実施例においても、第１の実施
例と同様に、出力回路ＣＯ−２１のＰ型ＦＥＴ ＭＰ２
１，ＭＰ２２に電流が流れるのは、ΔＴの間だけであ
り、それ以外の期間では定常電流が流れないので、従来
の入出力回路に比べ、電力を大幅に削減することができ
る。また、終端電位をＧＮＤとしているので、終端電位
としてＶＴＴという別電位を必要する従来の入出力回路
に比べ、電源数を１つ削減できる。
【００７６】本実施例において、終端抵抗ＲＴ２１，Ｒ
Ｔ２２と出力回路ＣＯ−２１のＰ型ＦＥＴ ＭＰ２１，
ＭＰ２２で消費される電力Ｐ２は、（４）式と全く同様
に次のように表すことができる。
Ｔ２２と出力回路ＣＯ−２１のＰ型ＦＥＴ ＭＰ２１，
ＭＰ２２で消費される電力Ｐ２は、（４）式と全く同様
に次のように表すことができる。
【００７７】
【数５】 Ｐ２＝ＶＤＤ・（ΔＶ／Ｒ）・（ΔＴ／Ｔ）・ｒ ・・・（５） ここで、Ｒは終端抵抗ＲＴ２１，ＲＴ２２の抵抗値であ
り、Ｔは伝送信号の周期、ｒは伝送信号の遷移率であ
る。（５）式は、（４）式と同じなので、第２実施例に
おいても、第１の実施例と同様に、電力を大幅に削減で
きることは明らかである。
り、Ｔは伝送信号の周期、ｒは伝送信号の遷移率であ
る。（５）式は、（４）式と同じなので、第２実施例に
おいても、第１の実施例と同様に、電力を大幅に削減で
きることは明らかである。
【００７８】また、本実施例においても、終端抵抗ＲＴ
２１，ＲＴ２２によって伝送線路の終端をとっているの
で、高速な信号伝送が可能である。
２１，ＲＴ２２によって伝送線路の終端をとっているの
で、高速な信号伝送が可能である。
【００７９】〔その他の実施例〕以上、第１と第２の実
施例について述べたが、本発明の技術思想に従う入出力
回路は、他にもさまざまな例が可能である。
施例について述べたが、本発明の技術思想に従う入出力
回路は、他にもさまざまな例が可能である。
【００８０】例えば、第１の実施例のパルス発生回路Ｃ
Ｏ−１２，ＣＯ−１３にはインバータとＮＯＲゲートを
用いたが、インバータとＡＮＤゲートを用いても同等の
機能を実現することが可能である。また、第２の実施例
のパルス発生回路ＣＯ−２２，ＣＯ−２３にはインバー
タとＮＡＮＤゲートを用いたが、これについても、イン
バータとＯＲゲートを用いて同等の機能を実現できる。
Ｏ−１２，ＣＯ−１３にはインバータとＮＯＲゲートを
用いたが、インバータとＡＮＤゲートを用いても同等の
機能を実現することが可能である。また、第２の実施例
のパルス発生回路ＣＯ−２２，ＣＯ−２３にはインバー
タとＮＡＮＤゲートを用いたが、これについても、イン
バータとＯＲゲートを用いて同等の機能を実現できる。
【００８１】また、遅延回路Ｄ１１，Ｄ１２，Ｄ２１，
Ｄ２２は偶数段のインバータ例を用いれば実現できる
が、これを可変遅延回路として、チップの実装形態等に
応じてΔＴの値、すなわちパルス幅を可変とすることも
可能である。
Ｄ２２は偶数段のインバータ例を用いれば実現できる
が、これを可変遅延回路として、チップの実装形態等に
応じてΔＴの値、すなわちパルス幅を可変とすることも
可能である。
【００８２】さらに、終端抵抗ＲＴ１１，ＲＴ１２，Ｒ
Ｔ２１，ＲＴ２２はチップの外部にチップ抵抗を装着す
ることで実現しても良く、あるいは、チップ内部でＦＥ
Ｔ、拡散抵抗等で実現することもできる。
Ｔ２１，ＲＴ２２はチップの外部にチップ抵抗を装着す
ることで実現しても良く、あるいは、チップ内部でＦＥ
Ｔ、拡散抵抗等で実現することもできる。
【００８３】また、入力回路の抵抗Ｒ１１，Ｒ１２，Ｒ
２１，Ｒ２２についても、ＦＥＴ、拡散抵抗等、さまざ
まな実現手段を取ることが可能である。
２１，Ｒ２２についても、ＦＥＴ、拡散抵抗等、さまざ
まな実現手段を取ることが可能である。
【００８４】また、第１の実施例と第２の実施例では、
出力回路の入力を１本としているが、最初から、正相信
号と逆相信号を用意しておいて、出力回路の入力を相補
信号とすることは容易である。入力回路の出力について
も、例えば第１の実施例において、ノードＮ１４Ｎから
もインバータを介して出力を引き出すことにより、入力
回路の出力を相補信号とすることも容易である。
出力回路の入力を１本としているが、最初から、正相信
号と逆相信号を用意しておいて、出力回路の入力を相補
信号とすることは容易である。入力回路の出力について
も、例えば第１の実施例において、ノードＮ１４Ｎから
もインバータを介して出力を引き出すことにより、入力
回路の出力を相補信号とすることも容易である。
【００８５】ΔＶの値、すなわちパルス高を、例に挙げ
た０．５Ｖよりさらに小さい値に設定して電力を削減し
た場合に、入力回路でパルスを増幅するのが困難になる
こともあると予想されるが、これは、入力回路を２段構
成、すなわち、例えば第１の実施例におけるノードＮ１
４，Ｎ１４Ｎを差動増幅回路の入力に接続してさらに増
幅することにより、限界はあるが、解決可能である。
た０．５Ｖよりさらに小さい値に設定して電力を削減し
た場合に、入力回路でパルスを増幅するのが困難になる
こともあると予想されるが、これは、入力回路を２段構
成、すなわち、例えば第１の実施例におけるノードＮ１
４，Ｎ１４Ｎを差動増幅回路の入力に接続してさらに増
幅することにより、限界はあるが、解決可能である。
【００８６】そして、上記すべての例においても、電流
が信号の変化時のみにΔＴの間だけ流れ、その他の時に
は定常電流が流れないので、消費電力を低減化でき、か
つ高電位電源、低電位電源以外の電源を必要としないと
いう本発明の特徴を備えている。
が信号の変化時のみにΔＴの間だけ流れ、その他の時に
は定常電流が流れないので、消費電力を低減化でき、か
つ高電位電源、低電位電源以外の電源を必要としないと
いう本発明の特徴を備えている。
【００８７】ところで、終端電位については、第１の実
施例ではＶＤＤ、第２の実施例ではＧＮＤとしたが、場
合によっては、この値にこだわる必要はなく、入力回路
が増幅できる範囲で種々の値に設定可能である。この場
合、終端電位電源として別電源が必要となってしまう
が、終端電位をＶＤＤとＧＮＤの間に設定すれば、第
１，第２の実施例より、さらに消費電力を削減できる。
施例ではＶＤＤ、第２の実施例ではＧＮＤとしたが、場
合によっては、この値にこだわる必要はなく、入力回路
が増幅できる範囲で種々の値に設定可能である。この場
合、終端電位電源として別電源が必要となってしまう
が、終端電位をＶＤＤとＧＮＤの間に設定すれば、第
１，第２の実施例より、さらに消費電力を削減できる。
【００８８】
【発明の効果】以上から、本発明によれば、出力回路に
遅延回路とパルス発生回路を備えたことにより終端抵抗
を流れる定常電流を遮断できるので、終端電位電源を高
電位電源、あるいは、低電位電源と共通化しても、常に
定常電流が流れる従来の技術に比べて消費電力を大幅に
削減できる。
遅延回路とパルス発生回路を備えたことにより終端抵抗
を流れる定常電流を遮断できるので、終端電位電源を高
電位電源、あるいは、低電位電源と共通化しても、常に
定常電流が流れる従来の技術に比べて消費電力を大幅に
削減できる。
【００８９】また、入力回路を抵抗とクロスカップル接
続されたＦＥＴで構成したことにより、終端電位電源を
高電位電源、あるいは、低電位電源と共通化しても伝送
信号の増幅を行えるので、従来の技術に比べて電源数を
１つ削減できる。
続されたＦＥＴで構成したことにより、終端電位電源を
高電位電源、あるいは、低電位電源と共通化しても伝送
信号の増幅を行えるので、従来の技術に比べて電源数を
１つ削減できる。
【００９０】また、入出力回路を前記出力回路と入力回
路を組み合わせて構成したので、電力消費を少なく、か
つ電源数を少なくできる。
路を組み合わせて構成したので、電力消費を少なく、か
つ電源数を少なくできる。
【図１】本発明の第１の実施例のＦＥＴ型入出力回路を
示す図である。
示す図である。
【図２】本発明の第１の実施例のＦＥＴ型入出力回路の
動作を説明する図である。
動作を説明する図である。
【図３】本発明の第２の実施例のＦＥＴ型入出力回路を
示す図である。
示す図である。
【図４】本発明の第２の実施例のＦＥＴ型入出力回路の
動作を説明する図である。
動作を説明する図である。
【図５】従来のＦＥＴ型入出力回路を示す図である。
【図６】従来のＦＥＴ型入出力回路の動作を説明する図
である。
である。
【符号の説明】 ＣＯ−１１ ＦＥＴ型出力回路 ＣＩ−１１ ＦＥＴ型入力回路 Ｌ１１ 第１の伝送線路 Ｌ１２ 第２の伝送線路 ＲＴ１１ 第１の終端抵抗 ＲＴ１２ 第２の終端抵抗 Ｄ１１ 第１の遅延回路 Ｄ１２ 第２の遅延回路 ＣＯ−１２ 第１のパルス発生回路 ＣＯ−１３ 第２のパルス発生回路 ＭＮ１１ 第１のＮ型ＦＥＴ ＭＮ１２ 第２のＮ型ＦＥＴ ＭＰ１１ 第１のＰ型ＦＥＴ ＭＰ１２ 第２のＰ型ＦＥＴ Ｒ１１ 第１の抵抗 Ｒ１２ 第２の抵抗 ＩＶ１１〜ＩＶ１４ インバータ ＮＲ１１，ＮＲ１２ ＮＯＲゲート Ｐ１２ 低電位電源 Ｐ１３ 終端電位電源 ＩＮ１１ 出力回路の入力 ＯＵＴ１１ 出力回路の正相出力 ＯＵＴ１１Ｎ 出力回路の逆相出力 ＩＮ１２ 入力回路の正相入力 ＩＮ１２Ｎ 入力回路の逆相入力 ＯＵＴ１２ 入力回路の出力 １Ｎ１１Ｎ，Ｎ１１〜Ｎ１４，Ｎ１１Ｎ〜Ｎ１４Ｎ ノ
ード ＶＤＤ 高電位電源の電位 ＧＮＤ 低電位電源の電位 ＶＯＬ１ 伝送信号の低レベル電位 ΔＶ 伝送信号の振幅すなわちパルス高 Ｔ 伝送信号の周期 ΔＴ 遅延回路の遅延値かつ伝送信号のパルス幅 ＣＯ−２１ ＦＥＴ型出力回路 ＣＩ−２１ ＦＥＴ型入力回路 Ｌ２１ 第１の伝送線路 Ｌ２２ 第２の伝送線路 ＲＴ２１ 第１の終端抵抗 ＲＴ２２ 第２の終端抵抗 Ｄ２１ 第１の遅延回路 Ｄ２２ 第２の遅延回路 ＣＯ−２２ 第１のパルス発生回路 ＣＯ−２３ 第２のパルス発生回路 ＭＰ２１ 第１のＰ型ＦＥＴ ＭＰ２２ 第２のＰ型ＦＥＴ ＭＮ２１ 第１のＮ型ＦＥＴ ＭＮ２２ 第２のＮ型ＦＥＴ Ｒ２１ 第１の抵抗 Ｒ２２ 第２の抵抗 ＩＶ２１〜ＩＶ２４ インバータ ＮＤ２１，ＮＤ２２ ＮＡＮＤゲート Ｐ２１ 高電位電源 Ｐ２３ 終端電位電源 ＩＮ２１ 出力回路の入力 ＯＵＴ２１ 出力回路の正相出力 ＯＵＴ２１Ｎ 出力回路の逆相出力 ＩＮ２２ 入力回路の正相入力 ＩＮ２２Ｎ 入力回路の逆相入力 ＯＵＴ２２ 入力回路の出力 ＩＮ２１Ｎ，Ｎ２１〜Ｎ２４，Ｎ２１Ｎ〜Ｎ２４Ｎ ノ
ード ＶＯＨ２ 伝送信号の高レベル電位
ード ＶＤＤ 高電位電源の電位 ＧＮＤ 低電位電源の電位 ＶＯＬ１ 伝送信号の低レベル電位 ΔＶ 伝送信号の振幅すなわちパルス高 Ｔ 伝送信号の周期 ΔＴ 遅延回路の遅延値かつ伝送信号のパルス幅 ＣＯ−２１ ＦＥＴ型出力回路 ＣＩ−２１ ＦＥＴ型入力回路 Ｌ２１ 第１の伝送線路 Ｌ２２ 第２の伝送線路 ＲＴ２１ 第１の終端抵抗 ＲＴ２２ 第２の終端抵抗 Ｄ２１ 第１の遅延回路 Ｄ２２ 第２の遅延回路 ＣＯ−２２ 第１のパルス発生回路 ＣＯ−２３ 第２のパルス発生回路 ＭＰ２１ 第１のＰ型ＦＥＴ ＭＰ２２ 第２のＰ型ＦＥＴ ＭＮ２１ 第１のＮ型ＦＥＴ ＭＮ２２ 第２のＮ型ＦＥＴ Ｒ２１ 第１の抵抗 Ｒ２２ 第２の抵抗 ＩＶ２１〜ＩＶ２４ インバータ ＮＤ２１，ＮＤ２２ ＮＡＮＤゲート Ｐ２１ 高電位電源 Ｐ２３ 終端電位電源 ＩＮ２１ 出力回路の入力 ＯＵＴ２１ 出力回路の正相出力 ＯＵＴ２１Ｎ 出力回路の逆相出力 ＩＮ２２ 入力回路の正相入力 ＩＮ２２Ｎ 入力回路の逆相入力 ＯＵＴ２２ 入力回路の出力 ＩＮ２１Ｎ，Ｎ２１〜Ｎ２４，Ｎ２１Ｎ〜Ｎ２４Ｎ ノ
ード ＶＯＨ２ 伝送信号の高レベル電位
Claims (6)
- 【請求項１】 正相側回路と逆相側回路を有し、正相側
回路は、第１のＮ型ＦＥＴと、入力を遅延させて出力す
る第１の遅延回路と、第１の入力が低レベルで第２の入
力が高レベルのときのみに高レベルを出力する第１のパ
ルス発生回路からなり、本ＦＥＴ型出力回路への入力が
第１の遅延回路の入力と第１のパルス発生回路の第１の
入力に入力され、第１の遅延回路の出力が第１のパルス
発生回路の第２の入力に入力され、第１のパルス発生回
路の出力が、ソースが低電位電源に、ドレインが本ＦＥ
Ｔ型出力回路の正相出力にそれぞれ接続された、第１の
Ｎ型ＦＥＴ型のゲートに入力される構成とされ、 逆相側回路は、第２のＮ型ＦＥＴと、第１の遅延回路と
同じ遅延時間の第２の遅延回路と、第１の入力が低レベ
ルで第２の入力が高レベルのときのみに高レベルを出力
する第２のパルス発生回路からなり、本ＦＥＴ型出力回
路への入力の反転信号が第２の遅延回路の入力と第２の
パルス発生回路の第１の入力に入力され、第２の遅延回
路の出力が第２のパルス発生回路の第２の入力に入力さ
れ、第２のパルス発生回路の出力が、ソースが低電位電
源に、ドレインが本ＦＥＴ型出力回路の逆相出力にそれ
ぞれ接続された、第２のＮ型ＦＥＴのゲートに入力され
る構成とされたことを特徴とするＦＥＴ型出力回路。 - 【請求項２】 正相と逆相の入力端子を有し、ソースが
本ＦＥＴ型入力回路への逆相入力に接続される第１のＰ
型ＦＥＴと、ソースが本ＦＥＴ型入力回路の正相入力に
接続される第２のＰ型ＦＥＴと、一端が第１のＰ型ＦＥ
Ｔのドレインと第２のＰ型ＦＥＴのゲートに、他端が低
電位電源に接続される第１の抵抗と、一端が第２のＰ型
ＦＥＴのドレインと第１のＰ型ＦＥＴのゲートに、他端
が低電位電源に接続される第２の抵抗とを有し、 第１のＰ型ＦＥＴのドレイン、あるいは、第２のＰ型Ｆ
ＥＴのドレインの少なくとも一方から、本ＦＥＴ型入力
回路の出力が引き出される構成とされたことを特徴とす
るＦＥＴ型入力回路。 - 【請求項３】 正相側回路と逆相側回路を有し、正相側
回路は、第１のＰ型ＦＥＴと、入力を遅延させて出力す
る第１の遅延回路と、第１の入力が高レベルで第２の入
力が低レベルのときのみに低レベルを出力する第１のパ
ルス発生回路からなり、本ＦＥＴ型出力回路への入力が
第１の遅延回路の入力と第１のパルス発生回路の第１の
入力に入力され、第１の遅延回路の出力が第１のパルス
発生回路の第２の入力に入力され、第１のパルス発生回
路の出力が、ソースが高電位電源に、ドレインが本ＦＥ
Ｔ型出力回路の正相出力にそれぞれ接続された、第１の
Ｐ型ＦＥＴ型のゲートに入力される構成とされ、 逆相側回路は、第２のＰ型ＦＥＴと、第１の遅延回路と
同じ遅延時間の第２の遅延回路と、第１の入力が高レベ
ルで第２の入力が低レベルのときのみに低レベルを出力
する第２のパルス発生回路からなり、本ＦＥＴ型出力回
路への入力の反転信号が第２の遅延回路の入力と第２の
パルス発生回路の第１の入力に入力され、第２の遅延回
路の出力が第２のパルス発生回路の第２の入力に入力さ
れ、第２のパルス発生回路の出力が、ソースが高電位電
源に、ドレインが本ＦＥＴ型出力回路の逆相出力にそれ
ぞれ接続された、第２のＰ型ＦＥＴのゲートに入力され
る構成とされたことを特徴とするＦＥＴ型出力回路。 - 【請求項４】 正相と逆相の入力端子を有し、ソースが
本ＦＥＴ型入力回路への逆相入力に接続される第１のＮ
型ＦＥＴと、ソースが本ＦＥＴ型入力回路の正相入力に
接続される第２のＮ型ＦＥＴと、一端が第１のＮ型ＦＥ
Ｔのドレインと第２のＮ型ＦＥＴのゲートに、他端が高
電位電源に接続される第１の抵抗と、一端が第２のＮ型
ＦＥＴのドレインと第１のＮ型ＦＥＴのゲートに、他端
が高電位電源に接続される第２の抵抗とを有し、 第１のＮ型ＦＥＴのドレイン、あるいは、第２のＮ型Ｆ
ＥＴのドレインの少なくとも一方から、本ＦＥＴ型入力
回路の出力が引き出される構成とされたことを特徴とす
るＦＥＴ型入力回路。 - 【請求項５】 出力回路として請求項１に記載のＦＥＴ
型出力回路を用い、入力回路として請求項２に記載のＦ
ＥＴ型入力回路を用い、出力回路の正相出力と入力回路
の正相入力を結ぶ第１の伝送線路は第１の終端抵抗によ
って終端電位電源に終端され、出力回路の逆相出力と入
力回路の逆相入力を結ぶ第２の伝送線路は第２の終端抵
抗によって終端電位電源に終端されたことを特徴とする
ＦＥＴ型入出力回路。 - 【請求項６】 出力回路として請求項３に記載のＦＥＴ
型出力回路を用い、入力回路として請求項４に記載のＦ
ＥＴ型入力回路を用い、出力回路の正相出力と入力回路
の正相入力を結ぶ第１の伝送線路は第１の終端抵抗によ
って終端電位電源に終端され、出力回路の逆相出力と入
力回路の逆相入力を結ぶ第２の伝送線路は第２の終端抵
抗によって終端電位電源に終端されたことを特徴とする
ＦＥＴ型入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8224721A JPH1070451A (ja) | 1996-08-27 | 1996-08-27 | Ｆｅｔ型出力回路，ｆｅｔ型入力回路およびｆｅｔ型入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8224721A JPH1070451A (ja) | 1996-08-27 | 1996-08-27 | Ｆｅｔ型出力回路，ｆｅｔ型入力回路およびｆｅｔ型入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070451A true JPH1070451A (ja) | 1998-03-10 |
Family
ID=16818214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8224721A Pending JPH1070451A (ja) | 1996-08-27 | 1996-08-27 | Ｆｅｔ型出力回路，ｆｅｔ型入力回路およびｆｅｔ型入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1070451A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7647030B2 (en) | 2004-10-22 | 2010-01-12 | Parkervision, Inc. | Multiple input single output (MISO) amplifier with circuit branch output tracking |
| US8884694B2 (en) | 2007-06-28 | 2014-11-11 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification |
| US8913691B2 (en) | 2006-08-24 | 2014-12-16 | Parkervision, Inc. | Controlling output power of multiple-input single-output (MISO) device |
| US9094085B2 (en) | 2005-10-24 | 2015-07-28 | Parkervision, Inc. | Control of MISO node |
| US9106500B2 (en) | 2006-04-24 | 2015-08-11 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification, including embodiments for error correction |
| US9106316B2 (en) | 2005-10-24 | 2015-08-11 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification |
| US9166528B2 (en) | 2004-10-22 | 2015-10-20 | Parkervision, Inc. | RF power transmission, modulation, and amplification embodiments |
| US9419692B2 (en) | 2005-10-24 | 2016-08-16 | Parkervision, Inc. | Antenna control |
| US9608677B2 (en) | 2005-10-24 | 2017-03-28 | Parker Vision, Inc | Systems and methods of RF power transmission, modulation, and amplification |
| US9614484B2 (en) | 2005-10-24 | 2017-04-04 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification, including control functions to transition an output of a MISO device |
| US10278131B2 (en) | 2013-09-17 | 2019-04-30 | Parkervision, Inc. | Method, apparatus and system for rendering an information bearing function of time |
-
1996
- 1996-08-27 JP JP8224721A patent/JPH1070451A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9143088B2 (en) | 2004-10-22 | 2015-09-22 | Parkervision, Inc. | Control modules |
| US9768733B2 (en) | 2004-10-22 | 2017-09-19 | Parker Vision, Inc. | Multiple input single output device with vector signal and bias signal inputs |
| US9197163B2 (en) | 2004-10-22 | 2015-11-24 | Parkvision, Inc. | Systems, and methods of RF power transmission, modulation, and amplification, including embodiments for output stage protection |
| US8913974B2 (en) | 2004-10-22 | 2014-12-16 | Parkervision, Inc. | RF power transmission, modulation, and amplification, including direct cartesian 2-branch embodiments |
| US7647030B2 (en) | 2004-10-22 | 2010-01-12 | Parkervision, Inc. | Multiple input single output (MISO) amplifier with circuit branch output tracking |
| US9197164B2 (en) | 2004-10-22 | 2015-11-24 | Parkervision, Inc. | RF power transmission, modulation, and amplification, including direct cartesian 2-branch embodiments |
| US9166528B2 (en) | 2004-10-22 | 2015-10-20 | Parkervision, Inc. | RF power transmission, modulation, and amplification embodiments |
| US9094085B2 (en) | 2005-10-24 | 2015-07-28 | Parkervision, Inc. | Control of MISO node |
| US9106316B2 (en) | 2005-10-24 | 2015-08-11 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification |
| US9419692B2 (en) | 2005-10-24 | 2016-08-16 | Parkervision, Inc. | Antenna control |
| US9608677B2 (en) | 2005-10-24 | 2017-03-28 | Parker Vision, Inc | Systems and methods of RF power transmission, modulation, and amplification |
| US9614484B2 (en) | 2005-10-24 | 2017-04-04 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification, including control functions to transition an output of a MISO device |
| US9705540B2 (en) | 2005-10-24 | 2017-07-11 | Parker Vision, Inc. | Control of MISO node |
| US9106500B2 (en) | 2006-04-24 | 2015-08-11 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification, including embodiments for error correction |
| US8913691B2 (en) | 2006-08-24 | 2014-12-16 | Parkervision, Inc. | Controlling output power of multiple-input single-output (MISO) device |
| US8884694B2 (en) | 2007-06-28 | 2014-11-11 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification |
| US10278131B2 (en) | 2013-09-17 | 2019-04-30 | Parkervision, Inc. | Method, apparatus and system for rendering an information bearing function of time |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030016763A1 (en) | Receiver circuit, signal transmission system, and receiver circuit device used for high-speed signal transmission | |
| US6933755B2 (en) | Output driving circuit for maintaining I/O signal duty ratios | |
| US20120134439A1 (en) | Semiconductor device having level shift circuit | |
| US7633329B2 (en) | Single signal-to-differential signal converter and converting method | |
| KR20000035732A (ko) | 래치회로 | |
| JP3143277B2 (ja) | 差動型ｍｏｓ伝送回路 | |
| JPH1070451A (ja) | Ｆｅｔ型出力回路，ｆｅｔ型入力回路およびｆｅｔ型入出力回路 | |
| JP4167905B2 (ja) | 半導体集積回路のレシーバ回路 | |
| JP3547752B2 (ja) | 信号受信回路とディジタル信号処理システム | |
| US6348815B1 (en) | Input buffer circuit | |
| EP0981200A1 (en) | Synchronous delay circuit | |
| US4843595A (en) | Data reading circuit for semiconductor memory device | |
| US7564293B2 (en) | Signal conversion circuit | |
| KR20010039393A (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
| US8000672B2 (en) | Rail-to-rail data receiver for high-speed communication | |
| JPH11345054A (ja) | 信号伝送用ドライバ回路 | |
| US6281714B1 (en) | Differential receiver | |
| US8856577B2 (en) | Semiconductor device having multiplexer | |
| JP3062225B2 (ja) | 信号伝送方法及び回路 | |
| JP2894821B2 (ja) | 出力バッファ回路 | |
| US6593769B1 (en) | Differential, reduced swing buffer design | |
| US7826497B2 (en) | Data receiving circuit that can correctly receive data, even when high-speed data transmission is performed, using small amplitude clock | |
| JP2006502621A (ja) | 一定遅延零待機の差動論理レシーバおよび方法 | |
| US6411131B1 (en) | Method for differentiating a differential voltage signal using current based differentiation | |
| US8872562B2 (en) | Semiconductor device |