JPH1069459A - Serial interface controller and control method therefor - Google Patents
Serial interface controller and control method thereforInfo
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- JPH1069459A JPH1069459A JP22805796A JP22805796A JPH1069459A JP H1069459 A JPH1069459 A JP H1069459A JP 22805796 A JP22805796 A JP 22805796A JP 22805796 A JP22805796 A JP 22805796A JP H1069459 A JPH1069459 A JP H1069459A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、シリアルインタフ
ェースを介して接続されたノード間のデータ転送制御に
係わり、特に、シリアルインタフェースと他の入出力バ
ス間を接続するシリアルインタフェース制御装置および
その制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to data transfer control between nodes connected via a serial interface, and more particularly to a serial interface control device for connecting a serial interface to another input / output bus and a control method therefor. About.
【0002】[0002]
【従来の技術】ノード間でデータ転送を行う場合、伝送
媒体として電気ケーブル、または、光ファイバを用いた
シリアルインタフェースが用いられることがあり、この
ような、インタフェースは、ESCONやファイバチャ
ネルなどがある。シリアルインタフェースでは、通常、
データをフレーム構造にして転送を行う。フレームは、
データ転送の制御に用いる制御情報と実際に転送するデ
ータからなり、先頭にはフレームの開始を示すフレーム
開始コード(以下SOF)、また、最後にはフレームの
終了を示すフレーム終了コード(以下EOF)を付加す
る。制御情報には、送信元のアドレス,送信先のアドレ
ス,フレームの識別番号などが格納される。2. Description of the Related Art When data is transferred between nodes, an electric cable or a serial interface using an optical fiber may be used as a transmission medium. Such interfaces include ESCON and Fiber Channel. . In serial interface, usually
The data is transferred in a frame structure. The frame is
It consists of control information used for controlling data transfer and data to be actually transferred. At the beginning, a frame start code (hereinafter, SOF) indicating the start of a frame, and at the end, a frame end code (hereinafter, EOF) indicating the end of the frame. Is added. The control information stores a source address, a destination address, a frame identification number, and the like.
【0003】一つのフレームの長さは、各インタフェー
ス規格により規定される。例えば、ファイバチャネルの
場合は、制御情報の長さは固定長で24バイト、データ
は最大長を制限した可変長となり、データ長は最大21
12バイトである。従って、転送データ長がフレームの
最大データ長より大きい場合は、データを複数のフレー
ムに分割して転送する。フレーム構造の一例として、図
3に、ファイバチャネルのフレーム構造を示す。[0003] The length of one frame is defined by each interface standard. For example, in the case of Fiber Channel, the length of the control information is a fixed length of 24 bytes, the data is a variable length with a maximum length restricted, and the data length is a maximum of 21 bytes.
12 bytes. Therefore, when the transfer data length is larger than the maximum data length of the frame, the data is divided into a plurality of frames and transferred. FIG. 3 shows an example of a frame structure of a fiber channel.
【0004】シリアルインタフェースを用いる各ノード
では、シリアルインタフェース制御部を入出力バスに接
続し、データ転送を実現することが多い。標準的な入出
力バスは、例えば、PCIバスやマイクロチャネルなど
がある。In each node using a serial interface, a data transfer is often realized by connecting a serial interface controller to an input / output bus. Standard input / output buses include, for example, a PCI bus and Micro Channel.
【0005】ところで、近年シリアルインタフェースの
データ転送速度が向上している。例えば、ファイバチャ
ネルでは、伝送媒体のデータ転送速度は1Gギガビット
/秒以上を実現可能である。しかし、シリアルインタフ
ェースと入出力バス間のデータ転送の制御に伴う処理
と、シリアルインタフェースにおけるプロトコル処理に
起因したオーバヘッド時間が、全転送時間に占める割合
が大きいと、実効データ転送時間が低下し、伝送媒体の
高速なデータ転送速度を活用することができないという
問題がある。[0005] In recent years, the data transfer speed of the serial interface has been improved. For example, in a fiber channel, a data transfer rate of a transmission medium can be 1 Gigabit / second or more. However, if the processing involved in controlling the data transfer between the serial interface and the I / O bus and the overhead time caused by the protocol processing in the serial interface account for a large proportion of the total transfer time, the effective data transfer time will decrease, There is a problem that the high data transfer speed of the medium cannot be utilized.
【0006】図13はシリアルインタフェース制御装置
の従来例である。シリアルインタフェース制御装置10
0は、光ファイバケーブル101への送受信を行うシリ
アルインタフェース110と、パラレルデータをシリア
ルデータに変換するパラシリ変換回路121と、シリア
ルデータをパラレルデータに変換するシリパラ変換回路
122と、CPU上で動作するマイクロプログラムであ
るデータ転送制御部170と、マイクロプログラムや送
受信するフレームを一時的に格納するローカルメモリ1
80と、入出力バス制御部190とから構成される。FIG. 13 shows a conventional example of a serial interface control device. Serial interface controller 10
Reference numeral 0 denotes a serial interface 110 for transmitting / receiving to / from the optical fiber cable 101, a parallel-to-serial conversion circuit 121 for converting parallel data to serial data, a serial-to-parallel conversion circuit 122 for converting serial data to parallel data, and operates on the CPU. A data transfer control unit 170 that is a microprogram; and a local memory 1 that temporarily stores the microprogram and frames to be transmitted and received.
80, and an input / output bus control unit 190.
【0007】他ノードへのデータ送信のために、入出力
バス103からシリアルインタフェース110へのデー
タ転送を行う場合は、入出力バス制御部190を介して
パーソナルコンピュータ104内のメモリ105から、
データをローカルメモリ180に転送する。データ転送制
御部170は、制御情報を生成し、ローカルメモリ18
0上にフレームを完成させた後、パラシリ変換回路12
1にフレームを転送し、シリアルインタフェース110
への送信を開始する。When data is transferred from the input / output bus 103 to the serial interface 110 for data transmission to another node, the data is transferred from the memory 105 in the personal computer 104 via the input / output bus control unit 190.
The data is transferred to the local memory 180. The data transfer control unit 170 generates control information and stores the control information in the local memory 18.
After completing the frame on the parallel-serial conversion circuit 12
1 to the serial interface 110
Start sending to.
【0008】このように、プロセッサバス160に接続
されたローカルメモリ180をバッファとして用いる従
来多く用いられているデータ転送方法の場合、送信する
データは、入出力バス103→プロセッサバス160→
ローカルメモリ180→プロセッサバス160→シリア
ルインタフェース110の順に、データを転送する必要
があるため、プロセッサバス160上で同一データを2
回転送することになり、オーバヘッドが増大する。さら
に、この結果、プロセッサバス160やローカルメモリ
180の利用率が高くなり、プロセッサバス160、ま
たは、ローカルメモリ180がデータ転送性能のボトル
ネック部となり、性能劣化の要因となる。As described above, in the case of the data transfer method which is widely used in the past using the local memory 180 connected to the processor bus 160 as a buffer, the data to be transmitted is input / output bus 103 → processor bus 160 →
Since data must be transferred in the order of local memory 180 → processor bus 160 → serial interface 110, the same data is
Transfer twice, which increases the overhead. Further, as a result, the utilization rate of the processor bus 160 or the local memory 180 increases, and the processor bus 160 or the local memory 180 becomes a bottleneck part of the data transfer performance, which causes performance degradation.
【0009】また、シリアルインタフェース110から
入出力バス103へのデータ転送を行う場合は、シリア
ルインタフェース110からの受信フレームを、一旦、
ローカルメモリ103に格納した後、入出力バス190
を介して、パーソナルコンピュータ104内のメモリ1
05に転送する。データ転送制御部170は、制御情報
の解析を行った後、データを入出力バス103に転送す
る。受信したデータは、シリアルインタフェース110
→プロセッサバス160→ローカルメモリ180→プロセ
ッサバス160→入出力バス103の順に、データを転
送する必要があるため、プロセッサバス160上で同一
データを2回転送することになり、オーバヘッドが増大
する。When data is transferred from the serial interface 110 to the input / output bus 103, a frame received from the serial interface 110 is temporarily
After storing in the local memory 103, the input / output bus 190
Through the memory 1 in the personal computer 104
Transfer to 05. After analyzing the control information, the data transfer control unit 170 transfers the data to the input / output bus 103. The received data is stored in the serial interface 110
Since it is necessary to transfer data in the order of → the processor bus 160 → the local memory 180 → the processor bus 160 → the input / output bus 103, the same data is transferred twice on the processor bus 160, thereby increasing the overhead.
【0010】この問題を解決するために、制御情報を格
納する制御情報用バッファとデータを格納するデータバ
ッファを設け、受信フレームを制御情報とデータに分離
することで、受信データを直接入出力バスに送信するこ
とが考えられる。また、送信時には、受信した制御情報
をそのまま用いて送信することで、制御情報を送信する
ための処理時間を低減することが考えられる。このよう
な従来例は、特開平6−124258号公報で開示されてい
る。In order to solve this problem, a control information buffer for storing control information and a data buffer for storing data are provided, and a received frame is separated into control information and data. Could be sent to Also, at the time of transmission, it is conceivable to reduce the processing time for transmitting control information by transmitting the received control information as it is. Such a conventional example is disclosed in JP-A-6-124258.
【0011】[0011]
【発明が解決しようとする課題】本発明における主な課
題は、シリアルインタフェースの制御において、送受信
に要する処理時間を低減することである。A main object of the present invention is to reduce processing time required for transmission and reception in controlling a serial interface.
【0012】従来例で、受信した制御情報をそのまま用
いて送信する場合は、制御情報を変更することはできな
いという問題点がある。シリアルインタフェースでは、
送信元が送信したフレームに対して、送信先は受信を確
認するためにアクノリッジフレーム(以下ACK)を応
答することが多い。この場合、受信フレームとACKフ
レームとでは、フレーム内の制御情報が異なるため、従
来方法では、制御情報を生成し直さなければならない。In the conventional example, when transmission is performed using the received control information as it is, there is a problem that the control information cannot be changed. In the serial interface,
In many cases, the transmission destination responds to the frame transmitted by the transmission source with an acknowledgment frame (ACK) to confirm reception. In this case, since the control information in the frame differs between the received frame and the ACK frame, the control information has to be generated again in the conventional method.
【0013】また、制御情報と可変長であるデータを分
離した後、入出力バスへのデータ転送を行う際に、特
に、DMAを用いてデータ転送を行う場合は、DMA起
動時に転送するデータ数を設定する必要がある。このた
めには、フレームの分離手段にデータ数を計測する手段
を設けなければならない。さらに、DMA設定,受信し
たデータ数、及び、入出力バスへの転送数を管理するた
めの管理手段は、受信データ数を認識する必要がある。
管理手段は、マイクロプログラムである場合が多い。ま
た、受信した複数のフレームのデータを一括して入出力
バスに転送するようにすれば、転送に要する処理時間を
低減できるが、この場合も、管理手段であるマイクロプ
ログラムが受信データ数を認識する必要がある。このた
めには、マイクロプログラムが受信データ数を認識する
手段を設けなければならない。しかし、特開平6−12425
8 号公報では、制御情報とデータの分離方法については
開示されていない。Further, when data of variable length is separated from the control information, when data is transferred to the input / output bus, particularly when data is transferred using DMA, the number of data to be transferred when the DMA is started is increased. Need to be set. For this purpose, a means for measuring the number of data must be provided in the frame separating means. Further, the management means for managing the DMA setting, the number of received data, and the number of transfers to the input / output bus needs to recognize the number of received data.
The management means is often a microprogram. If the data of a plurality of received frames are transferred to the input / output bus at a time, the processing time required for the transfer can be reduced. In this case, however, the microprogram as the management means recognizes the number of received data. There is a need to. For this purpose, a means must be provided for the microprogram to recognize the number of received data. However, JP-A-6-12425
No. 8 does not disclose a method for separating control information and data.
【0014】また、シリアルインタフェースのプロトコ
ルでは、前述したACKフレームのような制御フレーム
を送受信する必要がある。制御フレームを用いたプロト
コルは、順次行われる場合が多い。例えば、データ送信
元は、ACKを受信するまでは、新たなフレームを送信
することはできない。制御フレームは、制御情報がフレ
ームの大部分を占め、データ長は、制御情報長よりも短
いことが多い。従って、制御情報の生成時間がプロトコ
ル処理オーバヘッド時間として表面化し、転送効率は、
大幅に低下するという問題がある。従って、制御フレー
ムの制御情報生成時間は、極力低減しなければならな
い。In the serial interface protocol, it is necessary to transmit and receive a control frame such as the ACK frame described above. Protocols using control frames are often performed sequentially. For example, a data source cannot transmit a new frame until it receives an ACK. In the control frame, the control information occupies most of the frame, and the data length is often shorter than the control information length. Therefore, the generation time of the control information is exposed as the protocol processing overhead time, and the transfer efficiency is
There is a problem of drastic reduction. Therefore, the control information generation time of the control frame must be reduced as much as possible.
【0015】[0015]
【課題を解決するための手段】送信バッファ回路は、制
御情報を格納する送信用制御情報メモリと入出力バスか
ら転送したデータを格納する送信データバッファに分け
て構成し、さらに、送信バッファの後段に、送信用制御
情報とデータからフレームを生成するフレーム合成回路
を設け、予想される制御情報をあらかじめ送信制御情報
メモリに格納しておき、送信時には、送信制御情報メモ
リのフロー制御情報などフレーム毎に変更が必要なフィ
ールドのみ更新する。A transmission buffer circuit is divided into a transmission control information memory for storing control information and a transmission data buffer for storing data transferred from an input / output bus. A frame synthesizing circuit for generating a frame from transmission control information and data is provided, and expected control information is stored in a transmission control information memory in advance. Update only the fields that need to be changed.
【0016】本発明の望ましい形態では、送信制御情報
メモリは、デュアルポートメモリであり、送信データメ
モリはFIFOメモリである。In a preferred embodiment of the present invention, the transmission control information memory is a dual port memory, and the transmission data memory is a FIFO memory.
【0017】また、送信制御情報メモリは、複数の領域
に分割し各領域に、フレームの種類毎の制御情報を格納
する。The transmission control information memory is divided into a plurality of areas and stores control information for each frame type in each area.
【0018】さらに、一つのフレームの最大データ長よ
りも大きいデータが、複数のフレームに分割されて転送
される場合は、順次連続して受信した複数のフレームの
データを、受信データバッファメモリに格納し、一度の
DMA転送指示で、連続して入出力バスに転送するよう
にする。Further, in the case where data larger than the maximum data length of one frame is divided into a plurality of frames and transferred, the data of a plurality of frames received sequentially and successively is stored in a reception data buffer memory. Then, the data is continuously transferred to the input / output bus by a single DMA transfer instruction.
【0019】シリアルインタフェースから受信したフレ
ームを格納する受信バッファ回路は、制御情報を格納す
る受信用制御情報バッファと入出力バスへ転送するデー
タを格納する受信データバッファに分けて構成し、さら
に、受信バッファの前段に、受信したフレームを制御情
報とデータとに分離するためのフレーム分離回路を設け
る。The reception buffer circuit for storing frames received from the serial interface is divided into a reception control information buffer for storing control information and a reception data buffer for storing data to be transferred to the input / output bus. A frame separation circuit for separating a received frame into control information and data is provided at a stage preceding the buffer.
【0020】また、受信データが可変長の場合は、前記
フレーム分離回路に、受信データ数をカウントするカウ
ンタを設ける。If the received data has a variable length, the frame separation circuit is provided with a counter for counting the number of received data.
【0021】また、フレーム分離回路に、受信バッファ
出力とカウンタ値を選択して出力するセレクタを設け
る。さらに、受信制御情報に受信データ数を付加して受
信制御情報メモリに格納するようにする。Further, the frame separation circuit is provided with a selector for selecting and outputting a reception buffer output and a counter value. Further, the number of received data is added to the reception control information and stored in the reception control information memory.
【0022】また、本発明の望ましい形態では、受信制
御情報メモリ,送信制御情報メモリには、制御情報にS
OFとEOFを付加して格納するようにする。In a preferred embodiment of the present invention, the reception control information memory and the transmission control information memory include S in the control information.
The OF and EOF are added and stored.
【0023】本発明の望ましい形態では、受信制御情報
メモリ,受信データメモリは、FIFOメモリである。In a preferred embodiment of the present invention, the reception control information memory and the reception data memory are FIFO memories.
【0024】[0024]
【発明の実施の形態】以下、図面を用いて、本発明の実
施例を説明する。本実施例は、シリアルインタフェース
としてファイバチャネルを用いて説明するが、本発明
は、これに限定されるものではない。Embodiments of the present invention will be described below with reference to the drawings. Although the present embodiment is described using a fiber channel as a serial interface, the present invention is not limited to this.
【0025】図1は本発明のシリアルインタフェース制
御方法の一例を示すシリアルインタフェース制御装置の
ブロック図である。本形態では、受信用,送信用のメモ
リを各々用意し、受信用メモリは、受信制御情報用の受
信制御情報メモリと受信データ用の受信データメモリと
から構成し、また、送信用メモリは、送信制御情報用の
送信制御情報メモリと送信データ用の送信データメモリ
とから構成したところに特徴がある。FIG. 1 is a block diagram of a serial interface control device showing an example of a serial interface control method according to the present invention. In this embodiment, a memory for reception and a memory for transmission are prepared, and the memory for reception is composed of a reception control information memory for reception control information and a reception data memory for reception data. It is characterized by comprising a transmission control information memory for transmission control information and a transmission data memory for transmission data.
【0026】図1に示すように、シリアルインタフェー
ス制御装置100は、光ファイバケーブル101を介し
て他のノード102と接続し、入出力バス103を介し
てパーソナルコンピュータ104と接続する。As shown in FIG. 1, the serial interface control device 100 is connected to another node 102 via an optical fiber cable 101 and to a personal computer 104 via an input / output bus 103.
【0027】始めに、シリアルインタフェース制御装置
100の主な構成とデータ構造を説明し、その後、デー
タの流れを説明する。First, the main configuration and data structure of the serial interface control device 100 will be described, and then the data flow will be described.
【0028】シリアルインタフェース制御装置100
は、大別して、シリアルインタフェース110,パラシ
リ変換部121,シリパラ変換部122,フレーム合成
回路131,フレーム分離回路132,送信バッファ回
路140,受信バッファ回路150から構成する。シリ
アルインタフェース110は、光の送受信と、光と電気
の変換を行うとともに、送信時には誤り検出用のCRC
の生成,受信時には誤り検出後CRCのフレームからの
削除を行う。パラシリ変換部121とシリパラ変換部1
22は、シリアルデータとパラレルデータの変換を行
う。送信バッファ回路140は、送信制御情報を格納す
る送信制御情報メモリ141と送信データ用の送信デー
タFIFO142 とから構成する。本実施形態で、送信制御情
報メモリ141は、フレーム合成回路131とプロセッ
サバス160から同時にアクセス可能なデュアルポート
メモリである。また、受信バッファ回路150は、受信
制御情報を格納する受信制御情報FIFO151 と受信データ
を格納する受信データFIFO152 とから構成する。Serial interface control device 100
Is roughly composed of a serial interface 110, a parallel-serial conversion unit 121, a serial-parallel conversion unit 122, a frame synthesis circuit 131, a frame separation circuit 132, a transmission buffer circuit 140, and a reception buffer circuit 150. The serial interface 110 performs transmission / reception of light and conversion between light and electricity, and a CRC for error detection at the time of transmission.
When an error is detected and generated, the CRC is deleted from the frame. Parallel-to-parallel converter 121 and serial-to-parallel converter 1
Reference numeral 22 performs conversion between serial data and parallel data. The transmission buffer circuit 140 includes a transmission control information memory 141 for storing transmission control information and a transmission data FIFO 142 for transmission data. In the present embodiment, the transmission control information memory 141 is a dual port memory that can be simultaneously accessed from the frame synthesis circuit 131 and the processor bus 160. The reception buffer circuit 150 includes a reception control information FIFO 151 for storing reception control information and a reception data FIFO 152 for storing reception data.
【0029】次に、シリアルインタフェースを流れるデ
ータの構造について説明する。Next, the structure of data flowing through the serial interface will be described.
【0030】図2は本発明のデータのフレーム構造を示
す。シリアルインタフェース上を流れるフレーム201
は、フレームの開始を示す制御コードであるSOFで始
まり、フレームの終了を示す制御コードであるEOFで
終わる。SOFに続いて、フレームの制御情報であるフ
レームヘッダ,実際のデータ,エラー検出用のCRCが
続く。SOF,CRC,EOFは、4バイトの、また、
フレームヘッダは24バイトの固定長である。データ
は、最大2112Bの可変長である。2112バイト以
上のデータを送る場合は、データを複数のフレームに分
割して送信する。FIG. 2 shows a data frame structure according to the present invention. Frame 201 flowing over serial interface
Starts with SOF, which is a control code indicating the start of a frame, and ends with EOF, which is a control code indicating the end of a frame. Subsequent to the SOF, a frame header as frame control information, actual data, and a CRC for error detection follow. SOF, CRC and EOF are 4 bytes, and
The frame header has a fixed length of 24 bytes. The data is variable length up to 2112B. When transmitting data of 2112 bytes or more, the data is divided into a plurality of frames and transmitted.
【0031】次に、フレームヘッダの構造の詳細につい
て図3を用いて説明する。フレームヘッダ301は、主
として、フレームの送信先アドレスを示すD_ID,送
信元アドレスを示すS_ID,フレームの種類を示すR
_CTLとTYPE,フロー制御情報を示すF_CT
L,フレーム認識番号を示すSEQ_IDとOX_ID
とRX_ID、さらに、フレーム認識番号が同一のフレ
ームを識別するためのSEQ_CNTなどの制御情報か
ら構成される。あるノードと通信する場合、D_ID,
S_IDなど、制御情報の多くは、あらかじめ設定可能
であり固定値とすることができる。一方、F_CTL
は、フロー制御情報を含むため、各フレーム送信毎に設
定する必要がある。Next, the structure of the frame header will be described in detail with reference to FIG. The frame header 301 mainly includes D_ID indicating a destination address of the frame, S_ID indicating a source address, and R indicating a type of the frame.
_CTL and TYPE, F_CT indicating flow control information
L, SEQ_ID and OX_ID indicating the frame identification number
And RX_ID, and control information such as SEQ_CNT for identifying frames having the same frame identification number. When communicating with a certain node, D_ID,
Most of the control information such as S_ID can be set in advance and can be a fixed value. On the other hand, F_CTL
Since it contains flow control information, it needs to be set for each frame transmission.
【0032】次に、図1で示したフレーム分離回路13
2の詳細を説明する。図4は、フレーム分離回路132
の詳細な構造を示すブロック図の一例である。フレーム
分離回路132は、受信データのヘッダとデータへの分
離と、各々フレームヘッダを受信制御情報FIFO151 に、
また、データを受信データFIFO152 に格納するための制
御信号WT0,WT1の生成を行う。フレーム分離回路
132は、制御コード検出部410,受信ステートマシ
ン420,受信したデータ数の計測を行うデータ数計測
部430,受信データを一時的に格納する多段バッファ
440、および、セレクタ450から構成する。制御コ
ード検出部410は、SOFとEOFの検出を行うため
の、SOFデコーダ411,EOFデコーダ412を備
える。受信ステートマシン420は、データ計測部43
0に対しデータ数カウンタ431のイネーブル信号を生
成する。また、データ計測部430からの制御信号に応
じて、受信データ数が28以下の場合は、受信データを
受信制御情報FIFO151 に、28より大きい場合は、受信
データFIFO152 に格納するように制御信号WT0,WT
1の生成を行う。さらに、セレクタ450に対して、受
信バッファ回路150に出力するデータを、多段バッファ
440からかデータ数カウンタ431からかを選択する
セレクト信号を生成する。Next, the frame separation circuit 13 shown in FIG.
2 will be described in detail. FIG. 4 shows a frame separation circuit 132.
1 is an example of a block diagram showing a detailed structure of FIG. The frame separation circuit 132 separates the received data into a header and data, and stores each frame header in the reception control information FIFO 151,
Further, control signals WT0 and WT1 for storing data in the reception data FIFO 152 are generated. The frame separation circuit 132 includes a control code detection unit 410, a reception state machine 420, a data number measurement unit 430 for measuring the number of received data, a multi-stage buffer 440 for temporarily storing received data, and a selector 450. . The control code detection unit 410 includes an SOF decoder 411 and an EOF decoder 412 for detecting SOF and EOF. The reception state machine 420
For 0, an enable signal of the data number counter 431 is generated. In addition, according to the control signal from the data measurement unit 430, the control signal WT0 stores the received data in the reception control information FIFO 151 when the number of received data is 28 or less, and stores the received data in the received data FIFO 152 when the number of received data is larger than 28. , WT
1 is generated. Further, the selector 450 generates a select signal for selecting data to be output to the reception buffer circuit 150 from the multi-stage buffer 440 or the data number counter 431.
【0033】データ数計測部430は、データ数カウン
タ431と比較器432を備える。データ数カウンタ4
31は、受信したデータのバイト数を計測する。比較器
432は、カウンタ値が28以下か、28より大きいかの
比較を行い、結果を受信ステートマシン420に通知す
る。The data number measuring section 430 includes a data number counter 431 and a comparator 432. Data counter 4
31 measures the number of bytes of the received data. Comparator
432 compares whether the counter value is less than 28 or greater than 28, and notifies the reception state machine 420 of the result.
【0034】以上説明したように、フレーム分離回路1
32の本形態では、受信フレームをヘッダとデータに分
離する際、受信データ数の計測を行うデータ数カウンタ
431と、多段バッファ440とデータ数カウンタ431
のセレクタ450を備えるため、フレームにデータカウ
ント数を付加可能であるところに特徴がある。As described above, the frame separation circuit 1
In the present embodiment of 32, when separating a received frame into a header and data, a data number counter for measuring the number of received data
431, multi-stage buffer 440 and data number counter 431
Is characterized in that a data count number can be added to a frame.
【0035】図5は受信ステートマシン420の状態遷
移図である。データを受信していない場合は、アイドル
状態501となる。SOFを受信するとフレームヘッダ
受信状態502に遷移する。SOF4バイトを受信後フ
レームヘッダを受信し、受信カウンタ数が24になると
データ受信状態503となる。EOFを受信すると再び
アイドル状態501に戻る。FIG. 5 is a state transition diagram of the reception state machine 420. If no data has been received, the idle state 501 is set. Upon receiving the SOF, the state transits to the frame header receiving state 502. When the frame header is received after receiving the SOF 4 bytes and the number of reception counters reaches 24, the data reception state 503 is set. Upon receiving the EOF, the state returns to the idle state 501 again.
【0036】次に、送信制御情報メモリ601について
図6,図7を用いて説明する。図6は、送信制御情報メ
モリ601のアドレス空間を示している。送信制御情報
メモリ601は、SOFとフレームヘッダとEOFを格
納する複数の領域に分け使用する。各領域のフォーマッ
トを図7に示す。Next, the transmission control information memory 601 will be described with reference to FIGS. FIG. 6 shows an address space of the transmission control information memory 601. The transmission control information memory 601 is divided into a plurality of areas for storing the SOF, the frame header, and the EOF. FIG. 7 shows the format of each area.
【0037】本実施例では、使用頻度の高いフレーム用
の領域と汎用的に使用する領域を設けている。具体的に
は、領域0から領域6は、クラス毎のデータフレームと
ACKフレーム用の領域とし、送信前にあらかじめ設定可
能なフィールドは設定しておく。本実施例では、後述す
るように、アダプタボードの初期化時に設定を行う。こ
の結果、例えば、クラス1のデータを送信する場合は、
領域0のクラス1データフレームのフロー制御情報であ
るF_CTLのみ更新することで送信可能である。ま
た、領域7から領域nは、汎用的に用いることのできる
領域とし、使用頻度の少ない制御フレームに対する制御
情報は、必要に応じて生成することとする。In this embodiment, an area for a frequently used frame and an area for general use are provided. Specifically, areas 0 to 6 include a data frame for each class.
A field that can be set as an area for an ACK frame before transmission is set in advance. In this embodiment, as described later, the setting is performed at the time of initialization of the adapter board. As a result, for example, when transmitting class 1 data,
It can be transmitted by updating only F_CTL, which is the flow control information of the class 1 data frame in area 0. Regions 7 to n are regions that can be used for general purposes, and control information for control frames that are used less frequently is generated as needed.
【0038】次にシリアルインタフェース制御装置10
0の初期化時のデータ転送制御部171の動作を、図8
に示すフローチャートを用いて説明する。パワーオンリ
セットの後、送信制御情報メモリの各領域に初期データ
を設定する(801)。他ノードからの受信データを入
出力バスに転送する場合の転送先アドレスをデバイスド
ライバより通知されるまで待つ(802)。通知後は、
アダプタボードの各ハードウエアの動作を開始すること
で、送受信を開始する(803)。初期化により、フレ
ーム送信時には、既に設定済みのヘッダを用いること
で、ヘッダの作成は、フロー制御情報などフレーム毎に
変更の必要なフィールドのみにとどめることができる。
この結果ヘッダをすべて新規に生成することなくフレー
ムを送信できるため処理時間を低減できる。また、デー
タ受信に対し、あらかじめ受信データの転送先アドレス
を認識することで、データ受信時後直ちに入出力バスに
データを転送することが可能となる。Next, the serial interface controller 10
The operation of the data transfer control unit 171 at the time of initialization of 0 is shown in FIG.
This will be described with reference to the flowchart shown in FIG. After the power-on reset, initial data is set in each area of the transmission control information memory (801). It waits until a device driver notifies the transfer destination address when transferring received data from another node to the input / output bus (802). After notification,
The transmission / reception is started by starting the operation of each hardware of the adapter board (803). By initialization, when a frame is transmitted, a header that has already been set is used, so that the header can be created only in fields that need to be changed for each frame, such as flow control information.
As a result, since the frame can be transmitted without newly generating all the headers, the processing time can be reduced. In addition, by recognizing the transfer destination address of the received data in advance for data reception, it becomes possible to transfer data to the input / output bus immediately after data reception.
【0039】次にデータ受信時のデータ転送制御部17
1の動作を図9に示すフローチャートを用いて説明す
る。本実施例では、クラス1データフレームの受信し、
応答フレームであるACK_1を送信する場合について
示している。データ転送制御部171は、フレームの受
信を検出すると、受信した制御情報をメモリに転送し
(901)、解析を行う(902)。SOFとTYPE
の解析により受信フレームは、クラス1データフレーム
であることを認識する(903)。アダプタボード初期
化時に設定した、送信制御メモリのクラス1ACK_1
データ送信用フレームヘッダの領域の内、F_CTL等
変更が必要なフィールドのみ更新する(904)。さら
に、ACK_1フレームの送信を開始した(907)
後、送信完了を待つ(906)。受信データを入出力バ
スに転送開始し(907)、転送完了後(908)、デ
バイスドライバにデータ受信の通知を行う(909)。Next, the data transfer control unit 17 at the time of data reception
Operation 1 will be described with reference to the flowchart shown in FIG. In the present embodiment, the reception of the class 1 data frame
The case where ACK_1 which is a response frame is transmitted is shown. When detecting the reception of the frame, the data transfer control unit 171 transfers the received control information to the memory (901) and performs analysis (902). SOF and TYPE
(903), it is recognized that the received frame is a class 1 data frame. Class 1 ACK_1 of the transmission control memory set when the adapter board was initialized
Only the fields that need to be changed, such as F_CTL, are updated in the area of the data transmission frame header (904). Further, transmission of an ACK_1 frame has started (907).
Thereafter, it waits for transmission completion (906). Transfer of the received data to the input / output bus is started (907), and after the transfer is completed (908), the device driver is notified of data reception (909).
【0040】本実施例では、ACK_1フレームの送信
と受信データの入出力バスへの転送は、順次行う場合に
ついて示したが、これを並列に実行する場合は更に処理
時間を低減可能である。In this embodiment, the case where the transmission of the ACK_1 frame and the transfer of the received data to the input / output bus are performed sequentially is described. However, when the transmission is performed in parallel, the processing time can be further reduced.
【0041】図10はEOFに受信カウント数を付加す
る場合のEOF構造1001を示している。ファイバチ
ャネルでは、EOFは4バイトで表現される。これは、
特別なシリアルデータ系列として符号化するためであ
る。しかし、パラレル変換後は1バイトで表現可能であ
る。一方、受信データ数は、最大2キロバイト程度であ
るため、3バイトで表現できる。従って、図10に示す
ように、4バイトの内、最初の1バイトにEOFのコー
ドを、残りの3バイトには、SOFからEOFまでの、
受信カウント数を付加することが可能である。図4で説
明したフレーム分離回路132内のセレクタ450を用
いることで、EOF構造に受信カウント数を付加でき
る。この結果、フレームのデータ数を変えることなくフ
レーム内に受信データ数を付加することが可能となる。FIG. 10 shows an EOF structure 1001 when the reception count is added to the EOF. In Fiber Channel, EOF is represented by 4 bytes. this is,
This is for encoding as a special serial data sequence. However, after the parallel conversion, it can be represented by one byte. On the other hand, since the number of received data is about 2 kilobytes at the maximum, it can be represented by 3 bytes. Therefore, as shown in FIG. 10, the EOF code is written in the first byte of the 4 bytes, and the SOF to EOF is written in the remaining 3 bytes.
It is possible to add a reception count number. By using the selector 450 in the frame separation circuit 132 described with reference to FIG. 4, the reception count can be added to the EOF structure. As a result, it is possible to add the number of received data in the frame without changing the number of data in the frame.
【0042】次に、データの送信について、図11,図
12を用いて説明する。図11は、図1に示したフレー
ム合成回路131の詳細な構成を示すブロック図であ
る。フレーム合成回路131は、レジスタ1100,デ
ータ数計測部1110,送信ステートマシン1120,
セレクタ1130,多段バッファ1140から構成す
る。Next, data transmission will be described with reference to FIGS. FIG. 11 is a block diagram showing a detailed configuration of the frame synthesis circuit 131 shown in FIG. The frame synthesizing circuit 131 includes a register 1100, a data number measuring unit 1110, a transmission state machine 1120,
It comprises a selector 1130 and a multi-stage buffer 1140.
【0043】レジスタ1100は、ヘッダ格納の開始ア
ドレスを指定するヘッダ開始アドレスレジスタ1101
とヘッダ格納の終了アドレスを指定するヘッダ終了アド
レスレジスタ1101と送信データ数を指定するデータ
長レジスタ1103を備える。また、データ長レジスタ
1103への書き込みは、送信開始とすることとし、デ
ータ長レジスタ1103への書き込み発生時は、送信ス
テートマシン1120に通知する。レジスタ1100
は、データ転送制御部170がプロセッサバス160を
介して設定する。A register 1100 is a header start address register 1101 for designating a header storage start address.
And a header end address register 1101 for specifying the end address of the header storage and a data length register 1103 for specifying the number of transmission data. The writing to the data length register 1103 is set to start the transmission, and when the writing to the data length register 1103 occurs, the transmission state machine 1120 is notified. Register 1100
Is set by the data transfer control unit 170 via the processor bus 160.
【0044】データ数計測部1110は、送信したヘッ
ダ数をカウントするヘッダ数カウンタ1111と、ヘッ
ダ数カウンタ1111のカウンタ値とヘッダ終了アドレ
ス1102の値を比較し送信ステートマシン1120に
ヘッダ送信中であることを通知する比較器1112と、
送信したデータ数をカウントするデータ数カウンタ11
13と、データ数カウンタ1113のカウンタ値とデー
タ長1103の値を比較し送信ステートマシン1120
にデータ送信中であることを通知する比較器1114を
備える。The data number measuring unit 1110 compares the counter value of the header number counter 1111 for counting the number of transmitted headers with the counter value of the header number counter 1111 and the value of the header end address 1102, and is transmitting the header to the transmission state machine 1120. A comparator 1112 for notifying that
Data number counter 11 for counting the number of transmitted data
13 is compared with the counter value of the data number counter 1113 and the value of the data length 1103, and the transmission state machine 1120
And a comparator 1114 for notifying that the data is being transmitted.
【0045】セレクタ1130は、送信ステートマシン
1120からの選択制御信号に応じて、多段バッファ1
140に出力するデータ元を、送信制御情報メモリ14
1と送信データFIFO142 を切換える。以上によりヘッダ
とデータを合成して送信できる。The selector 1130 responds to a selection control signal from the transmission state machine 1120 by
The data source to be output to the transmission control information memory 14
1 and the transmission data FIFO 142 are switched. As described above, the header and data can be combined and transmitted.
【0046】次にデータ送信時のデータ転送制御部17
1の動作を、図12に示すフローチャートを用いて説明
する。送信制御情報メモリ141の使用する領域を指定
するために、領域の先頭アドレスをヘッダ開始アドレス
レジスタ1101に書き込む(1201)。領域の終了
アドレスをヘッダ終了アドレスレジスタ1102に書き
込む(1202)。送信するデータ数をデータ長レジス
タ1103に書き込む(1203)ことにより、送信が
開始される(1204)。Next, the data transfer control unit 17 during data transmission
Operation 1 will be described with reference to the flowchart shown in FIG. To specify the area to be used in the transmission control information memory 141, the head address of the area is written into the header start address register 1101 (1201). The end address of the area is written into the header end address register 1102 (1202). Transmission is started by writing the number of data to be transmitted to the data length register 1103 (1203) (1204).
【0047】以上により、送信時には、送信制御メモリ
にあらかじめ格納したヘッダ情報を用いてフレームを送
信することができるため、処理時間を低減できる。As described above, at the time of transmission, a frame can be transmitted using the header information stored in advance in the transmission control memory, so that the processing time can be reduced.
【0048】[0048]
【発明の効果】送信バッファ回路は、制御情報を格納す
る送信用制御情報メモリと入出力バスから転送したデー
タを格納する送信データバッファに分けて構成し、さら
に、送信バッファの後段に、送信用制御情報とデータか
らフレームを生成するフレーム合成回路を設け、予想さ
れる制御情報をあらかじめ送信制御情報メモリに格納し
ておき、送信時には、送信制御情報メモリのある領域の
フロー制御情報などフレーム毎に変更が必要なフィール
ドのみ更新するようにしたので、フレームの制御情報の
生成時間を低減することができる。The transmission buffer circuit is divided into a transmission control information memory for storing control information and a transmission data buffer for storing data transferred from the input / output bus. A frame synthesizing circuit for generating a frame from control information and data is provided, and expected control information is stored in advance in a transmission control information memory. Since only the fields that need to be changed are updated, the time for generating the control information of the frame can be reduced.
【0049】また、送信用制御情報メモリにデュアルポ
ートメモリを用いるようにしたので、フレーム送信中に
次の送信フレームの制御情報を同時に生成することがで
き、みかけ上フレームの制御情報の生成時間を低減する
ことができる。また、データ受信時は、受信データに対
するACKフレームの送信と、受信データの入出力バス
への転送を同時に実行できる。Further, since the dual-port memory is used as the transmission control information memory, the control information of the next transmission frame can be simultaneously generated during the frame transmission, and the generation time of the control information of the apparent frame can be reduced. Can be reduced. When data is received, transmission of an ACK frame for the received data and transfer of the received data to the input / output bus can be performed simultaneously.
【0050】送信制御情報メモリは、複数の領域に分割
し、電源投入後の初期設定時に、予想される制御情報を
あらかじめ送信制御情報メモリに格納しておき、送信時
には、送信制御情報メモリのある領域のフロー制御情報
などフレーム毎に変更が必要なフィールドのみ更新する
ようにしたので、フレームの制御情報の生成時間を低減
することができる。The transmission control information memory is divided into a plurality of areas, and at the time of initialization after power-on, expected control information is stored in advance in the transmission control information memory. Since only the fields that need to be changed for each frame, such as the flow control information of the area, are updated, the time for generating the control information of the frame can be reduced.
【0051】さらに、一つのフレームの最大データ長よ
りも大きいデータが、複数のフレームに分割されて転送
される場合は、順次連続して受信した複数のフレームの
データを、受信データバッファメモリに格納し、一度の
DMA転送指示で、連続して入出力バスに転送するよう
にしたので、フレーム毎に転送指示を行う必要がなくな
り、処理量と処理時間を低減できる。Further, when data larger than the maximum data length of one frame is divided into a plurality of frames and transferred, the data of a plurality of frames received sequentially and sequentially is stored in the reception data buffer memory. However, since the data is successively transferred to the input / output bus by a single DMA transfer instruction, there is no need to issue a transfer instruction for each frame, and the processing amount and processing time can be reduced.
【0052】シリアルインタフェースから受信したフレ
ームを格納する受信バッファは、制御情報を格納する受
信用制御情報バッファと入出力バスへ転送するデータを
格納する受信データバッファに分けて構成し、さらに、
受信バッファの前段に、受信したフレームを制御情報と
データとに分離するためのフレーム分離回路を設けるよ
うにしたので、制御情報の解析とデータの入出力バスへ
の転送を同時に行うことが可能となり、処理時間を低減
できる。The receiving buffer for storing frames received from the serial interface is divided into a receiving control information buffer for storing control information and a receiving data buffer for storing data to be transferred to the input / output bus.
A frame separation circuit is provided in front of the receive buffer to separate the received frame into control information and data, so that control information analysis and data transfer to the input / output bus can be performed simultaneously. The processing time can be reduced.
【0053】また、フレーム分離回路に、受信データ数
をカウントするカウンタと、受信バッファ出力とカウン
タ値を選択して出力するセレクタを設け、さらに、受信
制御情報に受信データ数を付加して受信制御情報メモリ
に格納するようにしたので、複数のフレームを連続して
受信した場合でも、データ転送制御部は、受信制御情報
を解析することで、受信データ数を認識できる。Further, the frame separation circuit is provided with a counter for counting the number of received data, a selector for selecting and outputting a received buffer output and a counter value, and further adding the number of received data to the reception control information to control the reception. Since the data is stored in the information memory, even when a plurality of frames are received continuously, the data transfer control unit can recognize the number of received data by analyzing the reception control information.
【0054】また、送信制御情報メモリと受信制御情報
メモリと受信データメモリに、FIFOメモリを用いた場合
には、アドレス生成が容易になるため、ハード量を低減
できる。When a FIFO memory is used as the transmission control information memory, the reception control information memory, and the reception data memory, the address generation becomes easy, so that the amount of hardware can be reduced.
【図1】本発明のデータ転送制御部の一構成例を示すブ
ロック図。FIG. 1 is a block diagram illustrating a configuration example of a data transfer control unit according to the present invention.
【図2】本発明のデータのフレーム構造の一例を示す説
明図。FIG. 2 is an explanatory diagram showing an example of a data frame structure according to the present invention.
【図3】本発明のフレームヘッダの構造の一例を示す説
明図。FIG. 3 is an explanatory view showing an example of the structure of a frame header according to the present invention.
【図4】本発明のフレーム分離回路の一構成例を示すブ
ロック図。FIG. 4 is a block diagram illustrating a configuration example of a frame separation circuit according to the present invention.
【図5】本発明の受信ステートマシンの一例を示す状態
遷移の説明図。FIG. 5 is an explanatory diagram of state transition showing an example of a reception state machine of the present invention.
【図6】本発明の送信制御情報メモリのアドレス空間の
一例を示す説明図。FIG. 6 is an explanatory diagram showing an example of an address space of a transmission control information memory according to the present invention.
【図7】本発明の送信制御情報メモリに格納する制御情
報の一例を示す説明図。FIG. 7 is an explanatory diagram showing an example of control information stored in a transmission control information memory according to the present invention.
【図8】本発明のデータ転送制御部の動作の一例を示す
フローチャート。FIG. 8 is a flowchart showing an example of the operation of the data transfer control unit of the present invention.
【図9】本発明のデータ転送制御部の動作の一例を示す
フローチャート。FIG. 9 is a flowchart showing an example of the operation of the data transfer control unit of the present invention.
【図10】本発明のEOFの構造の一例を示す説明図。FIG. 10 is an explanatory view showing an example of the structure of an EOF of the present invention.
【図11】本発明のフレーム合成回路の一例を示すブロ
ック図。FIG. 11 is a block diagram illustrating an example of a frame synthesis circuit according to the present invention.
【図12】本発明のデータ転送制御部の動作の一例を示
すフローチャート。FIG. 12 is a flowchart showing an example of the operation of the data transfer control unit of the present invention.
【図13】本発明のデータ転送制御部の動作の従来例を
示すブロック図。FIG. 13 is a block diagram showing a conventional example of the operation of the data transfer control unit of the present invention.
100…シリアルインタフェース制御装置、101…光
ファイバケーブル、102…他ノード、103…入出力
バス、104…パーソナルコンピュータ、105…メモ
リ、110…シリアルインタフェース、121…パラシ
リ変換回路、122…シリパラ変換回路、131…フレ
ーム合成回路、132…フレーム分離回路、140…送
信バッファ回路、141…送信制御情報メモリ、142
…送信データFIFO、150…受信バッファ回路、1
51…受信制御情報FIFO、152…受信データFI
FO。100: serial interface control device, 101: optical fiber cable, 102: other node, 103: input / output bus, 104: personal computer, 105: memory, 110: serial interface, 121: parallel-serial conversion circuit, 122: serial-parallel conversion circuit, 131: frame synthesis circuit, 132: frame separation circuit, 140: transmission buffer circuit, 141: transmission control information memory, 142
... Transmission data FIFO, 150 ... Reception buffer circuit, 1
51: reception control information FIFO, 152: reception data FI
FO.
Claims (10)
続し、データ転送の制御を行うシリアルインタフェース
制御装置において、上記シリアルインタフェース制御装
置は、シリアルインタフェースと、パラシリ変換回路
と、シリパラ変換回路と、フレーム制御情報とデータの
合成を行うフレーム合成回路と、送信するフレーム制御
情報を格納する送信制御情報メモリと送信するデータを
格納する送信データメモリと上記送信制御情報メモリ及
び上記送信データメモリの制御に用いる送信制御レジス
タとを有した送信バッファ回路と、受信したフレームを
フレーム制御情報とデータへの分離を行うフレーム分離
回路と、受信したフレーム制御情報を格納する受信制御
情報メモリと受信したデータを格納する受信データメモ
リと上記受信制御情報メモリ及び上記受信データメモリ
の制御に用いる受信制御レジスタとを有した受信バッフ
ァ回路と、プロセッサバスと、メモリと、入出力バス制
御部と、CPUとから構成し、上記送信制御情報メモリ
には、フレームの制御情報をあらかじめ格納しておくこ
とを特徴とするシリアルインタフェース制御装置。1. A serial interface controller for connecting a serial interface to an input / output bus and controlling data transfer, the serial interface controller comprising: a serial interface, a parallel-to-serial conversion circuit, a serial-to-parallel conversion circuit; A frame synthesizing circuit for synthesizing information and data; a transmission control information memory for storing frame control information to be transmitted; a transmission data memory for storing data to be transmitted; and the transmission control information memory and transmission used for controlling the transmission data memory A transmission buffer circuit having a control register; a frame separation circuit for separating a received frame into frame control information and data; a reception control information memory for storing received frame control information; and a reception for storing received data. Data memory and the above reception control information A reception buffer circuit having a memory and a reception control register used for controlling the reception data memory, a processor bus, a memory, an input / output bus control unit, and a CPU, and the transmission control information memory includes: A serial interface control device, wherein frame control information is stored in advance.
には、受信したフレームを一時的に格納する多段バッフ
ァと、フレームの開始を示す制御コードであるSOF及
びフレームの終了を示す制御コードであるEOFを検出
するデコーダを有する制御コード検出部と、受信したデ
ータ数を計測するデータ数カウンタと受信データ数を制
御情報数と比較する比較器を有するデータ数計測部と、
受信バッファへの出力を切換えるセレクタと、受信ステ
ートマシンとを設け、SOF受信を検出してから制御情
報受信時は、制御情報を受信制御情報メモリに格納する
ための制御信号を生成し、その後、データ受信時は、デ
ータを受信データメモリに格納するための制御信号を生
成し、さらに、EOF受信時には、データ数カウンタ数
を受信制御情報メモリに格納するようにしたシリアルイ
ンタフェース制御装置。2. The frame separating circuit according to claim 1, wherein the frame separating circuit includes a multi-stage buffer for temporarily storing a received frame, an SOF as a control code indicating the start of the frame, and a control code indicating the end of the frame. A control code detector having a decoder for detecting EOF, a data number counter having a data number counter for measuring the number of received data, and a comparator for comparing the number of received data with the number of control information;
A selector for switching output to the reception buffer and a reception state machine are provided, and upon receiving control information after detecting SOF reception, generate a control signal for storing control information in a reception control information memory. A serial interface control device that generates a control signal for storing data in a reception data memory when receiving data, and stores a data counter number in a reception control information memory when receiving EOF.
受信制御情報FIFOメモリに格納する場合、受信した
4バイト長のEOFのうち、1バイトにはEOFの識別
コードを格納し、3バイトにはデータ数カウンタ数を格
納するようにしたシリアルインタフェース制御装置。3. The method of claim 2, wherein when the data number counter value is stored in the reception control information FIFO memory, an EOF identification code is stored in one byte of the received 4-byte length EOF, and the EOF identification code is stored in three bytes. Is a serial interface controller that stores the number of data counters.
て、上記フレーム合成回路には、送信するフレームを一
時的に格納する多段バッファと、制御情報であるヘッダ
の格納を開始したアドレスを格納するヘッダ開始アドレ
スレジスタとヘッダの格納を終了したアドレスを格納す
るヘッダ終了アドレスレジスタと、送信データメモリに
格納したデータ数を格納するデータ長レジスタを有する
レジスタ群と、送信したヘッダ数の計測を行うヘッダ数
カウンタと上記ヘッダ数カウンタの値とヘッダ終了アド
レスとを比較する比較器と送信したデータ数の計測を行
うデータ数カウンタと上記データ数カウンタの値とデー
タ長とを比較する比較器とを有するデータ数計測部と、
送信バッファ回路からの入力を切換えるセレクタと、送
信ステートマシンとを設け、データ長レジスタの書き込
みによりヘッダ数カウンタ,データ数カウンタは計測を
開始し、始めに送信制御情報メモリのヘッダ開始アドレ
スからヘッダ終了アドレスまでに格納したフレーム開始
コードと制御情報を読み込むための送信制御情報メモリ
の制御信号を生成し、続いて、送信データメモリに格納
したデータを読み込むための送信データメモリの制御信
号を生成し、最後に、送信制御情報メモリのヘッダ終了
アドレスの次のアドレスに格納したフレーム終了コード
を読み込むための送信制御情報メモリの制御信号を生成
するようにしたシリアルインタフェース制御装置。4. The frame synthesizing circuit according to claim 1, wherein the frame synthesizing circuit includes a multi-stage buffer for temporarily storing a frame to be transmitted, and an address at which storage of a header as control information is started. A register group having a header start address register for storing, a header end address register for storing an address at which the header has been stored, a data length register for storing the number of data stored in the transmission data memory, and measurement of the number of transmitted headers. A comparator for comparing the value of the header number counter and the header end address with the header end address, a data number counter for measuring the number of transmitted data, and a comparator for comparing the value of the data number counter with the data length. A data number measurement unit having
A selector for switching the input from the transmission buffer circuit and a transmission state machine are provided, and the number of headers and the number of data counters start to be measured by writing the data length register, and the header ends from the header start address of the transmission control information memory first. Generate a control signal of the transmission control information memory for reading the frame start code and control information stored up to the address, and then generate a control signal of the transmission data memory for reading the data stored in the transmission data memory, Finally, a serial interface control device for generating a control signal for a transmission control information memory for reading a frame end code stored at an address subsequent to a header end address of the transmission control information memory.
送信制御情報メモリは複数の領域に分割し、各領域に
は、フレーム開始コード,制御情報,フレーム終了コー
ドを合わせて格納するシリアルインタフェース制御方
法。5. The transmission control information memory according to claim 1, wherein said transmission control information memory is divided into a plurality of areas, and each area stores a frame start code, control information, and a frame end code together. Interface control method.
の、フレーム開始コード,制御情報,フレーム終了コー
ドの設定は、初期化時に行い、フレーム送信時には、修
正の必要な部分のみを再設定した後、送信を行う請求項
5に記載のシリアルインタフェース制御方法。6. The setting of the frame start code, the control information, and the frame end code in the divided areas of the transmission control information memory is performed at the time of initialization, and at the time of frame transmission, only the portions that need to be corrected are reset. 6. The serial interface control method according to claim 5, wherein transmission is performed afterwards.
て、上記データ転送制御部は、入出力バスとの間で、送
信する複数のフレーム、または、受信した複数のフレー
ムのデータを一括して転送するシリアルインタフェース
制御方法。7. The data transfer control unit according to claim 1, wherein said data transfer control unit transmits data of a plurality of frames to be transmitted or received to / from an input / output bus. Serial interface control method to transfer data in batch.
おいて、上記送信データメモリと受信制御情報メモリと
受信データメモリは、FIFOメモリであるシリアルイ
ンタフェース制御装置。8. The serial interface control device according to claim 1, wherein said transmission data memory, reception control information memory and reception data memory are FIFO memories.
8において、送信制御情報メモリはデュアルポートメモ
リであるシリアルインタフェース制御装置。9. The serial interface control device according to claim 1, wherein the transmission control information memory is a dual port memory.
または9において、上記シリアルインタフェースは、フ
ァイバチャネルであるシリアルインタフェース制御装
置。10. The method of claim 1, 2, 3, 4, 5, 6, 7, 8
In 9 or 9, a serial interface control device, wherein the serial interface is a fiber channel.
Priority Applications (1)
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JP22805796A JPH1069459A (en) | 1996-08-29 | 1996-08-29 | Serial interface controller and control method therefor |
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Publications (1)
Publication Number | Publication Date |
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JPH1069459A true JPH1069459A (en) | 1998-03-10 |
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ID=16870526
Family Applications (1)
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