JPH1055687A - Non-volatile semiconductor memory - Google Patents

Non-volatile semiconductor memory

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JPH1055687A
JPH1055687A JP21149396A JP21149396A JPH1055687A JP H1055687 A JPH1055687 A JP H1055687A JP 21149396 A JP21149396 A JP 21149396A JP 21149396 A JP21149396 A JP 21149396A JP H1055687 A JPH1055687 A JP H1055687A
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JP
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flag
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writing
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Application number
JP21149396A
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Japanese (ja)
Inventor
Hiromi Nobukata
浩美 信方
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To improve a disturbance/retention characteristic by dividing writing data comprising one page into a plurality of parts, counting the number of MSB in a divided unit, and inversing data conforming to its counted value. SOLUTION: In a counter 16 in storing write data in a page buffer 15 in writing, the number in which bit data of a prescribed number being high threshold voltage Vth is zero are counted. When the number is 1/2 page or more, '0' is set to a flag bit, when it is lower, '1' is set to the flag bit, the flag bit is stored in a memory cell array 11c by a writing/reading control circuit 12c. At the same time, when a flag bit is '0', inversed data of write data is written in memory cell arrays 11a, 11b by control circuits 12a, 12b, when a flag bit is '1', writing bit is written in a normal state. At the read-out, a flag bit also is read out simultaneously, when a flag bit is '0', a logic level of read- out data is inversed, when a flag bit is '1', data is outputted as it is.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、メモリセルに少なくとも3値以上のデータを記憶する多値型の不揮発性半導体記憶装置に関するものである。 The present invention relates to relates to a multi-level non-volatile semiconductor memory device for storing at least three or more values ​​of the data in the memory cell.

【0002】 [0002]

【従来の技術】従来、EPROM、フラッシュメモリ等の半導体不揮発性記憶装置においては、1個のメモリトランジスタに「0」、「1」の2つの値をとるデータを記録する2値型のメモリセル構造が通常である。 Conventionally, EPROM, in the semiconductor nonvolatile memory device such as flash memory, one of the memory transistor "0", "1" binary type memory cells for recording data that takes two values ​​of the structure is usually. しかし、最近の半導体不揮発性記憶装置の大容量化の要望にともない、1個のメモリトランジスタに少なくとも3値以上のデータを記録する、いわゆる、多値型の半導体不揮発性記憶装置が提案されている(たとえば、「A M However, with the demand for large capacity of recent semiconductor nonvolatile memory device, to record at least three or more values ​​of the data in one memory transistors, so-called multi-value type semiconductor nonvolatile memory device has been proposed (For example, "A M
ulti−Level 32Mb Flash Mem ulti-Level 32Mb Flash Mem
ory」'95 ISSCC p132〜 参照)。 ory "reference '95 ISSCC p132~).

【0003】図2はNOR型フラッシュメモリにおいて、1個のメモリトランジスタに2ビットからなり4値をとるデータを記録する場合の、しきい値電圧Vthレベルとデータ内容との関係を示す図である。 [0003] Figure 2 is the NOR type flash memory, in the case of recording the data to take four values ​​composed of two bits in one memory transistor is a diagram showing the relationship between the threshold voltage Vth level and data content .

【0004】図2において、横軸はメモリトランジスタのしきい値電圧Vthを、縦軸はメモリトランジスタの分布頻度をそれぞれ表している。 [0004] In FIG. 2, the horizontal axis represents the threshold voltage Vth of the memory transistor, and the vertical axis represents respectively the distribution frequency of the memory transistor. また、1個のメモリトランジスタに記録するデータを構成する2ビットデータの内容は、〔D2,D1〕で表され、〔D2,D1〕= The contents of 2-bit data comprising the data to be recorded in one memory transistor is represented by [D2, D1), (D2, D1] =
〔1,1〕,〔1,0〕,〔0,1〕,〔0,0〕の4 [1,1], fourth [1,0], [0,1], [0,0]
状態が存在する。 Condition exists. すなわち、データ「0」、データ「1」、データ「2」、データ「3」の4状態が存在する。 That is, the data "0", the data "1", the data "2", there are four states of the data "3".

【0005】一般的なNOR型フラッシュメモリの場合、消去状態(データ「0」)から第1のプログラム状態(データ「1」)、第2のプログラム状態(データ「2」)、第3のプログラム状態(データ「3」)にメモリトランジスタをプログラムするためには、まず書き込みデータがデータ「1」〜データ「3」のメモリトランジスタに対してビット線の電圧(ドレイン電圧)、ワード線電圧(ゲート電圧)を一定のプログラム電圧に設定した状態で書き込みを行う。 In the case of a general NOR-type flash memory, the first program state from the erased state (data "0") (data "1"), the second programmed state (data "2"), third program to program a memory transistor in the state (data "3"), first voltage (drain voltage) of the bit line to the memory transistors of the write data is the data "1" to data "3", the word line voltage (gate It performs writing in a state of setting the voltage) to a constant program voltage. その後ワード線電圧を所定の判定レベルに設定して読み出しを行い、書き込み不十分なメモリトランジスタがあれば再書き込みを行う。 Thereafter the word line voltage reads is set to a predetermined determination level, rewriting if any write insufficient memory transistor.
この操作を書き込み対象メモリトランジスタがすべて書き込み十分と判定されるまで繰り返す。 Target memory transistor writes this operation is repeated until it is determined all the writing enough. 次に書き込みデータ「2」、書き込みデータ「3」のメモリトランジスタにたいして同様の操作を行い、最後に書き込みデータ「3」のメモリトランジスタに対して同様の操作を行うことによってしきい値電圧Vthの制御を行う。 Then the write data "2", the same operation against the memory transistors of the write data "3", and finally the control of the threshold voltage Vth by performing the same operation on the memory transistor in the write data "3" I do.

【0006】 [0006]

【発明が解決しようとする課題】ところで、従来の1ビット/1セルのフラッシュメモリの場合、図3に示すように、高しきい値電圧Vth側のデータはディスターブ [SUMMARY OF THE INVENTION Incidentally, in the case of a flash memory of the conventional 1-bit / 1-cell, as shown in FIG. 3, data of a high threshold voltage Vth side disturbance
(Disturb) /リテンション(Retention) によりしきい値電圧Vthが図中破線で示すように多少低しきい値電圧Vth側へ遷移してもワード線電圧より高ければ問題ないためデータの保持に関しては比較的問題はなかった。 (Disturb) / comparison regarding the retention of data for the threshold voltage Vth is no problem is higher than the word line voltage be less transition to a low threshold voltage Vth side as indicated by a broken line in the drawing by retention (Retention) problem was no.

【0007】ところが、多値型メモリの場合、図4に示すように、データの判定の境界が狭く、また紫外線消去状態(UV)のしきい値電圧Vthから離れたしきい値電圧Vthの状態、すなわち高しきい値電圧Vthの状態ほどディスターブ/リテンションを受けやすく、高しきい値電圧Vth状態の書き込みデータが多い場合、データの保持が難しいという問題があった。 [0007] However, in the case of multi-value type memory, as shown in FIG. 4, the boundary determination data is narrow, also the threshold voltage Vth away from the threshold voltage Vth of the ultraviolet erase state (UV) conditions , i.e. susceptible to conditions more disturbance / retention of high threshold voltage Vth, when the high threshold voltage Vth state of the write data is large, there is a problem that data retention is difficult.

【0008】この問題について、図4を参照しながらさらに説明する。 [0008] This problem will be further described with reference to FIG. 図4中で、実線は書き込み直後のしきい値Vthの分布、点線は読み出しディスターブ/リテンションを受けた場合のしきい値電圧Vth分布、一点鎖線は判定レベルを示している。 In Figure 4, the solid line the distribution of the threshold Vth just after the write, the dotted line represents the threshold voltage Vth distribution when receiving the read disturbance / retention, chain line indicates the decision level.

【0009】多値化されていない場合は多少しきい値電圧Vthが遷移してもデータは正しく読み出されるが、 [0009] While some threshold voltage Vth if not multivalued data is read correctly transitions,
図4からわかるように、多値化されている場合はしきい値電圧Vthが高いデータほど読み出しが困難になる。 As can be seen from Figure 4, read as data threshold voltage Vth is high becomes difficult if it is multi-valued.

【0010】本発明は、かかる事情に鑑みてなされたものであり、その目的は、ディスターブ/リテンション特性を改善することができる不揮発性半導体記憶装置を提供することにある。 [0010] The present invention has been made in view of such circumstances, and its object is to provide a nonvolatile semiconductor memory device capable of improving the disturbance / retention characteristics.

【0011】 [0011]

【課題を解決するための手段】上記目的を達成するため、本発明は、印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化するメモリセルを複数有し、3値以上の多値データをページ単位でメモリセルに書き込む不揮発性半導体記憶装置であって、書き込み時に、1ページを構成する書き込みデータを複数に分割し、1ページ全体において当該分割単位内におけるしきい値電圧の高い方の分布を示すビットデータが分割数に基づき設定した値より多いか少ないかを判別し、その結果を示すフラグデータを生成する判別回路と、上記フラグデータを記憶するためのフラグ用メモリセルと、上記フラグデータがしきい値電圧の高い方の分布が多いことを示す場合には、書き込みデータの論理レベルを反 To achieve the above object, according to an aspect of the present invention, the charge amount changes accumulated in the charge accumulating portion in accordance with the applied voltage, the threshold voltage changes according to the change a plurality of memory cells, a non-volatile semiconductor memory device writing three or more values ​​data into the memory cell in units of pages, divided at the time of writing, a plurality of write data constituting one page, full page a discrimination circuit bit data indicating higher the distribution towards the threshold voltage to determine if more or less than the value set on the basis of the number of divisions, and generates a flag data indicating the result of the division in unit in the above when showing the flag memory cells for storing flag data, the distribution towards the flag data is a high threshold voltage is large, anti-logic level of the write data させてメモリセルに書き込みを行い、しきい値電圧の高い方の分布が少ないことを示す場合には、書き込みデータを入力論理レベルのままで書き込みを行うとともに、上記フラグ用メモリセルに上記フラグデータを格納する書込回路とを有する。 Is allowed to write to the memory cell, to indicate that a small distribution of higher threshold voltage, performs write the write data while the input logic level, the flag data in the memory cell for the flag and a write circuit for storing.

【0012】また、読み出し時に、データと共に、上記フラグ用メモリセルからフラグデータを読み出す読出回路と、フラグビットがしきい値電圧の高い方の分布が多いことを示す場合には、読み出しデータの論理レベルを反転させて出力し、しきい値電圧の高い方の分布が少ないことを示す場合には、読み出しデータの論理レベルを読み出し論理レベルのままで出力する出力回路とを有する。 Further, at the time of reading, along with the data, and a read circuit for reading flag data from the flag memory cells, if the flag bit indicates that often the distribution of higher threshold voltage, the read data logic level is inverted outputs, to indicate that a small distribution of higher threshold voltage, and an output circuit which outputs remain at logic level read the logic level of the read data.

【0013】本発明の不揮発性半導体記憶装置によれば、ページ書き込みデータ取り込み時に、1ページを構成する書き込みデータを複数に分割し、分割単位内におけるたとえばMSB(上記側ビット)の個数をカウントし、そのカウント値に従って紫外線消去状態(UV)より離れたデータの分布が多ければデータの反転を行い、 According to the nonvolatile semiconductor memory device of the present invention, when the page write data capture, divides the write data constituting one page into a plurality of counting the number of example MSB in the division unit (the side bits) , the more the distribution of the data away from the UV erased state (UV) performs inversion of data in accordance with the count value,
UVに近いデータの分布を多くする。 To increase the distribution of data close to the UV. これにより、ディスターブ/リテンション特性が改善される。 Thereby, disturbance / retention characteristics are improved.

【0014】 [0014]

【発明の実施の形態】図1は、本発明に係る不揮発性半導体記憶装置の一実施形態を示すブロック構成図である。 Figure 1 DETAILED DESCRIPTION OF THE INVENTION is a block diagram showing an embodiment of a nonvolatile semiconductor memory device according to the present invention. この不揮発性半導体記憶装置10は、通常のメモリセルアレイ11a,11b、フラグ用メモリセルアレイ11c、通常のメモリセルアレイ用書込/読出制御回路12a,12b、フラグ用のメモリセルアレイ用書込/ The nonvolatile semiconductor memory device 10, a normal memory cell array 11a, 11b, flag memory cell array 11c, a normal memory cell array for writing / reading control circuit 12a, 12b, incorporated memory cell array for flag write /
読出制御回路12c、入力バッファ13−0〜13− Reading control circuit 12c, the input buffer 13-0~13-
3、出力バッファ14−0〜14−3、ページバッファ15、カウンタ16、およひレベル選択回路17により構成されている。 3, the output buffer 14-0~14-3, page buffer 15, the counter 16 is constituted by Oyohi level selection circuit 17.

【0015】メモリセルアレイ11a,11bは、たとえばフローティングゲート型の不揮発性のメモリセルトランジスタがNAND型あるいはDINOR(DIvided N The memory cell array 11a, 11b, for example a floating gate type nonvolatile memory cell transistor NAND type or DINOR (Divided N
OR)型に少なくとも2列配列された構成を有する。 Having at least two rows have been configured OR) type. メモリセルアレイ11aには、入力端子IO0,IO1から入力された多値化データが記録され、メモリセルアレイ11bには、入力端子IO2,IO3から入力された多値化データが記録される。 The memory cell array 11a, multilevel data inputted from the input terminal IO0, IO1 is recorded, in the memory cell array 11b, multilevel data inputted from the input terminal IO2, IO3 is recorded.

【0016】フラグ用メモリセルアレイ11cは、メモリセルアレイ11a,11bへの記録データが入力時の論理レベル(正転状態)で記録されたか、反転された状態で記録された否かを示すフラグビットデータが記録される。 The flag memory cell array 11c, the flag bit data indicating the memory cell array 11a, or recording data to 11b is recorded at the logical level at the input (forward state), whether recorded in a state of being inverted There are recorded. フラグビットデータは、正転状態でデータ書き込みが行われた場合には、論理“1”、反転状態で書き込みが行われた場合には論理“0”のデータが記録される。 Flag bit data, when the data has been written in a forward state, a logic "1", data of logic "0" is recorded when writing is performed in the inverted state.

【0017】書込/読出制御回路12aは、書き込み時には、たとえばビット線毎またはビット線対毎に配置されているデータラッチ回路を有し、一旦ページバッファ15に格納され、レベル選択回路17の出力端子IO0 The write / read control circuit 12a at the time of writing, for example, a data latch circuit which is arranged for each pair each bit line or bit lines, once stored in the page buffer 15, the output of the level selection circuit 17 terminal IO0
N,IO1Nから出力された正転状態のままの書き込みデータまたは反転データをデータラッチ回路に格納し、 N, and stores the write data or the inverted data of the left forward state output from IO1N to the data latch circuit,
メモリセルアレイ11aのアドレス指定されたメモリセルに書き込む。 Written to the addressed memory cells of the memory cell array 11a. また、読み出し時には、たとえばしきい値電圧に応じて設定されたワード線電圧を順次変化させて選択されたメモリセルへの書き込みデータをビット線に出力させ順次にデータバスIO01,IO02を介して出力バッファ14−0,14−1に出力する。 Further, at the time of reading, for example, via a word line sequential data bus IO01 to output write data to progressive change is allowed is selected memory cell voltage to the bit line, IO02, which is set according to the threshold voltage output and outputs it to the buffer 14-0 and 14-1.

【0018】書込/読出制御回路12bは、書き込み時には、たとえばビット線毎またはビット線ペア毎に配置されているデータラッチ回路を有し、一旦ページバッファ15に格納され、レベル選択回路17の出力端子IO The write / read control circuit 12b, at the time of writing, for example, a data latch circuit which is arranged for each bit line basis or a bit line pair, once stored in the page buffer 15, the output of the level selection circuit 17 terminal IO
2N,IO3Nから出力された正転状態のままの書き込みデータまたは反転データをデータラッチ回路に格納し、メモリセルアレイ11bのアドレス指定されたメモリセルに書き込む。 2N, and stores the write data or the inverted data of the left forward state output from IO3N to the data latch circuit is written into the addressed memory cells of the memory cell array 11b. また、読み出し時には、たとえばしきい値電圧に応じて設定されたワード線電圧を順次変化させて選択されたメモリセルへの書き込みデータをビット線に出力させ順次にデータバスIO03,IO04を介して出力バッファ14−2,14−3に出力する。 Further, at the time of reading, for example, via a word line sequential data bus IO03 to output write data to progressive change is allowed is selected memory cell voltage to the bit line, IO04, which is set according to the threshold voltage output and outputs it to the buffer 14-2 and 14-3.

【0019】書込/読出制御回路12cは、書き込み時には、カウンタ16から出力されたフラグビットデータを受けてメモリセルアレイ11cの所定のメモリセルに書き込む。 The write / read control circuit 12c, at the time of writing, written into the predetermined memory cells of the memory cell array 11c receives a flag bit data output from the counter 16. 読み出し時には、メモリセルアレイ11a, At the time of reading, the memory cell array 11a,
11bからの読み出しデータに対応したフラグビットデータを読み出して出力バッファ14−0,14−1、および14−2,14−3に出力する。 It reads the flag bit data corresponding to the read data from 11b to output to the output buffer 14-0 and 14-1, and 14-2 and 14-3.

【0020】入力バッファ13−0は、入出力端子IO [0020] The input buffer 13-0, the input and output terminals IO
0から入力された書き込みビットデータをページバッファ15に入力させる。 The write bit data input from 0 to input to the page buffer 15. 入力バッファ13−1は、入出力端子IO1から入力された書き込みビットデータをページバッファ15およびカウンタ16に入力させる。 Input buffer 13-1, and inputs the write bit data input from the input-output terminal IO1 to the page buffer 15 and a counter 16. 入力バッファ13−2は、入出力端子IO2から入力された書き込みビットデータをページバッファ15に入力させる。 Input buffer 13-2, and inputs the write bit data input from the input-output terminal IO2 to the page buffer 15. 入力バッファ13−3は、入出力端子IO3から入力された書き込みビットデータをページバッファ15およびカウンタ16に入力させる。 Input buffer 13-3, and inputs the write bit data input from the input-output terminal IO3 to the page buffer 15 and a counter 16.

【0021】出力バッファ14−0,14−1は、読み出し時に、書込/読出制御回路12aからデータバスI The output buffer 14-0 and 14-1, at the time of reading, the data bus I from the write / read control circuit 12a
O01,IO02に読み出されたデータをそれぞれ保持し、 O01, IO02 to read data retained respectively,
書込/読出制御回路12cから出力されたフラグビットデータの内容に応じて、保持データの論理レベルを正転状態のまま、または反転させて出力端子IO0,IO1 Depending on the content of the flag bit data output from the write / read control circuit 12c, while the logic level of the data held in the forward state or by inverting the output terminal IO0,, IO1
にそれぞれ出力する。 Respectively output to. 具体的には、フラグビットデータが論理“1”の場合には正転状態のままで出力し、フラグビットデータが論理“0”の場合にはレベル反転させて出力する。 More specifically, when the flag bit data is a logic "1" outputs remain forward state, the flag bit data is output by the level inversion in the case of a logic "0".

【0022】出力バッファ14−2,14−3は、読み出し時に、書込/読出制御回路12bからデータバスI The output buffer 14-2 and 14-3, at the time of reading, the data bus I from the write / read control circuit 12b
O03,IO04に読み出されたデータをそれぞれ保持し、 O03, IO04 to read data retained respectively,
書込/読出制御回路12cから出力されたフラグビットデータの内容に応じて、保持データの論理レベルを正転状態のまま、または反転させて出力端子IO2,IO3 Depending on the content of the flag bit data output from the write / read control circuit 12c, while the logic level of the data held in the forward state, or by inverting the output terminal IO2, IO3
にそれぞれ出力する。 Respectively output to. 具体的には、フラグビットデータが論理“1”の場合には正転状態のままで出力し、フラグビットデータが論理“0”の場合には論理レベルを反転させて出力する。 More specifically, when the flag bit data is a logic "1" outputs remain forward state, when the flag bit data is a logic "0" to invert the logic level.

【0023】ページバッファ15は、入力バッファを介したnビット(本実施形態では4ビット)の書き込みデータを格納する。 The page buffer 15 stores the write data of n bits via the input buffer (4 bits in this embodiment).

【0024】カウンタ16は、書き込み時に、書き込みデータをページバッファ15に格納する際に高しきい値電圧、本例では入出力端子IO1とIO3に入力された書き込みビットデータが“0”である個数をカウントし、その個数が2分の1ページ以上(本実施形態では個数「2」)場合には、たとえば論理“0”、その個数が2分の1ページより少ない(本実施形態では個数「1」 The counter 16 at the time of write, a high threshold voltage in storing write data in the page buffer 15, write bit data input to the input-output terminal IO1 and IO3 in this example is "0" number counts, if (in the number "2" in this embodiment) is a number of 1 or more pages of two, for example a logic "0", the number is 1 less than the page (in this embodiment the number is 2 minutes " 1 "
または「0」)場合には論理“1”のフラグビットデータS16をレベル選択回路17およびバスIO05を介して書込/読出制御回路12cに出力する。 Or "0") to the write / read control circuit 12c via the level selection circuit 17 and the bus IO05 flag bit data S16 in the logic "1" if.

【0025】レベル選択回路17は、フラグビットデータS16が“1”の場合にはページバッファ15に格納されている書き込みデータの論理レベルを正転状態のままで、フラグビットデータS16が“0”の場合にはページバッファ15に格納されている書き込みデータの論理レベルを反転させて出力端子IO0N,IO1N,I The level selection circuit 17, while the logic level of the write data when the flag bit data S16 is "1" is stored in the page buffer 15 of the forward rotation state, the flag bit data S16 is "0" by inverting the logic level of the write data stored in the page buffer 15 in the case of output terminals IO0N, IO1N, I
O2N,IO3NからデータバスIO01,IO02,IO O2N, data from IO3N bus IO01, IO02, IO
03,IO04に出力する。 03, and outputs it to the IO04.

【0026】本実施形態の不揮発性半導体記憶装置では、書き込み時は、図2に示す低しきい値電圧側が安定状態にあることに着目して、ページバッファ格納時に高しきい値電圧Vthとなるデータ、本例ではIO1とI [0026] In the nonvolatile semiconductor memory device of this embodiment, when writing, by paying attention to the low threshold voltage side shown in FIG. 2 is in a stable state, a high threshold voltage Vth when the page buffer stores data, in this example IO1 and I
O3が“0”である個数をカウントし、その個数が2分の1ページより多ければ、たとえばフラグビットに“0”を立てて、そのフラグビットを書込/読出制御回路12cの書き込みデータラッチ回路に格納する。 O3 counts the number is "0", if the number is greater than one page of 2 minutes, for example, flag bits make a "0", the write data latches of the flag bit write / read control circuit 12c and stores it in the circuit. そして、書き込みデータの反転データを書込/読出制御回路12a,12bのデータラッチ回路に格納して書き込みを行う。 Then, the writing store inverted data of write data write / read control circuit 12a, the data latch circuits 12b. これにより低しきい値電圧Vth側のデータが多くなり、ディスターブ/リテンション特性を改善するようにしている。 Thus, the data of the low threshold voltage Vth side is increased, so that to improve the disturbance / retention characteristics.

【0027】以下に、上記構成による具体的な動作について説明する。 [0027] The following describes specific operation of the above configuration. まず、書き込み動作について説明する。 First, the write operation will be described.
入力端子IO0〜IO3から入力され、入力バッファ1 It is inputted from the input terminal IO0~IO3, input buffer 1
3−0〜13−3を介した書き込みデータは、一旦ページバッファに格納される。 Writing data through the 3-0~13-3 is temporarily stored in the page buffer. また、入力バッファ13− In addition, the input buffer 13
1,13−3に入力された書き込みビットデータはカウンタ16に入力される。 Write bit data input to the 1,13-3 is input to the counter 16.

【0028】カウンタ16では、入出力端子IO1とI [0028] In the counter 16, input and output terminals IO1 and I
O3に入力された書き込みビットデータが“0”である個数がカウントされ、その個数が2分の1ページ以上である「2」の場合には、たとえば論理“0”、その個数が2分の1ページより少ない、「1」または「0」の場合には論理“1”のフラグビットデータS16が生成されてレベル選択回路17およびバスIO05を介して書込/読出制御回路12cに出力される。 O3 number write bit data input is "0" is counted in the case of the number is 1 or more pages of 2 minutes "2", for example, a logic "0", the number thereof is 2 minutes less than one page is output to the write / read control circuit 12c via the flag bit data S16 is being generated level selection circuit 17 and the bus IO05 of logic "1" if a "1" or "0" .

【0029】レベル選択回路17では、フラグビットデータS16が“1”の場合にはページバッファ15に格納されている書き込みデータが、その論理レベルを正転状態のままで出力端子IO0N,IO1N,IO2N, [0029] In the level selection circuit 17, the write data when the flag bit data S16 is "1" is stored in the page buffer 15, the output terminal IO0N while the logic level of the normal rotation state, Io1n, IO2N ,
IO3NからデータバスIO01,IO02,IO03,IO Data from IO3N bus IO01, IO02, IO03, IO
04に出力される。 04 is output to. 一方、フラグビットデータS16が“0”の場合にはページバッファ15に格納されている書き込みデータの論理レベルが反転され、その反転データが出力端子IO0N,IO1N,IO2N,IO3N On the other hand, the logic level of the write data stored in the page buffer 15 is inverted in the case of the flag bit data S16 is "0", the inverted data output terminal IO0N, IO1N, IO2N, IO3N
からデータバスIO01,IO02,IO03,IO04に出力される。 Is output to the data bus IO01, IO02, IO03, IO04 from. そして、書き込みビットデータは、対応する書込/読出制御回路12a,12bに入力される。 The write bit data corresponding write / read control circuit 12a, is input to 12b.

【0030】書込/読出制御回路12aでは、レベル選択回路17の出力端子IO0N,IO1Nから出力された正転状態のままの書き込みデータまたは反転データがデータラッチ回路に格納され、メモリセルアレイ11a [0030] In the write / read control circuit 12a, the output terminal IO0N level selection circuit 17, while the write data or the inverted data of the forward state output from IO1N is stored in the data latch circuit, the memory cell array 11a
のアドレス指定されたメモリセルに書き込まれる。 It is written to the addressed memory cell. 同様に、書込/読出制御回路12bでは、レベル選択回路1 Similarly, the write / read control circuit 12b, the level selection circuit 1
7の出力端子IO2N,IO3Nから出力された正転状態のままの書き込みデータまたは反転データがデータラッチ回路に格納され、メモリセルアレイ11bのアドレス指定されたメモリセルに書き込まれる。 7 of the output terminals IO2N, while the write data or the inverted data of the forward state output from IO3N is stored in the data latch circuit is written to the addressed memory cells of the memory cell array 11b.

【0031】また、このとき、書込/読出制御回路12 [0031] At this time, the write / read control circuit 12
cでは、カウンタ16からのフラグビットデータがラッチ回路に格納され、対応するリセルアレイ11cに、メモリセルアレイ11a,11bへの記録データが入力時のレベル(正転状態)で記録されたか、反転された状態で記録された否かを示すフラグビットデータが記録される。 In c, the flag bit data from the counter 16 is stored in the latch circuit, the corresponding Riseruarei 11c, the memory cell array 11a, or recording data to 11b was recorded at the level at the input (forward state), the inverted flag bit data indicating whether recorded state is recorded.

【0032】次に、読み出し動作について説明する。 [0032] Next, a description will be given of the read operation. 書込/読出制御回路12a,12bにおいて、たとえばしきい値電圧に応じて設定されたワード線電圧を順次変化させて選択されたメモリセルへの書き込みデータをビット線に出力させ順次に出力バッファ14−0,14− Write / read control circuit 12a, in 12b, for example, outputs write data to set the word line voltage sequentially altered so with a selected memory cell in accordance with the threshold voltage thereof is sequentially outputted to the bit line buffer 14 -0,14-
1、および14−2,14−3に出力させる。 1, and is output to 14-2 and 14-3. このとき、書込/読出制御回路12cにおいて、メモリセルアレイ11a,11bからの読み出しデータに対応したフラグビットデータが読み出されて出力バッファ14− At this time, the write / read control circuit 12c, the memory cell array 11a, the flag bit data corresponding to the read data from 11b is read out output buffer 14
0,14−1、および14−2,14−3に出力される。 0,14-1, and it is output to 14-2 and 14-3.

【0033】出力バッファ14−0,14−1および1 The output buffer 14-0 and 14-1 and 1
4−2,14−3では、フラグビットデータが“0”の場合、メモリセルに格納されているデータは反転データであると判断して、読み出しデータの論理レベルが反転されて出力される。 In 4-2,14-3, if the flag bit data is "0", the data stored in the memory cell is judged to be inverted data, the logic level of the read data is output after being inverted. 一方、フラグビットデータが“1” On the other hand, the flag bit data is "1"
の場合、読み出しデータは読み出し論理レベルのまま出力される。 For, the read data is output while the read logic level.

【0034】以上説明したように、本実施形態によれば、書き込み時は、書き込みデータのページバッファ1 [0034] As described above, according to this embodiment, when writing, the page buffer 1 of the write data
5への格納時にカウンタ16において、高しきい値電圧Vthとなる所定の複数のビットデータが“0”である個数をカウントし、その個数が2分の1ページ以上の場合は、フラグビットに“0”を立て、2分の1ページより低い場合には“0”を立てて、そのフラグビットを書込/読出制御回路12cによりメモリセルアレイ11c In the counter 16 when stored in 5, the high threshold voltage Vth and becomes a predetermined multiple-bit data by counting the number of "0", if the number is 1 or more pages of two minutes, the flag bit make a "0", when 2 minutes of less than one page make a "0", the memory cell array 11c that flag bit by the write / read control circuit 12c
に格納するとともに、フラグビットが“0”の場合は書き込みデータの反転データを書込/読出制御回路12 Stores the flag bit is "0" write / read control circuit inverted data of the write data in the case of 12
a,12bによりメモリセルアレイ11a,11bに書き込み、フラグビットが“1”の場合は書き込みデータを正転状態のままでそのまま書き込み、読み出し時にはフラグビットも同時に読み出し、フラグビットが“0” a, 12b write memory cell array 11a, and 11b by, in the case of the flag bit is "1" is written as it is while the write data forward state, also read at the same time the flag bit at the time of reading, the flag bit is "0"
の場合は読み出しデータの論理レベルを反転させて出力し、フラグビットが“1”の場合は読み出しデータをそのまま出力するようにしたので、低しきい値電圧Vth Since the case of outputs by inverting the logic level of the read data, in the case of the flag bit is "1" and to output it to read data, a low threshold voltage Vth
側のデータが多くなり、ディスターブ/リテンション特性を改善することができる。 Can be the side of the data is increased, improving the disturbance / retention characteristics.

【0035】 [0035]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
ディスターブ/リテンション特性を改善することができる不揮発性半導体記憶装置を実現できる。 Disturbance / retention characteristic can be realized a nonvolatile semiconductor memory device can be improved.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係る半導体不揮発性記憶装置の一実施形態を示すブロック構成図である。 1 is a block diagram showing an embodiment of a semiconductor nonvolatile memory device according to the present invention.

【図2】NAND型フラッシュメモリにおいて、1個のメモリトランジスタに2ビットからなり4値をとるデータを記録する場合の、しきい値電圧Vthレベルとデータ内容との関係を示す図である。 [Figure 2] in the NAND flash memory, in the case of recording the data to take four values ​​composed of two bits in one memory transistor is a diagram showing the relationship between the threshold voltage Vth level and data content.

【図3】2値型メモリのデイスターブやリテンションの影響を説明するための図である。 3 is a diagram for explaining the influence of Deisutabu and retention of binary memory.

【図4】4値型メモリのデイスターブやリテンションの影響を説明するための図である。 4 is a diagram for explaining the influence of a value of 4 memory Deisutabu and retention.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…不揮発性半導体記憶装置、11a,11b…メモリセルアレイ、11c…フラグ用メモリセルアレイ、1 10 ... non-volatile semiconductor memory device, 11a, 11b ... memory cell array, 11c ... flag memory cell array, 1
2a,12b…通常のメモリセルアレイ用書込/読出制御回路、12c…フラグ用のメモリセルアレイ用書込/ 2a, 12b ... normal specification for the memory cell array write / read control circuit, 12c ... Manual memory cell array for flag write /
読出制御回路、13−0〜13−3…入力バッファ、1 Read control circuit, 13-0~13-3 ... input buffer, 1
4−0〜14−3…出力バッファページ、15…バッファ、16…カウンタ、17…レベル選択回路。 4-0~14-3 ... output buffer pages, 15 ... buffer, 16 ... counter, 17 ... level selection circuit.

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化するメモリセルを複数有し、3値以上の多値データをページ単位でメモリセルに書き込む不揮発性半導体記憶装置であって、 書き込み時に、1ページを構成する書き込みデータを複数に分割し、1ページ全体において当該分割単位内におけるしきい値電圧の高い方の分布を示すビットデータが分割数に基づき設定した値より多いか少ないかを判別し、その結果を示すフラグデータを生成する判別回路と、 上記フラグデータを記憶するためのフラグ用メモリセルと、 上記フラグデータがしきい値電圧の高い方の分布が多いことを示す場合には、書き込みデータの論理レベルを反転させてメモリセルに書き込みを行い、しきい値電圧 1. A quantity stored charge changes to the charge storage part in accordance with the applied voltage, a plurality of memory cells the threshold voltage changes according to the change, three or more values ​​of multi-value data a non-volatile semiconductor memory device for writing in units of pages in a memory cell at the time of write, divides the write data constituting one page into a plurality of distribution of higher threshold voltage in the divided within the unit in one page. the bit data to determine if more or less than the value set on the basis of the division number showing a discrimination circuit for generating flag data indicating the result, and flag memory cells for storing the flag data, the flag data to indicate it is often the distribution of higher threshold voltage, writes to the memory cell by inverting the logic level of the write data, the threshold voltage の高い方の分布が少ないことを示す場合には、書き込みデータを入力論理レベルのままで書き込みを行うとともに、上記フラグ用メモリセルに上記フラグデータを格納する書込回路とを有する不揮発性半導体記憶装置。 To indicate that higher distribution of is small, performs write the write data while the input logic level, the non-volatile semiconductor memory and a write circuit for storing the flag data in the memory cell for the flag apparatus.
  2. 【請求項2】 読み出し時に、データと共に、上記フラグ用メモリセルからフラグデータを読み出す読出回路と、 フラグビットがしきい値電圧の高い方の分布が多いことを示す場合には、読み出しデータの論理レベルを反転させて出力し、しきい値電圧の高い方の分布が少ないことを示す場合には、読み出しデータの論理レベルを読み出し論理レベルのままで出力する出力回路とを有する請求項1記載の不揮発性半導体記憶装置。 To 2. A time of reading, along with the data, to indicate a read circuit for reading flag data from the flag memory cells, the flag bit is often distributed the higher threshold voltage, the read data logic level is inverted outputs, to indicate that a small distribution of higher threshold voltage, according to claim 1, further comprising an output circuit that outputs remain at logic level read the logic level of the read data nonvolatile semiconductor memory device.
  3. 【請求項3】 上記判別回路の設定値は、1ページ全体におけるしきい値電圧の高い方の分布を示すビットデータの総数の半数である請求項1記載の不揮発性半導体記憶装置。 Set value of wherein the discrimination circuit is non-volatile semiconductor memory device according to claim 1, wherein a half of the total number of bits of data indicating the distribution of the higher threshold voltage in the entire page.
  4. 【請求項4】 印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化し、その変化に応じてしきい値電圧が変化するメモリセルを複数有し、3値以上の多値データをページ単位でメモリセルに書き込む不揮発性半導体記憶装置であって、 書き込み時に、入力書き込みデータを格納するページバッファと、 1ページを構成する書き込みデータを複数に分割し、1 4. A quantity stored charge changes to the charge storage part in accordance with the applied voltage, a plurality of memory cells the threshold voltage changes according to the change, three or more values ​​of multi-value data and a page unit non-volatile semiconductor memory device to be written to the memory cell, is divided at the time of writing, a page buffer for storing the input write data, the write data constituting one page into a plurality of 1
    ページ全体において当該分割単位内におけるしきい値電圧の高い方の分布を示すビットデータ数を計数し、計数値があらかじめ設定した値以上であるか否かを示すフラグデータを生成するカウンタと、 上記フラグデータを記憶するためのフラグ用メモリセルと上記フラグデータがしきい値電圧の高い方の分布が多いことを示す場合には、上記ページバッファに格納された書き込みデータの論理レベルを反転させてメモリセルに書き込みを行い、しきい値電圧の高い方の分布が少ないことを示す場合には、上記ページバッファに格納された書き込みデータを入力論理レベルままで書き込みを行う書込回路と、 を有する不揮発性半導体記憶装置。 In the entire page counts the number of bits of data indicating the distribution of the higher threshold voltage in the divided within the unit, a counter for generating flag data indicating whether the count value is a preset value or more, the If the flag memory cells and said flag data for storing the flag data indicates that in many cases the distribution of higher threshold voltage, by inverting the logic level of the write data stored in the page buffer write to the memory cell, to indicate that a small distribution of higher threshold voltage; and a write circuit which writes while the input logic level write data stored in the page buffer nonvolatile semiconductor memory device.
  5. 【請求項5】 読み出し時に、データと共に、上記フラグ用メモリセルからフラグデータを読み出す読出回路と、 フラグビットがしきい値電圧の高い方の分布が多いことを示す場合には、読み出しデータの論理レベルを反転させて出力し、しきい値電圧の高い方の分布が少ないことを示す場合には、読み出しデータの論理レベルを読み出し論理レベルのままで出力する出力回路とを有する請求項4記載の不揮発性半導体記憶装置。 5. A time of reading, along with the data, to indicate a read circuit for reading flag data from the flag memory cells, the flag bit is often distributed the higher threshold voltage, the read data logic level is inverted outputs, to indicate that a small distribution of higher threshold voltage, according to claim 4, further comprising an output circuit that outputs remain at logic level read the logic level of the read data nonvolatile semiconductor memory device.
  6. 【請求項6】 上記カウンタの設定値は、1ページ全体におけるしきい値電圧の高い方の分布を示すビットデータの総数の半数である請求項4記載の不揮発性半導体記憶装置。 Wherein the counter setting value, the nonvolatile semiconductor memory device according to claim 4, wherein a half of the total number of bits of data indicating the distribution of the higher threshold voltage in the entire page.
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