JPH10504428A - 信号処理回路 - Google Patents
信号処理回路Info
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- JPH10504428A JPH10504428A JP8503590A JP50359096A JPH10504428A JP H10504428 A JPH10504428 A JP H10504428A JP 8503590 A JP8503590 A JP 8503590A JP 50359096 A JP50359096 A JP 50359096A JP H10504428 A JPH10504428 A JP H10504428A
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- H03M7/3046—Conversion to or from differential modulation with several bits only, i.e. the difference between successive samples being coded by more than one bit, e.g. differential pulse code modulation [DPCM] adaptive, e.g. adaptive differential pulse code modulation [ADPCM]
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Abstract
(57)【要約】
所定のアルゴリズムを入力信号に適用する回路は、入力信号を受ける入力と、所定のアルゴリズムの通りに入力信号を処理するための信号処理装置と、処理された信号を出力するための装置を備え、信号処理装置は所定のアルゴリズムを実行するために分散されたビット直列論理回路を備えている。
Description
【発明の詳細な説明】
信号処理回路
この発明は、所定の(predetermined)アルゴリズムを入力信号に適用する回
路に関係する。
このような回路は、例えば、ADPCM(Adaptive Differential Pulse Code
Modulation:適応差分パルスコード変調)を使用した音声標本をエンコードま
たはデコードするための回路であってもよい。
ADPCM(Adaptive Differential Pulse Code Modulation)は、パルスコ
ード変調された音声標本のバンド幅を縮小するために設計されたディジタル信号
処理アルゴリズムである。そのアルゴリズムは、64kb/sのμ−則あるいは
A−則でPCMのエンコードされた音声の32kb/s圧縮フォーマットから、
あるいは32kb/s圧縮フォーマットへ、の変換に関係しているので、CCI
TT勧告G.721(メルボルン、1988)は、それを詳細に記述している。
ANSI勧告T1−303、CCITTのrecのG.726は40k/sと2
4kb/sと16kb/sとのビットレートへの拡張をもつ同種の書類である。
実時間音声処理の応用におけるADPCMアルゴリズムの実際の実現は、コンピ
ュータのプログラム、商業的に利用できるDSPチップのインストラクションコ
ード、ASIC論理チップ、あるいはカスタム集積回路と連なる様々な異なる形
式が取られる可能性がある。
この発明は、カスタムチップの形式での実現に関する。先行技術では、マルチ
プレックス(multiplex)されたALU(論理演算ユニット、arithmetic logic
unit)回路から成る回路、ステートマシーン(state machine)、あるいはマイ
クロコード化された命令を基礎にしたプロセッサを動作させるために、速い速度
のクロックを使用するマイクロプロセッサの技術を用いることにより、この形式
で実現が達成された。アルゴリズムは、格納されたプログラムとしてコード化さ
れなければならず、命令をフェッチし、命令をデコードし実行するとき、大きな
データバスが引き上げられおよび引き下げられることをこの命令が要求して、C
MOSトランジスタゲートが連続的に充電し放電するので、必然的に含まれる電
力
消費はまさに相当なものである、更に、プログラムを実行するためには多くの命
令が必要とされる。
先行技術の利用できるADPCM装置の解析は、消費電力が最適化されていな
いということを明らかにしている。実際においては、最小の電力の要求は数10
0ミリワットのオーダである。
特に、ペアゲイン(Pair Gain)(よられた対ラインを4重にすること(twise
d pair line quadrupling))応用、コードレスディジタル電話(例えば、パー
ソナルハンディホン送受話器と基地局)では、電力消費が回路設計者の夢中にさ
せる主なものになっている。
ペアゲインは、独立した双方向の会話に対してアナログ電話のよられた単一の
対線を同時に使用する可能性がある加入者の数を増加させる方法の一つの方法で
ある。A/DおよびD/A変換器(CODEC’S)は音声チャネルを64kb
/sのA−則あるいはμ−則PCMへディジタル化するために使用され、その後
に1またはそれ以上のADPCM装置が64kb/sストリーム(stream)を3
2kb/sへ圧縮するために使用される。そのとき、これら32kb/sチャネ
ルは、一つの144kb/s(2B+D)のベースバンドモデム信号として単一
のよられた銅の対ケーブル上にディジタル化された信号を送出するために、単一
のISDNのUバストランシーバ装置に併合(merge)される。ケーブルの離れ
た末端では、分離されたアナログ電話と結びつけるためにアナログ形式へ信号を
戻す再変換を行うために同類の装置が用いられる。
ペアゲインの機器は、追加の電話線のための銅の対ケーブルの設置の費用が法
外に高い(あるいはペアゲインの機器よりももっと高い)と明らかである地域に
使用される。
ペアゲインの機器の回路の構成部分(circuitry)はラインにより電力供給さ
れている(すなわち、直流(DC)によってそのライン上それ自身に電力供給さ
れている)ことが望ましいので、使用される装置の電力消費は最小化されている
ことが必要である。ペアゲインの機器を用いて可能となる最大ライン長と回路の
電力消費との間には関係がある。これは、ADPCM装置の電流消費がペアゲイ
ン生産物のパフォーマンスパラメータに直接に影響することを意味する。
CT2(Cordless Telphone 2)規格あるいは他の規格に従うコードレスディ
ジタル電話は、送出する前にディジタル信号の帯域を縮小するために32kb/
sへのADPCM圧縮を使用すると共に、信号をアナログからディジタルとその
逆へと変換するために符復号器(codec)を使用する。電話セットはバッテリで
動作しなくてはならないので、部晶の電力消費は、バッテリが再度充電されなけ
ればならない前に使用できる時間数に直接に影響する。これは、コードレス電話
の生産物のパフォーマンスパラメータにADPCM装置の電流消費が直接に影響
することを意味する。
米国特許4、858、163号は、ADPCMのアルゴリズムの複雑な算術関
数(arithmetic function)を実行するために配列された直列の算術プロセッサ
を記述している。この特許(米国特許4、858、163号)は、一般的な手段であって
、ADPCMのアルゴリズムにおいて選択された複雑なある算術関数を効率的に
実行するための直列の算術プロセッサ(serial arithmetic processor:SAP)に
関係し、ADPCMのアルゴリズム本体を実行するためにマイクロコード化され
たプロセッサと共に使用することを意図されている。マイクロコード化されたプ
ロセッサは、RAMと、ALUコアと、1024×29ビットのROMとに接続
された16ビットのバスを有している。その直列算術プロセッサは、マルチプレ
ックスされた16ビットバスを通してこのマイクロコード化されたプロセッサに
付けられている。
この先行技術特許の目的は、対数(LOG)、逆対数(ANTILOG)、浮動小数点掛
け算および符号つきマグ掛け算(SIGNED MAG MULTIPLICATION)のような複雑な
算術関数を効率よく実行するための一般的な手段を備えるSAPを提供すること
にある。この設計の有利な点は、現在利用できるディジタルシグナルプロセッサ
チップの利用できる命令セットを使用して実行するには負担である算術関数を置
き換えることである、と述べられている。これは唯一の利点のようであり、直列
の論理回路の構成部分を選んだ本当の理由については十分に証拠を提供されてい
ない。
発明の目的は、小さくされた電力消費でADPCMのアルゴリズムを実現でき
る回路を提供することにある。
話題になっている発明によれば、所定のアルゴリズムを入力信号に適用する回
路と、前記所定のアルゴリズムの通りに前記入力信号を処理する信号処理手段と
、前記処理された信号を出力する手段とが与えられ、前記信号処理手段は、前記
アルゴリズムを実行するために、例えば並列アレイのような、分散されたビット
直列(distributed bit-serial)論理回路を備える。
この解決は、回路の構成部分と電力消費の縮小に関して両方にかなりの利点を
提供している。ビット直列論理回路の構成部分は、並列論理回路の構成部分より
も実質上より低い電力消費である。
話題になっている発明は、先行技術にわたって、特にマイクロプログラムプロ
セッサのアーキテキチャが使用されていない米国特許4、858、163号にか
なりの利点を持つ。本発明のとおりに、それぞれの算術関数が分離されると共に
、マルチプレックスされない(すなわち、異なった算術関数を実行する共通の手
段がない)ので、ビット直列論理の並列アレイとして、ADPCMのアルゴリズ
ムの全ての算術の関数性(functionality)は実現されている。ADPCMのア
ルゴリズムは、個別のビット直列回路の接続では実際にハード(hard)配線され
ている。このような実現は、低電力消費の視点から算術計算の実行のより最善の
方法である。格納された命令をフェッチしデコードし実行する負担は、除かれる
。
格納されたマイクロコードという実現がより効率的でないという理由の例が記
述されるでしよう。16ビットバイナリレジスタ変数、これはRAMに格納され
ているが、単一のビットがこの変数にセットあるいはクリアされることを、DS
Pアルゴリズムにおいて関数のステップが要求すると仮定しなさい。マイクロコ
ード化されたプロセッサはRAMからこの全変数(16ビット全て)を読み出し
、ALU(論理演算ユニット)に移動し、それから論理命令を使用して適当なビ
ットをセットしあるいはクリアし、そして結果をRAMにもどさなくてはならな
い。動作のこの全シーケンスは、一あるいはそれ以上のALU動作だけでなく、
全体の変数である16ビットのそれぞれに対する内部データバス上でのアクティ
ビティ(activity)だけでなく、メモリから命令フェッチ、デコード、実行とい
うオーバヘッドをもつ。反対に、この動作を特に実行するために設計された対応
する論理は、レジスタ内の単一のフリップ−フロップを直接にクリアしセットす
るこ
とと同じくらい単純である。このため、これは、(CMOSゲートが使用されて
いるとき)この単純な動作に対してもたらされた全電力の劇的な縮小に符合する
。
ビット直列論理を使用したDSPアルゴリズムの総合的な実現は、一般には、
上記の発明にあるようにSAPに設計された、より負担となる動作のいくつかを
もってしても、格納されたマイクロプログラム可能なDSPに実現された同じも
のよりも低い電力の解決法に違いない。
話題になっている発明のとおりに、量子化器(QUANTIZER),逆量子化器(INVE
RSE QUANTIZER)、フォーマット変換(FORMAT CONVERSION)、DIFF信号計算
(DIFF signal computation),トーン/トランジション(TONE/TRANSITOIN)検
出器、スケールファクタ(SCALE FACTOR),速度制御フィルタ(SPEED CONTROL f
ilters)は、ソフトウエアとは対照的に直列のハードウエアに全面的に実現され
ている。適応予測器(ADAPTIVE PREDICTOR)内にある浮動小数点掛け算動作であ
るFMULT動作は、ADPCMのアルゴリズムにおいて、おそらく最も算術的
に複雑な動作である。話題になっている発明は、並列加算器を使用しない代わり
に、シフトレジスタへシフトされる最終の積をビット直列形式で生成するために
6個の直列加算器のアレイを共に通して部分積を総和する。CCITTのFMU
LTの定義では、掛け算の積は、指数(exponent)の加算の結果に従ってシフト
されなければならない。大部分のデータの転送は直列に行われ、結果的にデータ
シフト動作はデータの直列のストリームを遅延することによって単純に達成され
る。このデータシフトは指数加算器と、5ビットロード可能ダウンカウンタと、
デコード/制御論理とにより生成された結果に依存して、シフトレジスタ内でデ
ータを遅延することによって実現される。
加算、減算、2の補数インバージョン(2'complemennt inversion)、掛け算
等のような算術動作は、並列に実行しようとすると、多量の論理ゲートを必要と
する。代わりに、動作が最下位ビットから初めてビット毎に直列に行われれば、
必要とされる論理の量はかなり縮小する。
好ましくは、前記所定のアルゴリズムはADPCMの圧縮/解凍アルゴリズム
である。
回路の実現は、2μmCMOSシリコン技術のスタンダードセルを使用するカ
スタム集積回路の形式である。実現は、算術的な処理(processing)に関する3
2kb/sおよび24kb/sのADPCMに対するCCITT/ANSI勧告
に従う。しかしながら、分散されたビット直列論理の使用は、先行技術に比べて
実際にかなり低い電力消費に帰着し、換言すれば、5[V]の電力供給で使用す
る1個のエンコーダと1個のデコーダとに対して10〜12ミリワット、あるい
は3[V]の電力供給で使用して3〜5ミリワットのオーダである。
本発明は、添えられた図面を参照し、例示のみをもって、さらに詳細に記述さ
れる。
図1は、CCITTのスタンダードG.726に従って動作するADPCMエ
ンコーダのブロック図である。
図2は、CCITTのスタンダードG.726に従って動作するADPCMデ
コーダのブロック図である。
図3は、本発明の一実施例の通りのビット直列加算器である。
図4は、本発明の一実施例の通りのビット直列減算器である。
図5は、CCITT規格で定義される適応予測器のブロック図である。
図6は、ADDCを実現する回路である。
図7は、浮動小数点掛け算器ユニット(FMULT)である。
図8は、FMULT浮動小数点変換器のブロック図である。
図9は、予測計数更新(Prediction Coefficient Update)回路(UPB、X
OR、TRIGB)を示す。
図10は、浮動小数点変換回路(FLOATA)である。
図11は、図10の回路のタイミングチャートである。
図12は、第2の浮動小数点変換器(FLOATB)を示す。
図1は、CCITT規格に定義されるように、ADPCMのアルゴリズムを実
現する回路のブロック図である。図1では、64kb/sのADPCM入力スト
リームs(k)が差信号ユニット2に接続されているADPCMフォマット変換
器1に入力される。差信号d(k)は適応量子化器3に提供され、適応量子化器
3は適応予測器5に入力される出力dq(k)を生成する逆適応量子化器4に入
力される出力信号I(k)を生成する。逆適応量子化器4および適応予測器5の
出
力は、その出力sr(k)が適応予測器5へ振り向けられる再構成された信号計
算器6への入力としてそれぞれ振り向けられる。
また、逆適応量子化器の出力d(k)は適応予測器5の出力と共にトーントラ
ンジション検出器7に振り向けられ、トーントランジション検出器7の出力は適
応速度制御ユニット8へ振り向けられ、量子化器スケールファクタと適応ユニッ
ト9に順に接続される。ADPCMの出力は逆適応量子化器4への入力に現れる
。
図1のエンコーダ回路はCCITTのG.726のドキュメントに明記されて
いて、読み手はそのドキュメントを見るように差し向けられる。この明細書を通
して、処置変数はこのドキュメント採用されているものと同じ用語を使用してい
ると認定するでしよう。
図2は、ADPCM信号をその入力で受けると共に、PCM信号sd(k)を
その出力で供給するデコーダ回路を示している。図2の回路の個々の要素は一般
的に図1の要素と似ていて、対応するところのある参照番号が、適切なところで
採用されている。再構成された信号の計算器6の出力はPCMフォーマット変換
回路10の入力に振り向けられ、同期式コーディング調整回路11に順に接続さ
れている。また、この回路は、CCITTのG.726のドキュメントに詳細に
記述されている。
図3を参照して、ビット直列加算器が、入力AおよびBと排他的(exclusive
)ORゲート21の一の入力に接続される出力とを有する排他的ORゲート20
を備える。また、ANDゲート22の入力はそれぞれの入力AおよびBに接続さ
れ、ANDゲート23の入力は排他的ORゲート20の出力と排他的ORゲート
21の第2の入力とにそれぞれ接続され、ANDゲート23に入力は双安定(bi
stable)フリップフロップ24の入力Q ̄(キューバー、Qの反転)出力に順に
接続される。ANDゲート22の出力はNORゲート25を通して、フリップフ
ロップ24のD入力に接続される。
加算、減算、2の補数インバージョン、掛け算等のような算術演算は、並列に
実現すると、多量の論理ゲートを必要とする。代わりに、最下位ビットから始め
てビット毎に演算が直列に行われると、必要とされる論理の量はかなり縮小され
る。
次の例は、図3に関して直列の加算の例を示す。例えば、16ビット長の2つ
のオペランド(operands)が加算されると、そのときオペランドは最初にLSB
(最下位ビット)から直列に入力AとBとへシフトされて、直列の総和を出力S
に生じる。
XORゲート20、21は、単一ビットの2の補数の加算を実行し、AND/
ORの組み合わせによって発生されたキャリービットがラッチされ、次のビット
加算中に使用される。ラッチされたキャリービットCの初期化は、LSBの最初
の加算の前に単一のPRESET信号を用いて行われる。
インバータ26が排他的ORゲート20の入力Bに追加される点で、この回路
の簡単な変化は図4に示される2の補数の減算器を生成する。フリップ−フロッ
プのPRESETはSETからRESET関数に変えられ、RESETは第1の
キャリービットCを効率的に1にし、B入力ビットはすべて補数がとられ(comp
lemented)、(1を加えた、Bの1の補数を加えたA)の2の補数の加算を生じ
る。
この方法論は、掛け算を含むあらゆる算術あるいは論理関数の実現に簡単に拡
張できる。遅延あるいはレジスタの蓄積はシフトレジスタを使用して実現され、
シフトレジスタは必要なときのみクロックが供給される(clock)。
図5に移ると、これは本発明の通りに直列の論理を使用して実現された図1お
よび図2の適応予測器ユニット5を例示する。図5では、適応予測器は、それぞ
れの加算器31に接続された6個のFMULTユニット30の並列アレイを備え
、それぞれのFMULTユニット30は直列ビットストリームWBIからWB6
を生成する。より詳細には図10に示されるが、浮動小数点変換器36はそのア
レイに入力を供給する。2個の浮動小数点掛け算器30の第2の並列アレイは、
より詳細には図12に示されるが、浮動小数点変換器37からの入力を受けて、
WA1、WA2信号を出力する。これらのビットストリームは、加算器31で総
和されて、CCITT規格で定義されるACCUM動作によって要求されるよう
に出力SEおよびSEZを生成する。
第1の6個のFMULT30は、出力WB1からWB6を生成し、(より詳細
に図9に示される)結合された(combined)XOR、UPBおよびTRIGB予
測器ユニット32に接続されるが、WA1、WA2を生成する残りのFMULT
ユニットは予測器ユニット33に接続される。
図5の回路は、CCITTのG.726のADPCMの通りに一般的に動作す
る。
図6に移ると、これは本発明の通りの回路を示し、CCITTのG.726に
定義されるように、この回路はPK遅延(図5の予測器33への入力)だけでな
くADDC動作(図5のブロック34)を実現する。
図6では、クロック信号EN1を使用して妥当な時間でフリップフロップ41
にラッチされる結果として生じる信号DQSEZを形成するために、SEZおよ
びDQの直列ストリームが直列加算器40で総和され、そのクロック信号はチッ
プの別の所で発生される。フリップフロップ41はPK0、PK1およびPK2
をそれぞれ形成する。RSラッチ42は、直列加算器40が計算を始める前に生
じるリセット信号STARTを使用して、SRラッチの第1の出力をロウ(low
)にクリアすることによって、SIGPKを発生する。結果として生じるDQS
EZのそれぞれのビットは、SRラッチ42へセット信号を形成するためのビッ
ト信号のグリッジを防止するためにANDゲート43を使用して、クロックCK
1
Zのビットのあらゆるものが論理ハイ(high)であるイベント(event)では、
SIGPKを論理ハイにして、SRラッチ42はハイにセットされる。
図7は、本発明の通りに、浮動小数点掛け算器ブロック30(FMULT)を
詳細に示す。図7では、DQn信号は、DQOからDQ6に遅延線(delay line
)を実現するためにシフトレジスタ50を通して直列にシフトする。シフトレジ
スタ50は、DQn(量子化された差)信号の要素を浮動小数点掛け算器へ供給
するために並列に取り出される。これらの要素は、6ビット幅のDQnMANT
、4ビット幅のDQnEXPおよび単一ビットのDQnSであり、シフトレジスタ
50が静的であるとき、すなわち、SCLKが活性化されていないとき、浮動小
数点掛け算器によって使用されことで利用される。
浮動小数点掛け算器への他の入力は、13ビットのリニアマグニチュド(line
ar magnitude)BnMAGと符号ビットBnSとからである。BnMAGは、浮動
小
数点変換器51へシフトされると共に、6ビット幅のBMANT信号および4ビ
ット幅のBnEXP信号へ変換される。BnMANTおよびDQnMANTは、結
果であるWBnMANTを形成するために、ANDゲートアレイ52および直列
加算器アレイ53を通して共にゲートで制御され、WBnMANTは積の仮数(m
antissa)を表す12ビットの直列ビットストリームである。この掛け算がどの
ように作用するかを理解するために、6ビットバスのDQnMANTが被乗数を
表示する静的な(static)信号の集合であるが、6ビットバスのBnMANTは
静的な(static)バスではなく、実際には浮動小数点変換器51によって発生さ
れるシフトされた直列ビットストリームの集合である、ということがはっきりと
理解されなくてはならない。次のものは、それぞれのBnMANTの信号上に定
義されるような直列ビットストリームを示し、LSBが最初にシフトされる。
また、上記は、BnMANT(n)<<n、すなわちnビット右へビットシフ
ト、と書かれることができる。そのとき、これらの直列ストリームはANDゲー
ト52を通してゲートで制御され、部分積の総和を生成するために総和器53に
直列に総和される。更に、48の値が、CCITTのG.726のFMULT記
述での要求に示された通り、その結果に加算される。
WBnMANの結果は、論理回路55によってクロック供給されるシフトレジ
スタ54へシフトされ、そのクロックはストローブEN1によってエネイブル(
enable)とされると共に、EN1はチップの別の場所で発生されている。WBn
MANの8個の最上位ビットのみが保たれ、4個のLSBが除かれので、シフト
レジスタ54は8ビットレジスタである。シフトレジスタ54に保持される値は
一定期間保持され、それから16ビットの直列信号WBnを発生させるために妥
当な時間でシフトされ出力される。ANDゲート56は、直列形式でWBnを発
生させるためにMUX回路57によってマグニチュード(magnitude)フォーマ
ットから2の補数フォーマットヘ変換されるWBnMAGから必要とされないビ
ットを除くために使用される。MUX57は、直列の補数回路58によって発生
されるBnMAGの2の補数、あるいはマグニチュードBnMAGのいずれかを選
択するために使用される。MUX57はXORゲート59によって制御され、そ
の入力は乗数BnSと被乗数DQnSの符号ビットである。
レジスタ54が静的に保持される一定期間は、指数の加算器60、5ビットロ
ード可能なダウンカウンタ61、論理回路62および論理回路55により決定さ
れ、その動作は次に説明される。指数の加算器60はBnEXPをDQnEXPに
加算し、5ビットのWBnEXPを生成する。WBnEXPは5ビットダウンカウ
ンタ61へロードされるプリセット値として使用される。このダウンカウンタの
3個の最上位ビットは、CKEN信号を発生させるために論理回路55によって
デコードされる。11以上の値がカウンタにロードされると、そのときダウンカ
ウンタへのクロックがCKENによりエネイブルになる。カウンタは11のカウ
ントに達すると、CKENがカウンタへのクロックを止めて、カウンタはカウン
トを11で停止させる(freezing)。また、信号EN2SCOMPは、クロック
シフトレジスタ54へ使用されるクロックWCLKを生成するために回路55に
よって発生され、調整される(condition)。WCKLがスタートされる前の遅
延は、指数の総和60によって生成されるWBnEXPの値と、ダウンカウンタ
が11のカウントに達する前のクロックサイクルの数とに依存する。これは、C
CITTのG.726に示された通り、WBnMAGを評価する(scale)ために
必要とされるシフトを実現する。
浮動小数点変換器ブロック51は図8に示される。6ビットのシフトレジスタ
70は、START信号によって最初にクリアされ、またその信号はORゲート
71を通して、カウンタ74を13のカウントに初期化するだけでなく、全てゼ
ロのシフトレジスタ73に、ロード可能なシフトレジスタ72をバイナリ値”1
00000”に初期化する。直列の入力信号WBnMAGは、クロック信号CO
UNTCLKを使用して最下位ビットへ最初にシフトされる。論理”1”ビット
がBnMAGストリーム内で遭遇するとき、3つの事柄が起こり、第1に最上位
ビットの位置に論理”1”ビットと共にシフトレジスタ70の最下位の5ビット
がロード可能なシフトレジスタ72にロードされ、第2にシフトレジスタ73の
出力が全てゼロにクリアされ(実際には冗長な動作であり)、第3に4ビットダ
ウンカウンタ74が13のカウントにプリセットされる。ロード可能なシフトレ
ジスタ72は、最上位ビット位置に”1”と共に、論理”1”が検出される前に
BnMAGストリーム内に以前の5ビットを含む。”1”の現れる(occurences
)マルチプルナンバー(multiple number)がBnMAGのビットストリームに現
れる可能性があるから、”1”の最後の出現(occurence)が見いだされるまで
このロード過程は繰り返される。BnMAGストリームに続いているどんな”0
”も、ダウンカウンタ74が1カウントずつディクレメントされることを除いて
、回路には何も影響を与えない。BnMAGの最後のビットは,シフトレジスタ7
0にクロック供給された後に、COUNTCLKはディスエイブル(disable)
され、SHIFTCLKは活性化される。ダウンカウンタ74に残された値は、
望まれた指数の値BnEXPであり、その値は並列形式でその回路から出力され
る。ロード可能なシフトレジスタ72は、上記のテーブルに示されたシフトされ
たビットストリームを生成するためにシフトレジスタ73を通して直列にシフト
される。
予測器係数更新(Predictor Coefficient Update)(UBP)ブロックが図9
に示される。この回路は、予測器フィルタのための適応係数の更新を実行する。
この回路の出力は、図7に示されるFMULT浮動小数点掛け算回路に入力され
る掛け算回路に供給される。フィルタ係数Bnの2の補数表示の16ビットはシ
フトレジスタ80に格納される。適応中、クロック信号SHIFTCLKは活性
化され、直列加算器81および82とを通してレジスタの内容をシフトする。Bn
>
>8は、シフトレジスタの8番目のフリップ−フロップから引き出された信号で
あり、8ビット分右にシフトされたBnの値を示している。ラッチ83は、信号
Bn>>8の最上位ビット(符号ビット)がラッチ83の出力に現れるまで、信
号Bn>>8を透過的に通過させ、そのとき(チップのどこかからの)ラッチの
エネイブルEN3は論理”0”に変化させられ、2の補数符号ビットの拡張(ex
tension)をもたらす(effect)ために、引き続くビットの期間の間で符号ビッ
トを拡張(extend)するようにBn>>8の符号ビットがラッチさせた状態にさ
れる。CCITTのG.726の通りTRIGBの定義を実現するために、入力
信号TRが論理”1”に主張される(assert)とき、ANDゲート84は直列ビ
ットストリームBnPをすべてゼロにクリアする。XORゲート85は、CCI
TTの定義の通り信号”Un”を発生するために、入力符号ビットDQSとDQn
SとにXOR動作を実行する。論理ゲート86は、入力ストローブSTRB1
、STRB2およびSTRB3と共に、3個の可能な2の補数の直列コード(+
80hex、−80hexあるいは0)の一つである信号UGBnを発生する。
同時に、以前に記述した係数更新を伴って、信号BnMAGとBnSとは生成さ
れ、FMULT回路に送出される。(Bn>>15として表示された)Bnの符号
ビットは最右ビットの位置でシフトレジスタから引き出される(tapped-off)。
この信号は、符号ビットBnSを保持するためにラッチ86にEN3信号によっ
て妥当な時間でラッチされる。また、Bn>>2は、レジスタの最左の終わりか
ら2番の位置でシフトレジスタから引き出され、Bn>>2の2の補数表示を符
号付きマグニチュード表示のBnMAGへ変換する直列回路87を通過する。こ
の変換回路の動作はFMULT回路の中にある回路の動作と類似している。
図10に示されたFLOATAブロックは、FMULT浮動小数点掛け算器に
よる使用のための浮動小数点表示に、符号ビットDQSと共に15ビット符号付
きマグニチュードDQMAG信号を変換する。この回路の入力および出力は最下
位ビットが最初にある直列フォーマットである。
シフトレジスタ90は、START信号により最初にクリアされ、またSTA
RT信号はORゲート91を通して、ロード可能なシフトレジスタ92と4ビッ
トダウンカウンタ93とを初期化する。直列入力信号DQMAGは、クロック信
号CLK1を用いて、最下位ビットを最初にシフトレジスタ90へシフトされる
。論理”1”ビットがDQMAGストリーム内で遭遇すると、2つの事柄が起こ
り、第1にシフトレジスタ90の最下位の5ビットが最上位ビットの位置にある
論理”1”ビットと共にロード可能なシフトレジスタ92にロードされ、第2に
4ビットダウンカウンタ93が14のカウントへプリセットされる。
ロード可能なシフトレジスタ92は、論理”1”が検出される前に最上位ビッ
トの位置にある”1”と共にDQMAGストリーム内に以前の5ビットを含んで
いる。”1”の現れる(occurences)マルチプルナンバーがDQMAGの入力ス
トリームに現れる可能性があるから、”1”の最後の出現(occurence)が見い
だされるまでこのロード過程は繰り返される。DQMAGのストリームに続いて
いるどんな”0”も、ダウンカウンタ93が1カウントずつディクレメントされ
ることを除いて、回路には何も影響を与えない。DQMAGの最後のビットがシ
フトレジスタ90にクロック供給された後に、CLK2が活性化され(CLK1
は活性化されたままであり)、4ビットカウンタ93はカウントを止めて、その
機能をシフトレジスタの機能にスイッチし、機能におけるその変化はチップのど
こかで発生される制御入力COUNT/SHIFTによって示される。ダウンカ
ウンタに残された値は、望まれた指数の値DQEXPであり、その値は入力符号
ビットDQSと共にシフトレジスタ92に直列に接続された状態になり、最終結
果DQOはCLK1とCLK2を使用して直列にシフトされ出力される。入力お
よび出力は図11に示される。
図12に示されるFLOATBブロックは、16ビットの2の補数のSR信号
をFMULT浮動小数点掛け算器による使用のための浮動小数点表示へ変換する
。この回路の入力および出力は、最初に最下位ビットがある直列フォーマットで
ある。この回路の動作は、2の補数を符号付きマグニチュードへ変換する回路1
00、101、102を含むことを除いて、前に記述されたFLOATA回路の
動作と同一である。
記述された回路は、論理回路の構成部分と電力との節約と伴って、CCITT
仕様書に定義されているようにADPCMのアルゴリズムを実現するために分散
された直列論理がどのように応用されることができるかを示している。この分野
における熟練した人間に対して、本発明がディジタル信号処理の分野で多数の他
の応用を見いだすことが明かである。
回路はとても低い電力消費のために特に有利であり、電話の送受話器のような
小型のポータブルなバッテリで電力が供給される装置で特別に価値がある。
【手続補正書】特許法第184条の8第1項
【提出日】1996年6月28日
【補正内容】
特許協力条約第34条による補正の翻訳文
[国際出願日における明細書の差し替え部分(第4頁および第4/1頁)の翻訳
文である。
特許法184条の4第1項の規定により提出された明細書の翻訳文の第3頁第
20行目〜第4頁第8行目に「この先行技術の・・・実質上より低い電力消費で
ある。」とあるのを、以下の文に差し替える。]
この先行技術特許の目的は、対数(LOG)、逆対数(ANTILOG)、浮動小数点掛
け算および符号つきマグ掛け算(SIGNED MAG MULTIPLICATION)のような複雑な
算術関数を効率よく実行するための一般的な手段を備えるSAPを提供すること
にある。この設計の有利な点は、現在利用できるディジタルシグナルプロセッサ
チップの利用できる命令セットを使用して実行するには負担である算術関数を置
き換えることである、と述べられている。これは唯一の利点のようであり、直列
の論理回路の構成部分を選んだ本当の理由については十分に証拠を提供されてい
ない。
米国特許4、791、590号は、高速フーリエ変換の動作を実行するために
ビット直列論理回路の使用を開示している。しかしながら、コードレス電話に見
いだされるような低電力のADPCMの応用にふさわしいアーキテクチャは開示
していない。
英国特許2、218、548号は、コードレス電話でADPCMを実現するた
めの特定用途のディジタル信号プロセッサを開示している。しかしながら、この
プロセッサは多くの部分に16ビット並列論理を使用し、不必要な電力消費とな
っている。
発明の目的は、小さくされた電力消費でADPCMのアルゴリズムを実現でき
る回路を提供することにある。
話題になっている発明によれば、適応差分パルスコード変調の圧縮アルゴリズ
ムを入力信号に適用する回路が与えられ、前記入力信号を受ける入力と、前記ア
ルゴリズムの通りに前記信号を処理する信号処理手段とを備え、そこでその信号
処理手段は、分散されたビット直列(distributed bit-serial)論理回路を備え
ると共に、その出力がそれぞれの加算器に接続されたビット直列浮動小数点掛け
算器のアレイを有する適応量子化器を含み、それらは出力を生成するために直列
に総和される。
この解決は、回路の構成部分と電力消費の縮小に関して両方にかなりの利点を
提供している。ビット直列論理回路の構成部分は、並列論理回路の構成部分より
も実質上より低い電力消費である。
【手続補正書】特許法第184条の8第1項
【提出日】1996年9月17日
【補正内容】
特許協力条約第34条による補正の翻訳文
[国際出願日における請求の範囲の差し替え部分(第17頁および第18頁)の
翻訳文である。
特許法184条の4第1項の規定により提出された請求の範囲の翻訳文の全請
求項を、以下の文に差し替える。]
請求の範囲
1、適応差分パルスコード変調の圧縮アルゴリズムを入力信号に適用する回路で
あって、
前記入力信号を受ける入力と、前記アルゴリズムの通りに前記入力信号を処理
する信号処理手段とを備え、
前記信号処理手段は分散されたビット直列論理回路を備えると共に、その出力
がそれぞれの加算器に接続されるビット直列浮動小数点掛け算器の並列アレイを
有する適応予測器を含み、もってそれらは出力を生成するために直列に総和され
ることを特徴とする回路。
2、前記分散されたビット直列論理回路は、ビット直列加算器とビット直列減算
器を含んでいることを特徴する請求の範囲第1項に記載の回路。
3、前記加算器と前記減算器は、夫々論理ゲートのアレイと1個のフリップフロ
ップとを備えていることを特徴する請求の範囲第2項に記載の回路。
4、低い電力消費をもつ単一の集積チップの形式で提供されている請求の範囲第
1項から第3項のいずれかに記載の回路。
5、前記浮動小数点掛け算器は、被乗数の部分積の総和を生成するための直列加
算器アレイを備え、被乗数の一は静的信号の集合により表され、被乗数の他は浮
動小数点変換器により発生されるシフトされた直列ビットストリームの集合によ
り表されることを特徴する請求の範囲第1項に記載の回路。
6、前記直列ビットストリームは、前記直列加算器アレイに振り向けられること
に先だってANDゲートのアレイを通して共にゲートで制御されることを特徴す
る請求の範囲第5項に記載の回路。
7、前記被乗数の仮数は、前記ANDゲートのアレイへの入力を形成することを
特徴する請求の範囲第6項に記載の回路。
8、前記被乗数の指数は、結果となる積を形成するために仮数の積と合体させら
れる(combined)前に、加算器で加算され、ダウンカウンタと直列論理回路の構
成部分とを通過させられることを特徴する請求の範囲第7項に記載の回路。
9、前記論理回路の構成部分の出力は、前記仮数の積を入力で受けるシフトレジ
スタのためのクロック信号を得るために使用されていることを特徴する請求の範
囲第8項に記載の回路。
10、前記論理回路の構成部分は、論理ゲートと双安定フリップフロップとを備
えることを特徴する請求の範囲第9項に記載の回路。
11、前記浮動小数点変換器は、被乗数の一を入力で受けるシフトレジスタと、
被乗数の仮数を得るための付加されたシフトレジスタと、被乗数の指数部を得る
ためのダウンカウンタとを備えることを特徴する請求の範囲第5項から第10項
のいずれかに記載の回路。
12、シフトレジスタとダウンカウンタとを備えると共に前記浮動小数点掛け算
器に振り向けられるDQ0信号を得るための浮動小数点変換器を、更に備えるこ
とを特徴する請求の範囲第1項から第11項のいずれかに記載の回路。
13、予測器計数更新回路は前記浮動小数点掛け算器の入力に接続され、前記予
測器計数更新回路は、前記フィルタ係数の2の補数を格納するシフトレジスタと
、フィルタ係数を発生させるために前記シフトレジスタを制御するDQS信号を
受ける論理回路の構成部分とを備えることを特徴する請求の範囲第1項から第1
2項のいずれかに記載の回路。
Claims (1)
- 【特許請求の範囲】 1、所定のアルゴリズムを入力信号に適用する回路であって、 前記入力信号を受ける入力と、前記所定のアルゴリズムの通りに前記入力信号 を処理する信号処理手段と、前記処理された信号を出力する手段とを備え、 前記信号処理手段が前記所定のアルゴリズム実行するために、分散されたビッ ト直列論理回路を備えることを特徴とする回路。 2、前記分散されたビット直列論理回路は、少なくとも1個の並列アレイ内に配 列されていることを特徴とする請求の範囲第1項に記載の回路。 3、前記入力信号はパルスコード変調された音声標本を備え、前記所定のアルゴ リズムは前記パルスコード変調された音声標本のバンド幅を縮小するための圧縮 アルゴリズムであることを特徴とする請求の範囲第1項または第2項に記載の回 路。 4、前記入力信号は所定のアルゴリズムに従って圧縮された音声標本を備え、前 記所定のアルゴリズムは前記圧縮された音声標本をパルス符号変調された音声標 本として戻すための解凍(decompression)アルゴリズムであることを特徴する 請求の範囲第1項に記載の回路。 5、前記所定のアルゴリズムは、適応差分パルスコード変調の圧縮アルゴリズム であることを特徴する請求の範囲第1項から第4項のいずれかに記載の回路。 6、前記分散されたビット直列論理回路は、ビット直列加算器とビット直列減算 器とを含んでいることを特徴する請求の範囲第1項から第5項のいずれかに記載 の回路。 7、前記加算器と前記減算器は、夫々論理ゲートのアレイと1個のフリップフロ ップとを備えていることを特徴する請求の範囲第6項に記載の回路。 8、低い電力消費をもつ単一の集積チップの形式で実現されている請求の範囲第 1項から第7項のいずれかに記載の回路。 9、前記信号処理手段は、その出力がそれぞれの加算器に接続されるビット直列 浮動小数点掛け算器の並列アレイを含む適応予測器を含み、もってそれらは出力 を生成するために直列に総和されることを特徴する請求の範囲第5項に記載の回 路。 10、前記浮動小数点掛け算器は、被乗数の部分積の総和を生成するための直列 加算器アレイを備え、被乗数の一は静的信号の集合により表され、被乗数の他は 浮動小数点変換器により発生されたシフトされた直列ビットストリームの集合に より表されることを特徴する請求の範囲第9項に記載の回路。 I1、前記直列ビットストリームは、前記直列加算器アレイに振り向けられるこ とに先だってANDゲートのアレイを通して共にゲートで制御されることを特徴 する請求の範囲第10項に記載の回路。 12、前記被乗数の仮数は、前記ANDゲートのアレイへの入力を形成すること を特徴する請求の範囲第10項に記載の回路。 13、前記被乗数の指数は、結果となる積を形成するために仮数の積と合体させ られる(combined)前に、加算器で加算され、ダウンカウンタと直列論理回路の 構成部分とを通過させられることを特徴する請求の範囲第12項に記載の回路。 14、前記論理回路の構成部分の出力は、前記仮数の積を入力で受けるシフトレ ジスタのためのクロック信号を得るために使用されていることを特徴する請求の 範囲第13項に記載の回路。 15、前記論理回路の構成部分は、論理ゲートと双安定フリップフロップとを備 えることを特徴する請求の範囲第13項に記載の回路。 16、前記浮動小数点変換器は、被乗数の一を入力で受けるシフトレジスタと、 被乗数の仮数を得るための追加されたシフトレジスタと、被乗数の指数部を得る ためのダウンカウンタとを備えることを特徴する請求の範囲第10項から第15 項のいずれかに記載の回路。 17、シフトレジスタとダウンカウンタとを備えると共に前記浮動小数点掛け算 器に振り向けられるDQ0信号を得るための浮動小数点変換器を、更に備えるこ とを特徴する請求の範囲第9項から第16項のいずれかに記載の回路。 18、予測器計数更新回路は前記浮動小数点掛け算器の入力に接続され、前記予 測器計数更新回路は、前記フィルタ係数の2の補数を格納するシフトレジスタと 、フィルタ係数を発生させるために前記シフトレジスタを制御するDQS信号を 受ける論理回路の構成部分とを備えることを特徴する請求の範囲第9項から第1 7項のいずれかに記載の回路。
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