JPH10504428A

JPH10504428A - 信号処理回路

Info

Publication number: JPH10504428A
Application number: JP8503590A
Authority: JP
Inventors: ゴードン，ジェイ．リーザー，
Original assignee: ミテルコーポレイション
Priority date: 1994-07-06
Filing date: 1995-07-06
Publication date: 1998-04-28
Anticipated expiration: 2015-07-06
Also published as: EP0769225B1; US5991784A; JP3375340B2; CA2127520C; DE69512413D1; DE69512413T2; WO1996001527A1; CA2127520A1; EP0769225A1

Abstract

(57)【要約】所定のアルゴリズムを入力信号に適用する回路は、入力信号を受ける入力と、所定のアルゴリズムの通りに入力信号を処理するための信号処理装置と、処理された信号を出力するための装置を備え、信号処理装置は所定のアルゴリズムを実行するために分散されたビット直列論理回路を備えている。

Description

【発明の詳細な説明】信号処理回路この発明は、所定の（predetermined）アルゴリズムを入力信号に適用する回路に関係する。このような回路は、例えば、ＡＤＰＣＭ（Adaptive Differential Pulse Code Modulation：適応差分パルスコード変調）を使用した音声標本をエンコードまたはデコードするための回路であってもよい。ＡＤＰＣＭ（Adaptive Differential Pulse Code Modulation）は、パルスコード変調された音声標本のバンド幅を縮小するために設計されたディジタル信号処理アルゴリズムである。そのアルゴリズムは、６４ｋｂ／ｓのμ−則あるいはＡ−則でＰＣＭのエンコードされた音声の３２ｋｂ／ｓ圧縮フォーマットから、あるいは３２ｋｂ／ｓ圧縮フォーマットへ、の変換に関係しているので、ＣＣＩＴＴ勧告Ｇ．７２１（メルボルン、１９８８）は、それを詳細に記述している。ＡＮＳＩ勧告Ｔ１−３０３、ＣＣＩＴＴのｒｅｃのＧ．７２６は４０ｋ／ｓと２４ｋｂ／ｓと１６ｋｂ／ｓとのビットレートへの拡張をもつ同種の書類である。実時間音声処理の応用におけるＡＤＰＣＭアルゴリズムの実際の実現は、コンピュータのプログラム、商業的に利用できるＤＳＰチップのインストラクションコード、ＡＳＩＣ論理チップ、あるいはカスタム集積回路と連なる様々な異なる形式が取られる可能性がある。この発明は、カスタムチップの形式での実現に関する。先行技術では、マルチプレックス（multiplex）されたＡＬＵ（論理演算ユニット、arithmetic logic unit）回路から成る回路、ステートマシーン（state machine）、あるいはマイクロコード化された命令を基礎にしたプロセッサを動作させるために、速い速度のクロックを使用するマイクロプロセッサの技術を用いることにより、この形式で実現が達成された。アルゴリズムは、格納されたプログラムとしてコード化されなければならず、命令をフェッチし、命令をデコードし実行するとき、大きなデータバスが引き上げられおよび引き下げられることをこの命令が要求して、ＣＭＯＳトランジスタゲートが連続的に充電し放電するので、必然的に含まれる電力消費はまさに相当なものである、更に、プログラムを実行するためには多くの命令が必要とされる。先行技術の利用できるＡＤＰＣＭ装置の解析は、消費電力が最適化されていないということを明らかにしている。実際においては、最小の電力の要求は数１００ミリワットのオーダである。特に、ペアゲイン（Pair Gain）（よられた対ラインを４重にすること（twise d pair line quadrupling））応用、コードレスディジタル電話（例えば、パーソナルハンディホン送受話器と基地局）では、電力消費が回路設計者の夢中にさせる主なものになっている。ペアゲインは、独立した双方向の会話に対してアナログ電話のよられた単一の対線を同時に使用する可能性がある加入者の数を増加させる方法の一つの方法である。Ａ／ＤおよびＤ／Ａ変換器（ＣＯＤＥＣ’Ｓ）は音声チャネルを６４ｋｂ／ｓのＡ−則あるいはμ−則ＰＣＭへディジタル化するために使用され、その後に１またはそれ以上のＡＤＰＣＭ装置が６４ｋｂ／ｓストリーム（stream）を３２ｋｂ／ｓへ圧縮するために使用される。そのとき、これら３２ｋｂ／ｓチャネルは、一つの１４４ｋｂ／ｓ（２Ｂ＋Ｄ）のベースバンドモデム信号として単一のよられた銅の対ケーブル上にディジタル化された信号を送出するために、単一のＩＳＤＮのＵバストランシーバ装置に併合（merge）される。ケーブルの離れた末端では、分離されたアナログ電話と結びつけるためにアナログ形式へ信号を戻す再変換を行うために同類の装置が用いられる。ペアゲインの機器は、追加の電話線のための銅の対ケーブルの設置の費用が法外に高い（あるいはペアゲインの機器よりももっと高い）と明らかである地域に使用される。ペアゲインの機器の回路の構成部分（circuitry）はラインにより電力供給されている（すなわち、直流（ＤＣ）によってそのライン上それ自身に電力供給されている）ことが望ましいので、使用される装置の電力消費は最小化されていることが必要である。ペアゲインの機器を用いて可能となる最大ライン長と回路の電力消費との間には関係がある。これは、ＡＤＰＣＭ装置の電流消費がペアゲイン生産物のパフォーマンスパラメータに直接に影響することを意味する。ＣＴ２（Cordless Telphone 2）規格あるいは他の規格に従うコードレスディジタル電話は、送出する前にディジタル信号の帯域を縮小するために３２ｋｂ／ｓへのＡＤＰＣＭ圧縮を使用すると共に、信号をアナログからディジタルとその逆へと変換するために符復号器（codec）を使用する。電話セットはバッテリで動作しなくてはならないので、部晶の電力消費は、バッテリが再度充電されなければならない前に使用できる時間数に直接に影響する。これは、コードレス電話の生産物のパフォーマンスパラメータにＡＤＰＣＭ装置の電流消費が直接に影響することを意味する。米国特許４、８５８、１６３号は、ＡＤＰＣＭのアルゴリズムの複雑な算術関数（arithmetic function）を実行するために配列された直列の算術プロセッサを記述している。この特許（米国特許4、858、163号）は、一般的な手段であって、ＡＤＰＣＭのアルゴリズムにおいて選択された複雑なある算術関数を効率的に実行するための直列の算術プロセッサ（serial arithmetic processor:SAP）に関係し、ＡＤＰＣＭのアルゴリズム本体を実行するためにマイクロコード化されたプロセッサと共に使用することを意図されている。マイクロコード化されたプロセッサは、ＲＡＭと、ＡＬＵコアと、１０２４×２９ビットのＲＯＭとに接続された１６ビットのバスを有している。その直列算術プロセッサは、マルチプレックスされた１６ビットバスを通してこのマイクロコード化されたプロセッサに付けられている。この先行技術特許の目的は、対数（LOG）、逆対数（ANTILOG）、浮動小数点掛け算および符号つきマグ掛け算（SIGNED MAG MULTIPLICATION）のような複雑な算術関数を効率よく実行するための一般的な手段を備えるＳＡＰを提供することにある。この設計の有利な点は、現在利用できるディジタルシグナルプロセッサチップの利用できる命令セットを使用して実行するには負担である算術関数を置き換えることである、と述べられている。これは唯一の利点のようであり、直列の論理回路の構成部分を選んだ本当の理由については十分に証拠を提供されていない。発明の目的は、小さくされた電力消費でＡＤＰＣＭのアルゴリズムを実現できる回路を提供することにある。話題になっている発明によれば、所定のアルゴリズムを入力信号に適用する回路と、前記所定のアルゴリズムの通りに前記入力信号を処理する信号処理手段と、前記処理された信号を出力する手段とが与えられ、前記信号処理手段は、前記アルゴリズムを実行するために、例えば並列アレイのような、分散されたビット直列（distributed bit-serial）論理回路を備える。この解決は、回路の構成部分と電力消費の縮小に関して両方にかなりの利点を提供している。ビット直列論理回路の構成部分は、並列論理回路の構成部分よりも実質上より低い電力消費である。話題になっている発明は、先行技術にわたって、特にマイクロプログラムプロセッサのアーキテキチャが使用されていない米国特許４、８５８、１６３号にかなりの利点を持つ。本発明のとおりに、それぞれの算術関数が分離されると共に、マルチプレックスされない（すなわち、異なった算術関数を実行する共通の手段がない）ので、ビット直列論理の並列アレイとして、ＡＤＰＣＭのアルゴリズムの全ての算術の関数性（functionality）は実現されている。ＡＤＰＣＭのアルゴリズムは、個別のビット直列回路の接続では実際にハード（hard）配線されている。このような実現は、低電力消費の視点から算術計算の実行のより最善の方法である。格納された命令をフェッチしデコードし実行する負担は、除かれる。格納されたマイクロコードという実現がより効率的でないという理由の例が記述されるでしよう。１６ビットバイナリレジスタ変数、これはＲＡＭに格納されているが、単一のビットがこの変数にセットあるいはクリアされることを、ＤＳＰアルゴリズムにおいて関数のステップが要求すると仮定しなさい。マイクロコード化されたプロセッサはＲＡＭからこの全変数（１６ビット全て）を読み出し、ＡＬＵ（論理演算ユニット）に移動し、それから論理命令を使用して適当なビットをセットしあるいはクリアし、そして結果をＲＡＭにもどさなくてはならない。動作のこの全シーケンスは、一あるいはそれ以上のＡＬＵ動作だけでなく、全体の変数である１６ビットのそれぞれに対する内部データバス上でのアクティビティ（activity）だけでなく、メモリから命令フェッチ、デコード、実行というオーバヘッドをもつ。反対に、この動作を特に実行するために設計された対応する論理は、レジスタ内の単一のフリップ−フロップを直接にクリアしセットすることと同じくらい単純である。このため、これは、（ＣＭＯＳゲートが使用されているとき）この単純な動作に対してもたらされた全電力の劇的な縮小に符合する。ビット直列論理を使用したＤＳＰアルゴリズムの総合的な実現は、一般には、上記の発明にあるようにＳＡＰに設計された、より負担となる動作のいくつかをもってしても、格納されたマイクロプログラム可能なＤＳＰに実現された同じものよりも低い電力の解決法に違いない。話題になっている発明のとおりに、量子化器（QUANTIZER）,逆量子化器（INVE RSE QUANTIZER）、フォーマット変換（FORMAT CONVERSION）、ＤＩＦＦ信号計算（DIFF signal computation）,トーン／トランジション（TONE/TRANSITOIN）検出器、スケールファクタ（SCALE FACTOR）,速度制御フィルタ（SPEED CONTROL f ilters）は、ソフトウエアとは対照的に直列のハードウエアに全面的に実現されている。適応予測器（ADAPTIVE PREDICTOR）内にある浮動小数点掛け算動作であるＦＭＵＬＴ動作は、ＡＤＰＣＭのアルゴリズムにおいて、おそらく最も算術的に複雑な動作である。話題になっている発明は、並列加算器を使用しない代わりに、シフトレジスタへシフトされる最終の積をビット直列形式で生成するために６個の直列加算器のアレイを共に通して部分積を総和する。ＣＣＩＴＴのＦＭＵＬＴの定義では、掛け算の積は、指数（exponent）の加算の結果に従ってシフトされなければならない。大部分のデータの転送は直列に行われ、結果的にデータシフト動作はデータの直列のストリームを遅延することによって単純に達成される。このデータシフトは指数加算器と、５ビットロード可能ダウンカウンタと、デコード／制御論理とにより生成された結果に依存して、シフトレジスタ内でデータを遅延することによって実現される。加算、減算、２の補数インバージョン（2'complemennt inversion）、掛け算等のような算術動作は、並列に実行しようとすると、多量の論理ゲートを必要とする。代わりに、動作が最下位ビットから初めてビット毎に直列に行われれば、必要とされる論理の量はかなり縮小する。好ましくは、前記所定のアルゴリズムはＡＤＰＣＭの圧縮／解凍アルゴリズムである。回路の実現は、２μｍＣＭＯＳシリコン技術のスタンダードセルを使用するカスタム集積回路の形式である。実現は、算術的な処理（processing）に関する３２ｋｂ／ｓおよび２４ｋｂ／ｓのＡＤＰＣＭに対するＣＣＩＴＴ／ＡＮＳＩ勧告に従う。しかしながら、分散されたビット直列論理の使用は、先行技術に比べて実際にかなり低い電力消費に帰着し、換言すれば、５［Ｖ］の電力供給で使用する１個のエンコーダと１個のデコーダとに対して１０〜１２ミリワット、あるいは３［Ｖ］の電力供給で使用して３〜５ミリワットのオーダである。本発明は、添えられた図面を参照し、例示のみをもって、さらに詳細に記述される。図１は、ＣＣＩＴＴのスタンダードＧ．７２６に従って動作するＡＤＰＣＭエンコーダのブロック図である。図２は、ＣＣＩＴＴのスタンダードＧ．７２６に従って動作するＡＤＰＣＭデコーダのブロック図である。図３は、本発明の一実施例の通りのビット直列加算器である。図４は、本発明の一実施例の通りのビット直列減算器である。図５は、ＣＣＩＴＴ規格で定義される適応予測器のブロック図である。図６は、ＡＤＤＣを実現する回路である。図７は、浮動小数点掛け算器ユニット（ＦＭＵＬＴ）である。図８は、ＦＭＵＬＴ浮動小数点変換器のブロック図である。図９は、予測計数更新（Prediction Coefficient Update）回路（ＵＰＢ、ＸＯＲ、ＴＲＩＧＢ）を示す。図１０は、浮動小数点変換回路（ＦＬＯＡＴＡ）である。図１１は、図１０の回路のタイミングチャートである。図１２は、第２の浮動小数点変換器（ＦＬＯＡＴＢ）を示す。図１は、ＣＣＩＴＴ規格に定義されるように、ＡＤＰＣＭのアルゴリズムを実現する回路のブロック図である。図１では、６４ｋｂ／ｓのＡＤＰＣＭ入力ストリームｓ（ｋ）が差信号ユニット２に接続されているＡＤＰＣＭフォマット変換器１に入力される。差信号ｄ（ｋ）は適応量子化器３に提供され、適応量子化器３は適応予測器５に入力される出力ｄ_q（ｋ）を生成する逆適応量子化器４に入力される出力信号Ｉ（ｋ）を生成する。逆適応量子化器４および適応予測器５の出力は、その出力ｓ_r（ｋ）が適応予測器５へ振り向けられる再構成された信号計算器６への入力としてそれぞれ振り向けられる。また、逆適応量子化器の出力ｄ（ｋ）は適応予測器５の出力と共にトーントランジション検出器７に振り向けられ、トーントランジション検出器７の出力は適応速度制御ユニット８へ振り向けられ、量子化器スケールファクタと適応ユニット９に順に接続される。ＡＤＰＣＭの出力は逆適応量子化器４への入力に現れる。図１のエンコーダ回路はＣＣＩＴＴのＧ．７２６のドキュメントに明記されていて、読み手はそのドキュメントを見るように差し向けられる。この明細書を通して、処置変数はこのドキュメント採用されているものと同じ用語を使用していると認定するでしよう。図２は、ＡＤＰＣＭ信号をその入力で受けると共に、ＰＣＭ信号ｓ_d（ｋ）をその出力で供給するデコーダ回路を示している。図２の回路の個々の要素は一般的に図１の要素と似ていて、対応するところのある参照番号が、適切なところで採用されている。再構成された信号の計算器６の出力はＰＣＭフォーマット変換回路１０の入力に振り向けられ、同期式コーディング調整回路１１に順に接続されている。また、この回路は、ＣＣＩＴＴのＧ．７２６のドキュメントに詳細に記述されている。図３を参照して、ビット直列加算器が、入力ＡおよびＢと排他的（exclusive ）ＯＲゲート２１の一の入力に接続される出力とを有する排他的ＯＲゲート２０を備える。また、ＡＮＤゲート２２の入力はそれぞれの入力ＡおよびＢに接続され、ＡＮＤゲート２３の入力は排他的ＯＲゲート２０の出力と排他的ＯＲゲート２１の第２の入力とにそれぞれ接続され、ＡＮＤゲート２３に入力は双安定（bi stable）フリップフロップ２４の入力Ｑ￣（キューバー、Ｑの反転）出力に順に接続される。ＡＮＤゲート２２の出力はＮＯＲゲート２５を通して、フリップフロップ２４のＤ入力に接続される。加算、減算、２の補数インバージョン、掛け算等のような算術演算は、並列に実現すると、多量の論理ゲートを必要とする。代わりに、最下位ビットから始めてビット毎に演算が直列に行われると、必要とされる論理の量はかなり縮小される。次の例は、図３に関して直列の加算の例を示す。例えば、１６ビット長の２つのオペランド（operands）が加算されると、そのときオペランドは最初にＬＳＢ（最下位ビット）から直列に入力ＡとＢとへシフトされて、直列の総和を出力Ｓに生じる。ＸＯＲゲート２０、２１は、単一ビットの２の補数の加算を実行し、ＡＮＤ／ＯＲの組み合わせによって発生されたキャリービットがラッチされ、次のビット加算中に使用される。ラッチされたキャリービットＣの初期化は、ＬＳＢの最初の加算の前に単一のＰＲＥＳＥＴ信号を用いて行われる。インバータ２６が排他的ＯＲゲート２０の入力Ｂに追加される点で、この回路の簡単な変化は図４に示される２の補数の減算器を生成する。フリップ−フロップのＰＲＥＳＥＴはＳＥＴからＲＥＳＥＴ関数に変えられ、ＲＥＳＥＴは第１のキャリービットＣを効率的に１にし、Ｂ入力ビットはすべて補数がとられ（comp lemented）、（１を加えた、Ｂの１の補数を加えたＡ）の２の補数の加算を生じる。この方法論は、掛け算を含むあらゆる算術あるいは論理関数の実現に簡単に拡張できる。遅延あるいはレジスタの蓄積はシフトレジスタを使用して実現され、シフトレジスタは必要なときのみクロックが供給される（clock）。図５に移ると、これは本発明の通りに直列の論理を使用して実現された図１および図２の適応予測器ユニット５を例示する。図５では、適応予測器は、それぞれの加算器３１に接続された６個のＦＭＵＬＴユニット３０の並列アレイを備え、それぞれのＦＭＵＬＴユニット３０は直列ビットストリームＷＢＩからＷＢ６を生成する。より詳細には図１０に示されるが、浮動小数点変換器３６はそのアレイに入力を供給する。２個の浮動小数点掛け算器３０の第２の並列アレイは、より詳細には図１２に示されるが、浮動小数点変換器３７からの入力を受けて、ＷＡ１、ＷＡ２信号を出力する。これらのビットストリームは、加算器３１で総和されて、ＣＣＩＴＴ規格で定義されるＡＣＣＵＭ動作によって要求されるように出力ＳＥおよびＳＥＺを生成する。第１の６個のＦＭＵＬＴ３０は、出力ＷＢ１からＷＢ６を生成し、（より詳細に図９に示される）結合された（combined）ＸＯＲ、ＵＰＢおよびＴＲＩＧＢ予測器ユニット３２に接続されるが、ＷＡ１、ＷＡ２を生成する残りのＦＭＵＬＴユニットは予測器ユニット３３に接続される。図５の回路は、ＣＣＩＴＴのＧ．７２６のＡＤＰＣＭの通りに一般的に動作する。図６に移ると、これは本発明の通りの回路を示し、ＣＣＩＴＴのＧ．７２６に定義されるように、この回路はＰＫ遅延（図５の予測器３３への入力）だけでなくＡＤＤＣ動作（図５のブロック３４）を実現する。図６では、クロック信号ＥＮ１を使用して妥当な時間でフリップフロップ４１にラッチされる結果として生じる信号ＤＱＳＥＺを形成するために、ＳＥＺおよびＤＱの直列ストリームが直列加算器４０で総和され、そのクロック信号はチップの別の所で発生される。フリップフロップ４１はＰＫ０、ＰＫ１およびＰＫ２をそれぞれ形成する。ＲＳラッチ４２は、直列加算器４０が計算を始める前に生じるリセット信号ＳＴＡＲＴを使用して、ＳＲラッチの第１の出力をロウ（low ）にクリアすることによって、ＳＩＧＰＫを発生する。結果として生じるＤＱＳＥＺのそれぞれのビットは、ＳＲラッチ４２へセット信号を形成するためのビット信号のグリッジを防止するためにＡＮＤゲート４３を使用して、クロックＣＫ１Ｚのビットのあらゆるものが論理ハイ（high）であるイベント（event）では、ＳＩＧＰＫを論理ハイにして、ＳＲラッチ４２はハイにセットされる。図７は、本発明の通りに、浮動小数点掛け算器ブロック３０（ＦＭＵＬＴ）を詳細に示す。図７では、ＤＱ_n信号は、ＤＱＯからＤＱ６に遅延線（delay line ）を実現するためにシフトレジスタ５０を通して直列にシフトする。シフトレジスタ５０は、ＤＱ_n（量子化された差）信号の要素を浮動小数点掛け算器へ供給するために並列に取り出される。これらの要素は、６ビット幅のＤＱ_nＭＡＮＴ、４ビット幅のＤＱ_nＥＸＰおよび単一ビットのＤＱ_nＳであり、シフトレジスタ５０が静的であるとき、すなわち、ＳＣＬＫが活性化されていないとき、浮動小数点掛け算器によって使用されことで利用される。浮動小数点掛け算器への他の入力は、１３ビットのリニアマグニチュド（line ar magnitude）Ｂ_nＭＡＧと符号ビットＢ_nＳとからである。Ｂ_nＭＡＧは、浮動小数点変換器５１へシフトされると共に、６ビット幅のＢＭＡＮＴ信号および４ビット幅のＢ_nＥＸＰ信号へ変換される。Ｂ_nＭＡＮＴおよびＤＱ_nＭＡＮＴは、結果であるＷＢ_nＭＡＮＴを形成するために、ＡＮＤゲートアレイ５２および直列加算器アレイ５３を通して共にゲートで制御され、ＷＢ_nＭＡＮＴは積の仮数（m antissa）を表す１２ビットの直列ビットストリームである。この掛け算がどのように作用するかを理解するために、６ビットバスのＤＱ_nＭＡＮＴが被乗数を表示する静的な（static）信号の集合であるが、６ビットバスのＢ_nＭＡＮＴは静的な（static）バスではなく、実際には浮動小数点変換器５１によって発生されるシフトされた直列ビットストリームの集合である、ということがはっきりと理解されなくてはならない。次のものは、それぞれのＢ_nＭＡＮＴの信号上に定義されるような直列ビットストリームを示し、ＬＳＢが最初にシフトされる。また、上記は、Ｂ_nＭＡＮＴ（ｎ）＜＜ｎ、すなわちｎビット右へビットシフト、と書かれることができる。そのとき、これらの直列ストリームはＡＮＤゲート５２を通してゲートで制御され、部分積の総和を生成するために総和器５３に直列に総和される。更に、４８の値が、ＣＣＩＴＴのＧ．７２６のＦＭＵＬＴ記述での要求に示された通り、その結果に加算される。ＷＢ_nＭＡＮの結果は、論理回路５５によってクロック供給されるシフトレジスタ５４へシフトされ、そのクロックはストローブＥＮ１によってエネイブル（ enable）とされると共に、ＥＮ１はチップの別の場所で発生されている。ＷＢ_n ＭＡＮの８個の最上位ビットのみが保たれ、４個のＬＳＢが除かれので、シフトレジスタ５４は８ビットレジスタである。シフトレジスタ５４に保持される値は一定期間保持され、それから１６ビットの直列信号ＷＢ_nを発生させるために妥当な時間でシフトされ出力される。ＡＮＤゲート５６は、直列形式でＷＢ_nを発生させるためにＭＵＸ回路５７によってマグニチュード（magnitude）フォーマットから２の補数フォーマットヘ変換されるＷＢ_nＭＡＧから必要とされないビットを除くために使用される。ＭＵＸ５７は、直列の補数回路５８によって発生されるＢ_nＭＡＧの２の補数、あるいはマグニチュードＢ_nＭＡＧのいずれかを選択するために使用される。ＭＵＸ５７はＸＯＲゲート５９によって制御され、その入力は乗数Ｂ_nＳと被乗数ＤＱ_nＳの符号ビットである。レジスタ５４が静的に保持される一定期間は、指数の加算器６０、５ビットロード可能なダウンカウンタ６１、論理回路６２および論理回路５５により決定され、その動作は次に説明される。指数の加算器６０はＢ_nＥＸＰをＤＱ_nＥＸＰに加算し、５ビットのＷＢ_nＥＸＰを生成する。ＷＢ_nＥＸＰは５ビットダウンカウンタ６１へロードされるプリセット値として使用される。このダウンカウンタの３個の最上位ビットは、ＣＫＥＮ信号を発生させるために論理回路５５によってデコードされる。１１以上の値がカウンタにロードされると、そのときダウンカウンタへのクロックがＣＫＥＮによりエネイブルになる。カウンタは１１のカウントに達すると、ＣＫＥＮがカウンタへのクロックを止めて、カウンタはカウントを１１で停止させる（freezing）。また、信号ＥＮ２ＳＣＯＭＰは、クロックシフトレジスタ５４へ使用されるクロックＷＣＬＫを生成するために回路５５によって発生され、調整される（condition）。ＷＣＫＬがスタートされる前の遅延は、指数の総和６０によって生成されるＷＢ_nＥＸＰの値と、ダウンカウンタが１１のカウントに達する前のクロックサイクルの数とに依存する。これは、ＣＣＩＴＴのＧ．７２６に示された通り、ＷＢ_nＭＡＧを評価する（scale）ために必要とされるシフトを実現する。浮動小数点変換器ブロック５１は図８に示される。６ビットのシフトレジスタ７０は、ＳＴＡＲＴ信号によって最初にクリアされ、またその信号はＯＲゲート７１を通して、カウンタ７４を１３のカウントに初期化するだけでなく、全てゼロのシフトレジスタ７３に、ロード可能なシフトレジスタ７２をバイナリ値”１０００００”に初期化する。直列の入力信号ＷＢ_nＭＡＧは、クロック信号ＣＯＵＮＴＣＬＫを使用して最下位ビットへ最初にシフトされる。論理”１”ビットがＢ_nＭＡＧストリーム内で遭遇するとき、３つの事柄が起こり、第１に最上位ビットの位置に論理”１”ビットと共にシフトレジスタ７０の最下位の５ビットがロード可能なシフトレジスタ７２にロードされ、第２にシフトレジスタ７３の出力が全てゼロにクリアされ（実際には冗長な動作であり）、第３に４ビットダウンカウンタ７４が１３のカウントにプリセットされる。ロード可能なシフトレジスタ７２は、最上位ビット位置に”１”と共に、論理”１”が検出される前にＢ_nＭＡＧストリーム内に以前の５ビットを含む。”１”の現れる（occurences ）マルチプルナンバー（multiple number）がＢ_nＭＡＧのビットストリームに現れる可能性があるから、”１”の最後の出現（occurence）が見いだされるまでこのロード過程は繰り返される。Ｂ_nＭＡＧストリームに続いているどんな”０ ”も、ダウンカウンタ７４が１カウントずつディクレメントされることを除いて、回路には何も影響を与えない。Ｂ_nＭＡＧの最後のビットは,シフトレジスタ７０にクロック供給された後に、ＣＯＵＮＴＣＬＫはディスエイブル（disable）され、ＳＨＩＦＴＣＬＫは活性化される。ダウンカウンタ７４に残された値は、望まれた指数の値Ｂ_nＥＸＰであり、その値は並列形式でその回路から出力される。ロード可能なシフトレジスタ７２は、上記のテーブルに示されたシフトされたビットストリームを生成するためにシフトレジスタ７３を通して直列にシフトされる。予測器係数更新（Predictor Coefficient Update）（ＵＢＰ）ブロックが図９に示される。この回路は、予測器フィルタのための適応係数の更新を実行する。この回路の出力は、図７に示されるＦＭＵＬＴ浮動小数点掛け算回路に入力される掛け算回路に供給される。フィルタ係数Ｂ_nの２の補数表示の１６ビットはシフトレジスタ８０に格納される。適応中、クロック信号ＳＨＩＦＴＣＬＫは活性化され、直列加算器８１および８２とを通してレジスタの内容をシフトする。Ｂ_n ＞＞８は、シフトレジスタの８番目のフリップ−フロップから引き出された信号であり、８ビット分右にシフトされたＢ_nの値を示している。ラッチ８３は、信号Ｂ_n＞＞８の最上位ビット（符号ビット）がラッチ８３の出力に現れるまで、信号Ｂ_n＞＞８を透過的に通過させ、そのとき（チップのどこかからの）ラッチのエネイブルＥＮ３は論理”０”に変化させられ、２の補数符号ビットの拡張（ex tension）をもたらす（effect）ために、引き続くビットの期間の間で符号ビットを拡張（extend）するようにＢ_n＞＞８の符号ビットがラッチさせた状態にされる。ＣＣＩＴＴのＧ．７２６の通りＴＲＩＧＢの定義を実現するために、入力信号ＴＲが論理”１”に主張される（assert）とき、ＡＮＤゲート８４は直列ビットストリームＢ_nＰをすべてゼロにクリアする。ＸＯＲゲート８５は、ＣＣＩＴＴの定義の通り信号”Ｕｎ”を発生するために、入力符号ビットＤＱＳとＤＱ_n ＳとにＸＯＲ動作を実行する。論理ゲート８６は、入力ストローブＳＴＲＢ１、ＳＴＲＢ２およびＳＴＲＢ３と共に、３個の可能な２の補数の直列コード（＋８０ｈｅｘ、−８０ｈｅｘあるいは０）の一つである信号ＵＧＢ_nを発生する。同時に、以前に記述した係数更新を伴って、信号Ｂ_nＭＡＧとＢ_nＳとは生成され、ＦＭＵＬＴ回路に送出される。（Ｂ_n＞＞１５として表示された）Ｂ_nの符号ビットは最右ビットの位置でシフトレジスタから引き出される（tapped-off）。この信号は、符号ビットＢ_nＳを保持するためにラッチ８６にＥＮ３信号によって妥当な時間でラッチされる。また、Ｂ_n＞＞２は、レジスタの最左の終わりから２番の位置でシフトレジスタから引き出され、Ｂ_n＞＞２の２の補数表示を符号付きマグニチュード表示のＢ_nＭＡＧへ変換する直列回路８７を通過する。この変換回路の動作はＦＭＵＬＴ回路の中にある回路の動作と類似している。図１０に示されたＦＬＯＡＴＡブロックは、ＦＭＵＬＴ浮動小数点掛け算器による使用のための浮動小数点表示に、符号ビットＤＱＳと共に１５ビット符号付きマグニチュードＤＱＭＡＧ信号を変換する。この回路の入力および出力は最下位ビットが最初にある直列フォーマットである。シフトレジスタ９０は、ＳＴＡＲＴ信号により最初にクリアされ、またＳＴＡＲＴ信号はＯＲゲート９１を通して、ロード可能なシフトレジスタ９２と４ビットダウンカウンタ９３とを初期化する。直列入力信号ＤＱＭＡＧは、クロック信号ＣＬＫ１を用いて、最下位ビットを最初にシフトレジスタ９０へシフトされる。論理”１”ビットがＤＱＭＡＧストリーム内で遭遇すると、２つの事柄が起こり、第１にシフトレジスタ９０の最下位の５ビットが最上位ビットの位置にある論理”１”ビットと共にロード可能なシフトレジスタ９２にロードされ、第２に４ビットダウンカウンタ９３が１４のカウントへプリセットされる。ロード可能なシフトレジスタ９２は、論理”１”が検出される前に最上位ビットの位置にある”１”と共にＤＱＭＡＧストリーム内に以前の５ビットを含んでいる。”１”の現れる（occurences）マルチプルナンバーがＤＱＭＡＧの入力ストリームに現れる可能性があるから、”１”の最後の出現（occurence）が見いだされるまでこのロード過程は繰り返される。ＤＱＭＡＧのストリームに続いているどんな”０”も、ダウンカウンタ９３が１カウントずつディクレメントされることを除いて、回路には何も影響を与えない。ＤＱＭＡＧの最後のビットがシフトレジスタ９０にクロック供給された後に、ＣＬＫ２が活性化され（ＣＬＫ１は活性化されたままであり）、４ビットカウンタ９３はカウントを止めて、その機能をシフトレジスタの機能にスイッチし、機能におけるその変化はチップのどこかで発生される制御入力ＣＯＵＮＴ／ＳＨＩＦＴによって示される。ダウンカウンタに残された値は、望まれた指数の値ＤＱＥＸＰであり、その値は入力符号ビットＤＱＳと共にシフトレジスタ９２に直列に接続された状態になり、最終結果ＤＱＯはＣＬＫ１とＣＬＫ２を使用して直列にシフトされ出力される。入力および出力は図１１に示される。図１２に示されるＦＬＯＡＴＢブロックは、１６ビットの２の補数のＳＲ信号をＦＭＵＬＴ浮動小数点掛け算器による使用のための浮動小数点表示へ変換する。この回路の入力および出力は、最初に最下位ビットがある直列フォーマットである。この回路の動作は、２の補数を符号付きマグニチュードへ変換する回路１００、１０１、１０２を含むことを除いて、前に記述されたＦＬＯＡＴＡ回路の動作と同一である。記述された回路は、論理回路の構成部分と電力との節約と伴って、ＣＣＩＴＴ仕様書に定義されているようにＡＤＰＣＭのアルゴリズムを実現するために分散された直列論理がどのように応用されることができるかを示している。この分野における熟練した人間に対して、本発明がディジタル信号処理の分野で多数の他の応用を見いだすことが明かである。回路はとても低い電力消費のために特に有利であり、電話の送受話器のような小型のポータブルなバッテリで電力が供給される装置で特別に価値がある。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９６年６月２８日【補正内容】特許協力条約第３４条による補正の翻訳文［国際出願日における明細書の差し替え部分（第４頁および第４／１頁）の翻訳文である。特許法１８４条の４第１項の規定により提出された明細書の翻訳文の第３頁第２０行目〜第４頁第８行目に「この先行技術の・・・実質上より低い電力消費である。」とあるのを、以下の文に差し替える。］この先行技術特許の目的は、対数（LOG）、逆対数（ANTILOG）、浮動小数点掛け算および符号つきマグ掛け算（SIGNED MAG MULTIPLICATION）のような複雑な算術関数を効率よく実行するための一般的な手段を備えるＳＡＰを提供することにある。この設計の有利な点は、現在利用できるディジタルシグナルプロセッサチップの利用できる命令セットを使用して実行するには負担である算術関数を置き換えることである、と述べられている。これは唯一の利点のようであり、直列の論理回路の構成部分を選んだ本当の理由については十分に証拠を提供されていない。米国特許４、７９１、５９０号は、高速フーリエ変換の動作を実行するためにビット直列論理回路の使用を開示している。しかしながら、コードレス電話に見いだされるような低電力のＡＤＰＣＭの応用にふさわしいアーキテクチャは開示していない。英国特許２、２１８、５４８号は、コードレス電話でＡＤＰＣＭを実現するための特定用途のディジタル信号プロセッサを開示している。しかしながら、このプロセッサは多くの部分に１６ビット並列論理を使用し、不必要な電力消費となっている。発明の目的は、小さくされた電力消費でＡＤＰＣＭのアルゴリズムを実現できる回路を提供することにある。話題になっている発明によれば、適応差分パルスコード変調の圧縮アルゴリズムを入力信号に適用する回路が与えられ、前記入力信号を受ける入力と、前記アルゴリズムの通りに前記信号を処理する信号処理手段とを備え、そこでその信号処理手段は、分散されたビット直列（distributed bit-serial）論理回路を備えると共に、その出力がそれぞれの加算器に接続されたビット直列浮動小数点掛け算器のアレイを有する適応量子化器を含み、それらは出力を生成するために直列に総和される。この解決は、回路の構成部分と電力消費の縮小に関して両方にかなりの利点を提供している。ビット直列論理回路の構成部分は、並列論理回路の構成部分よりも実質上より低い電力消費である。【手続補正書】特許法第１８４条の８第１項【提出日】１９９６年９月１７日【補正内容】特許協力条約第３４条による補正の翻訳文［国際出願日における請求の範囲の差し替え部分（第１７頁および第１８頁）の翻訳文である。特許法１８４条の４第１項の規定により提出された請求の範囲の翻訳文の全請求項を、以下の文に差し替える。］請求の範囲１、適応差分パルスコード変調の圧縮アルゴリズムを入力信号に適用する回路であって、前記入力信号を受ける入力と、前記アルゴリズムの通りに前記入力信号を処理する信号処理手段とを備え、前記信号処理手段は分散されたビット直列論理回路を備えると共に、その出力がそれぞれの加算器に接続されるビット直列浮動小数点掛け算器の並列アレイを有する適応予測器を含み、もってそれらは出力を生成するために直列に総和されることを特徴とする回路。２、前記分散されたビット直列論理回路は、ビット直列加算器とビット直列減算器を含んでいることを特徴する請求の範囲第１項に記載の回路。３、前記加算器と前記減算器は、夫々論理ゲートのアレイと１個のフリップフロップとを備えていることを特徴する請求の範囲第２項に記載の回路。４、低い電力消費をもつ単一の集積チップの形式で提供されている請求の範囲第１項から第３項のいずれかに記載の回路。５、前記浮動小数点掛け算器は、被乗数の部分積の総和を生成するための直列加算器アレイを備え、被乗数の一は静的信号の集合により表され、被乗数の他は浮動小数点変換器により発生されるシフトされた直列ビットストリームの集合により表されることを特徴する請求の範囲第１項に記載の回路。６、前記直列ビットストリームは、前記直列加算器アレイに振り向けられることに先だってＡＮＤゲートのアレイを通して共にゲートで制御されることを特徴する請求の範囲第５項に記載の回路。７、前記被乗数の仮数は、前記ＡＮＤゲートのアレイへの入力を形成することを特徴する請求の範囲第６項に記載の回路。８、前記被乗数の指数は、結果となる積を形成するために仮数の積と合体させられる（combined）前に、加算器で加算され、ダウンカウンタと直列論理回路の構成部分とを通過させられることを特徴する請求の範囲第７項に記載の回路。９、前記論理回路の構成部分の出力は、前記仮数の積を入力で受けるシフトレジスタのためのクロック信号を得るために使用されていることを特徴する請求の範囲第８項に記載の回路。１０、前記論理回路の構成部分は、論理ゲートと双安定フリップフロップとを備えることを特徴する請求の範囲第９項に記載の回路。１１、前記浮動小数点変換器は、被乗数の一を入力で受けるシフトレジスタと、被乗数の仮数を得るための付加されたシフトレジスタと、被乗数の指数部を得るためのダウンカウンタとを備えることを特徴する請求の範囲第５項から第１０項のいずれかに記載の回路。１２、シフトレジスタとダウンカウンタとを備えると共に前記浮動小数点掛け算器に振り向けられるＤＱ０信号を得るための浮動小数点変換器を、更に備えることを特徴する請求の範囲第１項から第１1項のいずれかに記載の回路。１３、予測器計数更新回路は前記浮動小数点掛け算器の入力に接続され、前記予測器計数更新回路は、前記フィルタ係数の２の補数を格納するシフトレジスタと、フィルタ係数を発生させるために前記シフトレジスタを制御するＤＱＳ信号を受ける論理回路の構成部分とを備えることを特徴する請求の範囲第１項から第１２項のいずれかに記載の回路。

Claims

【特許請求の範囲】１、所定のアルゴリズムを入力信号に適用する回路であって、前記入力信号を受ける入力と、前記所定のアルゴリズムの通りに前記入力信号を処理する信号処理手段と、前記処理された信号を出力する手段とを備え、前記信号処理手段が前記所定のアルゴリズム実行するために、分散されたビット直列論理回路を備えることを特徴とする回路。２、前記分散されたビット直列論理回路は、少なくとも１個の並列アレイ内に配列されていることを特徴とする請求の範囲第１項に記載の回路。３、前記入力信号はパルスコード変調された音声標本を備え、前記所定のアルゴリズムは前記パルスコード変調された音声標本のバンド幅を縮小するための圧縮アルゴリズムであることを特徴とする請求の範囲第１項または第２項に記載の回路。４、前記入力信号は所定のアルゴリズムに従って圧縮された音声標本を備え、前記所定のアルゴリズムは前記圧縮された音声標本をパルス符号変調された音声標本として戻すための解凍（decompression）アルゴリズムであることを特徴する請求の範囲第１項に記載の回路。５、前記所定のアルゴリズムは、適応差分パルスコード変調の圧縮アルゴリズムであることを特徴する請求の範囲第１項から第４項のいずれかに記載の回路。６、前記分散されたビット直列論理回路は、ビット直列加算器とビット直列減算器とを含んでいることを特徴する請求の範囲第１項から第５項のいずれかに記載の回路。７、前記加算器と前記減算器は、夫々論理ゲートのアレイと１個のフリップフロップとを備えていることを特徴する請求の範囲第６項に記載の回路。８、低い電力消費をもつ単一の集積チップの形式で実現されている請求の範囲第１項から第７項のいずれかに記載の回路。９、前記信号処理手段は、その出力がそれぞれの加算器に接続されるビット直列浮動小数点掛け算器の並列アレイを含む適応予測器を含み、もってそれらは出力を生成するために直列に総和されることを特徴する請求の範囲第５項に記載の回路。１０、前記浮動小数点掛け算器は、被乗数の部分積の総和を生成するための直列加算器アレイを備え、被乗数の一は静的信号の集合により表され、被乗数の他は浮動小数点変換器により発生されたシフトされた直列ビットストリームの集合により表されることを特徴する請求の範囲第９項に記載の回路。Ｉ１、前記直列ビットストリームは、前記直列加算器アレイに振り向けられることに先だってＡＮＤゲートのアレイを通して共にゲートで制御されることを特徴する請求の範囲第１０項に記載の回路。１２、前記被乗数の仮数は、前記ＡＮＤゲートのアレイへの入力を形成することを特徴する請求の範囲第１０項に記載の回路。１３、前記被乗数の指数は、結果となる積を形成するために仮数の積と合体させられる（combined）前に、加算器で加算され、ダウンカウンタと直列論理回路の構成部分とを通過させられることを特徴する請求の範囲第１２項に記載の回路。１４、前記論理回路の構成部分の出力は、前記仮数の積を入力で受けるシフトレジスタのためのクロック信号を得るために使用されていることを特徴する請求の範囲第１３項に記載の回路。１５、前記論理回路の構成部分は、論理ゲートと双安定フリップフロップとを備えることを特徴する請求の範囲第１３項に記載の回路。１６、前記浮動小数点変換器は、被乗数の一を入力で受けるシフトレジスタと、被乗数の仮数を得るための追加されたシフトレジスタと、被乗数の指数部を得るためのダウンカウンタとを備えることを特徴する請求の範囲第１０項から第１５項のいずれかに記載の回路。１７、シフトレジスタとダウンカウンタとを備えると共に前記浮動小数点掛け算器に振り向けられるＤＱ０信号を得るための浮動小数点変換器を、更に備えることを特徴する請求の範囲第９項から第１６項のいずれかに記載の回路。１８、予測器計数更新回路は前記浮動小数点掛け算器の入力に接続され、前記予測器計数更新回路は、前記フィルタ係数の２の補数を格納するシフトレジスタと、フィルタ係数を発生させるために前記シフトレジスタを制御するＤＱＳ信号を受ける論理回路の構成部分とを備えることを特徴する請求の範囲第９項から第１７項のいずれかに記載の回路。