JPH1042287A - 伝送装置 - Google Patents

Abstract

(57)【要約】 【課題】 下位側ビットが表現できる最大値でない値に
て桁上がりが生じる情報の処理を含む伝送装置を、より
少ないハードウェア量によって実現する。 【解決手段】 差分検出を複数の手段で行い、上位側差
分値Ｄｋと下位側差分値Ｄｍを複数装備したＤ／Ａコン
バータ５Ｄ−１−５と５Ｄ−Ａ−６とでそれぞれアナロ
グ値ＡｋとＡｍに変換する差分検出器５Ｄ−１と、Ａｋ
とＡｍの重み付けを考慮した加算を行うアナログ加算器
５Ｄ−４を装備したＶＣＯ制御器を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は動画像信号を伝送し
受信再生する装置の改良に関するものである。

【０００２】

【従来の技術】近年、画像処理技術とりわけ画像情報、
音声情報の圧縮技術は、めざましい発展を遂げており、
容量の小さい伝送路であっても高品質な動画像や音声の
伝送が可能となった。ところで、このような伝送システ
ムにおいて、伝送路上を伝送されるデータ群はプログラ
ムストリームと呼ばれ、その主たる内容はＳＣＲ情報と
圧縮データで構成されている。ＳＣＲ情報とは、送信側
システムクロック（ＣＫ）に受信側システムＣＫを同期
させるための情報であり、詳細は後述する。なお、この
ストリーム内の各情報は、それぞれ固有のヘッダを付加
されているため、受信側では該ヘッダを捜索することで
容易に各情報を識別し、分離することができる。

【０００３】図６に従来技術におけるシステム構成を示
す。ＰＳ作成部２は、送信側のシステムＣＫ発生器１４
からのシステムＣＫ１１に応じて動作するＶＥＮＣ２−
１を使い、端子１に入力されたビデオ信号から圧縮デー
タ情報をまず作成する。そして、伝送路３からの伝送送
出ＣＫ１２に応じて、ヘッダ、ＳＣＲ情報等も付加され
たプログラムストリーム６がＰＳ作成部６で作成され、
切換え器２−６から伝送路３に出力される。

【０００４】伝送部３はプログラムストリーム６を伝送
送出ＣＫ１２に従い送信データ端子から取り込み、受信
データ端子にプログラムストリーム７として伝送受信Ｃ
Ｋ１３とともに出力する形で伝送される。なお、一般に
プログラムストリーム６とプログラムストリーム７は伝
送の各種前処理および後処理により時間的には遅延して
いることもあるが、伝送路が正常な状態であればデータ
内容は全く同一である。また、伝送送出ＣＫ１２と伝送
受信ＣＫ１３の周波数も全く同一である。

【０００５】ＰＳ解析部４は、伝送部３から伝送路され
たプログラムストリーム７をそのヘッダに基づきＳＣＲ
情報、圧縮データ情報に識別し分離する。また、抽出Ｓ
ＣＲ情報８と受信側ＳＴＣカウンタのホールド値９、抽
出ＳＣＲの更新を示す信号ＥＮも出力する。抽出ＳＣＲ
情報８と受信側ＳＴＣカウンタのホールド値９は、ＶＣ
Ｏ制御器５に入力され、送信側で用いているシステムＣ
Ｋ１１と同一周波数のシステムＣＫ１６が発生するよう
ＶＣＯ１５を制御する。

【０００６】このシステムＣＫ１６はＰＳ解析器４に供
給される。圧縮データ情報は該システムＣＫ１６に応じ
て伸張画像データに復号され出力端子１０から出力され
る。

【０００７】各部の内部構成と動作をもう少し詳しく説
明する。

【０００８】ＰＳ作成部２は、ＶＥＮＣ２−１，ＦｉＦ
ｏ２−２、ＳＴＣカウンタ２−３、ヘッダ制御器２−
４、ラッチ２−５、切り替え器２−６からなる。ＶＥＮ
Ｃ２−１，ＦｉＦｏ２−２の書き込み側、およびＳＴＣ
カウンタ２−３には、入力ビデオに関連したシステムＣ
Ｋ１１あるいは、システムＣＫ１１に関連づけられた制
御信号が供給される。例えば、その周波数は２７ＭＨｚ
である。ＦｉＦｏ２−２の読み出し側、ヘッダ制御器２
−４、ラッチ２−５、切り替え器２−６には、伝送部３
からの伝送ＣＫ１２あるいは、伝送ＣＫ１２に関連して
作成された制御信号が供給される。また、これらＦｉＦ
ｏ２−２の読み出し側、ラッチ２−５、切り替え器２−
６は、ヘッダ制御器２−４からの制御信号に応じて、伝
送ＣＫ１２に同期して動作する。ＶＥＮＣはＶｉｄｅｏ
Ｅｎｃｏｄｅｒの略であり、ＶＥＮＣ２−１はシステ
ムＣＫ１１に応じて入力ビデオ１を圧縮データ情報に変
換する。圧縮データ情報は、瞬間的には２７ＭＨｚに同
期して出力されるが、出力を休止する期間等もあり最終
的には、伝送路３の容量より小さめなデータレートとな
る。この圧縮データ情報は、ＦｉＦｏ２−２に２７ＭＨ
ｚで書き込まれ、伝送送出ＣＫ１２で読み出され伝送路
３のレートに変換される。

【０００９】ヘッダ制御器２−４は、自ら出力したＳＣ
Ｒ用ヘッダを切り替え器２−６で付加した後にラッチ２
−５出力すなわちＳＣＲ情報を選択付加するように切り
替え器２−６を制御し、続いて圧縮データ用ヘッダを付
加した後に圧縮データ情報であるＦｉＦｏ２−２の出力
すなわち圧縮データを選択する動作を周期的に繰り返し
プログラムストリーム６を作成する。

【００１０】ＳＴＣカウンタとは、システムＣＫ１１に
て動作するカウンタであり、いわば、送信側、受信側が
基準とする時計である。ラッチ２−５はヘッダ制御器２
−４からの制御信号に従ってＳＴＣカウンタ値をホール
ドしＳＣＲ情報とする。このＳＣＲ情報は、ほぼ一定な
周期でプログラムストリーム６に付加され、その周期は
最大０.７秒であるが、通常は５０ｍＳ程度に設定され
ることが多い。

【００１１】ＰＳ作成部２の出力であるプログラムスト
リーム６はＳＣＲ用ヘッダ、ＳＣＲ情報、圧縮データ用
ヘッダ、圧縮データ情報等を繰り返す形で構成され、最
終的に例えば，６.１４４Ｍｂｐｓのデータ群となる。

【００１２】伝送部３は一般にＮＴＴ等の公衆回線網の
利用となり、使用できる伝送レートは網側から指定され
ることが多い。従ってＰＳ作成器２への伝送ＣＫは伝送
部３から供給される。一般に、システムＣＫ１１と送出
用伝送ＣＫ１２は非同期関係となりＦｉＦｏ２−２がア
ンダーフローしそうになると、ヘッダ制御器２−４は内
容的には意味の無いパディングデータを圧縮データ情報
に代えてプログラムストリームに挿入付加し伝送データ
を増やす。なお、挿入に先立ちパディングデータ用のヘ
ッダが付加されることは当然である。

【００１３】次に、受信側について説明する。ＰＳ解析
部４は、ヘッダ解析器４−４、ＦｉＦｏ４−２、ＳＣＲ
抽出器４−６、受信側ＳＴＣカウンタ４−３、ラッチ４
−５、ＶＤＥＣ４−１からなる。ＶＤＥＣとはＶｉｄｅ
ｏ Ｄｅｃｏｄｅｒの略称である。ヘッダ解析器４−
４、ＦｉＦｏ４−２の書き込み側、ＳＣＲ抽出器４−６
には、伝送ＣＫ１３（周波数 ６.１４４ＭＨｚ）もしく
は伝送ＣＫ１３により作成された制御信号が供給され
る。ＦｉＦｏ４−２の読み出し側、受信側ＳＴＣカウン
タ４−３、ＶＤＥＣ４−１には受信側システムＣＫ１６
（周波数２７ＭＨｚ）もしくはシステムＣＫ１６に関連
して作成された制御信号が供給される。ヘッダ解析器４
−４は、プログラムストリーム７中から各ヘッダを探し
出し、そのヘッダ後に続く情報をＦｉＦｏ４−２、もし
くはＳＣＲ抽出器４−６に取り込ませる制御信号と、ラ
ッチ４−５へそのときの受信側ＳＴＣカウンタ４−３の
値をホールドする制御信号ＥＮを出力する。

【００１４】また、一連の圧縮画像データからなるスト
リームが開始されることを示すヘッダを探し出したら、
その後に初めて生じる１回目のＳＣＲ情報をＳＴＣカウ
ンタ４−３にロードするための制御信号Ｌを出力する。
ＳＴＣカウンタ４−３は基本的には送信側のＳＴＣカウ
ンタ２−３と同様な動作を行うが、受信側用に追加され
た機能とは、第１回目のＳＣＲ情報検出時に内部カウン
タ値をＳＣＲ情報値に設定するものである。すなわち、
ＳＣＲ情報が大きく変化する可能性がある新たなストリ
ームが伝送されてきた場合に受信側ＳＴＣカウンタをお
およその状態にまで早急に合致させるための機能であ
る。

【００１５】ＶＤＥＣ４−１はＦｉＦｏ４−２の圧縮デ
ータ情報から元の画像を復号再生する。なお、圧縮処理
を施してある場合、多少の画質劣化は生じてしまう。Ｐ
Ｓ解析器４は、復号再生画像信号と抽出ＳＣＲ情報８と
受信側ＳＴＣカウンタのホールド値９も出力する。

【００１６】ＶＣＯ制御部５の構成を説明する。ＶＣＯ
制御部５は差分検出器５−１、ＡＭＰ５−２、ＬＰＦ５
−３から構成される。差分検出器５−１は、ＳＣＲ情報
８と受信側ＳＴＣカウンタのホールド値９とを比較し、
差分に応じたアナログのエラー量ｅを出力する。

【００１７】そして、エラー量ｅは、ＡＭＰ５−２およ
びＬＰＦ５−３にてゲイン、オフセット、周波数特性等
をＶＣＯ１５の制御範囲に適合させた出力ｆに変換され
る。

【００１８】ＶＣＯ１５は制御信号ｆの電圧に応じて出
力周波数を高めたり低めたりする動作を行う。

【００１９】ＶＣＯ制御部５は、受信側ＳＴＣカウンタ
値ホールド出力９と、ＳＣＲ抽出器４−６の値であるＳ
ＣＲ情報８を比較し、両者の差が一定となるよう受信側
システムＣＫ１６の周波数を制御する。例えば、ＳＣＲ
情報８が受信側ＳＴＣカウンタ出力９よりも大の場合、
システムＣＫ１６の周波数が高くなるようにＶＣＯ１５
を制御する。逆に、ＳＣＲ情報８が受信側ＳＴＣカウン
タのホールド値９よりも小の場合、システムＣＫ１６の
周波数が低くなるようにＶＣＯ１５を制御する。

【００２０】これら動作を繰り返し行っていくことで、
受信側ＳＴＣカウンタ４−３と送信側ＳＴＣカウンタ２
−３は、ほぼ同じ値を出力しながらカウント動作を続け
るようになり、受信側システムＣＫ１６と送信側システ
ムＣＫ１１の周波数も同一となる。すなわち、受信側に
も、送信側が基準とする時計と同一なテンポで動く時計
が存在することになる。この時計は、上記問題の解決以
外に、映像と音声等を圧縮伸張する際の両者の同期動作
の実現にも利用できる。

【００２１】さて、仮に、受信側システムＣＫ１６と送
信側システムＣＫ１１の周波数が不一致な場合の不具合
について説明する。受信側システムＣＫ１２が ２７.２
７ＭＨｚと送信側システムＣＫ１１の周波数が ２７.０
０ＭＨｚと受信側が１％高い場合を仮定する。動画像は
フレーム画像を１秒間に一定数表示するものであり、２
７.００ＭＨｚで３０枚／秒とすると ２７.２７ＭＨｚ
では ３０.３枚／秒となる。よって１０秒後に送信側の
ＰＳ作成部２は３００フレームの画像しか伝送していな
いのに、受信側のＰＳ解析部４は３０３フレームを出力
しなければならず矛盾が生じる。つまり、ＰＳ解析部４
の受信側バッファであるＦｉＦｏ４−２はアンダーフロ
ーし、誤ったデータを出力する。そして、この誤った圧
縮データ情報に従ってＶＤＥＣ４−１は異常な復号画像
を再生してしまう弊害を生じさせる。

【００２２】次に、ＶＣＯ制御部５の入力と出力の関係
を示す。式(1)のＡ｛ ｝は｛ ｝内のディジタル値を
アナログ値に変換することを示す。式(2)のＧはゲイン
をＤはオフセットを示す。また、ＬＰＦ５−３での周波
数特性は省略し、定常状態後の値とする。

【００２３】 ｅ＝Ａ｛ＳＣＲ情報８−ＳＴＣカウンタホールド値９｝ (1) ｆ＝Ｇ＊ｅ＋Ｄ (2) ＳＣＲ情報８−ＳＴＣカウンタのホールド値９のディジ
タル値が０となる場合、電圧ｅ（描出したＳＣＲ情報８
と、受信側ＳＴＣカウンタ値を該ＳＣＲ情報検出時にホ
ールドした値のディジタル差分値をアナログに変換しだ
電圧）のアナログ値は０Ｖ、該ディジタル値が＋１の場
合＋１ｍＶ、該ディジタル値が−１の場合−１ｍＶ出力
するものとする。Ｇは２、またＤはｅ＝０Ｖの場合、電
圧ｆ（ＶＣＯ１５の周波数制御端子に印加される制御信
号（主にアナログ電圧））が２.５Ｖとなるように設定
されたものとする。

【００２４】なお、ｅ＝０Ｖ、すなわちｆ＝２.５Ｖに
おける受信側システムＣＫの周波数を、中心周波数と呼
ぶことにする。

【００２５】ところでＶＣＯ１５は、制御信号ｆが ２.
５Ｖであれば２７.００００００ＭＨｚのＣＫを出力す
る。また０.５Ｖ高い３.０Ｖであれば２７.０００２７
０ＭＨｚと＋１０ｐｐｍ高い周波数のＣＫを、逆に０.
５Ｖ低い２.０Ｖであれば２６.９９９７３０ＭＨｚと−
１０ｐｐｍ低い周波数のＣＫを出力する。

【００２６】送信側のシステムＣＫ１１の周波数が２
７.００００００ＭＨｚの場合、本伝送装置の制御を受
けたＶＣＯ１５の発生する周波数は、最終的には２７.
００００００ＭＨｚと送信側のシステムＣＫ１１と同一
になる。ＶＣＯ１５が、２７.００００００ＭＨｚを発
生するにはｆは２.５Ｖでなければならず、ｅが０Ｖ、
結局、ＳＣＲ情報８−ＳＴＣカウンタホールド値９の差
は０となるからである。

【００２７】次に、送信側のシステムＣＫ１１の周波数
が２７.０００２７０ＭＨｚのと＋１０ｐｐｍずれてい
る場合を考える。ＶＣＯ１５の発生する周波数は、最終
的な定常状態へ到達した後は２７.０００２７００ＭＨ
ｚでなければならない。ＶＣＯ１５が、２７.０００２
７０ＭＨｚを発生するにはｆは３.０Ｖでなければなら
ず、ｅが０.２５Ｖ，結局 ＳＣＲ情報８−ＳＴＣカウ
ンタホールド値９の差は２５０となってしまう。

【００２８】つまり、このシステムにおいて送信側のシ
ステムＣＫ１１の周波数と、受信側のシステムＣＫ１６
の中心周波数がずれている場合、周波数のずれを補正す
る制御電圧ｆを発生するために、ＳＣＲ情報８−ＳＴＣ
カウンタのホールド値９がずれを持たなければならな
い。結果的に、送信側と受信側の各々の時計の時刻がず
れを持つことになる。

【００２９】このずれが引き起こす問題点を述べる。圧
縮画像データの場合、数フレーム例えば１５フレームに
グループ分けした単位での圧縮率は一定値となるが、瞬
時瞬時の各フレーム単位には圧縮率は変動する。この圧
縮データの変動に対処するため、一時保存のバッファメ
モリとしてＦｉＦｏが利用される。変動する圧縮データ
は、このＦｉＦｏに一旦保存し、ある程度圧縮データが
貯まったら、一定速度での出力を開始することで解決し
ている。但し、ここでの貯め方が不十分であると圧縮デ
ータの急減により出力データが枯渇するし、逆に貯め過
ぎると圧縮データの急増によりＦｉＦｏメモリが溢れ
る。いずれにしても異常なデータが出力される。なお、
これは、送信側のみならず、受信側においても起こる。
受信側に貯めたデータの読み出しすなわち復号開始は、
送信側が指示を与えることで上記問題を回避している。
具体的には復号を開始する時刻に関する情報をプログラ
ムストリーム中に挿入する形で受信側に指示している。

【００３０】このずれを許容するには、より膨大な記憶
量を持つ高価なＦｉＦｏの利用、かつＶＥＮＣの出力を
伝送までの間貯えるため伝送装置全体として入力から出
力までの遅延時間が増大する。よって、送信側と受信側
のＳＴＣカウンタすなわち時刻のずれは、少ない方がベ
ターである。

【００３１】以上に述べた情報の付加は、画素数３６０
x２４０毎秒３０枚の動画像表示が主たるＭＰＥＧ１と
呼ばれる規格において実施されており、この情報の最小
分解能は、１１.１１ｕＳ（９０ｋＨｚ）であった。こ
のような情報を付加する手段は、画素数７２０x４８０
毎秒３０枚の動画像表示が主たるＭＰＥＧ２と呼ばれる
規格でも使用されている。しかし、より高精度な動作を
目指し最小分解能が３７ｎＳ（２７ＭＨｚ）に向上して
いる。ただし、ＭＰＥＧ１との両立も目指しているた
め、情報の下位側は前述のように３７ｎＳ（２７ＭＨ
ｚ）であるが、上位側は１１.１１ｕＳ（９０ｋＨｚ）
とした情報としている。

【００３２】このＭＰＥＧ２用のＳＴＣカウンタ２−３
を図７に示す。内部は９０ＫＨｚカウンタ２−３−１と
２７ＭＨｚカウンタ２−３−２から構成される。システ
ムＣＫは各々のカウンタ２−３−１，２−３−２のＣＫ
端子に供給され、９０ＫＨｚカウンタ２−３−１のＥＮ
端子には、２７ＭＨｚカウンタ２−３−２が３００カウ
ントする度に出力するＲＣ３００信号が供給される。９
０ＫＨｚカウンタ２−３−１はＥＮ端子がレベルＨの時
のみカウント動作を行う。すなわち９０ＫＨｚカウンタ
２−３−１には２７ＭＨｚの周波数を持つシステムＣＫ
が印加されるが、カウント動作はＥＮ端子によって制御
されるため、２７ＭＨｚのシステムＣＫが３００毎、つ
まり２７ＭＨｚ／３００＝９０ＫＨｚでのカウントとな
り９０ＫＨｚを数えるカウンタとなる。従って２７ＭＨ
ｚＫカウンタの出力は９ビットとなる。また、９０ＫＨ
ｚカウンタの出力は２４時間までを表示するため３３ビ
ットとなる。結果としてＳＴＣカウンタ２−３の合計４
２ビットの出力は１ビット目から９ビット目は２７ＭＨ
ｚカウンタ２−３−２から、１０ビット目から４２ビッ
ト目は９０ＫＨｚカウンタ２−３−１から出力される。
そして、切り替え器２−６によりＳＣＲ情報としてプロ
グラムストリーム６に挿入される。

【００３３】ＶＣＯ制御部５は、この点を考慮してＳＣ
Ｒ情報と受信側ＳＴＣカウンタの差を算出する必要があ
る。

【００３４】ＳＣＲ情報を、下位９ビットのＳＣＲ(27
M)（描出ＳＣＲの下位側９ビット）と、上位側３３ビッ
トのＳＣＲ(90k)（抽出ＳＣＲの上位側３３ビット）と
に分けて考える。９ビットのＳＣＲ(27M)は最大５１２
の値を表現できるが、前述のＭＰＥＧ１とのコンパチビ
リティ制約から３００までの値しか表現しない。すなわ
ち上位側のＳＣＲ(90k)の１変化は、下位側のＳＣＲ(27
M)の３００変化に相当する。

【００３５】以上述べたように、ＳＣＲ情報の下位９ビ
ット側は通常のように値５１２ではなく値３００で上位
３３ビット側に桁上がりする。

【００３６】この下位９ビット側の値３００での桁上が
りを考慮した処理を行うＭＰＥＧ２用の差分検出器５−
１の構成を図８に示す。端子５−１−６に入力されたＳ
ＣＲ情報と端子５−１−７に入力されたＳＴＣカウンタ
値はそれぞれ上位の３３ビットと下位の９ビットの、す
なわちＳＣＲ(90k)とＳＣＲ(27M)、ＳＴＣ(90k)（ＳＴ
Ｃカウンタのホールド値の上位側３３ビット）とＳＴＣ
(27M)（ＳＴＣカウンタのホールド値の下位側９ビッ
ト）とに分割される。ＳＣＲ(90k)とＳＴＣ(90k)は減算
器５−５−１に、またＳＣＲ(27M)とＳＴＣ(27M)は減算
器５−１−２に入力される。減算器５−１−１の出力は
乗算器５−１−３に入力されて３００倍される。加算器
５−１−４は３００倍された上位側であるＳＣＲ(90k)
−ＳＴＣ(90k)と下位側であるＳＣＲ(27M)−ＳＴＣ(27
M)を加算し全てを２７ＭＨｚベースの差分値に変換す
る。加算器５−１−４からの２７ＭＨｚベースの差分値
はＤＡ変換器５−１−４にてアナログ値の信号ｅに変換
後出力される。

【００３７】論理回路において乗算処理は膨大な素子数
を必要とするため、差分検出器５−１は大規模な回路と
なる。本例の場合、乗算器として上位側の差分３３ビッ
トと、値３００に相当する９ビットの乗算には１ビット
フルアダーが４００組前後、また、２組の減算器、１組
の加算器が必要となり、１ビットフルアダーが約１００
組の系５００組を必要とする。

【００３８】

【発明が解決しようとする課題】前述の従来技術では、
ＳＣＲ情報の上位３３ビット側の桁上がりが下位９ビッ
ト側で表現できる最大値でない値３００にて生じること
を考慮するため、これら動作を実現する処理回路の規模
が大きくなり、安価で、かつ小型な装置の実現を阻害す
る欠点がある。

【００３９】本発明はこれらの欠点を除去するため、Ｓ
ＣＲ情報とＳＴＣカウンタのホールド値の上位側と下位
側差分値を、各々Ｄ／Ａコンバータにてアナログ化し、
アナログ手法でそれぞれを重み付けし加算することで、
安価で小型な装置を実現するものである。

【００４０】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、上位側の差分のみを求める減算器と、下
位側の差分のみを求める減算器と、各減算器からの出力
をアナログ変換する２組のＤ／Ａコンバータからなる差
分検出器５Ｄ−１と、該アナログ値を上位下位の重み付
けを考慮して加算を行うアナログ加算器５Ｄ−４をＶＣ
Ｏ制御部に設ける。これによって、値３００もしくは−
３００および下位側ＳＣＲ情報および２の補数化した下
位側ＳＴＣ情報を積算加算する積算器と、それらをコン
トロールする制御器からなる差分検出器をＶＣＯ制御部
に設ける。これによって、上位側のみの情報を入力した
減算器５−１−１にて算出した上位側の差分ディジタル
値Ｄｋ（上位側差分ディジタル値ＳＣＲ(90k)−ＳＴＣ
(90k)）は、上位側Ｄ／Ａコンバータ５Ｄ−１−５に入
力されてアナログ値Ａｋ（上位側差分アナログ値）とな
る。同時に下位側のみの情報を入力した減算器５−１−
２にて算出した下位側の差分ディジタル値Ｄｍ（下位側
差分ディジタル値ＳＣＲ(27M)−ＳＴＣ(27M)）は、下位
側Ｄ／Ａコンバータ５Ｄ−１−６に入力されてアナログ
値Ａｍ（下位側差分アナログ値）となる。ＤｋとＤｍは
ディジタル値であり、値１の重みは、３００対１であ
る。しかし、上位のＤ／Ａコンバータ５Ｄ−１−５、下
位のＤ／Ａコンバータ５Ｄ−１−６は、この重みの違い
を考慮せず入力されたディジタルコードＤｋとＤｍをそ
のままアナログ値のＡｋとＡｍに変換する。よって、Ａ
ｋとＡｍも重みの違いは考慮されていない。アナログ加
算器５Ｄ−１は、抵抗加算等の手法を用いてＡｋとＡｍ
を１：１／３００の比率で加算し、値ｅを得る。

【００４１】

【発明の実施の形態】図１は本発明の差分検出器５−１
Ｂを用いた全体構成を示すブロック図である。ＰＳ作成
部２、伝送部３、ＰＳ解析器４は従来技術にて説明した
部分と同一な構成である。従って、説明は省略する。図
１において、ＶＣＯ制御器５Ｄには、ＰＳ解析器４から
ＳＣＲ情報８ とＳＴＣカウンタホールド値９が入
力される。ＶＣＯ制御器５Ｄの出力ｆはＶＣＯ１５に入
力される。ＶＣＯ制御器５Ｄの構成について述べる。Ｓ
ＣＲ情報８とＳＴＣカウンタホールド値９は差分検出器
５Ｄ−１に入力される。差分検出器５Ｄ−１からの２つ
のアナログ出力ＡｋとＡｍは、それぞれアナログ加算器
５Ｄ−４の２つの入力端子に入力される。アナログ加算
器５Ｄ−４の出力ｅは、ＡＭＰ５−２とＬＰＦ５−３を
経由しｆとして出力される。

【００４２】引き続き差分検出器５Ｄ−１の構成を述べ
る。ＳＣＲ情報８とＳＴＣカウンタホールド値９を、そ
れぞれ上位側のみの情報ＳＣＲ(90k)とＳＴＣ(90k)、下
位側のみの情報ＳＣＲ(27M)とＳＴＣ(27M)に分割する。
そレて、上位側のＳＣＲ(90k)とＳＴＣ(90k)は減算器５
−１−１に、下位側の情報ＳＣＲ(27M)とＳＴＣ(27M)は
減算器５−１−２に入力される。上位側の減算器５−１
−１の差分ディジタル値Ｄｋは、上位側Ｄ／Ａコンバー
タ５Ｄ−１−５に入力される。下位側の減算器５−１−
２の差分ディジタル値Ｄｍは、下位側Ｄ／Ａコンバータ
５Ｄ−１−６に入力される。各Ｄ／Ａコンバータ５Ｄ−
１−５と５Ｄ−１−６の出力は、それぞれ上位のアナロ
グ値Ａｋと下位のアナログ値Ａｍとして出力される。

【００４３】次に、差分検出器５Ｄ−１の動作を主体に
ＶＣＯ制御器５Ｄ全体の動作について述べる。

【００４４】上位側の差分を求める減算器５−１−１の
出力Ｄｋは、上位のＤ／Ａコンバータ５Ｄ−１−５にて
入力されたディジタルコードをそのままにアナログ値Ａ
ｋに変換される。同様に、下位側の差分を求める減算器
５−１−２の出力Ｄｍは、下位のＤ／Ａコンバータ５Ｄ
−１−６にて、入力されたディジタルコードをそのまま
にアナログ値Ａｍに変換される。

【００４５】ここで、前述したディジタルコードをその
ままという意味について断っておく。ディジタル値Ｄｋ
が、２進表現で００…０１変化、すなわち最下位ビット
が変化すると、アナログ値Ａｋは３．９ｍＶ変化する。
同様にディジタル値Ｄｍが２進表現で００…０１変化、
すなわち最下位ビットが変化すると、そのアナログ値Ａ
ｍも同様に３．９ｍＶ変化する。３．９ｍＶは、９ビッ
トＤ／Ａコンバータの変化幅の一例である。

【００４６】なお、ディジタル値ＤｋとＤｍの董みは、
３００対１であるから、この重みの違いを考慮せずＤ／
Ａ変換した値ＡｋとＡｍの重みは、やはり３００対１で
ある。

【００４７】次にアナログ加算器５Ｄ−４の構成につい
て述べる。上位側アナログ値Ａｋが印加された端子は抵
抗５Ｄ−４−１に、下位側アナログ値Ａｍが印加された
端子は抵抗５Ｄ−４−２に接続される。抵抗５Ｄ−４−
１と抵抗５Ｄ−４−２のそれぞれのもう一方はともに出
力端子に接続される。抵抗５Ｄ−４−１と抵抗５Ｄ−４
−２の抵抗値の比率は１：３００とする。

【００４８】続いてアナログ加算器５Ｄ−４の動作につ
いて述べる。アナログ電圧ＡｋとＡｍを３００：１の比
率の抵抗値で抵抗加算するから出力は以下の式となる。 出力ｅ＝（３００×Ａｋ＋Ａｍ）／３０１ 以降ｅは、ＡＭＰ５−２、必要ならＬＰＦ５−３を経由
しＶＣＯ制御信号ｆとして出力される。

【００４９】ところで、Ｄ／Ａコンバータの価格は、変
換速度が同じなら、ビット数の増大に比例して高くな
る。今回の例のように上位側が３０ビットを超えるよう
な場合、かなり高価な素子となってしまう。そこで、少
ないビット数のＤ／Ａコンバータで実現する方法を以下
に示す。

【００５０】本発明の第２の構成の差分検出器５Ｅ−１
を図２に示し、構成について述べる。減算器５−１−１
の出力Ｄｋは制限器５Ｅ−１−７に入力される。減算器
５−１−１の出力Ｄｋのビット数をＭとすると、制限器
５Ｅ−１−７の出力Ｄｋｃ（上位側差分制限済ディジタ
ル値で、−Ｌｍ〜＋Ｌｍの場合はＳＣＲ(90k)−ＳＴＣ
(90k)、−Ｌｍ以下の場合は−Ｌｍに置換、＋Ｌｍ以上
の場合は＋Ｌｍに置換）のビット数はＮとなり、Ｍ＞Ｎ
という関係となる。制限器５Ｅ一１−７の出力Ｄｋｃは
入力ビットＭのＤ／Ａコンバータ５Ｅ−１−５よりも入
力ピット数の少ないＮビット入力のＤ／Ａコンバータ５
Ｅ−１−８に入力される。

【００５１】動作について述べる。制限器５Ｅ−１−７
の動作を下記に示す。 入力 出力 Ｍビット負の最大値から−Ｌｍ −Ｌｍ −Ｌｍから＋Ｌｍ（Ｎビット表現可） スルー（入力と同一値） ＋ＬｍからＭビット正の最大値 ＋Ｌｍ つまり、Ｄｋの値がＬｍ以上なら出力をＬｍに、Ｄｋの
値がＬｍ以下ならば−Ｌｍに置換するものである。これ
によって制限器５Ｄ−１−７の出力は入力の大きさに関
わらずＮビットの信号となる。よってＤ／Ａコンバータ
はＮビットまでの信号である値−Ｌｍ〜Ｌｍまでをアナ
ログ変換すれば十分であり、入力ビット数の少ない、す
なわち安価なＤ／Ａコンバータで良い。

【００５２】抽出ＳＣＲ情報８とＳＴＣカウンタホール
ド値９の差が比較的少ない状態、つまり差分が−Ｌｍ〜
Ｌｍの場合は、実際のずれ量を正確に把握できる。しか
し、差分が−Ｌｍ以下もしくはＬｍ以上の場合、実際の
ずれ量を正確に把握できなくなる。しかし、ずれの方向
は見失わないため、ＶＣＯ１５の制御を続けることで、
差分は徐々に小さくなり、値−Ｌｍ〜Ｌｍの範囲に到達
した以後は、実際のずれ量を正確に把握でき最終的には
差分は０に近づく。

【００５３】制限器５Ｅ−１−７をＲＯＭテーブル方式
にて実現する例を図３に示す。Ｍビットの入力信号はＲ
ＯＭのアドレス端子に入力される。ＲＯＭの出力端子は
Ｎビットのデータとして出力される。ＲＯＭに書き込む
情報は入力に相当するアドレスが変換される値をそのデ
ータ内容とするものである。

【００５４】本発明の第３の構成の差分検出器５Ｆ−１
を図４に示し、構成について述べる。ＰＳ解析器４から
の描出ＳＣＲ情報８とＳＴＣカウンタホールド値９は上
位から下位の全てのビットではなく上位側の一部を除い
たビットを差分検出器５Ｆ−１に入力する。

【００５５】言い換えれば抽出ＳＣＲ情報８を新たな上
位ＳＣＲ(90k)ｈ（抽出ＳＣＲの上位側３３ビットのＭ
ＳＢより３３−ｍビット）、中位ＳＣＲ(90k)ｍ（抽出
ＳＣＲの上位側３３ビットのＬＳＢよりｍビット）、下
位ＳＣＲ(27M)に分け、またＳＴＣカウンタホールド値
９も同様にＳＴＣ(90k)ｈ（ＳＴＣカウンタのホールド
値の上位側３３ビットのＭＳＢより３３−ｍビット）、
ＳＴＣ(90k)ｍ（ＳＴＣカウンタのホールド植の上位側
３３ビットのＬＳＢよりｍビット）、ＳＴＣ(27M)に分
ける。そして、上位を除く中位ＳＣＲ(90k)ｍ、ＳＴＣ
(90k)ｍと下位ＳＣＲ(27M)、ＳＴＣ(27M)のみを差分検
出器５Ｆ−１内の中位用減算器５Ｆ−１−１０と減算器
５−１−２に入力する。

【００５６】動作について述べる。抽出ＳＣＲ情報８と
ＳＴＣカウンタホールド値９の差が比較的少ない状態、
つまり上位は何れも同じ値で、中位もしくは下位にしか
違いが現れない場合は、第２の構成と同じ動作を行い、
最終的に差分は０に近づく。よって、ＰＳ解析部４が搭
載しているＦｉＦｏ４−２の容量を考慮して除く上位の
ビット幅を決定する必要がある。つまり、中位のビット
が十分の単位を表現でき分単位以上のずれを修正しよう
としても、ＦｉＦｏ４−２の容量が秒単位程度の圧縮デ
ータストリームしか貯えられない場合、既にＦｉＦｏメ
モリでデータフルもしくはエンプティが発生し正常な圧
縮データストリームは得られないからである。また、Ｆ
ｉＦｏが十分な容量を持つ場合、利用する中位までのビ
ット幅は、そのシステムが扱う最大長の圧縮データスト
リームの時間を考慮して決定しても良い。

【００５７】この構成は、従来例でも説明したようにＳ
ＣＲ値を受信側ＳＴＣカウンタにプリセットする機能を
持つ装置の場合、上位側として３３ビット全てのビット
を用いて差分を検出しなくても良く、特に有効である。
これは新規なストリームの受信により、ＳＣＲ情報８と
ＳＴＣホールド値９は、近い値となるからである。

【００５８】ただし、この構成は、何らかのアクシデン
トによって、違いが上位にも現れるほど大きくなった場
合、ＶＣＯ制御は実際のずれ量を正確に把握できなくな
る事以外に、実際のずれ方向と反対の方向を指示する恐
れがある。

【００５９】本発明の第３の構成に、さらに制限器を付
加した構成としても良い。この場合中位用のＤ／Ａコン
バータが必要とするビット数はさらに少なくなる。

【００６０】以下この発明を実現するアナログ加算器５
Ｄ−４の別の構成例を図５に示す。ＯＰ−Ａｍｐ１とＲ
１、Ｒ２、Ｒ３、Ｒ４は電圧加算型反転増幅器である。
ＯＰ−Ａｍｐ２とＲ５、Ｒ６は反転増幅器である。ＯＰ
−Ａｍｐ１の出力Ｖ１は以下の式となる。 Ｖ１＝−｛Ａｋ×（Ｒ４／Ｒ１）＋Ａｍ×（Ｒ４／Ｒ
２）＋Ｖａｄｊ×（Ｒ４／Ｒ３）｝ ＯＰ−Ａｍｐ２の出力は以下の式となる。 ｅ＝｛Ｖ１×（Ｒ６／Ｒ５）｝ 抵抗Ｒ１とＲ２の比率は重み付けの比率である１：３０
０とする。Ｖａｄｊは出力のオフセット電圧を調整する
ための可変電圧である。

【００６１】またＲ４もしくはＲ５、Ｒ６を適当に選べ
ばＡＭＰ５−２は不要となる。また、例えばＲ６と並列
にコンデンサＣを接続すればＬＰＦ５−３は不要にな
る。下位ＳＴＣを出力し加算器５−１Ｂ−４とフリップ
フロップ５−１Ｂ−６等からなる積算器にて加算後、次
に＋１を切り替え器５−１Ｂ−３から出力しこれを積算
加算する。

【００６２】

【発明の効果】本発明によれば、下位側が表現できる最
大値でない値にて上位側に桁上がりが生じる情報を利用
した伝送システムをより少ないハードウェアで実現でき
るため、安価で、かつ小形な装置を実現できる。

【図面の簡単な説明】

【図１】本発明の全体構成を示すブロック図

【図２】本発明の第２の構成の差分検出器を示す図

【図３】本発明の制限器の一例を示す図

【図４】本発明の第３の構成の差分検出器を示す図

【図５】本発明を実現するアナログ加算器の一例を示す
図

【図６】従来例の伝送装置全体を示すブロック図

【図７】従来例のＳＴＣカウンタを示す図

【図８】従来例の差分検出器を示す図

【符号の説明】

１：入カビデオ端子、 ２：ＰＳ作成部、 ２−１：Ｖ
ＥＮＣ、 ２−２：ＦｉＦｏ、 ２−３：送信側ＳＴＣ
カウンタ、 ２−３−１：上位側ＳＴＣカウンタ、 ２
−３−２：下位側ＳＴＣカウンタ、 ２−４：ヘッダ制
御器、 ２−５：（送信側ＳＴＣホールド）ラッチ、
２−６：切り換え器、 ３：伝送部、４：ＰＳ解析部、
４−１：ＶＤＥＣ、 ４−２：ＦｉＦｏ、 ４−３：
受信側ＳＴＣカウンタ、 ４−４：ヘッダ解析器、 ４
−５：（受信側ＳＴＣホールド）ラッチ、 ４−６：Ｓ
ＣＲ抽出器、 ５：ＶＣＯ制御器、 ５−１：差分検出
器、 ５−１−１：上位側減算器、 ５−１−２：下位
側減算器、 ５−１−３：乗算器、 ５−１−４：加算
器、 ５−１−５：Ｄ／Ａコンバータ、 ５Ｄ−１：差
分検出器、 ５Ｄ−１−５：Ｄ／Ａコンバータ（多ビッ
トタイプ、例：３３ビット）、 ５Ｄ−１−６：Ｄ／Ａ
コンバータ（少ビットタイプ、例：９ビット）、 ５Ｄ
−４：アナログ加算器、 ５Ｄ−４−１：抵抗、 ５Ｄ
−４−２：抵抗、 ５Ｅ−１：差分検出器（全ビット入
力、ビット制限対応型）、 ５Ｅ−１−７：制限器、
５Ｅ−１−８：Ｄ／Ａコンバータ（やや少ビットタイ
プ）、５Ｆ−１：差分検出器（一部ビット入力、ビット
制限対応型）、 ５Ｆ−１−９：中位用Ｄ／Ａコンバー
タ、 ５Ｆ−１−１０：中位用減算器、 ５−２：ＡＭ
Ｐ、 ５−８：ＬＰＦ、 ５−４：加算器、 ６：プロ
グラムストリーム（伝送部入力前）、 ７：プログラム
ストリーム（伝送部出力後）、 ８：抽出ＳＣＲ情報、
９：受信側ＳＴＣカウンタホールド出力、 １０：出
力ビデオ端子、１１：送信側システムＣＫ、 １２：伝
送送出ＣＫ、 １８：伝送受信ＣＫ、１４：送信側シス
テムＣＫ発生器、 １５：ＶＣＯ、 １６：受信側シス
テムＣＫ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定の第１のシステムクロックによって
   動画像情報を圧縮した圧縮データ情報に、情報固有のヘ
   ッダおよび上記第１のシステムクロックに関係する情報
   を付加してプログラムストリーム信号を作成する送信部
   と、上記プログラムストリーム信号を所定の速度で伝送
   する伝送部と、上記伝送部からのプログラムストリーム
   信号を受信し、上記プログラムストリーム信号からそれ
   ぞれの動画像情報ならびに上記第１のシステムクロック
   に関連する情報を抽出する手段、所定の第２のシステム
   クロック発生手段および上記圧縮データ情報を伸長する
   手段とから成る受信部とを有し、上記受信部は、上記第
   １のシステムクロックに関係する情報から得られる同期
   信号クロックと上記第２のシステムクロックとの差分に
   応じて動作するＶＣＯ制御部を有し、上記制御部は、上
   記差分を複数以上に分割した上で、複数系列のアナログ
   信号に変換する手段と、上記変換手段の出力をアナログ
   的に加算する手段とを有することを特徴とする動画像情
   報伝送装置。
2. 【請求項２】 請求項１記載の伝送装置において、 ＶＣＯ制御部が、上位差分検出器、上位側Ｄ／Ａ、下位
   差分検出器、下位側Ｄ／Ａ、からなる差分検出器と、加
   算器とからなることを特徴とする伝送装置。
3. 【請求項３】 請求項２の、差分検出器に上位値の制限
   機能を付加したことを特徴とする伝送装置。
4. 【請求項４】 請求項２の、差分検出器にＳＣＲ情報お
   よびＳＴＣホールド値の一部上位側のみを入力すること
   を特徴とする伝送装置。
5. 【請求項５】 請求項４の、差分検出器に上位値の制限
   機能を付加したことを特徴とする伝送装置。