JPH1041497A - ２進決定ダイアグラム（ｂｄｄ）論理素子 - Google Patents
２進決定ダイアグラム（ｂｄｄ）論理素子Info
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- JPH1041497A JPH1041497A JP9571297A JP9571297A JPH1041497A JP H1041497 A JPH1041497 A JP H1041497A JP 9571297 A JP9571297 A JP 9571297A JP 9571297 A JP9571297 A JP 9571297A JP H1041497 A JPH1041497 A JP H1041497A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】2進決定ダイアグラム（BDD）論理素子をナノメ
ータオーダーのサイズで構築する。 【解決手段】例えば10個未満の電子から構成されるパケ
ットがメッセンジャー信号として、入力信号（Xi）によ
って制御される切換ノード（Nd）間の単一の経路に沿っ
て、根（R）から枝（B）を経由し、2つある葉（L1、L
2）のうち一方に伝達される。例えばノード２のような
少なくともいくつかのノードにおいて、電子のパケット
はMTJ1を通過して該ノードに入り、その後、入力信号
（Xi）によってサイドゲートに印加されるサイドゲート
電圧（V1、V2）に応じて、MTJ2およびMTJ3の一方を選択
的にトンネル通過するように、周期的に出力される。
ータオーダーのサイズで構築する。 【解決手段】例えば10個未満の電子から構成されるパケ
ットがメッセンジャー信号として、入力信号（Xi）によ
って制御される切換ノード（Nd）間の単一の経路に沿っ
て、根（R）から枝（B）を経由し、2つある葉（L1、L
2）のうち一方に伝達される。例えばノード２のような
少なくともいくつかのノードにおいて、電子のパケット
はMTJ1を通過して該ノードに入り、その後、入力信号
（Xi）によってサイドゲートに印加されるサイドゲート
電圧（V1、V2）に応じて、MTJ2およびMTJ3の一方を選択
的にトンネル通過するように、周期的に出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、2進決定ダイアグ
ラム（Binary Decision Diagram：BDD）論理素子に関す
る。
ラム（Binary Decision Diagram：BDD）論理素子に関す
る。
【０００２】
【従来の技術】2進決定ダイアグラム（BDD）論理は、現
在、大規模集積回路（LSI回路）の作製において一般的
に利用されている。BDD方式に基づいたトランジスタ論
理回路は、例えばYano他（K Yano, Y Sasaki, K Rikino
and K Seki, IEEE 1994 Custom Integrated Circuits
Conference, p. 603）に示されているように、通常のAN
D／OR結合回路と比較して、高い集積密度、低い消費電
力、及び高い処理速度といういくつかの利点を備えてい
る。2進決定ダイアグラムは、非周期的な有向グラフ（d
irected acyclic graph）の各ノードに変数をそれぞれ
割り当てて、デジタル関数を表現したものである。この
2進決定ダイアグラムは、論理設計用途で使用されるほ
とんどのデジタル関数を完全かつ簡明に表す手段とな
る。この詳細についてはAkers（S. B. Akers, "Binary
decision diagrams," IEEE Trans. Comput., vol. C-2
7, no. 6, p. 509, 1978）、および、Bryant（R. E. Br
yant, "Graph-based algorithm for Boolean function
manipulation," IEEE Trans. Comput., vol. C-35, no.
8, p.677, 1986）に説明されている。
在、大規模集積回路（LSI回路）の作製において一般的
に利用されている。BDD方式に基づいたトランジスタ論
理回路は、例えばYano他（K Yano, Y Sasaki, K Rikino
and K Seki, IEEE 1994 Custom Integrated Circuits
Conference, p. 603）に示されているように、通常のAN
D／OR結合回路と比較して、高い集積密度、低い消費電
力、及び高い処理速度といういくつかの利点を備えてい
る。2進決定ダイアグラムは、非周期的な有向グラフ（d
irected acyclic graph）の各ノードに変数をそれぞれ
割り当てて、デジタル関数を表現したものである。この
2進決定ダイアグラムは、論理設計用途で使用されるほ
とんどのデジタル関数を完全かつ簡明に表す手段とな
る。この詳細についてはAkers（S. B. Akers, "Binary
decision diagrams," IEEE Trans. Comput., vol. C-2
7, no. 6, p. 509, 1978）、および、Bryant（R. E. Br
yant, "Graph-based algorithm for Boolean function
manipulation," IEEE Trans. Comput., vol. C-35, no.
8, p.677, 1986）に説明されている。
【０００３】一例として、ブール方程式（X1＋X2）X3で
表された、3つの変数のデジタル関数を考慮する。この
関数は図1のBDDにより表現することができる。BDDは複
数のノード（node）Ndiと2つの葉（leaf）Liを備えるグ
ラフである。図1において、各ノードは、変数X1、X2、X
3を含むNd円により表され、0と1が割り当てられた2つの
枝（branch）Bを備えている。葉L1及びL2は、値“0”あ
るいは“1”を含む矩形によって表されている。関数の
値を決定する際、ダイアグラムでは、根（root）Rが入
力され、葉Lへ向かって下方向に処理が進められる。各
ノードNdでは、変数の値に対応する枝に沿って進む。す
なわち、Xi=0であれば0が割り当てられた枝Bに沿って進
み、Xi=1であれば1が割り当てられた枝Bに沿って進む。
与えられた変数の1組に対して、根から“0”あるいは
“1”の葉へ向かう経路が1つだけ存在する。関数の値
は、該経路の終点の葉の値に等しく、終点が“0"の葉で
あれば関数は0であり、“1"の葉であれば関数は1であ
る。
表された、3つの変数のデジタル関数を考慮する。この
関数は図1のBDDにより表現することができる。BDDは複
数のノード（node）Ndiと2つの葉（leaf）Liを備えるグ
ラフである。図1において、各ノードは、変数X1、X2、X
3を含むNd円により表され、0と1が割り当てられた2つの
枝（branch）Bを備えている。葉L1及びL2は、値“0”あ
るいは“1”を含む矩形によって表されている。関数の
値を決定する際、ダイアグラムでは、根（root）Rが入
力され、葉Lへ向かって下方向に処理が進められる。各
ノードNdでは、変数の値に対応する枝に沿って進む。す
なわち、Xi=0であれば0が割り当てられた枝Bに沿って進
み、Xi=1であれば1が割り当てられた枝Bに沿って進む。
与えられた変数の1組に対して、根から“0”あるいは
“1”の葉へ向かう経路が1つだけ存在する。関数の値
は、該経路の終点の葉の値に等しく、終点が“0"の葉で
あれば関数は0であり、“1"の葉であれば関数は1であ
る。
【０００４】ほとんどのデジタルシステムは、緊密に関
係し合っている複数の出力関数を含んでおり、これらの
関数は多重根を備える単一のダイアグラムによって表現
することができる。変数の配列はダイアグラムの大きさ
に影響する。ダイアグラムの大きさを最小とするための
最適配列を決定する方法がいくつか開発された。数千の
ゲートを備える結合論理回路に対応するBDDもすでに設
計されており、より複雑なBDDも現在開発中の段階にあ
る。
係し合っている複数の出力関数を含んでおり、これらの
関数は多重根を備える単一のダイアグラムによって表現
することができる。変数の配列はダイアグラムの大きさ
に影響する。ダイアグラムの大きさを最小とするための
最適配列を決定する方法がいくつか開発された。数千の
ゲートを備える結合論理回路に対応するBDDもすでに設
計されており、より複雑なBDDも現在開発中の段階にあ
る。
【０００５】図1に示す決定ダイアグラムを利用する、
単純なBDD論理素子の一例を図2に示す。３つの2進入力
信号X1〜X3は、入力端子I1〜I3を介してBDDの切換ノー
ドNd1〜Nd3にそれぞれ供給される。各ノードは1つの入
力と、第1及び第2の枝にそれぞれ接続されている第1及
び第2の出力とを備えている。例えばノードNd1の場合、
入力Ndinと，第1及び第2の枝B1、B2にそれぞれ接続され
ている出力Nd1out1、Nd1out2とを備える。また、Nd2、N
d3も本図に示すように、同様な構成により、それぞれに
対応する枝に接続されている。上述したように、変数
X1、X2、X3からなる1組の入力がノードNd1、Nd2、Nd3に
与えられた場合、BDD論理素子内の一つの経路を、根Rか
ら葉Lへ向かってたどることができる。図2の素子におい
て、信号は上記経路に沿って進み、"0"あるいは“1”の
葉にたどり着く。信号が到着した葉を検出することによ
り、当該関数の値を決定することができる。以下では、
この信号をメッセンジャー信号と呼ぶ。この信号は、イ
ンジェクタ（messenger injector）により、図2に示さ
れた根Rにおいて、当該素子に打ち込まれる。
単純なBDD論理素子の一例を図2に示す。３つの2進入力
信号X1〜X3は、入力端子I1〜I3を介してBDDの切換ノー
ドNd1〜Nd3にそれぞれ供給される。各ノードは1つの入
力と、第1及び第2の枝にそれぞれ接続されている第1及
び第2の出力とを備えている。例えばノードNd1の場合、
入力Ndinと，第1及び第2の枝B1、B2にそれぞれ接続され
ている出力Nd1out1、Nd1out2とを備える。また、Nd2、N
d3も本図に示すように、同様な構成により、それぞれに
対応する枝に接続されている。上述したように、変数
X1、X2、X3からなる1組の入力がノードNd1、Nd2、Nd3に
与えられた場合、BDD論理素子内の一つの経路を、根Rか
ら葉Lへ向かってたどることができる。図2の素子におい
て、信号は上記経路に沿って進み、"0"あるいは“1”の
葉にたどり着く。信号が到着した葉を検出することによ
り、当該関数の値を決定することができる。以下では、
この信号をメッセンジャー信号と呼ぶ。この信号は、イ
ンジェクタ（messenger injector）により、図2に示さ
れた根Rにおいて、当該素子に打ち込まれる。
【０００６】各ノードNd1、Nd2、Nd3はそれぞれ、入力
信号Xiの状態に応じて、該ノードの出力に接続されてい
る枝間でメッセンジャー信号を切り換える、BDD切換素
子BDD1〜BDD3を含んでいる。検出回路D1、D2は、メッセ
ンジャー信号を検出するため、葉L1、L2に配置される。
比較器Aとして用いられている増幅器が、最終的な出力
を与える。もちろん、根Rと葉Lとの間を結合する複数の
ノードNdiからなる適当なカスケードにおいて、BDD1の
ようなBDD素子を利用することにより、多くの異なるBDD
ツリー（tree）を構成することができるということは明
白である。
信号Xiの状態に応じて、該ノードの出力に接続されてい
る枝間でメッセンジャー信号を切り換える、BDD切換素
子BDD1〜BDD3を含んでいる。検出回路D1、D2は、メッセ
ンジャー信号を検出するため、葉L1、L2に配置される。
比較器Aとして用いられている増幅器が、最終的な出力
を与える。もちろん、根Rと葉Lとの間を結合する複数の
ノードNdiからなる適当なカスケードにおいて、BDD1の
ようなBDD素子を利用することにより、多くの異なるBDD
ツリー（tree）を構成することができるということは明
白である。
【０００７】
【発明が解決しようとする課題】従来、上記切換ノード
はトランジスタにより実現されてきた。しかし、BDD素
子のカスケード接続の規模が大きい場合、たとえLSI回
路であっても、これらトランジスタには非常に広い設置
空間が必要となり、相当なレベルの電力を消費する。
はトランジスタにより実現されてきた。しかし、BDD素
子のカスケード接続の規模が大きい場合、たとえLSI回
路であっても、これらトランジスタには非常に広い設置
空間が必要となり、相当なレベルの電力を消費する。
【０００８】本発明は、上記問題点を解決するために改
良されたBDD論理素子を提供することを目的とする。
良されたBDD論理素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、１つの
根、データ出力を提供する複数の葉、前記根から前記葉
までメッセンジャー信号を伝える複数の枝、および、与
えられた入力信号に応じて選択的に前記枝のうち第1及
び第2の枝間で信号の切り換えを行うための、クーロン
遮蔽により制限されたレベルまで電荷を受け付けるよう
に構成された、少なくとも1つのノードを定義する、複
数の手段と、前記ノードと前記第1および第2の枝とをそ
れぞれ結合したポテンシャル障壁手段と、選択的に前記
第1および第2のいずれかの枝と前記ノード間で、電荷キ
ャリアを優先してトンネル通過させるために、与えられ
た制御信号に応じて選択的に前記ポテンシャル障壁手段
の相対レベルを変化させる手段とを含むBDD論理素子が
提供される。
根、データ出力を提供する複数の葉、前記根から前記葉
までメッセンジャー信号を伝える複数の枝、および、与
えられた入力信号に応じて選択的に前記枝のうち第1及
び第2の枝間で信号の切り換えを行うための、クーロン
遮蔽により制限されたレベルまで電荷を受け付けるよう
に構成された、少なくとも1つのノードを定義する、複
数の手段と、前記ノードと前記第1および第2の枝とをそ
れぞれ結合したポテンシャル障壁手段と、選択的に前記
第1および第2のいずれかの枝と前記ノード間で、電荷キ
ャリアを優先してトンネル通過させるために、与えられ
た制御信号に応じて選択的に前記ポテンシャル障壁手段
の相対レベルを変化させる手段とを含むBDD論理素子が
提供される。
【００１０】本発明によれば、メッセンジャー信号が単
一あるいは少数の電荷キャリア、すなわち電子で構成さ
れるように、BDD論理素子のノードをナノメータサイズ
の大きさ（以下ではナノメータスケールと略称する）で
構築することが可能となる。これは、クーロン遮蔽によ
って制限されたレベルまで電荷を受け付けるようにノー
ドが構成されているためである。以下、クーロン遮蔽の
原理について説明する。ナノメータスケールに構成され
た島構造（nanofabricated island）において、1個の電
子が加えられると、蓄電エネルギー（charging energ
y）は増加する。その結果、該蓄電エネルギーが熱エネ
ルギーよりも大きい場合には、電子は該島構造に入るこ
とはできない。これがクーロン遮蔽である。FultonとDo
lan（T. A.Fulton and G. J. Dolan, Phys. Rev. Lett.
59 (1987) 109）は、この効果を利用して、単一電子の
継続的な流れをゲート電圧により制御する単一電子トラ
ンジスタを開示している。Geerligs他（L. J. Geerlig
s, V. F., Anderegg, P. A.M. Holweg, J. E. Mooij,
H. Pothier, D. Esteve, C. Urbina and M. H. Devore
t, Phys. Rev. Lett. 64 (1990) 2691）は、外部交流ゲ
ート電圧に同期して電子を1個づつ移動させる技術を開
示している。特定数の電子の静的閉じ込めに関しては、
単一の安定状態を備える単一電子箱（P. Lafarge, H. P
othier, E. R.Williams, D. Esteve, C. Urbina and M.
H. Devoret, Z. Phys. B85 (1991) 327）や、複数の安
定状態を備える単一電子メモリ（K. Nakazato, R. J. B
laikie,J. R. A. Cleaver and H. Ahmed, Electron. Le
tt. 29 (1993) 384 and PCT/GB93/02581）が開示されて
いる。
一あるいは少数の電荷キャリア、すなわち電子で構成さ
れるように、BDD論理素子のノードをナノメータサイズ
の大きさ（以下ではナノメータスケールと略称する）で
構築することが可能となる。これは、クーロン遮蔽によ
って制限されたレベルまで電荷を受け付けるようにノー
ドが構成されているためである。以下、クーロン遮蔽の
原理について説明する。ナノメータスケールに構成され
た島構造（nanofabricated island）において、1個の電
子が加えられると、蓄電エネルギー（charging energ
y）は増加する。その結果、該蓄電エネルギーが熱エネ
ルギーよりも大きい場合には、電子は該島構造に入るこ
とはできない。これがクーロン遮蔽である。FultonとDo
lan（T. A.Fulton and G. J. Dolan, Phys. Rev. Lett.
59 (1987) 109）は、この効果を利用して、単一電子の
継続的な流れをゲート電圧により制御する単一電子トラ
ンジスタを開示している。Geerligs他（L. J. Geerlig
s, V. F., Anderegg, P. A.M. Holweg, J. E. Mooij,
H. Pothier, D. Esteve, C. Urbina and M. H. Devore
t, Phys. Rev. Lett. 64 (1990) 2691）は、外部交流ゲ
ート電圧に同期して電子を1個づつ移動させる技術を開
示している。特定数の電子の静的閉じ込めに関しては、
単一の安定状態を備える単一電子箱（P. Lafarge, H. P
othier, E. R.Williams, D. Esteve, C. Urbina and M.
H. Devoret, Z. Phys. B85 (1991) 327）や、複数の安
定状態を備える単一電子メモリ（K. Nakazato, R. J. B
laikie,J. R. A. Cleaver and H. Ahmed, Electron. Le
tt. 29 (1993) 384 and PCT/GB93/02581）が開示されて
いる。
【００１１】また、EP−A−0 562 751では、複数の格納
ノードを備える素子が開示されている。この素子には第
1および第2の安定格納状態が存在し、各ノードへの電子
の移送は、直列接続された複数のトンネル接合素子を通
して行われ、かつ、クーロン遮蔽により制限されてい
る。また、ノード間、電子状態間での切換制御を行うた
めのクロックシステムが提供されている。直列接続され
た容量および一連のトンネル接合あるいは多重トンネル
接合（multiple tunnel junction:MTJ）素子によって実
現された、ノードにおける双安定あるいは内部メモリの
概念については、Averin他（Averin D.V. and Likharev
K. K. "Possible Applications of Single Charge Tun
nelling" in H. Grabert and M. H. Devoret "Single C
harge Tunnelling" (Plenum Press, New York, 1992) p
p 311 - 332）が検討している。
ノードを備える素子が開示されている。この素子には第
1および第2の安定格納状態が存在し、各ノードへの電子
の移送は、直列接続された複数のトンネル接合素子を通
して行われ、かつ、クーロン遮蔽により制限されてい
る。また、ノード間、電子状態間での切換制御を行うた
めのクロックシステムが提供されている。直列接続され
た容量および一連のトンネル接合あるいは多重トンネル
接合（multiple tunnel junction:MTJ）素子によって実
現された、ノードにおける双安定あるいは内部メモリの
概念については、Averin他（Averin D.V. and Likharev
K. K. "Possible Applications of Single Charge Tun
nelling" in H. Grabert and M. H. Devoret "Single C
harge Tunnelling" (Plenum Press, New York, 1992) p
p 311 - 332）が検討している。
【００１２】また、本発明においては、電荷キャリア
を、前記BDD論理素子のノードと第1あるいは第2の枝と
の間を通過させるためのクロック手段を備えることが好
ましい。
を、前記BDD論理素子のノードと第1あるいは第2の枝と
の間を通過させるためのクロック手段を備えることが好
ましい。
【００１３】また、ノードと2つの枝の間の前記ポテン
シャル障壁手段が、多重トンネル障壁構成をそなえるこ
とが好ましい。これらの構成ではサイドゲートを設けて
もよい。該サイドゲートに前記入力信号を供給する構成
としてもよい。
シャル障壁手段が、多重トンネル障壁構成をそなえるこ
とが好ましい。これらの構成ではサイドゲートを設けて
もよい。該サイドゲートに前記入力信号を供給する構成
としてもよい。
【００１４】各トンネル障壁構成は、基板中のδドープ
層（δdoped layer）から形成された伝導チャンネルを
備え、該チャンネルが多重トンネル接合の特性を示すよ
うに、幅が制限された領域を含む構成としてもよい。サ
イドゲートは、前記伝導チャンネルの上に配置される伝
導トラックからなる構成としてもよい。
層（δdoped layer）から形成された伝導チャンネルを
備え、該チャンネルが多重トンネル接合の特性を示すよ
うに、幅が制限された領域を含む構成としてもよい。サ
イドゲートは、前記伝導チャンネルの上に配置される伝
導トラックからなる構成としてもよい。
【００１５】
【発明の実施の形態】以下、本発明をより良く理解する
ために、その実施形態を図面を参照して説明する。
ために、その実施形態を図面を参照して説明する。
【００１６】図3は、例えば図2に示されているBDD論理
ツリーで使用する、本発明を適用したBDDノードの一構
成例を示す。このノード構成は、メッセンジャー信号用
の入力1と、ノード2と、BDD論理ツリーの第1および第2
の枝を接続するための出力接続端子3、4とを備えてい
る。多重トンネル接合素子MTJ1、2、3は、図3に示すよ
うに、ノード2と端子1、3、4との間に接続されている。
多重トンネル接合素子の各々には、サイドゲート6に印
加されるべきバイアス電圧Viが、電圧源５から供給され
る。したがって、MTJ2、3においては、サイドゲート
62、63にはサイドゲート電圧V2、V3がそれぞれ供給され
る。
ツリーで使用する、本発明を適用したBDDノードの一構
成例を示す。このノード構成は、メッセンジャー信号用
の入力1と、ノード2と、BDD論理ツリーの第1および第2
の枝を接続するための出力接続端子3、4とを備えてい
る。多重トンネル接合素子MTJ1、2、3は、図3に示すよ
うに、ノード2と端子1、3、4との間に接続されている。
多重トンネル接合素子の各々には、サイドゲート6に印
加されるべきバイアス電圧Viが、電圧源５から供給され
る。したがって、MTJ2、3においては、サイドゲート
62、63にはサイドゲート電圧V2、V3がそれぞれ供給され
る。
【００１７】電源７からのクロック電圧Vcは、容量Cgを
通してノード2に印加される。
通してノード2に印加される。
【００１８】以下でより詳細に説明されるように、クロ
ック波形の最初の1/2周期では、単一の電子、あるい
は、例えば10未満の電子のグループから構成される、メ
ッセンジャー信号が、MTJ1の障壁構造を通り、ノード2
へトンネル通過する。正確に定まった数の電子が上記構
造をトンネル通過する。これは、クーロン遮蔽効果によ
り、ノード2で到達しうる電荷が制限されるためであ
る。クロック波形の次の1/2周期では、メッセンジャー
信号を構成する電子は、ノード2からMTJ2あるいは3の障
壁構造を通って、端子3あるいは端子4へトンネル通過さ
せられる。選択される経路は、サイドゲート電圧V2、V3
の相対的な値に応じて決まる。
ック波形の最初の1/2周期では、単一の電子、あるい
は、例えば10未満の電子のグループから構成される、メ
ッセンジャー信号が、MTJ1の障壁構造を通り、ノード2
へトンネル通過する。正確に定まった数の電子が上記構
造をトンネル通過する。これは、クーロン遮蔽効果によ
り、ノード2で到達しうる電荷が制限されるためであ
る。クロック波形の次の1/2周期では、メッセンジャー
信号を構成する電子は、ノード2からMTJ2あるいは3の障
壁構造を通って、端子3あるいは端子4へトンネル通過さ
せられる。選択される経路は、サイドゲート電圧V2、V3
の相対的な値に応じて決まる。
【００１９】多重トンネル接合素子の構成をより詳細に
説明する。ここで言う「多重トンネル接合素子（MT
J）」とは、2以上のトンネル素子が直列接続された素子
を意味する。MTJの特性を説明するために、図4、図5を
参照して、MTJの構成を詳細に説明する。図4に示すよう
にノード2に接続されたMTJでは、当該素子の一方におけ
る電荷の絶対値が臨界電荷Qcよりも小さい場合、すなわ
ち-Qc<Q<Qcの場合には、MTJを通過する単一電子の移動
はクーロン遮蔽によって禁止される。臨界電荷Qcは以下
の式で与えられる。
説明する。ここで言う「多重トンネル接合素子（MT
J）」とは、2以上のトンネル素子が直列接続された素子
を意味する。MTJの特性を説明するために、図4、図5を
参照して、MTJの構成を詳細に説明する。図4に示すよう
にノード2に接続されたMTJでは、当該素子の一方におけ
る電荷の絶対値が臨界電荷Qcよりも小さい場合、すなわ
ち-Qc<Q<Qcの場合には、MTJを通過する単一電子の移動
はクーロン遮蔽によって禁止される。臨界電荷Qcは以下
の式で与えられる。
【００２０】
【数１】
【００２１】ここで、ΣCは全体の容量C+Cg+Csであり、
CはMTJの容量、Cgはゲート容量、Csは寄生容量である。
Δは多重ステートの状況を決定するもので、以下の式に
よって与えられる。
CはMTJの容量、Cgはゲート容量、Csは寄生容量である。
Δは多重ステートの状況を決定するもので、以下の式に
よって与えられる。
【００２２】
【数２】
【００２３】ここで、NはMTJ内のトンネル接合の数であ
る。ノード2での電圧Vは以下の式で与えられる。
る。ノード2での電圧Vは以下の式で与えられる。
【００２４】
【数３】
【００２５】ここで、nはノードでの過剰電子の数であ
る。
る。
【００２６】数3は、図5にプロットされているように、
nの異なる値に対応する、点線で示された一連の平行線
から構成される。クーロン遮蔽内の範囲−Qc/C<V<Qc/C
では、電子はメモリノード2から入ることも出ることも
できない。クーロン遮蔽によって設定された+−Qc/Cに
対応する、メモリノード２の電圧の上限＋Vcおよび下限
−Vcを鎖線で図5に示す。Vがこのクーロン遮蔽範囲の境
界に達すると、ノード2内のエネルギーを該クーロン遮
蔽範囲内に留めるために、1個の電子が流入あるいは流
出する。eΔ/Cgよりも大きな値のゲート電圧パルスVgを
印加することにより、ノード2の電子の数を変化させる
ことができる。これについては以下で、より詳細に説明
する。
nの異なる値に対応する、点線で示された一連の平行線
から構成される。クーロン遮蔽内の範囲−Qc/C<V<Qc/C
では、電子はメモリノード2から入ることも出ることも
できない。クーロン遮蔽によって設定された+−Qc/Cに
対応する、メモリノード２の電圧の上限＋Vcおよび下限
−Vcを鎖線で図5に示す。Vがこのクーロン遮蔽範囲の境
界に達すると、ノード2内のエネルギーを該クーロン遮
蔽範囲内に留めるために、1個の電子が流入あるいは流
出する。eΔ/Cgよりも大きな値のゲート電圧パルスVgを
印加することにより、ノード2の電子の数を変化させる
ことができる。これについては以下で、より詳細に説明
する。
【００２７】結果として得られる特性はヒステレシスを
示し、これは図5において実線で表される。図5に示す範
囲の最低値Vglからゲート電圧が上昇する場合を考える
と、特性は、n=−3（ノード2において3個の電子が不
足）の線（a）に沿って、ノード2の電圧がクーロン遮蔽
の限界Vc=Qc/Cに到達するまで移動する。その後、ノー
ド2はこのクーロン遮蔽効果により1つの電子を得るが、
ノード電圧Vがクーロン遮蔽により制限されているた
め、該特性はn=−2の線へジャンプする。ゲート電圧が
その最高値Vguへ向かって徐々に上昇するに従い、メモ
リノードの電子状態は、ノード2において3個の電子が過
剰になるまで、すなわちn=3となるまで、段階的に増加
する。その後、ゲート電圧Vgが減少すると、メモリノー
ド2の電圧は、クーロン遮蔽の下限−Vc=−Qc/Cに達する
まで、n=3の線（b）に沿って減少する。以降は、ゲート
電圧がその最低値Vglまで減少するに伴い、ノードの電
子状態は、n=−3となるまで段階的に減少する。
示し、これは図5において実線で表される。図5に示す範
囲の最低値Vglからゲート電圧が上昇する場合を考える
と、特性は、n=−3（ノード2において3個の電子が不
足）の線（a）に沿って、ノード2の電圧がクーロン遮蔽
の限界Vc=Qc/Cに到達するまで移動する。その後、ノー
ド2はこのクーロン遮蔽効果により1つの電子を得るが、
ノード電圧Vがクーロン遮蔽により制限されているた
め、該特性はn=−2の線へジャンプする。ゲート電圧が
その最高値Vguへ向かって徐々に上昇するに従い、メモ
リノードの電子状態は、ノード2において3個の電子が過
剰になるまで、すなわちn=3となるまで、段階的に増加
する。その後、ゲート電圧Vgが減少すると、メモリノー
ド2の電圧は、クーロン遮蔽の下限−Vc=−Qc/Cに達する
まで、n=3の線（b）に沿って減少する。以降は、ゲート
電圧がその最低値Vglまで減少するに伴い、ノードの電
子状態は、n=−3となるまで段階的に減少する。
【００２８】ゲート電圧が0の場合には、図5に示すよう
に、ノード2は2つの安定状態（本例ではn=＋−2）を備
えると考えられ、これをメモリとして利用することがで
きる。
に、ノード2は2つの安定状態（本例ではn=＋−2）を備
えると考えられ、これをメモリとして利用することがで
きる。
【００２９】一般的に、1ビットの情報は+nおよび−n電
子数状態で表すことができる。ここで、nは（Δ+1）/2
の整数部により与えられる。Δ<1の条件を満足するよう
に容量を選択することにより、2進符号は単一電子の存
在あるいは欠乏により表すことができる。詳細は、例え
ばPCT/GB93/02581に開示されている。
子数状態で表すことができる。ここで、nは（Δ+1）/2
の整数部により与えられる。Δ<1の条件を満足するよう
に容量を選択することにより、2進符号は単一電子の存
在あるいは欠乏により表すことができる。詳細は、例え
ばPCT/GB93/02581に開示されている。
【００３０】次に、図4のサイドゲート6にサイドゲート
電圧を印加することによって得られる効果について、詳
細に説明する。図5から、クーロン遮蔽はメモリノード
電圧が+Vcと−Vcとの間にある場合に起こる。サイドゲ
ート電圧によれば、クーロン遮蔽電圧Vcを変化させるこ
とができる。すなわち、クーロン遮蔽の電圧範囲8（図5
参照）は、図4に示すサイドゲート6に印加するサイドゲ
ート電圧を変えることで、変化させることができる。こ
の詳細については、前述のPCT/GB93/02581に開示されて
いる。
電圧を印加することによって得られる効果について、詳
細に説明する。図5から、クーロン遮蔽はメモリノード
電圧が+Vcと−Vcとの間にある場合に起こる。サイドゲ
ート電圧によれば、クーロン遮蔽電圧Vcを変化させるこ
とができる。すなわち、クーロン遮蔽の電圧範囲8（図5
参照）は、図4に示すサイドゲート6に印加するサイドゲ
ート電圧を変えることで、変化させることができる。こ
の詳細については、前述のPCT/GB93/02581に開示されて
いる。
【００３１】図6には、図3の回路構成に示されているMT
J1、MTJ2、MTJ3のクーロン遮蔽電圧範囲81、82、83の配
置が示されている。ノード2に印加されるクロック電圧V
clは、図6に示すように、最低値Vcl minと最高値V
cl maxとの間で変化するものである。
J1、MTJ2、MTJ3のクーロン遮蔽電圧範囲81、82、83の配
置が示されている。ノード2に印加されるクロック電圧V
clは、図6に示すように、最低値Vcl minと最高値V
cl maxとの間で変化するものである。
【００３２】動作に際しては、クロック電圧Vclが最高
値から最低値へ向かって減少されると、図6に示す特性
は、MTJ1のクーロン遮蔽の限界、すなわち−Vc1に達す
るまで、線（b）に沿って下降する。
値から最低値へ向かって減少されると、図6に示す特性
は、MTJ1のクーロン遮蔽の限界、すなわち−Vc1に達す
るまで、線（b）に沿って下降する。
【００３３】クロック電圧がさらに減少すると、電子が
MTJ1の多重トンネル障壁をトンネル通過する。クロック
電圧がその最低値Vcl minに達するまで、次々に起こる
電子の障壁トンネリングの結果、ノード2の電子状態はn
=2からn=−3まで変化する。クロック電圧が上昇する場
合、特性はn=−3の状態に対する線（a）に沿って移動す
る。これはクーロン遮蔽限界に達するまで続く。本例に
おいては、前記限界は、MTJ2に対するクーロン遮蔽限界
電圧、すなわち+Vc2により設定される。線（a）で表さ
れた特性が+Vc2に達すると、MTJ2による障壁を１つの電
子がトンネル通過し、該特性がn=−2の状態へジャンプ
する。クロック電圧Vclがさらに上昇すると、n=2の状態
に達するまで、さらなる電子トンネリングが起こる。し
たがって、ノード2からの電子はMTJ2をトンネル通過し
て、図3の端子3へ達する。
MTJ1の多重トンネル障壁をトンネル通過する。クロック
電圧がその最低値Vcl minに達するまで、次々に起こる
電子の障壁トンネリングの結果、ノード2の電子状態はn
=2からn=−3まで変化する。クロック電圧が上昇する場
合、特性はn=−3の状態に対する線（a）に沿って移動す
る。これはクーロン遮蔽限界に達するまで続く。本例に
おいては、前記限界は、MTJ2に対するクーロン遮蔽限界
電圧、すなわち+Vc2により設定される。線（a）で表さ
れた特性が+Vc2に達すると、MTJ2による障壁を１つの電
子がトンネル通過し、該特性がn=−2の状態へジャンプ
する。クロック電圧Vclがさらに上昇すると、n=2の状態
に達するまで、さらなる電子トンネリングが起こる。し
たがって、ノード2からの電子はMTJ2をトンネル通過し
て、図3の端子3へ達する。
【００３４】前述したように、クーロン遮蔽電圧+Vc2と
それに対応する+Vc3は、各MTJのサイドゲート電圧V2、V
3によってそれぞれ設定される。したがって、サイドゲ
ート電圧を適切に調整して+Vc3のレベルを<Vc2とするこ
とで、電子が、MTJ2を通過して端子3へ達するのではな
く、優先的にMTJ3の障壁をトンネル通過して端子4へ達
するように構成できるのは明らかである。すなわち、サ
イドゲート電圧V2およびV3の設定により、電子を端子3
および4のいずれかをトンネル通過させることが可能と
なる。さらに、クロック電圧の各周期においてトンネル
通過する電子の数は、電圧振幅Vclによって決定され
る。本素子は、クロック電圧の1周期毎にある特定数の
電子をノード2へ出し入れさせるターンスタイル（turns
tile：回転式改札口）のように動作する。本例では、1
周期毎に6個の電子がノードへ出入りする。
それに対応する+Vc3は、各MTJのサイドゲート電圧V2、V
3によってそれぞれ設定される。したがって、サイドゲ
ート電圧を適切に調整して+Vc3のレベルを<Vc2とするこ
とで、電子が、MTJ2を通過して端子3へ達するのではな
く、優先的にMTJ3の障壁をトンネル通過して端子4へ達
するように構成できるのは明らかである。すなわち、サ
イドゲート電圧V2およびV3の設定により、電子を端子3
および4のいずれかをトンネル通過させることが可能と
なる。さらに、クロック電圧の各周期においてトンネル
通過する電子の数は、電圧振幅Vclによって決定され
る。本素子は、クロック電圧の1周期毎にある特定数の
電子をノード2へ出し入れさせるターンスタイル（turns
tile：回転式改札口）のように動作する。本例では、1
周期毎に6個の電子がノードへ出入りする。
【００３５】次に、MTJの構成について説明する。クー
ロン遮蔽効果を利用するためには、蓄電エネルギーが熱
エネルギーより大きくなるように、構造を充分に小さく
する必要がある。これは、蓄電エネルギーが線形的な大
きさ（linear scale）の逆数にほぼ比例するためであ
る。充分に小さな構造を実現するには、図7（a）に示す
ように、δドープされたGaAs材料のサイドゲート構造を
利用することができる。細長い形状の電子チャンネル9
は、GaAs基板11の表面から30nm下方に位置し、原子層数
層の厚さを備える、δドープ層10に形成される。層9に
は、通常、5×1012cm-2の濃度のSiが添加され、様々な
層が分子ビームエピタキシー（MBE）あるいは有機金属
気相成長（MOCVD）技術によって成長される。両プロセ
スでは、ドーパント層の厚さを単一原子層の厚さで挿入
することが可能で、その結果得られる部材がδドープさ
れたものと呼ばれている（Nakazato, K., Thornton, T.
J., White, J., and Ahmed, H.、 "Single-electron eff
ects in a point contact using a side-gating in de
lta-doped layers", Appl. Phys. Lett., 1992, 61, 31
45）。MTJを形成するために、サイドゲート13、およ
び、該サイドゲートに対応する所定の距離だけ離れた細
いくびれ部12が、電子ビームリソグラフィおよび湿式エ
ッチングにより、深さ120nmまで定義づけが行われる。
サイドゲートに負電圧を印加することにより、電子のフ
ェルミエネルギーを変化させ、電子チャンネルの端部か
ら電子を追い返すことができるため、接合部の抵抗を制
御することができる。
ロン遮蔽効果を利用するためには、蓄電エネルギーが熱
エネルギーより大きくなるように、構造を充分に小さく
する必要がある。これは、蓄電エネルギーが線形的な大
きさ（linear scale）の逆数にほぼ比例するためであ
る。充分に小さな構造を実現するには、図7（a）に示す
ように、δドープされたGaAs材料のサイドゲート構造を
利用することができる。細長い形状の電子チャンネル9
は、GaAs基板11の表面から30nm下方に位置し、原子層数
層の厚さを備える、δドープ層10に形成される。層9に
は、通常、5×1012cm-2の濃度のSiが添加され、様々な
層が分子ビームエピタキシー（MBE）あるいは有機金属
気相成長（MOCVD）技術によって成長される。両プロセ
スでは、ドーパント層の厚さを単一原子層の厚さで挿入
することが可能で、その結果得られる部材がδドープさ
れたものと呼ばれている（Nakazato, K., Thornton, T.
J., White, J., and Ahmed, H.、 "Single-electron eff
ects in a point contact using a side-gating in de
lta-doped layers", Appl. Phys. Lett., 1992, 61, 31
45）。MTJを形成するために、サイドゲート13、およ
び、該サイドゲートに対応する所定の距離だけ離れた細
いくびれ部12が、電子ビームリソグラフィおよび湿式エ
ッチングにより、深さ120nmまで定義づけが行われる。
サイドゲートに負電圧を印加することにより、電子のフ
ェルミエネルギーを変化させ、電子チャンネルの端部か
ら電子を追い返すことができるため、接合部の抵抗を制
御することができる。
【００３６】プロセス変数の具体的な例を挙げる。本例
では、MTJが、幅500nm、長さ200nmのマスクでエッチン
グしたくびれ部により構成された。このマスクの最も狭
い部分（サイドゲートとチャンネルとの距離）の幅は15
0nmであった。このパターンは、電子ビーム（EB）リソ
グラフィおよび湿式エッチングにより定義づけが行われ
た。EB露光は、δドープされたGaAsウエハー上にPMMA
（polymethylmetacrylate）を150nmの厚さに塗布して行
われた。露光後には、強く露光されている領域だけを現
像するように、弱い現像液（methyl-isobutyl-ketone :
isopropyl-alcohol = 1:5）を用いて30秒間の現像処理
が行われた。残っているレジストを20秒間のO2プラズマ
エッチングで除いた後、δドープされたGaAs層がH3PO4:
H2O2:H2O =1:2:40の溶液でエッチングされた。トレンチ
の深さは、エッチング時間を調整することで120nmとな
るように制御された。
では、MTJが、幅500nm、長さ200nmのマスクでエッチン
グしたくびれ部により構成された。このマスクの最も狭
い部分（サイドゲートとチャンネルとの距離）の幅は15
0nmであった。このパターンは、電子ビーム（EB）リソ
グラフィおよび湿式エッチングにより定義づけが行われ
た。EB露光は、δドープされたGaAsウエハー上にPMMA
（polymethylmetacrylate）を150nmの厚さに塗布して行
われた。露光後には、強く露光されている領域だけを現
像するように、弱い現像液（methyl-isobutyl-ketone :
isopropyl-alcohol = 1:5）を用いて30秒間の現像処理
が行われた。残っているレジストを20秒間のO2プラズマ
エッチングで除いた後、δドープされたGaAs層がH3PO4:
H2O2:H2O =1:2:40の溶液でエッチングされた。トレンチ
の深さは、エッチング時間を調整することで120nmとな
るように制御された。
【００３７】観察されたクーロンギャップ電圧e/2C〜15
mVから、MTJの全体容量Cは5aFと推定される。この特性
は、ドナー原子のポテンシャルにより分離されている一
連の微小セグメントを想定し、一連の単一電子トランジ
スタを形成することにより説明することができる。複数
の島構造の生成は、また、微小セグメント間の共鳴トン
ネリングによる負抵抗が観察されている、強度にピンチ
オフされた動作領域の測定、および、標準単一粒子の回
帰的グリーン関数技術（standard single-particle rec
ursive Green's function techniques）を用いてモデル
化されたコンダクタンスの計算（R. J. Blaikie, K. Na
kazato, R. B. S. Oakeshott, J. R. A.Cleaver and H.
Ahmed, Appl. Phys. Lett. 64 (1994) 118）によって
サポートされている。長さ60nm、幅30nmのくびれ部内に
おけるポテンシャル形状の計算値を図7（b）に示す。こ
のチャンネル内には大きなポテンシャル変動（〜30me
V）が存在し、ランダム不純物構造（random impurity c
onfiguration）を用いた本シミュレーションでは，5つ
のポテンシャル井戸が明確となっている。
mVから、MTJの全体容量Cは5aFと推定される。この特性
は、ドナー原子のポテンシャルにより分離されている一
連の微小セグメントを想定し、一連の単一電子トランジ
スタを形成することにより説明することができる。複数
の島構造の生成は、また、微小セグメント間の共鳴トン
ネリングによる負抵抗が観察されている、強度にピンチ
オフされた動作領域の測定、および、標準単一粒子の回
帰的グリーン関数技術（standard single-particle rec
ursive Green's function techniques）を用いてモデル
化されたコンダクタンスの計算（R. J. Blaikie, K. Na
kazato, R. B. S. Oakeshott, J. R. A.Cleaver and H.
Ahmed, Appl. Phys. Lett. 64 (1994) 118）によって
サポートされている。長さ60nm、幅30nmのくびれ部内に
おけるポテンシャル形状の計算値を図7（b）に示す。こ
のチャンネル内には大きなポテンシャル変動（〜30me
V）が存在し、ランダム不純物構造（random impurity c
onfiguration）を用いた本シミュレーションでは，5つ
のポテンシャル井戸が明確となっている。
【００３８】図3を参照して説明した、δドープ層内の
サイドゲートを備えるMTJを用いたBDD論理素子から構成
されるテストチップが作製された。クロック波形Vclと
して6MHzのrf信号が図3のノード2に印加された場合、図
8に示されるような明確なスイッチング特性が得られ
た。MTJ2、MTJ3をそれぞれ通過する電流I2、I3が、当該
論理素子の両端に10mVの電圧を印加した状態で測定され
た。ゲート電圧V3は0に固定された。ゲート電圧V2が0に
設定された場合には、電子はMTJ2およびMTJ3を均等に通
過した。ゲート電圧V2が減少された場合には、MTJ2のク
ーロン遮蔽領域が拡大し、電子の流れがMTJ2からMTJ3へ
切り換わった。
サイドゲートを備えるMTJを用いたBDD論理素子から構成
されるテストチップが作製された。クロック波形Vclと
して6MHzのrf信号が図3のノード2に印加された場合、図
8に示されるような明確なスイッチング特性が得られ
た。MTJ2、MTJ3をそれぞれ通過する電流I2、I3が、当該
論理素子の両端に10mVの電圧を印加した状態で測定され
た。ゲート電圧V3は0に固定された。ゲート電圧V2が0に
設定された場合には、電子はMTJ2およびMTJ3を均等に通
過した。ゲート電圧V2が減少された場合には、MTJ2のク
ーロン遮蔽領域が拡大し、電子の流れがMTJ2からMTJ3へ
切り換わった。
【００３９】図3を参照して述べた方式でMTJを利用した
BDD論理素子を用いて、図1に示されたBDDにより論理関
数（X1+X2）X3を実現したものを図9に示す。各入力信号
Xは、図10に示すように、1対の相補型電圧+−Vを備えて
いる。すなわち、ノードNd1については、入力信号X
1が、MTJ2およびMTJ3のサイドゲート6に印加される。同
様に、ノードNd2については、入力信号X2が、MTJ4およ
びMTJ5のサイドゲートにそれぞれ印加される。クロック
波形Φは、図11に示すように、回路中の様々な位置に印
加される。クロック波形は、図12に示すような形状で発
生される。同図に示すような位相差をそれぞれ備えた、
4つのクロック波形Φ1〜Φ4が印加されている。すなわ
ち、ノードNd1の場合、クロック波形Φ1によって、分離
された電子のパケットが次々に、MTJ1をトンネル通過し
てノードNd1へ達することになる。また、入力信号X
1は、その符号（＋／−）に応じて、図6を用いて説明し
た原理に基づき、前記電子パケットがMTJ2およびMTJ3の
うちいずれを通るべきかを決定せしめる。ここで、当該
素子の動作においては必ずしも必要とされていないた
め、MTJ1にはサイドゲートが備えられていない。同様
に、MTJ6においてもサイドゲートは含まれていない。MT
J6は、BDDツリーを通過する信号間の位相関係を正しく
維持するために備えられており、MTJ6とMTJ3とは連動し
てターンスタイルとして動作する。同様に、MTJ7とMTJ4
とは連動してターンスタイルとして動作し、BDDツリー
を通過する信号間の位相関係を正しく維持する。
BDD論理素子を用いて、図1に示されたBDDにより論理関
数（X1+X2）X3を実現したものを図9に示す。各入力信号
Xは、図10に示すように、1対の相補型電圧+−Vを備えて
いる。すなわち、ノードNd1については、入力信号X
1が、MTJ2およびMTJ3のサイドゲート6に印加される。同
様に、ノードNd2については、入力信号X2が、MTJ4およ
びMTJ5のサイドゲートにそれぞれ印加される。クロック
波形Φは、図11に示すように、回路中の様々な位置に印
加される。クロック波形は、図12に示すような形状で発
生される。同図に示すような位相差をそれぞれ備えた、
4つのクロック波形Φ1〜Φ4が印加されている。すなわ
ち、ノードNd1の場合、クロック波形Φ1によって、分離
された電子のパケットが次々に、MTJ1をトンネル通過し
てノードNd1へ達することになる。また、入力信号X
1は、その符号（＋／−）に応じて、図6を用いて説明し
た原理に基づき、前記電子パケットがMTJ2およびMTJ3の
うちいずれを通るべきかを決定せしめる。ここで、当該
素子の動作においては必ずしも必要とされていないた
め、MTJ1にはサイドゲートが備えられていない。同様
に、MTJ6においてもサイドゲートは含まれていない。MT
J6は、BDDツリーを通過する信号間の位相関係を正しく
維持するために備えられており、MTJ6とMTJ3とは連動し
てターンスタイルとして動作する。同様に、MTJ7とMTJ4
とは連動してターンスタイルとして動作し、BDDツリー
を通過する信号間の位相関係を正しく維持する。
【００４０】図13は、2相クロック領域を使用して、MTJ
6およびMTJ7の省略を可能とした改良例を示す。本例は
素子構造を簡素化できるという利点があるが、図9の回
路と比較すると、図13の各ノードの容量が大きくなるた
め、消費電力が大きくなるという不利な点がある。実用
においては、図9および図13により説明された2相および
4相技術を、1つの回路で組み合わせることができる。
6およびMTJ7の省略を可能とした改良例を示す。本例は
素子構造を簡素化できるという利点があるが、図9の回
路と比較すると、図13の各ノードの容量が大きくなるた
め、消費電力が大きくなるという不利な点がある。実用
においては、図9および図13により説明された2相および
4相技術を、1つの回路で組み合わせることができる。
【００４１】図3に示されたBDD論理回路素子を複数個、
異なる方法で組み合わせることにより、異なるBDDツリ
ーを実現することができる。この概略を図14に示す。図
14は、図13の回路の改良で、符号14が示す簡易形状によ
ってBDD論理ツリーが示されている。第1および第2のCMO
SインバータA1、A2は、端子T1、T2に従来の2進出力電圧
を供給するように、葉L1、L2を構成するノードの電子状
態に応答する。CMOSインバータ出力ステージA1、A2の他
の構成例を図15に示す。CMOSトランジスタによる配置に
代わり、例えば単一電子トランジスタあるいはゲート付
きのMTJを、他の出力ステージとして用いることもでき
る。
異なる方法で組み合わせることにより、異なるBDDツリ
ーを実現することができる。この概略を図14に示す。図
14は、図13の回路の改良で、符号14が示す簡易形状によ
ってBDD論理ツリーが示されている。第1および第2のCMO
SインバータA1、A2は、端子T1、T2に従来の2進出力電圧
を供給するように、葉L1、L2を構成するノードの電子状
態に応答する。CMOSインバータ出力ステージA1、A2の他
の構成例を図15に示す。CMOSトランジスタによる配置に
代わり、例えば単一電子トランジスタあるいはゲート付
きのMTJを、他の出力ステージとして用いることもでき
る。
【００４２】図7（a）および（b）で説明したように、
サイドゲートを備えるMTJを用いてBDDツリーを構成する
ことができるが、その一方で、全ての素子のサイドゲー
トとチャンネルとは同じ平面、すなわち同じδドープ層
から形成されているという不利な点がある。このような
回路構成では、様々な伝導トラックが互いに重なり合わ
ないように設計される必要性がある、という不利な点を
備えている。複雑な論理回路において回路構成を最適化
するには、多層間相互接続（multi-layer interconnect
ion）を用いる方がより簡単である。
サイドゲートを備えるMTJを用いてBDDツリーを構成する
ことができるが、その一方で、全ての素子のサイドゲー
トとチャンネルとは同じ平面、すなわち同じδドープ層
から形成されているという不利な点がある。このような
回路構成では、様々な伝導トラックが互いに重なり合わ
ないように設計される必要性がある、という不利な点を
備えている。複雑な論理回路において回路構成を最適化
するには、多層間相互接続（multi-layer interconnect
ion）を用いる方がより簡単である。
【００４３】MTJの他の構成例を図16に示す。図16に示
すように、本例のMTJは、図7（a）に示された原理によ
って形成された伝導トラック9に、基板11上のδドープ
層10のくびれ部15を備えている。本例では、導電体9の
両側に対称的な切り欠き領域16a、16bを設けることでく
びれ部15が形成される。ゲートに電圧を印加するための
金属ゲート層17は、図7（a）に示されたサイドゲート13
に電圧が印加された場合と機能的に同様な効果を作り出
す。
すように、本例のMTJは、図7（a）に示された原理によ
って形成された伝導トラック9に、基板11上のδドープ
層10のくびれ部15を備えている。本例では、導電体9の
両側に対称的な切り欠き領域16a、16bを設けることでく
びれ部15が形成される。ゲートに電圧を印加するための
金属ゲート層17は、図7（a）に示されたサイドゲート13
に電圧が印加された場合と機能的に同様な効果を作り出
す。
【００４４】図16に示すMTJの製造方法の一例を、図18
〜21を参照して説明する。図17が示すように、δドープ
層10は、MOCVDによりGaAs基板11上に成長される。δド
ープ層10は、表面から30nm下方に形成され、濃度5×10
12 cm-2のSiが添加された。キャリア濃度は、液体ヘリ
ウム温度でのホール抵抗測定から、4×1012 cm-2と推定
される。電子ビームリソグラフィによるレジストのパタ
ーニングの後、基板表面に40nmの厚さでアルミニウムを
蒸着し、リフトオフ法によりパターン処理して、図17に
示す構造を形成する。
〜21を参照して説明する。図17が示すように、δドープ
層10は、MOCVDによりGaAs基板11上に成長される。δド
ープ層10は、表面から30nm下方に形成され、濃度5×10
12 cm-2のSiが添加された。キャリア濃度は、液体ヘリ
ウム温度でのホール抵抗測定から、4×1012 cm-2と推定
される。電子ビームリソグラフィによるレジストのパタ
ーニングの後、基板表面に40nmの厚さでアルミニウムを
蒸着し、リフトオフ法によりパターン処理して、図17に
示す構造を形成する。
【００４５】図18が示すように、厚さ450nmのPMMAのマ
スク19を上記構造に堆積し、電子ビームリソグラフィに
よるパターン処理によって横断トラック19aが形成され
た。その後、クエン酸（citric acid）:H2O2(6%) = 2:1
溶液を用いた等方性湿式エッチングを行い、領域16a、1
6bとそれに対応するδドープ層10のくびれ部15を形成す
るように、トラック19aを120nmの深さまでエッチングし
た。
スク19を上記構造に堆積し、電子ビームリソグラフィに
よるパターン処理によって横断トラック19aが形成され
た。その後、クエン酸（citric acid）:H2O2(6%) = 2:1
溶液を用いた等方性湿式エッチングを行い、領域16a、1
6bとそれに対応するδドープ層10のくびれ部15を形成す
るように、トラック19aを120nmの深さまでエッチングし
た。
【００４６】図19が示すように、250nmの厚さに金が蒸
着され、ゲート電極17を形成するようにリフトオフ法に
よってパターン処理された。その後、堆積されたAl層19
とAu層17をマスクとして用いた、SiCl4とArガス内での
反応性イオンエッチング法によって、GaAs基板は深さ12
0nmまでエッチングされ、図20に示すように領域20a、20
bからGaAsを除去する。
着され、ゲート電極17を形成するようにリフトオフ法に
よってパターン処理された。その後、堆積されたAl層19
とAu層17をマスクとして用いた、SiCl4とArガス内での
反応性イオンエッチング法によって、GaAs基板は深さ12
0nmまでエッチングされ、図20に示すように領域20a、20
bからGaAsを除去する。
【００４７】その後、Al層18がMF319現像液により除去
され、図21に示されるような最終形状が形成された。上
述の方法により構成された素子の電子顕微鏡図を図22に
示す。
され、図21に示されるような最終形状が形成された。上
述の方法により構成された素子の電子顕微鏡図を図22に
示す。
【００４８】上述した本発明の例においては、様々な変
更や修正が可能である。サイドゲートを備えたMTJを利
用した例について説明したが、前述したようなサイドゲ
ートによるスイッチング機能に類似した選択的スイッチ
動作を実現するために、遮蔽電圧が可変であれば、他の
単一電子素子を用いることもできる。
更や修正が可能である。サイドゲートを備えたMTJを利
用した例について説明したが、前述したようなサイドゲ
ートによるスイッチング機能に類似した選択的スイッチ
動作を実現するために、遮蔽電圧が可変であれば、他の
単一電子素子を用いることもできる。
【００４９】本発明によるBDD論理素子に使用可能な極
微小トンネル接合（ultra-small tunnel junction）を
実現するために、これまで多数の異なる技術が利用され
てきた。これらの技術としては、ダブルアングルAl蒸着
（G. J. Dolan, Appl. Phys. Lett. 31 (1977) 33
7）、および、GaAs／AlGaAsのヘテロ界面に形成された2
次元電子ガス（2DEG）のショットキーゲート閉じ込め
（U. Meirav, M. A. Kastner and S. J. Wind, Phys. R
ev. Lett. 65 (1990) 771, および L. P. Kouwenhoven,
N. C. van der Vaart, A. T. Johnson, W. Kool, C. J.
P. M. Harmans, J. G.Williamson, and A. A. M. Star
ing, Z. Phys. B - Condensed Matter 85 (1991) 367）
がある。近年では、in-planeゲート2DEG（H. Pothier,
J. Weis, R. J.Haug, K. v. Klitzing and K. Ploog, A
ppl. Phys. Lett. 62 (1993) 3174）、silicon-on-insu
lator（SOI）（D. Ali and H. Ahmed, Appl. Phys. Let
t. 64 (1994) 2119），2重ゲートを備えたSi MOS（H. M
atsuoka, T. Ichiguchi, T. Yoshimura and E. Takeda,
Appl. Phys. Lett. 64 (1994) 586）、SiGe構造（D.
J.Paul, J. R. A. Cleaver, H. Ahmed and T. E. Whal
l, Appl. Phys. Lett. 63(1993) 631）等、いくつかの
新たな半導体構造において単一電子効果が観測された。
微小トンネル接合（ultra-small tunnel junction）を
実現するために、これまで多数の異なる技術が利用され
てきた。これらの技術としては、ダブルアングルAl蒸着
（G. J. Dolan, Appl. Phys. Lett. 31 (1977) 33
7）、および、GaAs／AlGaAsのヘテロ界面に形成された2
次元電子ガス（2DEG）のショットキーゲート閉じ込め
（U. Meirav, M. A. Kastner and S. J. Wind, Phys. R
ev. Lett. 65 (1990) 771, および L. P. Kouwenhoven,
N. C. van der Vaart, A. T. Johnson, W. Kool, C. J.
P. M. Harmans, J. G.Williamson, and A. A. M. Star
ing, Z. Phys. B - Condensed Matter 85 (1991) 367）
がある。近年では、in-planeゲート2DEG（H. Pothier,
J. Weis, R. J.Haug, K. v. Klitzing and K. Ploog, A
ppl. Phys. Lett. 62 (1993) 3174）、silicon-on-insu
lator（SOI）（D. Ali and H. Ahmed, Appl. Phys. Let
t. 64 (1994) 2119），2重ゲートを備えたSi MOS（H. M
atsuoka, T. Ichiguchi, T. Yoshimura and E. Takeda,
Appl. Phys. Lett. 64 (1994) 586）、SiGe構造（D.
J.Paul, J. R. A. Cleaver, H. Ahmed and T. E. Whal
l, Appl. Phys. Lett. 63(1993) 631）等、いくつかの
新たな半導体構造において単一電子効果が観測された。
【００５０】金属単一電子トランジスタも、また、様々
な方法で、本発明を適用したBDD素子に用いることがで
きる。古典的なアプローチとしては、薄いトンネル障壁
を提供する酸化物を備えた、Al-Al2O3-Al構造を利用す
る方法がある。微小な構造の実現に加えて高精度の整合
技術に関わる問題は、自己整合をもたらす構造を利用す
ることで解決できる。吊り構造あるいは自己支持され
た、ある部材からなる橋構造は、電子ビームリソグラフ
ィ技術によって形成される。この橋構造に対してある角
度でアルミニウムを蒸着してアルミニウム膜を構成し、
これを酸化することで、その表面に薄い絶縁層を形成す
る。この第1の膜に第2の膜をある角度で蒸着する。この
角度を精度良く設定することで、第2の膜が数百nmだけ
第1の膜と重なる。これによって、1fFオーダーの容量を
備える金属―絶縁体―金属の接合を構成することができ
る。この素子は低温でクーロン遮蔽を明確に示してい
る。多くの研究者が、この陰影蒸着技術（shadow evapo
ration technique）の適用に成功している。Pashakin他
（Yu. A. Pashkin, L. S. Kuzmin, A. N. Tavkhelidze,
F.-J. Ahlers, T. Weimann, D. Quenter, and J. Nieme
yer, in InternationalSymposium "Nanostructures: Ph
ysics and Technology", St. Petersburg, June 1995）
はクロム構造を作成した。クロムは、低ポテンシャル障
壁をもたらす微小粒体構造を備え、化学的にも熱的にも
安定している。
な方法で、本発明を適用したBDD素子に用いることがで
きる。古典的なアプローチとしては、薄いトンネル障壁
を提供する酸化物を備えた、Al-Al2O3-Al構造を利用す
る方法がある。微小な構造の実現に加えて高精度の整合
技術に関わる問題は、自己整合をもたらす構造を利用す
ることで解決できる。吊り構造あるいは自己支持され
た、ある部材からなる橋構造は、電子ビームリソグラフ
ィ技術によって形成される。この橋構造に対してある角
度でアルミニウムを蒸着してアルミニウム膜を構成し、
これを酸化することで、その表面に薄い絶縁層を形成す
る。この第1の膜に第2の膜をある角度で蒸着する。この
角度を精度良く設定することで、第2の膜が数百nmだけ
第1の膜と重なる。これによって、1fFオーダーの容量を
備える金属―絶縁体―金属の接合を構成することができ
る。この素子は低温でクーロン遮蔽を明確に示してい
る。多くの研究者が、この陰影蒸着技術（shadow evapo
ration technique）の適用に成功している。Pashakin他
（Yu. A. Pashkin, L. S. Kuzmin, A. N. Tavkhelidze,
F.-J. Ahlers, T. Weimann, D. Quenter, and J. Nieme
yer, in InternationalSymposium "Nanostructures: Ph
ysics and Technology", St. Petersburg, June 1995）
はクロム構造を作成した。クロムは、低ポテンシャル障
壁をもたらす微小粒体構造を備え、化学的にも熱的にも
安定している。
【００５１】他の方法としては、Chen他（W. Chen, H.
Ahmed, and K. Nakazato, Appl. Phys. Lett. 66 (199
5) 3383）により利用されたものがある。この方法で
は、高解像度の電子ビームリソグラフィによって形成さ
れた2本の細い線の間の間隙に、イオン化ビーム蒸着を
用いて、複数の極微小サイズの金の島構造が形成され
た。この方法によれば、島構造の大きさと共に接合部の
容量を大きく減少させることができる。この構造はSi基
板を覆うSiO2上に構築された。77Kで明確なクーロン遮
蔽が観察され、また室温でも、電流―電圧特性において
非線形性が明らかに観察された。WoodhamとAhmed（R.
G. Woodham and H. Ahmed, J. Vac. Sci. Technol. B12
(1994) 3280）により、新たに、原子スケールの金属の
島構造の作製方法が提案された。この方法によれば、島
構造の大きさを1nmのレベルあるいはそれ以下とし、ク
ーロン遮蔽に基づく素子の室温での動作を可能とすると
期待されている。この方法では、1keVから<100eVまでの
エネルギー範囲内となるように制御された井戸に金イオ
ンが堆積され、基板上に極微小な金の島構造を形成する
ように、減速電界（retarding field）を用いた収束イ
オンビームシステムが利用されている。本方法は、数十
の原子だけから構成される島構造を作るために使用さ
れ、原理的には、単一原子リソグラフィの実現を可能と
するものである。
Ahmed, and K. Nakazato, Appl. Phys. Lett. 66 (199
5) 3383）により利用されたものがある。この方法で
は、高解像度の電子ビームリソグラフィによって形成さ
れた2本の細い線の間の間隙に、イオン化ビーム蒸着を
用いて、複数の極微小サイズの金の島構造が形成され
た。この方法によれば、島構造の大きさと共に接合部の
容量を大きく減少させることができる。この構造はSi基
板を覆うSiO2上に構築された。77Kで明確なクーロン遮
蔽が観察され、また室温でも、電流―電圧特性において
非線形性が明らかに観察された。WoodhamとAhmed（R.
G. Woodham and H. Ahmed, J. Vac. Sci. Technol. B12
(1994) 3280）により、新たに、原子スケールの金属の
島構造の作製方法が提案された。この方法によれば、島
構造の大きさを1nmのレベルあるいはそれ以下とし、ク
ーロン遮蔽に基づく素子の室温での動作を可能とすると
期待されている。この方法では、1keVから<100eVまでの
エネルギー範囲内となるように制御された井戸に金イオ
ンが堆積され、基板上に極微小な金の島構造を形成する
ように、減速電界（retarding field）を用いた収束イ
オンビームシステムが利用されている。本方法は、数十
の原子だけから構成される島構造を作るために使用さ
れ、原理的には、単一原子リソグラフィの実現を可能と
するものである。
【００５２】金属トンネル接合を構成するその他の効果
的な方法としては、基板上に形成された急峻な溝のため
中断された断続部（discontinuity created by step co
verage break）を有する、非常に細い金属線を形成する
方法である。この急峻な溝はSi基板上のＳiO2層に形成
することができる。このような素子では、明確なクーロ
ン遮蔽が観察された（S. Altmeyer, B. Spangenberg, a
nd H. Kurz, Appl. Phys. Lett. 67 (1995) 569, およ
び、W. Langheinrich and H. Ahmed, Proceedings of t
he 1995 International Microprocess Conference）。
的な方法としては、基板上に形成された急峻な溝のため
中断された断続部（discontinuity created by step co
verage break）を有する、非常に細い金属線を形成する
方法である。この急峻な溝はSi基板上のＳiO2層に形成
することができる。このような素子では、明確なクーロ
ン遮蔽が観察された（S. Altmeyer, B. Spangenberg, a
nd H. Kurz, Appl. Phys. Lett. 67 (1995) 569, およ
び、W. Langheinrich and H. Ahmed, Proceedings of t
he 1995 International Microprocess Conference）。
【００５３】単一電子素子は、GaAsとAlGaAsとのヘテロ
界面での2次元電子ガスの形状を静電締め付け（electro
static squeezing）により変化させることを利用した、
分離ゲート法（split-gate method）（T. J. Thornton,
M. Pepper, H. Ahmed, D.Andrews, and G. J. Davies,
Phys. Rev. Lett. 56 (1986) 1198）によって、半導体
構造体中に実現することができる。Meirav他（U. Meira
v, M. A. Kastnerand S. J. Wind, Phys. Rev. Lett. 6
5 (1990) 771）は、2つの制御可能なポテンシャル障壁
によって遮断され、調整可能な電子密度を備えた、狭い
チャンネルを作製した。上記Kouwenhoven他は、分離ゲ
ート量子ドット構造を作製した。この構造では、量子ド
ットを2つの2DEGリードから分離している2つのトンネル
障壁のコンダクタンスを独立して制御することを可能と
し、各ドットに局在させる電子の数を変化させることが
できる、分離ゲート構造を備えている。Field他（M.Fie
ld, C. G. Smith, M. Pepper, D. A. Ritchie, J. E.
F. Frost, G. A. C. Jones, and D. G. Hasko, Phys. R
ev. Lett. 70 (1993) 1311）は、電圧プローブとして用
いられる独立した電気回路の1次元チャンネルに非常に
近い、横方向閉じ込めされた量子ドットの振る舞いにつ
いて調査した。
界面での2次元電子ガスの形状を静電締め付け（electro
static squeezing）により変化させることを利用した、
分離ゲート法（split-gate method）（T. J. Thornton,
M. Pepper, H. Ahmed, D.Andrews, and G. J. Davies,
Phys. Rev. Lett. 56 (1986) 1198）によって、半導体
構造体中に実現することができる。Meirav他（U. Meira
v, M. A. Kastnerand S. J. Wind, Phys. Rev. Lett. 6
5 (1990) 771）は、2つの制御可能なポテンシャル障壁
によって遮断され、調整可能な電子密度を備えた、狭い
チャンネルを作製した。上記Kouwenhoven他は、分離ゲ
ート量子ドット構造を作製した。この構造では、量子ド
ットを2つの2DEGリードから分離している2つのトンネル
障壁のコンダクタンスを独立して制御することを可能と
し、各ドットに局在させる電子の数を変化させることが
できる、分離ゲート構造を備えている。Field他（M.Fie
ld, C. G. Smith, M. Pepper, D. A. Ritchie, J. E.
F. Frost, G. A. C. Jones, and D. G. Hasko, Phys. R
ev. Lett. 70 (1993) 1311）は、電圧プローブとして用
いられる独立した電気回路の1次元チャンネルに非常に
近い、横方向閉じ込めされた量子ドットの振る舞いにつ
いて調査した。
【００５４】多くの異なる材料システムがクーロン遮蔽
を示すものとして用いられてきたが、その中でもシリコ
ン素子が特に重要となる。これは、この材料が広く使わ
れており、単一の電子機器にすぐにでも適用できる金属
酸化物半導体（MOS）トランジスタのための製造処理技
術が開発されているからである。silicon-on-insulator
（SOI）で明確なクーロン遮蔽効果を示す素子構造は、A
liとAhmed（D. Ali and H. Ahmed in Appl. Phys. Let
t. 64 (1994) 2119）によって例示された。シリコンの
島構造は、極薄いシリコンで形成されたトンネル接合に
より、ソースおよびドレインコンタクトから分離されて
いる。このような構造体の容量が減少し、室温近くで必
要条件e2/2C>>kBTが満足された場合、単一電子特性が観
察された（Y. Takahashi, M. Nagase, H. Namatsu, K.
Kurihara, K. Iwdate, Y. Nakajima, S. Horiguchi, K.
Murase, and M. Tabe in Electron. Lett. 31 (1995)
136）。SOIは将来のCMOS技術と適合性がある様々な製造
処理において役立つだけでなく、それを利用すること
で、シリコンによる多重トンネル接合（MTJ）素子の形
成を可能とする。これら素子は、酸素注入による分離さ
れたSOI基板（SIMOX）の厚さ50nmシリコン層上に作製さ
れた。シリコンは、1×1014cm-2のリンを20keVのエネル
ギーで注入することで、金属―絶縁物転移の上まで均一
にドーピングされた後、厚さ25nmの酸化キャップ層を成
長させドーパントの喪失を最小化するために、最初は酸
化雰囲気で950°C、30分間のアニール処理を行う。その
後、酸化キャップ層はHF緩衝液によって除去される。電
子ビームリソグラフィと乾式エッチングにより、SOI層
中に極細い線の定義づけが行われる。トンネル接合領域
は、第2段階の電子ビームリソグラフィおよびエッチン
グによって定義づけが行われる。このエッチングは、上
記線の長手方向と直交する方向に、シリコンまで達しな
い深さで実施される。
を示すものとして用いられてきたが、その中でもシリコ
ン素子が特に重要となる。これは、この材料が広く使わ
れており、単一の電子機器にすぐにでも適用できる金属
酸化物半導体（MOS）トランジスタのための製造処理技
術が開発されているからである。silicon-on-insulator
（SOI）で明確なクーロン遮蔽効果を示す素子構造は、A
liとAhmed（D. Ali and H. Ahmed in Appl. Phys. Let
t. 64 (1994) 2119）によって例示された。シリコンの
島構造は、極薄いシリコンで形成されたトンネル接合に
より、ソースおよびドレインコンタクトから分離されて
いる。このような構造体の容量が減少し、室温近くで必
要条件e2/2C>>kBTが満足された場合、単一電子特性が観
察された（Y. Takahashi, M. Nagase, H. Namatsu, K.
Kurihara, K. Iwdate, Y. Nakajima, S. Horiguchi, K.
Murase, and M. Tabe in Electron. Lett. 31 (1995)
136）。SOIは将来のCMOS技術と適合性がある様々な製造
処理において役立つだけでなく、それを利用すること
で、シリコンによる多重トンネル接合（MTJ）素子の形
成を可能とする。これら素子は、酸素注入による分離さ
れたSOI基板（SIMOX）の厚さ50nmシリコン層上に作製さ
れた。シリコンは、1×1014cm-2のリンを20keVのエネル
ギーで注入することで、金属―絶縁物転移の上まで均一
にドーピングされた後、厚さ25nmの酸化キャップ層を成
長させドーパントの喪失を最小化するために、最初は酸
化雰囲気で950°C、30分間のアニール処理を行う。その
後、酸化キャップ層はHF緩衝液によって除去される。電
子ビームリソグラフィと乾式エッチングにより、SOI層
中に極細い線の定義づけが行われる。トンネル接合領域
は、第2段階の電子ビームリソグラフィおよびエッチン
グによって定義づけが行われる。このエッチングは、上
記線の長手方向と直交する方向に、シリコンまで達しな
い深さで実施される。
【００５５】シリコンをベースとする他の構成例とし
て、Matsuoka他（H. Matsuoka, T. Ichiguchi, T. Yosh
imura and E. Takeda, in J. Appl. Phys. 76 (1994) 5
561）により、２重ゲートMOS素子を用いた例が示され
た。一方のゲートが転移層の制御に用いられ、パターン
処理あるいはグレーテイング処理された第2のゲート
は、島構造およびトンネル接合を形成するために利用さ
れている。両ゲートは、ソースと5mmの間隔で分離され
ているドレインn+領域との間に、電子ビームリソグラフ
ィによって作製され、50nm厚さのSiO2により分離されて
いる。
て、Matsuoka他（H. Matsuoka, T. Ichiguchi, T. Yosh
imura and E. Takeda, in J. Appl. Phys. 76 (1994) 5
561）により、２重ゲートMOS素子を用いた例が示され
た。一方のゲートが転移層の制御に用いられ、パターン
処理あるいはグレーテイング処理された第2のゲート
は、島構造およびトンネル接合を形成するために利用さ
れている。両ゲートは、ソースと5mmの間隔で分離され
ているドレインn+領域との間に、電子ビームリソグラフ
ィによって作製され、50nm厚さのSiO2により分離されて
いる。
【００５６】したがって、上述した公知の素子のいずれ
を用いても、本発明を適用したBDD論理素子において、
通常10個未満の少数の電子をノードに隔離し、かつ、異
なる枝間で該電子を切り換えることができる。
を用いても、本発明を適用したBDD論理素子において、
通常10個未満の少数の電子をノードに隔離し、かつ、異
なる枝間で該電子を切り換えることができる。
【図１】従来のBDD論理ツリーの概略を示す説明図。
【図２】従来のBDD論理素子の構成を示す説明図。
【図３】本発明によるBDD論理素子の回路図。
【図４】MTJの特性を説明するための回路図。
【図５】図4の回路のヒステレシスを示すグラフ。
【図６】図3に示す論理素子におけるノード2の電圧に対
する電子の流れを示すグラフ。
する電子の流れを示すグラフ。
【図７】図7（a）：δドープ層中に形成されたMTJ構造
の拡大斜視図。 図7（b）：図7（a）のくびれ領域におけるエネルギー分
布を拡大して示した背説明図。
の拡大斜視図。 図7（b）：図7（a）のくびれ領域におけるエネルギー分
布を拡大して示した背説明図。
【図８】図3のMTJ2、3を通過する電流を、V3をゼロと設
定し、V2の関数として表したグラフ。
定し、V2の関数として表したグラフ。
【図９】本発明を適用したMTJを用いるBDDの一実施形態
を示すブロック図。
を示すブロック図。
【図１０】図9において使用される入力信号の形態を表
す説明図。
す説明図。
【図１１】図9において使用されるクロック波形Φを示
す説明図。
す説明図。
【図１２】クロック波形Φ1、Φ2、Φ3、Φ4の位相関係
を示す説明図。
を示す説明図。
【図１３】図9に示すBDDツリーの他の構成例を示すブロ
ック図。
ック図。
【図１４】MTJ BDDツリーを利用する出力構造の一例を
示す説明図。
示す説明図。
【図１５】出力構造の他の構成例を示す説明図。
【図１６】サイドゲートが上方に設置されている、MTJ
の他の実施形態を示す斜視図。
の他の実施形態を示す斜視図。
【図１７】図16に示すMTJの製造における一処理ステッ
プを示す斜視図。
プを示す斜視図。
【図１８】図16に示すMTJの製造における一処理ステッ
プを示す斜視図。
プを示す斜視図。
【図１９】図16に示すMTJの製造における一処理ステッ
プを示す斜視図。
プを示す斜視図。
【図２０】図16に示すMTJの製造における一処理ステッ
プを示す斜視図。
プを示す斜視図。
【図２１】図16に示すMTJの製造における一処理ステッ
プを示す斜視図。
プを示す斜視図。
【図２２】図16に示すMTJの一例についての電子顕微鏡
写真のコピーを示す説明図。
写真のコピーを示す説明図。
Claims (14)
- 【請求項１】１つの根（R）、データ出力を提供する複
数の葉（L1、L2）、前記根から前記葉までメッセンジャ
ー信号を伝える複数の枝（B）、および、与えられた入
力信号に応じて選択的に前記枝のうち第1及び第2の枝
（B1、B2）間で信号の切り換えを行うための、クーロン
遮蔽により制限されたレベルまで電荷を受け付けるよう
に構成された、少なくとも1つのノード（Ndi、2）を定
義する、複数の手段と、 前記ノードと前記第1および第2の枝とをそれぞれ結合し
たポテンシャル障壁手段（MTJ1,2,3）と、 選択的に前記第1および第2のいずれかの枝と前記ノード
間で、電荷キャリアを優先してトンネル通過させるため
に、与えられた制御信号に応じて選択的に前記ポテンシ
ャル障壁手段の相対レベルを変化させる手段（V2、V3）
とを含むことを特徴とするBDD論理素子。 - 【請求項２】請求項1に記載の素子において、 電荷キャリアを、前記ノード（2）と前記第1あるいは第
2の枝（B1またはB2）との間を通過させるためのクロッ
ク波形（Φ1）を提供するクロック手段（Vcl）を含むこ
とを特徴とするBDD論理素子。 - 【請求項３】請求項2に記載の素子において、 前記ノード（2）に対してのメッセンジャー信号入力部
（1）と、当該入力部およびノードの間にポテンシャル
障壁手段（MTJ1）とを含むことを特徴とするBDD論理素
子。 - 【請求項４】請求項3に記載の素子において、 前記クロック波形（Φ1）を前記ノード（2）に印加する
手段（Vcl、Cg）を含むことを特徴とするBDD論理素子。 - 【請求項５】請求項1〜４のいずれかに記載の素子にお
いて、 相互に接続された複数のBDD論理要素（BDD1）を含み、 前記複数の要素の各々は、前記2つの枝、それに対応す
る前記ノード、および、当該2つの枝と当該ノードとの
間のポテンシャル障壁手段を備えることを特徴とするBD
D論理素子。 - 【請求項６】請求項5に記載の素子において、 複数のクロック波形（Φ1、Φ2、Φ3、Φ4）を前記複数のB
DD論理要素に位相差を付けて印加し、当該論理要素のノ
ードからノードへ電荷キャリアを移動させる手段を含む
ことを特徴とするBDD論理素子。 - 【請求項７】請求項1〜6のいずれかに記載の素子におい
て、 前記ポテンシャル障壁手段は、複数の多重トンネル障壁
構造（MTJ1、MTJ2、MTJ3）を備えることを特徴とするBDD
論理素子。 - 【請求項８】請求項7に記載の素子において、 前記多重トンネル障壁構造はサイドゲート（6）を備え
ることを特徴とするBDD論理素子。 - 【請求項９】請求項8に記載の素子において、 前記入力信号（X1、X2、X3）を前記サイドゲート（61、62、
63）に印加する手段を含むことを特徴とするBDD論理素
子。 - 【請求項１０】請求項7〜9のいずれかに記載の素子にお
いて、 前記トンネル障壁構造を提供する手段は、基板（11）中
のδドープ層から構成される伝導チャンネル（10）を含
み、当該チャンネルは、多重トンネル接合特性を示す幅
にくびれた領域（12、15）を含むことを特徴とするBDD論
理素子。 - 【請求項１１】請求項10に記載の素子において、 前記くびれた領域に隣接するサイドゲート手段（13、1
7）を含むことを特徴とするBDD論理素子。 - 【請求項１２】請求項11に記載の素子において、 前記サイドゲート手段は、前記伝導チャンネルの上に重
ねて配置される伝導トラック（17）から構成されること
を特徴とするBDD論理素子。 - 【請求項１３】請求項1〜12のいずれかに記載の素子に
おいて、 前記複数の葉に結合して、出力論理信号を供給する出力
手段（A1,A2）を含むことを特徴とするBDD論理素子。 - 【請求項１４】請求項13に記載の素子において、 前記出力手段は増幅器を備えることを特徴とするBDD論
理素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19960302648 EP0802633B1 (en) | 1996-04-16 | 1996-04-16 | Binary decision diagram (BDD) logic device |
| GB96302648.9 | 1996-04-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041497A true JPH1041497A (ja) | 1998-02-13 |
Family
ID=8224892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9571297A Withdrawn JPH1041497A (ja) | 1996-04-16 | 1997-04-14 | ２進決定ダイアグラム（ｂｄｄ）論理素子 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0802633B1 (ja) |
| JP (1) | JPH1041497A (ja) |
| DE (1) | DE69629275T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19738115C1 (de) | 1997-09-01 | 1999-03-18 | Siemens Ag | Schaltungsanordnung mit Einzelelektron-Bauelementen, Verfahren zu deren Betrieb und Anwendung des Verfahrens zur Addition von Binärzahlen |
| GB9724642D0 (en) | 1997-11-21 | 1998-01-21 | British Tech Group | Single electron devices |
-
1996
- 1996-04-16 DE DE69629275T patent/DE69629275T2/de not_active Expired - Fee Related
- 1996-04-16 EP EP19960302648 patent/EP0802633B1/en not_active Expired - Lifetime
-
1997
- 1997-04-14 JP JP9571297A patent/JPH1041497A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0802633A1 (en) | 1997-10-22 |
| DE69629275D1 (de) | 2003-09-04 |
| EP0802633B1 (en) | 2003-07-30 |
| DE69629275T2 (de) | 2004-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040323 |
|
| A621 | Written request for application examination |
Effective date: 20040323 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A761 | Written withdrawal of application |
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