JPH1041310A - 半導体基板の加工方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体基板の発塵性を効果的に抑制でき、ゲ
ッタリング処理を要する工程についても有効に適用でき
て汎用性があり、これを、容易に、工程も煩雑にする必
要なく実現できる、半導体基板の加工方法を提供する。 【解決手段】 半導体装置の製造に用いられる半導体基
板１について、たとえばゲッタリング処理のあと、該半
導体基板の発塵源となる部分を研磨またはエッチングに
より除去する工程を備える、あるいは、該半導体基板の
外面の平坦性を向上させる工程を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板の加工
方法に関する。特に、半導体装置の製造に用いられる半
導体基板について、該半導体基板の発塵性を抑制した半
導体基板の加工方法を提供するものである。本発明は、
シリコン半導体装置の分野を代表的なものとして、各種
の半導体装置の分野で利用することができるものであ
る。

【０００２】

【従来の技術】従来より、半導体装置の製造に用いられ
る半導体基板について、その発塵性が問題になってい
る。半導体基板が発塵すると、その塵埃が半導体装置の
汚染になるなど、好ましくない影響を与え、製品である
半導体装置の信頼性の低下や、製造歩留りの悪化をもた
らしたりするからである。

【０００３】この問題は、たとえば、ゲッタリング処理
を施した半導体基板について、重要になっている。ゲッ
タリング処理は、半導体装置製造の工程において、工程
内の汚染、主として金属汚染（特に重金属汚染）を、半
導体基板（シリコン基板等）中に取り込んで、汚染を抑
制する技術である。半導体装置（ＩＣ等）の製造工程で
発生する重金属等による汚染は、半導体装置の特性を劣
化させ、また、製品の歩留りの劣化をもたらす。よっ
て、ゲッタリング処理はその対策として大切なものであ
る。ところが一方で、このゲッタリング処理を行うと、
半導体基板の発塵性が大きくなる。このため、上述した
発塵の問題がきわめて重大になって来るのである。

【０００４】すなわち、従来のゲッタリング技術にあっ
ては、一般に、ゲッタリング処理のための膜のコーティ
ング処理を行い、このコーティングした膜に汚染を捕捉
させる。あるいは、汚染を捕捉した基板面に、ダメージ
処理を行う。たとえばシリコン基板については、一般に
基板の裏面（ここで「裏面」とは素子形成面と逆の側の
面を言う。本明細書において同じ）にポリシリコン膜を
コーティングし、このポリシリコン膜に汚染を捕捉さ
せ、必要に応じて、適宜このポリシリコン膜を除去す
る。あるいは、一般に基板の裏面にダメージ処理を施し
て、重金属等による汚染のゲッタリングを行っている。
ダメージ処理は、一般に、バックサイドダメージ処理で
あり、具体的な手法としては、多くはサンドブラスト処
理が行われる。上記したようなゲッタリング処理は、エ
ンハンスゲッタリングなどと称されている。このような
ゲッタリング処理がなされると、ゲッタリング処理を施
さないものに較べて、半導体基板の発塵性が大きくなる
傾向を示す。特に、基板の裏面、及びエッジからの発塵
性が、ゲッタリング処理をしないものに較べて大きくな
る。

【０００５】図６及び図７は上記のような従来技術の問
題点を示すものである。図６は、ゲッタリング用膜２で
あるポリシリコン膜をコートした基板１（特にＥＧ（エ
ンハンスゲッタリング）−Ｓｉ基板）からの発塵を示し
たものである。各図中、符号１１で素子形成面、２１で
裏面を示す。図６（ａ）は、基板１の全体の側面略示
図、図６（ｂ）は、図６（ａ）のＢ部詳細である。図６
の従来技術にあっては、発塵源はポリシリコンのグレイ
ン、及びグレイン間に付着した微小パーティクルであっ
て、図６（ａ）のＢ部詳細である図６（ｂ）に模式的に
明示したように、たとえばポリシリコンのグレインが欠
けて、ポリシリコンの欠落３となり、欠け落ちたポリシ
リコンは、塵４となる。図７は、バックサイドダメージ
処理（特にサンドブラスト処理）を、ゲッタリングの目
的で施した基板１（特にＥＧ−Ｓｉ基板）からの発塵を
示したものである。図７（ａ）は、基板１の全体の側面
略示図、図７（ｂ）は、図７（ａ）のＢ部詳細である
が、この図７の従来技術にあっては、発塵源はシリコン
の屑（かけら）である。図７（ｂ）に符号５で、塵であ
るこのシリコンの屑（かけら）を示し、符号３で、この
シリコンの屑（かけら）５が欠け落ちた欠落を示す。

【０００６】このような発塵の問題を解決するため、従
来より、種々の技術が提案されている。たとえば、裏面
からの発塵性の低減のためには、バックサイドダメージ
処理に使用されるサンドブラストの粒子を細かくした
り、ダメージを与える圧力を小さくする技術が開発され
てきた。

【０００７】しかしながら、この手法は、ゲッタリング
効果が低下するので、ゲッタリングを十分行う必要があ
る場合には、採用しにくい。

【０００８】また、基板のエッジからの発塵性の低減の
ためには、基板に滑面処理、及び鏡面面取りを施し、ゲ
ッタリング処理用コーティング膜（ポリシリコン膜等）
と基板面との密着性を高めて、上記コーティング膜（ポ
リシリコン膜等）の剥がれを低減する技術が開発されて
きた。

【０００９】しかしながらこの手法では、エッジ部に強
い衝撃が発生した場合には十分な効果が得られず、発塵
性の抑制を必ずしも実現できない。

【００１０】

【発明が解決しようとする課題】上記のように、従来の
技術にあっては、発塵の問題を有効に解決することは困
難であったのであり、特に、ゲッタリングを要するプロ
セスにおいては、ゲッタリング効果と発塵性の低減とを
両立することは容易ではなく、仮にゲッタリング効果と
発塵性の低減とを両立させようとすると、どうしても工
程が多くならざるを得ないものであった。

【００１１】本発明は、上記問題点を解決して、半導体
基板の発塵性を効果的に抑制でき、かつ、たとえばゲッ
タリング処理を要する工程についても有効に適用できて
汎用性があり、かつこれを、容易に、工程も煩雑にする
必要なく実現することができる、半導体基板の加工方法
を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明に係る半導体基板
の加工方法は、半導体装置の製造に用いられる半導体基
板について、該半導体基板の発塵源となる部分を研磨ま
たはエッチングにより除去する工程を備えることを特徴
とするものである。

【００１３】本発明によれば、発塵源となる部分を研磨
またはエッチングにより除去するので、発塵源そのもの
の全体、または少なくともその一部を除去することにな
り、よって、発塵性を確実に抑制することができる。ゲ
ッタリング処理を要する場合も、特にゲッタリング効果
を低下させるような手段を用いる必要はなく、ゲッタリ
ングについての影響はない。工程は容易であり、工程数
の増大もそれほどなく、工程が特に煩雑になると言うこ
ともない。

【００１４】また、他の発明に係る半導体基板の加工方
法は、半導体装置の製造に用いられる半導体基板につい
て、該半導体基板裏面の外面の平坦性を向上させる工程
を行うことにより、該半導体基板の発塵性を抑制するこ
とを特徴とするものである。

【００１５】この発明によれば、発塵源となる傾向の大
きかった半導体基板裏面（ここで裏面とは、前記したよ
うに、素子形成面とは逆の側の面である）の外面の平坦
性を向上させたので、ここからの発塵を抑制でき、よっ
て、上記発明と同様の効果を得ることができる。

【００１６】また、別の発明に係る半導体基板の加工方
法は、半導体装置の製造に用いられる半導体基板につい
て、該半導体基板に少なくとも１層の膜が形成されたの
ちに、該半導体基板の発塵性を抑制する工程を行い、該
発塵性を抑制する工程は、該半導体基板の発塵源となる
部分を研磨またはエッチングにより除去する工程、また
は、該半導体基板の外面の平坦性を向上させる工程であ
ることを特徴とするものである。

【００１７】本発明によれば、半導体基板に形成する少
なくとも１層の膜として、たとえば、ゲッタリング用の
コーティング膜を成膜するようにして、ゲッタリング効
果を阻害しない発塵性抑制技術として用いることができ
る。その他、各種必要な膜を形成したのち、その膜（ま
たはその膜の形成）に起因する発塵の抑制のための技術
として適用することができる。

【００１８】また、さらに別の発明に係る半導体基板の
加工方法は、半導体装置の製造に用いられる半導体基板
について、ゲッタリング処理のための膜のコーティング
処理、またはダメージ処理を行ったのちに、該半導体基
板の発塵性を抑制する工程を行い、該発塵性を抑制する
工程は、該半導体基板の発塵源となる部分を研磨または
エッチングにより除去する工程、または、該半導体基板
の外面の平坦性を向上させる工程であることを特徴とす
るものである。

【００１９】本発明によれば、半導体基板についてゲッ
タリングを施した場合に、そのゲッタリング効果を阻害
することなく、しかも有効に発塵性を抑制することがで
きる。特別に工程を大幅に増やすという必要もない。

【００２０】

【発明の実施の形態】以下本発明の実施の形態について
さらに詳細に説明し、また、本発明の好ましい実施の形
態の具体例について、図面を参照して説明する。但し当
然のことではあるが、本発明は図示実施の形態例に限定
されるものではない。

【００２１】本発明の半導体基板の加工方法において
は、第１に、半導体装置の製造に用いられる半導体基板
について、該半導体基板の発塵源となる部分を研磨また
はエッチングにより除去する工程を備える。この場合、
発塵源、たとえば基板の裏面またはエッジにおける発塵
源を、たとえば、薬液によるエッチングによって、取り
除く構成で、実施することができる。エッチングに用い
る薬液としては、半導体基板材料を部分的にエッチング
除去できるたとえばフッ素系薬液、硝酸系薬液などを使
用することができる。たとえばＨＦ：ＣＨ₃ ＣＯＯＨ：
ＨＮＯ₃ 混合液によるエッチングを採用することができ
る。また、該発塵源を、ポリッシングにより取り除く構
成で、実施することができる。

【００２２】この発明は、ゲッタリング処理を行った後
の半導体基板について、上記研磨またはエッチングによ
り除去する工程を行う態様で、実施することができる。
このようにすれば、ゲッタリングの効果を損なうこと無
く、ゲッタリング処理に起因した発塵性の抑制を行うこ
とができる。あるいは、半導体装置の製造工程中で、ま
たは、半導体基板の物流時における半導体加工装置や基
板用収納体（収納ケースなど）との接触による発塵を抑
制する目的で、実施することができる。

【００２３】本発明の半導体基板の加工方法において
は、第２に、半導体装置の製造に用いられる半導体基板
について、該半導体基板の外面の平坦性を向上させる工
程を行うことにより、該半導体基板の発塵性を抑制す
る。

【００２４】この発明も、ゲッタリング処理を行った後
の半導体基板について、上記研磨またはエッチングによ
り除去する工程を行う態様で、実施することができる。
このようにすれば、やはり、ゲッタリングの効果を損な
うこと無く、ゲッタリング処理に起因した発塵性の抑制
を行うことができる。あるいは、半導体装置の製造工程
中で、または、半導体基板の物流時における半導体加工
装置や基板用収納体（収納ケースなど）との接触による
発塵を抑制する目的で、実施することができる。

【００２５】本発明の半導体基板の加工方法において
は、第３に、半導体装置の製造に用いられる半導体基板
について、該半導体基板に少なくとも１層の膜が形成さ
れたのちに、該半導体基板の発塵性を抑制する工程を行
い、該発塵性を抑制する工程は、該半導体基板の発塵源
となる部分を研磨またはエッチングにより除去する工
程、または、該半導体基板の外面の平坦性を向上させる
工程であるようにする。

【００２６】この発明は、たとえばゲッタリング用の膜
（ポリシリコン膜など）を形成した後の半導体基板につ
いて、上記研磨またはエッチングにより除去する工程を
行う態様で、実施することができる。

【００２７】本発明の半導体基板の加工方法において
は、第４に、半導体装置の製造に用いられる半導体基板
について、ゲッタリング処理のための膜のコーティング
処理、またはダメージ処理を行ったのちに、該半導体基
板の発塵性を抑制する工程を行い、該発塵性を抑制する
工程は、該半導体基板の発塵源となる部分を研磨または
エッチングにより除去する工程、または、該半導体基板
の外面の平坦性を向上させる工程であるようにする。

【００２８】この場合に、ゲッタリング処理のための膜
のコーティング処理（たとえばポリシリコン膜のコーテ
ィング）、またはダメージ処理を行ったのちに、上記発
塵性を抑制する工程を行う態様で、ゲッタリング処理の
効果を保ちながら、この発塵性抑制の効果を得るように
することができる。ここで、ダメージ処理とは、一般に
バックサイドダメージ処理であり、具体的には、サンド
ブラスト処理が行われることが多い。

【００２９】この場合に、上記発塵性を抑制する工程
が、この工程ののち、上記コーティング処理された膜
（たとえばポリシリコン膜）が残存するように行われる
態様を採用することができる。これは、たとえば裏面の
コーティング処理された膜（たとえばポリシリコン膜）
を研磨、またはエッチングしたのち、その膜（たとえば
ポリシリコン膜）が、たとえば０．５μｍ残る構成で、
実施することができる。

【００３０】また、上記のように、ゲッタリング処理と
ともにこの発塵性を抑制する工程を行う場合に、上記発
塵性を抑制する工程を、この工程ののち、上記ダメージ
処理により生じた欠陥が残存するように行われる態様で
実施することができる。

【００３１】上記発塵性を抑制する工程は、上記コーテ
ィング処理された膜（たとえばコーティングされたポリ
シリコン膜）の、半導体基板のエッジに回り込んだ部分
の除去処理を含む構成で、実施することができる。

【００３２】以下、本発明の実施の形態の具体例につい
て、詳しく説明する。なお以下に具体的に記述するの
は、ゲッタリング処理を施したシリコン基板について、
ゲッタリング処理の副作用として発生するシリコン基板
からの発塵と言うデメリットを、ゲッタリング効果を損
なわずに解消する場合について、本発明を適用したもの
である。ただし本発明は、もちろんこれに限らず、その
他各種の場合に適用でき、シリコン基板以外の半導体基
板についても、その発塵性の抑制のために利用できる。
また、ゲッタリングにとらわれず、たとえば、その他通
常の半導体装置のデバイス製造プロセス工程中での発塵
性の抑制のために、または、半導体基板を各種の場合に
搬送等する場合における、該半導体基板物流時における
半導体加工装置や基板用収納体（収納ケースなど）との
接触による発塵を抑制する目的で、実施することができ
る。

【００３３】実施の形態例１ 本発明の第１の実施の形態を、図１を参照して、説明す
る。本例では、半導体基板１として、シリコン基板につ
いて、本発明の基板の加工方法を具体化した。本例は、
半導体基板１にゲッタリング処理を施す場合であって、
ゲッタリング用膜２としてポリシリコン膜を、基板１の
裏面にコートした。

【００３４】本例においては、半導体基板１（ここでは
シリコン基板）の片側（裏面２１）に、ゲッタリング用
膜２としてポリシリコン膜をコートした。この例では具
体的には、ＣＶＤによりポリシリコンコーティングを行
った。これにより、図１（ａ）に略示する構造とした。

【００３５】その後、両面研磨装置において、研磨を行
った。このとき、基板１の表面１１は通常の鏡面状態に
研磨し、裏面２１は、ゲッタリング用膜２であるポリシ
リコン膜がわずかに残るように調整して、研磨を行っ
た。ポリシリコン膜は、少しでも残存さえさせておけば
よいので、できるだけ薄く残すのでよいのであるが、ば
らつきを考慮すると、全面にわずかでも残す条件とし
て、ここでは具体的には、ポリシリコン膜が平均０．５
μｍ以上残るように調整して、研磨を行った。この調整
は、研磨機の研磨布及び研磨圧力を制御することによ
り、行った。その後、研磨剤を取り除くための洗浄を行
った。以上により、図１（ｂ）に略示する構造とした。

【００３６】裏面２１については、ＳＥＭ観察により、
平坦性の改善、及び、ゲッタリング用膜２であるポリシ
リコン膜が平均０．５μｍ以上残っていることを確認し
た。本実施の形態例に係るこのサンプルを、サンプル１
とする。

【００３７】一方、上記サンプル１に対する比較サンプ
ルとして、サンプル１の作成フローで、両面研磨装置を
片面研磨装置に置き換え、裏面２１のゲッタリング用膜
２（ポリシリコン膜）を研磨していないものを用意し
た。この比較のサンプルを、サンプル１Ｒとする。

【００３８】次に発塵性の評価を、次のように行った。
まず、上記サンプル１、サンプル１Ｒをシリコン基板ケ
ースにそれぞれ２５枚ずつ入れ、５ｃｍの高さから２０
回の落下を繰り返し、その後、サンプルを取り出し、ベ
ルト搬送を１０回繰り返した。

【００３９】それから、希釈ＨＦ洗浄、及び純水洗浄を
行い、サンプル表面へ付着したパーティクルの量を測定
した。具体的には、０．２μｍ以上のパーティクルの量
を、表面パーティクル測定器で測定した。サンプルであ
る基板１の表面に付着したパーティクルは、基板１のエ
ッジ、及び／または裏面から転写してきたものと考えら
れる。

【００４０】図５の各実施の形態例におけるパーティク
ルの測定結果のグラフから明らかなように、表面パーテ
ィクル量は、サンプル１が基板ウェハ１枚について１７
個であるのに対し、比較試料であるサンプル１Ｒでは、
表面パーティクル量は基板ウェハ１枚について２９個で
あった。このように、本発明を適用したサンプル１は、
比較のサンプル１Ｒに較べ、明らかに発塵性を低下でき
た。

【００４１】実施の形態例２ 本発明の第２の実施の形態を、図２を参照して、説明す
る。本例も、半導体基板１としてシリコン基板を用い、
半導体基板１にゲッタリング処理を施す場合に、本発明
の基板加工方法を適用した。

【００４２】ここでは、ゲッタリング用膜２としてポリ
シリコン膜を基板１の裏面２１にコートし、図２（ａ）
に略示する構造とし、その後、エッジ鏡面研磨装置によ
りエッジ部のゲッタリング用膜２（ポリシリコン膜）を
取り除き、表面研磨、洗浄を行った。以上により、図２
（ｂ）に略示する構造とした。ゲッタリング用膜２（ポ
リシリコン膜）が取り除かれたエッジ部を、符号２０で
示す。本実施の形態例に係るこのサンプルを、サンプル
２とする。

【００４３】一方、上記サンプル２に対する比較サンプ
ルとして、サンプル２の作成において、ゲッタリング用
膜２（ポリシリコン膜）のコート（ここではＣＶＤコー
ト）前に、エッジ鏡面研磨を行ったものを用意した。こ
の比較のサンプルを、サンプル２Ｒとする。

【００４４】次に発塵性の評価を、実施の形態例１と同
様に次のように行った。まず、上記サンプル２、サンプ
ル２Ｒをシリコン基板ケースにそれぞれ２５枚ずつ入
れ、５ｃｍの高さから２０回の落下を繰り返し、その
後、サンプルを取り出し、ベルト搬送を１０回繰り返し
た。

【００４５】それから、希釈ＨＦ洗浄、及び純水洗浄を
行い、サンプル表面へ付着したパーティクルの量を測定
した。具体的には、０．２μｍ以上のパーティクルの量
を、表面パーティクル測定器で測定した。サンプルであ
る基板１の表面に付着したパーティクルは、基板１のエ
ッジ、及び／または裏面（比較試料であるサンプル２Ｒ
では、特にその裏面）から転写してきたものと考えられ
る。

【００４６】図５の各実施の形態例におけるパーティク
ルの測定結果のグラフから明らかなように、表面パーテ
ィクル量は、サンプル２が基板ウェハ１枚について２３
個であるのに対し、比較試料であるサンプル２Ｒでは、
表面パーティクル量は基板ウェハ１枚について３１個で
あった。このように、本発明を適用したサンプル２は、
比較のサンプル２Ｒに較べ、明らかに発塵性を低下でき
た。

【００４７】実施の形態例３ 本発明の第３の実施の形態を、図３を参照して、説明す
る。本例も、半導体基板１としてシリコン基板を用い、
半導体基板１にゲッタリング処理を施す場合に、本発明
の基板加工方法を適用した。

【００４８】ここでは、基板１の片面（素子形成面とは
逆の側の面である裏面２１）にサンドブラスト処理を行
った。該サンドブラスト処理を行ったシリコン基板１に
対し、ここでは薬液によるエッチングを施した。具体的
には、ＨＦ：ＣＨ₃ ＣＯＯＨ：ＨＮＯ₃ 混合液によるエ
ッチングで、シリコンを約５０ｎｍエッチングした。そ
の後、基板１の表面を鏡面研磨し、洗浄を行った。ＳＥ
Ｍ観察により、図３（ｂ）に略示するように、サンドブ
ラスト処理による欠陥３′が残っているが、その欠陥
３′の角は滑らかになっていることを確認した。これに
より、シリコンの欠落は起こりにくくなっている。これ
を本実施の形態例に係るサンプル３とする。

【００４９】一方、上記サンプル３に対する比較サンプ
ルとして、サンプル３の作成において、ＨＦ：ＣＨ₃ Ｃ
ＯＯＨ：ＨＮＯ₃ 混合液によるシリコンエッチングを行
わなかったものを用意した。この比較のサンプルを、サ
ンプル３Ｒとする。

【００５０】次に発塵性の評価を、前記各実施の形態例
と同様に次のように行った。まず、上記サンプル３、サ
ンプル３Ｒをシリコン基板ケースにそれぞれ２５枚ずつ
入れ、５ｃｍの高さから２０回の落下を繰り返し、その
後、サンプルを取り出し、ベルト搬送を１０回繰り返し
た。

【００５１】それから、希釈ＨＦ洗浄、及び純水洗浄を
行い、サンプル表面へ付着したパーティクルの量を測定
した。具体的には、０．２μｍ以上のパーティクルの量
を、表面パーティクル測定器で測定した。サンプルであ
る基板１の表面に付着したパーティクルは、基板１のエ
ッジ、及び／または裏面から転写してきたものと考えら
れる。

【００５２】図５の各実施の形態例におけるパーティク
ルの測定結果のグラフから明らかなように、表面パーテ
ィクル量は、サンプル３が基板ウェハ１枚について３５
個であるのに対し、比較試料であるサンプル３Ｒでは、
表面パーティクル量は基板ウェハ１枚について５６個
と、きわめて多かった。このように、本発明を適用した
サンプル３は、比較のサンプル３Ｒに較べ、明らかに発
塵性を低下できた。

【００５３】実施の形態例４ 本発明の第４の実施の形態を、図４を参照して、説明す
る。本例も、半導体基板１としてシリコン基板を用い、
半導体基板１にゲッタリング処理を施す場合に、本発明
の基板加工方法を適用した。

【００５４】ここでは、ゲッタリング用膜２としてポリ
シリコン膜を基板１の裏面２１にコートし、図４（ａ）
に略示する構造とた。その後、この基板１に対し、薬液
によるエッチングを施した。具体的には、ＨＦ：ＣＨ₃
ＣＯＯＨ：ＨＮＯ₃ 混合液によるエッチングを行った。
シリコンを約５０ｎｍエッチングする条件で、エッチン
グした。その後、基板１の表面１１を鏡面研磨し、洗浄
を行った。以上により、図４（ｂ）に略示する構造とし
た。

【００５５】一方、上記サンプル４に対する比較サンプ
ルとして、サンプル４の作成において、ＨＦ：ＣＨ₃ Ｃ
ＯＯＨ：ＨＮＯ₃ 混合液によるエッチングを行わなかっ
たものを用意した。この比較のサンプルを、サンプル４
Ｒとする。

【００５６】次に発塵性の評価を、前記各実施の形態例
と同様に次のように行った。まず、上記サンプル４、サ
ンプル４Ｒをシリコン基板ケースにそれぞれ２５枚ずつ
入れ、５ｃｍの高さから２０回の落下を繰り返し、その
後、サンプルを取り出し、ベルト搬送を１０回繰り返し
た。

【００５７】それから、希釈ＨＦ洗浄、及び純水洗浄を
行い、サンプル表面へ付着したパーティクルの量を測定
した。具体的には、０．２μｍ以上のパーティクルの量
を、表面パーティクル測定器で測定した。サンプルであ
る基板１の表面に付着したパーティクルは、基板１のエ
ッジ、及び／または裏面から転写してきたものと考えら
れる。

【００５８】図５の各実施の形態例におけるパーティク
ルの測定結果のグラフから明らかなように、表面パーテ
ィクル量は、サンプル４が基板ウェハ１枚について２３
個であるのに対し、比較試料であるサンプル４Ｒでは、
表面パーティクル量は基板ウェハ１枚について３０個で
あった。このように、本発明を適用したサンプル４は、
比較のサンプル４Ｒに較べ、明らかに発塵性を低下でき
た。

【００５９】

【発明の効果】本発明によれば、半導体基板の発塵性を
効果的に抑制でき、かつ、これはゲッタリング処理を要
する工程についても有効に適用できて汎用性があり、し
かもこれは、容易に、工程も煩雑にする必要なく、実現
することができると言う効果を得ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態例１を示す図である。

【図２】 本発明の実施の形態例２を示す図である。

【図３】 本発明の実施の形態例３を示す図である。

【図４】 本発明の実施の形態例４を示す図である。

【図５】 各実施の形態例におけるパーティクル測定結
果を示すグラフである。

【図６】 従来技術の問題点を示す図である。

【図７】 従来技術の問題点を示す図である。

【符号の説明】

１・・・半導体基板（シリコン基板）、１１・・・基板
の表面、２１・・・基板の裏面、２・・・ゲッタリング
用膜（ポリシリコン膜）、３・・・欠落、４・・・ポリ
シリコンの塵、５・・・シリコンの屑。

Claims (9)

【特許請求の範囲】
1. 【請求項１】半導体装置の製造に用いられる半導体基板
   について、 該半導体基板の発塵源となる部分を研磨またはエッチン
   グにより除去する工程を備えることを特徴とする半導体
   基板の加工方法。
2. 【請求項２】ゲッタリング処理を行った後の半導体基板
   について、上記研磨またはエッチングにより除去する工
   程を行うことを特徴とする請求項１に記載の半導体基板
   の加工方法。
3. 【請求項３】半導体装置の製造に用いられる半導体基板
   について、 該半導体基板裏面の外面の平坦性を向上させる工程を行
   うことにより、該半導体基板の発塵性を抑制することを
   特徴とする半導体基板の加工方法。
4. 【請求項４】ゲッタリング処理を行った後の半導体基板
   について、上記平坦性を向上させる工程を行うことを特
   徴とする請求項３に記載の半導体基板の加工方法。
5. 【請求項５】半導体装置の製造に用いられる半導体基板
   について、 該半導体基板に少なくとも１層の膜が形成されたのち
   に、該半導体基板の発塵性を抑制する工程を行い、 該発塵性を抑制する工程は、該半導体基板の発塵源とな
   る部分を研磨またはエッチングにより除去する工程、ま
   たは、該半導体基板の外面の平坦性を向上させる工程で
   あることを特徴とする半導体基板の加工方法。
6. 【請求項６】半導体装置の製造に用いられる半導体基板
   について、 ゲッタリング処理のための膜のコーティング処理、また
   はダメージ処理を行ったのちに、 該半導体基板の発塵性を抑制する工程を行い、 該発塵性を抑制する工程は、該半導体基板の発塵源とな
   る部分を研磨またはエッチングにより除去する工程、ま
   たは、該半導体基板の外面の平坦性を向上させる工程で
   あることを特徴とする半導体基板の加工方法。
7. 【請求項７】上記発塵性を抑制する工程が、この工程の
   のち、上記コーティング処理された膜が残存するように
   行われることを特徴とする請求項６に記載の半導体基板
   の加工方法。
8. 【請求項８】上記発塵性を抑制する工程が、この工程の
   のち、上記ダメージ処理により生じた欠陥が残存するよ
   うに行われることを特徴とする請求項６に記載の半導体
   基板の加工方法。
9. 【請求項９】上記発塵性を抑制する工程が、上記コーテ
   ィング処理された膜の、半導体基板のエッジに回り込ん
   だ部分の除去処理を含むことを特徴とする請求項６に記
   載の半導体基板の加工方法。