JPH103460A - 共用メモリの二重化システム - Google Patents

Abstract

(57)【要約】 【課題】本発明の目的は、オーバーヘッドを低減して必
要な二重化を行える共用メモリの二重化システムを提供
するにある。 【解決手段】第１の高速結合機構３００は、第１の共用
メモリ３１０と、この第１の共用メモリ３１０へのデー
タ書込みや第２の共用メモリ４１０へのデータ転送を制
御する第１のプロセッサ３２０とを備えており、データ
を二重化するか否かを定義する使用定義情報が登録され
ている。第２の高速結合機構４００は、第２の共用メモ
リ４１０と、この第２の共用メモリ４１０へのデータ書
込みや第１の共用メモリ３１０へのデータ転送を制御す
る第２のプロセッサ４２０とを備えており、データを二
重化するか否かを定義する使用定義情報が登録されてい
る。計算機１００，２００からのデータは、第１の高速
結合機構３００に送られ、第１のプロセッサ３１０は、
使用定義情報に基づいて、第１及び第２の共用メモリ３
１０，４１０にデータを書込むように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の計算機が共
用する共用メモリを二重化して構成した共用メモリの二
重化システムに関する。

【０００２】

【従来の技術】近年の大型計算機システムでは、複数の
計算機が拡張記憶領域として使用するメモリを共用する
システムが実用化されている。このような複数の計算機
を備えたシステムで、共用メモリに記憶するデータの信
頼性を向上させる施策として、例えば、富士通ジャーナ
ル，Ｖｏｌ．１７，Ｎｏ．２，１９９１，ｐ．１６−３
５の中の，特に、ｐ．１７の図８に記載のように、共用
メモリを二重化させることが一般的である。共用メモリ
を二重化するには、同じメモリ容量をもった共用メモリ
を、計算機のハードウエアリソースとは独立に対で設
け、かつ、共用メモリ内のデータが同じになるように、
共用メモリの使用方法を定義し、各計算機が共用メモリ
へのアクセス制御を実行するようにしている。

【０００３】

【発明が解決しようとする課題】上述した共用メモリの
二重化システムにおいては、記憶すべきデータは、一対
の共用メモリにおいて必ず同一データとして、データの
一貫性を維持するようにしている。しかしながら、記憶
すべきデータの中には、必ずしも二重化する必要のない
データもあり、これらのデータについても従来は、二重
化していたため、オーバーヘッドが増加するという問題
があった。

【０００４】本発明の目的は、オーバーヘッドを低減し
て必要な二重化を行える共用メモリの二重化システムを
提供するにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の計算機と、第１及び第２の共用メ
モリを有し、データを二重化して記憶する共用メモリの
二重化システムにおいて、上記第１の共用メモリとこの
第１の共用メモリへのデータ書込みや上記第２の共用メ
モリへのデータ転送を制御する第１のプロセッサとを備
え、データを二重化するか否かを定義する使用定義情報
が登録される第１の高速結合機構と、上記第２の共用メ
モリとこの第２の共用メモリへのデータ書込みや上記第
１の共用メモリへのデータ転送を制御する第２のプロセ
ッサとを備え、データを二重化するか否かを定義する使
用定義情報が登録される第２の高速結合機構とを備え、
上記第１及び第２のプロセッサは、上記使用定義情報に
基づいて、上記第１及び第２の共用メモリにデータを書
込むようにしたものであり、かかる構成により、二重化
の必要なデータについてのみ二重化することにより、二
重化のためのオーバーヘッドを低減し得るものとなる。

【０００６】上記共用メモリの二重化システムにおい
て、好ましくは、上記第１及び第２の高速結合機構は、
上記計算機のハードウエアリソースとはそれぞれ独立し
て構成するようにしたものである。

【０００７】上記共用メモリの二重化システムにおい
て、好ましくは、上記第１の高速結合機構は、上記計算
機のハードウエアリソースとは独立して構成されている
とともに、上記計算機の一つは、ハードウエア資源を論
理分割する論理分割手段を備え、この論理分割手段によ
り、この計算機のハードウエアを論理分割して、論理計
算機と上記第２の高速結合機構を構成するようにしたも
のであり、かかる構成により、計算機のハードウエアリ
ソースを有効に活用した効率的な二重化システムを構築
し得るものとなる。

【０００８】上記共用メモリの二重化システムにおい
て、好ましくは、上記第１及び第２の高速結合機構は、
所定の周期で相互に監視電文を送信し、この監視電文に
対する相手方の高速結合機構からの応答の有無に応じ
て、相手方の異常検知を行うようにしたものであり、か
かる構成により、計算機からのアクセスなしに異常検知
を行い得るものとなる。

【０００９】上記共用メモリの二重化システムにおい
て、好ましくは、上記第１の高速結合機構を正とし、上
記第２の高速結合機構を副として、上記使用定義情報に
基づく二重化の必要のないデータに対しては、上記第１
の高速結合機構に書込むようにしたものであり、かかる
構成により、第２の高速結合機構の共用メモリの容量を
第１の高速結合機構の共用メモリの容量よりも小さくし
得るものとなる。

【００１０】

【発明の実施の形態】以下、図１乃至図４を用いて、本
発明の一実施形態による共用メモリの二重化システムに
ついて説明する。図１は、本発明の一実施形態による共
用メモリの二重化システムの概略構成を示すブロック図
である。

【００１１】本実施形態における共用メモリの二重化シ
ステムは、それぞれ、独立した２個の計算機１００，２
００と、高速結合機構３００，４００と、コンソール５
００から構成されている。

【００１２】計算機１００は、ローカルメモリ１１０と
プロセッサ１２０と通信機構１３０とを備えている。プ
ロセッサ１２０は、記憶されたプログラムに従って制御
され、ローカルメモリ１１０に記憶されたデータの処理
を行う。処理されたデータは、通信機構１３０を介して
外部に送信される。計算機２００は、ローカルメモリ２
１０とプロセッサ２２０と通信機構２３０とを備えてお
り、その機能は、計算機１００と同様である。

【００１３】高速結合機構３００，４００は、それぞ
れ、計算機１００，２００のハードウエアリソースとは
独立しており、データ共用およびデータ転送を高速に実
現するとともに、さらに、データを二重化するための処
理を行う。そのために、高速結合機構３００は、共用メ
モリ３１０とプロセッサ３２０と通信機構３３０とを備
えている。また、高速結合機構４００は、共用メモリ４
１０とプロセッサ４２０と通信機構４３０とを備えてい
る。即ち、本実施形態においては、共用メモリ３１０，
４１０を有する高速結合機構３００，４００は、単にメ
モリを備えるだけでなく、それぞれ、プロセッサ３２
０，４２０を備えるようにした点に特徴がある。そし
て、二重化の制御は、これらのプロセッサ３２０，４２
０により行うようにしているため、計算機１００，２０
０のプロセッサ１２０，２２０は、二重化のための制御
を行う必要はないものである。

【００１４】計算機１００，２００は、それぞれ、高速
結合機構３００，４００を対として、共用メモリ３１
０，４１０を二重化する。

【００１５】コンソール５００は、計算機１００，２０
０や、高速結合機構３００，４００に対して、高速結合
機構の共用メモリの使用定義情報を入力したり、予め入
力してある使用定義情報を出力表示したりする。使用定
義情報の詳細については、図２を用いて後述する。使用
定義情報について簡単に説明すると、記憶すべきデータ
毎に、共用メモリ３１０，４１０に対して二重化して記
憶するか否かの情報である。使用定義情報は、コンソー
ル５００から入力され、それぞれ、高速結合機構３０
０，４００に記憶される。高速結合機構３００，４００
は、使用定義情報に基づいて、計算機１００，２００か
ら送られてくるデータを二重化して記憶したり、二重化
することなく、一重のまま記憶するようにしている。

【００１６】計算機１００の通信機構１３０と高速結合
機構３００の通信機構３３０は、通信パス６１０に接続
されており、データの送受を行う。計算機１００の通信
機構１３０と高速結合機構４００の通信機構４３０は、
通信パス６２０に接続されており、データの送受を行
う。また、計算機２００の通信機構２３０と高速結合機
構３００の通信機構３３０は、通信パス６３０に接続さ
れており、データの送受を行う。計算機２００の通信機
構２３０と高速結合機構４００の通信機構４３０は、通
信パス６４０に接続されており、データの送受を行う。
さらに、高速結合機構３００の通信機構３３０と高速結
合機構４００の通信機構４３０は、通信パス６５０によ
り接続されており、データの送受を行う。

【００１７】次に、図２を用いて、高速結合機構の共用
メモリの使用定義情報の一例について説明する。図２
は、本発明の一実施形態による共用メモリの二重化シス
テムにおける高速結合機構の共用メモリの使用定義情報
の説明図である。

【００１８】これは、計算機１００，２００が、高速結
合機構３００，４００を対として共用メモリ３１０，４
１０を二重化する場合の高速結合機構３００，４００の
使用定義情報の例である。それぞれの高速結合機構の使
用データ毎に、必要な記憶容量を定義し、それぞれのデ
ータを二重化して記憶する二重化対称データとするか、
又は、二重化しないで記憶する単一データとするかを定
義する。さらに、高速結合機構３００，４００のいずれ
に対して記憶するかを定義する。

【００１９】例えば、図２に示す例において、高速結合
機構使用データ「Ａ」は、必要な記憶容量が６４ＫＢで
あり、二重化対称のデータである。従って、高速結合機
構３００，４００の両方に対して二重化して記憶され
る。同様にして、高速結合機構使用データ「Ｂ」は、必
要な記憶容量が１２８ＫＢであり、二重化対称のデータ
である。従って、高速結合機構３００，４００の両方に
対して二重化して記憶される。一方、高速結合機構使用
データ「Ｃ」は、必要な記憶容量が３２ＫＢであり、単
一データであり、高速結合機構３００にのみ記憶され
る。また、高速結合機構使用データ「Ｄ」や「ＸＸ」
も、単一データであり、高速結合機構３００にのみ記憶
される。

【００２０】単一データについては、全て、高速結合機
構３００に記憶するようにしてあるため、高速結合機構
３００の総記憶容量を８ＧＢとするのに対して、高速結
合機構４００の総記憶容量は、４ＧＢと少なく構成でき
る。即ち、全てのデータを二重化するのでなく、二重化
するデータと単一データとを混在して記憶できるように
することにより、共用メモリの容量を小さくすることが
できる。従来は、例えば、上述の例では、８ＧＢのメモ
リを２個必要としたのに対して、一方のメモリ容量を４
ＧＢとすることができるため、２重化のコストを低減す
ることができる。

【００２１】また、全てのデータを二重化するのでな
く、必要なデータについてのみ二重化することができる
ので、従来のように全てのデータを二重化する場合に比
べて、プロセッサのオーバーヘッドを低減できる。

【００２２】また、二重化の制御は、計算機１００，２
００とは独立した高速結合機構３００，４００の中のプ
ロセッサ３２０，４２０により行うため、計算機１０
０，２００は二重化の処理を行う必要がなく、計算機１
００，２００自体のオーバーヘッドを少なくすることが
できる。

【００２３】また、コンソール５００から使用定義情報
を入力する際に、図２に示したように、それぞれのデー
タの必要容量をチェックしながら、高速結合機構３０
０，４００に対する割り付けを行うことにより、高速結
合機構３００，４００のそれぞれの共用メモリ３３０，
４３０の総容量に対して、高速結合機構３００，４００
を使用するデータの総必要容量が超えるか否かを確認で
きる。

【００２４】ここで、高速結合機構３００，４００のそ
れぞれの共用メモリ３３０，４３０の総容量に対して、
高速結合機構３００，４００を使用するデータの総必要
容量が上回るように定義された場合には、コンソール５
００に対して警告する。

【００２５】また、高速結合機構３００，４００のプロ
セッサ３２０，４２０においては、計算機１００，２０
０のデータ操作に伴う処理を担うために必要なプロセッ
サ性能をそれぞれに準備すればよい。

【００２６】図２に示した共用メモリの使用定義情報
は、コンソール５００から入力され、高速結合機構３０
０，４００にそれぞれ記憶される。

【００２７】なお、ここでは、単一データを全て高速結
合機構３００内の共用メモリに記憶するようにしている
が、単一データを高速結合機構３００及び高速結合機構
４００にほぼ均等に割り付けることにより、高速結合機
構３００，４００を同一の記憶容量のものを使用するよ
うにしてもよい。

【００２８】次に、図３を用いて、高速結合機構３０
０，４００間における二重化対象データの一致制御処理
について説明する。図３は、本発明の一実施形態による
共用メモリの二重化システムにおける二重化対象データ
の一致制御処理のシーケンス図である。

【００２９】ここで、高速結合機構３００を正とし、高
速結合機構４００を副とし、図２で定義した二重化対象
データである「Ａ」を高速結合機構３００，４００間で
一致制御させる場合の処理シーケンスについて説明す
る。

【００３０】計算機２００は、高速結合機構３００に対
して、データ「Ａ」の更新要求を行う。即ち、計算機２
００のプロセッサ２２０は、通信機構２３０を制御し
て、通信パス６３０を介して、高速結合機構３００の通
信機構３３０に対して、更新対象領域のロック要求と更
新データ「Ａ」を送信する。

【００３１】この更新要求を受けた高速結合機構３００
は、更新対象領域のロック確保を行う。即ち、高速結合
機構３００のプロセッサ３２０は、通信機構３３０が受
信した更新データ「Ａ」に対するロック要求に基づい
て、共用メモリ３１０に対してデータ「Ａ」に対応した
更新対象領域のロック確保を行う。ロック確保が完了す
ると、高速結合機構３００は、論理計算機２００に対し
てデータ「Ａ」の更新要求を受け付け、ロック確保が完
了したことを通知する。

【００３２】また、高速結合機構３００のプロセッサ３
２０は、通信機構３３０が受信したロック要求がデータ
「Ａ」に対する更新要求であることから、予め高速結合
機構３００に記憶されている構成定義情報に基づいて、
データ「Ａ」が二重化対象データであることから、通信
機構３３０で受信した計算機２００からの更新対象領域
のロック要求と更新データ「Ａ」を、通信パス６５０を
介して、高速結合機構４００の通信機構４３０にスルー
する。

【００３３】この更新要求を受けた高速結合機構４００
は、更新対象領域のロック確保を行う。即ち、高速結合
機構４００のプロセッサ４２０は、通信機構４３０が受
信した更新データ「Ａ」に対するロック要求に基づい
て、共用メモリ４１０に対してデータ「Ａ」に対応した
更新対象領域のロック確保を行う。ロック確保が完了す
ると、高速結合機構４００は、論理計算機３００に対し
てデータ「Ａ」の更新要求を受け付け、ロック確保が完
了したことを通知する。

【００３４】高速結合機構３００のプロセッサ３２０
は、受信した更新データ「Ａ」を共用メモリ３１０の更
新対象領域に書込む。書込みが終了すると、プロセッサ
３２０は、通信機構３３０を制御して、通信パス６３０
を介して、計算機３００の通信機構２３０に書込み完了
を通知する。

【００３５】これを受けた論理計算機２００は、高速結
合機構３００に対してデータ「Ａ」の更新対象領域のロ
ック解放要求を発行する。即ち、即ち、計算機２００の
プロセッサ２２０は、通信機構２３０を制御して、通信
パス６３０を介して、高速結合機構３００の通信機構３
３０に対して、更新対象領域のロック解放要求を送信す
る。

【００３６】高速結合機構３００のプロセッサ３２０
は、データ「Ａ」に対応した領域のロック解放を行い、
論理計算機２００に対してデータ「Ａ」の更新対象領域
のロック解放が完了したことを通知する。

【００３７】また、同様にして、高速結合機構４００の
プロセッサ４２０は、高速結合機構３００における書込
み処理とは非同期で、受信した更新データ「Ａ」を共用
メモリ４１０の更新対象領域に書込む。書込みが終了す
ると、プロセッサ４２０は、通信機構４３０を制御し
て、通信パス６５０を介して、計算機３００の通信機構
３３０に書込み完了を通知する。

【００３８】これを受けた論理計算機３００は、高速結
合機構４００に対してデータ「Ａ」の更新対象領域のロ
ック解放要求を発行する。即ち、即ち、計算機３００の
プロセッサ３２０は、計算機２００から高速結合機構３
００に対するロック開放要求をコピーし、通信機構３３
０を制御して、通信パス６５０を介して、高速結合機構
４００の通信機構４３０に対して、更新対象領域のロッ
ク解放要求を送信する。

【００３９】高速結合機構４００のプロセッサ４２０
は、データ「Ａ」に対応した領域のロック解放を行い、
論理計算機３００に対してデータ「Ａ」の更新対象領域
のロック解放が完了したことを通知する。

【００４０】以上の一連の処理によって、高速結合機構
３００の共用メモリ３１０及び高速結合機構４００の共
用メモリ４１０の間に、更新データ「Ａ」の二重化が終
了する。

【００４１】さらに、論理計算機２００から高速結合機
構３００に対するデータ「Ａ」の更新処理中に、計算機
１００から高速結合機構３００に対してデータ「Ａ」の
更新要求が発行された場合について、以下に説明する。
このシーケンスは、図３中において、点線で示されてい
る。

【００４２】計算機１００から高速結合機構３００に対
して、データ「Ａ」の更新要求として、更新対象領域の
ロック要求と更新データを発行する。この時、高速結合
機構３００の共用メモリ３１０のデータ「Ａ」の領域
は、計算機２００からのロック要求によりロックされて
おり、このロック要求を受けた高速結合機構３００は、
論理計算機２００から高速結合機構３００へのデータ
「Ａ」の更新要求に対する処理を実行中であるため、論
理計算機２００から高速結合機構３００へのデータ
「Ａ」の更新要求処理が完了するまで、つまり論理計算
機２００から高速結合機構３００へのデータ「Ａ」の更
新要求におけるロック解放が完了するまで、計算機１０
０からのデータ「Ａ」の更新要求を処理待ちとする。

【００４３】論理計算機２００から高速結合機構３００
へのデータ「Ａ」の更新要求におけるロック解放が完了
すると、高速結合機構３００は、データ「Ａ」の更新要
求のロック確保を行い、計算機１００に対してデータ
「Ａ」の更新要求のロック確保が完了したことを通知す
るとともに、処理待ちとしておいた計算機１００からの
データ「Ａ」の更新要求を実行する。

【００４４】また、データ「Ａ」は、二重化対象データ
であるため、高速結合機構３００は、高速結合機構４０
０に対して、データ「Ａ」の更新要求として、更新対象
領域のロック要求と更新データを発行する。高速結合機
構４００は、データ「Ａ」の更新要求のロック確保を行
い、高速結合機構３００に対してデータ「Ａ」の更新要
求のロック確保が完了したことを通知するとともに、高
速結合機構３００からのデータ「Ａ」の更新要求を実行
する。

【００４５】データ「Ａ」の高速結合機構３００の共用
メモリ３１０への書込みが終了すると、高速結合機構３
００は、計算機１００に書込み終了を送信する。書込み
終了を受けた計算機１００は、高速結合機構３００に対
してロック解放要求を発行する。高速結合機構３００
は、共用メモリ３１０のロック解放を実行し、解放が完
了すると、ロック解放完了を計算機１００に送信する。

【００４６】また、同様にして、データ「Ａ」の高速結
合機構４００の共用メモリ４１０への書込みが終了する
と、高速結合機構４００は、高速結合機構３００に書込
み終了を送信する。書込み終了を受けた高速結合機構３
００は、高速結合機構４００に対してロック解放要求を
発行する。高速結合機構４００は、共用メモリ４１０の
ロック解放を実行し、解放が完了すると、ロック解放完
了を高速結合機構３００に送信する。

【００４７】以上により、高速結合機構３００と高速結
合機構４００との間で、データ「Ａ」が更新され、二重
化が完了する。

【００４８】以上説明したように、データの二重化は、
高速結合機構３００，４００のプロセッサ３２０，４２
０の制御によって実行されるため、計算機１００あるい
は計算機２００は、データの二重化について意識するこ
となく、高速結合機構４００，３００間で直接、かつ、
効率的に、二重化対象データの一致制御が可能となる。

【００４９】次に、図４を用いて、高速結合機構４０
０，３００間におけるヘルスチェック処理について説明
する。図４は、本発明の一実施形態による共用メモリの
二重化システムにおけるヘルスチェック処理のシーケン
ス図である。

【００５０】ここで、最初に、高速結合機構３００が高
速結合機構４００をヘルスチェックする場合の処理シー
ケンスについて説明する。高速結合機構３００は、所定
の時間間隔Ｔ1で監視電文を高速結合機構４００に対し
て送信するとともに、同時に、監視電文に対する受信応
答タイマを起動する。高速結合機構４００は、この監視
電文を受信すると、高速結合機構３００に対して監視電
文に対する受信応答である監視応答電文を返送する。こ
の監視応答電文を受信した高速結合機構３００は、受信
応答タイマをリセットする。高速結合機構３００は、送
信した監視電文に対して、監視応答電文が送られてくる
ことにより、高速結合機構４００が正常に動作している
と判断できる。

【００５１】監視電文の送信は、所定時間間隔Ｔ1毎に
行われるため、Ｔ1時間経過後に、再度、高速結合機構
３００は、高速結合機構４００に対して監視電文を送信
する。

【００５２】ここで、高速結合機構４００に障害が発生
すると、高速結合機構３００から高速結合機構４００に
対して監視電文を送信したにも拘らず、高速結合機構４
００は、監視応答電文を送信できないため、高速結合機
構３００は、監視する受信応答タイマ時間内に受信でき
ないこととなり、高速結合機構３００は、高速結合機構
４００を使用する計算機１００あるいは計算機２００に
対して、高速結合機構４００に対する監視タイムアウト
が発生したことを通知する。

【００５３】この通知を受信した計算機１００あるいは
計算機２００は、高速結合機構４００に対する要求を閉
塞する。

【００５４】また、高速結合機構４００は、所定の時間
間隔Ｔ2で監視電文を高速結合機構３００に対して送信
するとともに、同時に、監視電文に対する受信応答タイ
マを起動する。高速結合機構３００は、この監視電文を
受信すると、高速結合機構４００に対して監視電文に対
する受信応答である監視応答電文を返送する。この監視
応答電文を受信した高速結合機構４００は、受信応答タ
イマをリセットする。高速結合機構４００は、送信した
監視電文に対して、監視応答電文が送られてくることに
より、高速結合機構３００が正常に動作していると判断
できる。監視応答電文を受信応答タイマ時間内に受信で
きない場合には、監視タイムアウトが発生したことを計
算機１００，２００に通知する。

【００５５】ここで、高速結合機構３００が、監視電文
を送信する周期Ｔ1は、例えば、１００ｍｓとしてい
る。それに対して、高速結合機構３００が、監視電文を
送信する周期Ｔ2は、周期Ｔ1より長い、例えば、２００
〜３００ｍｓとしている。

【００５６】以上のように、二重化した高速結合機構４
００，３００間でヘルスチェックを行うことで、計算機
１００あるいは計算機２００から高速結合機構４００，
３００へのアクセスなしに、高速結合機構４００，３０
０の異常検知が可能となる。

【００５７】以上説明したように、本実施形態によれ
ば、必要なデータについてのみ二重化することができる
ので、従来のように全てのデータを二重化する場合に比
べて、プロセッサのオーバーヘッドを低減できる。

【００５８】また、単一データについては、全て、一方
の高速結合機構の共用メモリに記憶するようにしてある
ため、他方の共用メモリの容量を小さくすることがで
き、データの２重化のコストを低減することができる。

【００５９】また、二重化の制御は、計算機とは独立し
た高速結合機構の中のプロセッサにより行うため、計算
機は二重化の処理を行う必要がなく、計算機自体のオー
バーヘッドを少なくすることができる。

【００６０】また、計算機自体は、データの二重化につ
いて意識することなく、高速結合機構間で直接効率的に
二重化対象のデータの一致制御が可能となる。

【００６１】さらに、二重化した高速結合機構間でヘル
スチェックを行うことで、計算機から高速結合機構への
アクセスなしに、高速結合機構の異常検知が可能とな
り、計算機のオーバーヘッドを低減できる。

【００６２】次に、図５，図６を用いて、本発明の他の
実施形態による共用メモリの二重化システムについて説
明する。図５は、本発明の他の実施形態による共用メモ
リの二重化システムのブロック図である。図１と同一符
号は、同一部分を表している。

【００６３】本実施形態における特徴とする点は、計算
機１０００を論理分割して、論理計算機１２００と高速
結合機構１４００を構成するようにしている点である。
計算機が、そのメモリ容量，プロセッサ数，通信機構の
ポート数等の点で余裕がある場合には、計算機を論理分
割して、異なる機能を持つものとして使用することがで
きる。

【００６４】ここで、論理計算機１２００は、図１に示
した計算機２００と同一の機能を有するものであり、ロ
ーカルメモリ１２１０とプロセッサ１２２０と通信機構
１２３０とを備えている。プロセッサ１２２０は、記憶
されたプログラムに従って制御され、ローカルメモリ１
２１０に記憶されたデータの処理を行う。処理されたデ
ータは、通信機構１２３０を介して外部に送信される。

【００６５】また、高速結合機構１４００は、図１に示
した高速結合機構４００と同一の機能を有するものであ
り、データ共用およびデータ転送を高速に実現するとと
もに、さらに、データを二重化するための処理を行う。
そのために、高速結合機構１４００は、共用メモリ１４
１０とプロセッサ１４２０と通信機構１４３０とを備え
ている。

【００６６】さらに、計算機１０００を論理分割するた
めに、計算機１０００は、ハードウエア資源分割管理機
構１６００を備えている。ハードウエア資源分割管理機
構１６００は、計算機１０００のハードウエアリソース
を、論理計算機１２００と、高速結合機構１４００に分
割制御するものであり、予め、論理分割のための構成定
義情報が登録されている。

【００６７】ここで、図６を用いて、ハードウエア資源
分割管理機構１６００に登録されている構成定義情報に
ついて説明する。図６は、本発明の他の実施形態による
共用メモリの二重化システムにおけるハードウエア資源
分割の定義情報の説明図である。

【００６８】ここで、計算機１０００のハードウエアリ
ソースの総数は、例えば、メモリが６ＧＢであり、プロ
セッサが３プロセッサであり、通信機構が１０ポートで
あるととすると、これらのハードウエアリソースをそれ
ぞれ論理計算機１２００と、高速結合機構１４００に割
り当てる。即ち、論理計算機１２００に対して、メモリ
が２ＧＢであり、プロセッサが１プロセッサであり、通
信機構が４ポートを割当て、高速結合機構１４００に対
して、メモリが４ＧＢであり、プロセッサが２プロセッ
サであり、通信機構が６ポートを割当てるように、ハー
ドウエア資源分割管理機構１６００により、計算機１０
００を論理分割する。この構成定義情報の入力操作は、
コンソール５００から行う。

【００６９】このように、計算機１０００を論理分割し
て、論理計算機１２００と高速結合機構１４００を構成
して、データの二重化を行う場合について、図５を用い
て説明する。なお、データを二重化するか単一データと
して取り扱うかを定める使用定義情報は、コンソール５
００を用いて、図２において説明したように、高速結合
機構３００及び高速結合機構１４００に登録されている
ものとする。

【００７０】ここで、高速結合機構３００を正とし、高
速結合機構１４００を副とし、図２で定義した二重化対
象データである「Ａ」を高速結合機構３００，１４００
間で一致制御させる場合の処理シーケンスについて説明
する。

【００７１】計算機１２００は、高速結合機構３００に
対して、データ「Ａ」の更新要求を行い、更新対象領域
のロック要求と更新データ「Ａ」を送信する。この更新
要求を受けた高速結合機構３００は、更新対象領域のロ
ック確保を行う。ロック確保が完了すると、高速結合機
構３００は、論理計算機１２００に対してデータ「Ａ」
の更新要求を受け付け、ロック確保が完了したことを通
知する。

【００７２】また、高速結合機構３００は、データ
「Ａ」が二重化対象データであることから、受信した計
算機１２００からの更新対象領域のロック要求と更新デ
ータ「Ａ」を、高速結合機構１４００にスルーする。

【００７３】この更新要求を受けた高速結合機構１４０
０は、更新対象領域のロック確保を行う。ロック確保が
完了すると、高速結合機構１４００は、論理計算機３０
０に対してデータ「Ａ」の更新要求を受け付け、ロック
確保が完了したことを通知する。

【００７４】高速結合機構３００は、受信した更新デー
タ「Ａ」を共用メモリ３１０の更新対象領域に書込む。
書込みが終了すると、プロセッサ３２０は、計算機３０
０に書込み完了を通知する。これを受けた論理計算機１
２００は、高速結合機構３００に対してデータ「Ａ」の
更新対象領域のロック解放要求を発行する。

【００７５】高速結合機構３００は、データ「Ａ」に対
応した領域のロック解放を行い、論理計算機１２００に
対してデータ「Ａ」の更新対象領域のロック解放が完了
したことを通知する。

【００７６】また、同様にして、高速結合機構１４００
は、高速結合機構３００における書込み処理とは非同期
で、受信した更新データ「Ａ」を共用メモリ１４１０の
更新対象領域に書込む。書込みが終了すると、プロセッ
サ１４２０は、計算機３００に書込み完了を通知する。
これを受けた論理計算機３００は、高速結合機構１４０
０に対してデータ「Ａ」の更新対象領域のロック解放要
求を発行する。

【００７７】高速結合機構１４００は、データ「Ａ」に
対応した領域のロック解放を行い、論理計算機３００に
対してデータ「Ａ」の更新対象領域のロック解放が完了
したことを通知する。

【００７８】以上の一連の処理によって、高速結合機構
３００の共用メモリ３１０及び高速結合機構１４００の
共用メモリ１４１０の間に、更新データ「Ａ」の二重化
が終了する。

【００７９】さらに、論理計算機１２００から高速結合
機構３００に対するデータ「Ａ」の更新処理中に、計算
機１００から高速結合機構３００に対してデータ「Ａ」
の更新要求が発行された場合については、図３に点線で
示したように、計算機１２００からの書込みの終了によ
るロック解放完了を待ってロックを行い、書込みを行う
ようにしている。

【００８０】以上により、高速結合機構３００と高速結
合機構１４００との間で、データ「Ａ」が更新され、二
重化が完了する。

【００８１】以上説明したように、データの二重化は、
高速結合機構３００，１４００のプロセッサ３２０，１
４２０の制御によって実行されるため、計算機１００あ
るいは計算機１２００は、データの二重化について意識
することなく、高速結合機構１４００，３００間で直
接、かつ、効率的に、二重化対象データの一致制御が可
能となる。

【００８２】以上説明したように、計算機を論理分割し
て高速結合機構を構成し、高速結合機構の共用メモリの
メモリ容量、プロセッサ能力、さらには通信機構のパス
接続本数をそれぞれの高速結合機構に必要とするだけ準
備することで、計算機のハードウエアリソースを有効に
活用した効率のよい共用メモリの機能を二重化した複合
システムを構築できる。

【００８３】以上説明したように、本実施形態によれ
ば、必要なデータについてのみ二重化することができる
ので、従来のように全てのデータを二重化する場合に比
べて、プロセッサのオーバーヘッドを低減できる。

【００８４】また、計算機を論理分割して、共用メモリ
のための高速結合機構を構成することにより、計算機の
ハードウエアリソースを有効に活用した共用メモリの二
重化が可能となる。

【００８５】また、単一データについては、全て、一方
の高速結合機構の共用メモリに記憶するようにしてある
ため、他方の共用メモリの容量を小さくすることがで
き、データの２重化のコストを低減することができる。

【００８６】また、二重化の制御は、計算機とは独立し
た高速結合機構の中のプロセッサにより行うため、計算
機は二重化の処理を行う必要がなく、計算機自体のオー
バーヘッドを少なくすることができる。

【００８７】また、計算機自体は、データの二重化につ
いて意識することなく、高速結合機構間で直接効率的に
二重化対象のデータの一致制御が可能となる。

【００８８】さらに、二重化した高速結合機構間でヘル
スチェックを行うことで、計算機から高速結合機構への
アクセスなしに、高速結合機構の異常検知が可能とな
り、計算機のオーバーヘッドを低減できる。

【００８９】

【発明の効果】本発明によれば、共用メモリの二重化シ
ステムにおけるオーバーヘッドを低減して必要な二重化
を行えるようになる。

【００９０】

【図面の簡単な説明】

【図１】本発明の一実施形態による共用メモリの二重化
システムの概略構成を示すブロック図である。

【図２】本発明の一実施形態による共用メモリの二重化
システムにおける高速結合機構の共用メモリの使用定義
情報の説明図である。

【図３】本発明の一実施形態による共用メモリの二重化
システムにおける二重化対象データの一致制御処理のシ
ーケンス図である。

【図４】本発明の一実施形態による共用メモリの二重化
システムにおけるヘルスチェック処理のシーケンス図で
ある。

【図５】本発明の他の実施形態による共用メモリの二重
化システムのブロック図である。

【図６】本発明の他の実施形態による共用メモリの二重
化システムにおけるハードウエア資源分割の定義情報の
説明図である。

【符号の説明】

１００，２００，１０００…計算機 １１０，２１０，１２１０…ローカルメモリ １２０，２２０，３２０，４２０，１２２０，１４２０
…プロセッサ １３０，２３０，３３０，４３０，１２３０，１４３０
…通信機構 ３００，４００，１４００…高速結合機構 ３１０，４１０，１４１０…共用メモリ ５００…コンソール ６１０，６２０，６３０，６４０，６５０…通信パス １２００…論理計算機 １６００…ハードウエア資源分割管理機構

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数の計算機と、第１及び第２の共用メ
   モリを有し、データを二重化して記憶する共用メモリの
   二重化システムにおいて、 上記第１の共用メモリとこの第１の共用メモリへのデー
   タ書込みや上記第２の共用メモリへのデータ転送を制御
   する第１のプロセッサとを備え、データを二重化するか
   否かを定義する使用定義情報が登録される第１の高速結
   合機構と、 上記第２の共用メモリとこの第２の共用メモリへのデー
   タ書込みや上記第１の共用メモリへのデータ転送を制御
   する第２のプロセッサとを備え、データを二重化するか
   否かを定義する使用定義情報が登録される第２の高速結
   合機構とを備え、 上記第１及び第２のプロセッサは、上記使用定義情報に
   基づいて、上記第１及び第２の共用メモリにデータを書
   込むことを特徴とする共用メモリの二重化システム。
2. 【請求項２】 請求項１記載の共用メモリの二重化シス
   テムにおいて、 上記第１及び第２の高速結合機構は、上記計算機のハー
   ドウエアリソースとはそれぞれ独立して構成されている
   ことを特徴とする共用メモリの二重化システム。
3. 【請求項３】 請求項１記載の共用メモリの二重化シス
   テムにおいて、 上記第１の高速結合機構は、上記計算機のハードウエア
   リソースとは独立して構成されているとともに、 上記計算機の一つは、ハードウエア資源を論理分割する
   論理分割手段を備え、 この論理分割手段により、この計算機のハードウエアを
   論理分割して、論理計算機と上記第２の高速結合機構を
   構成することを特徴とする共用メモリの二重化システ
   ム。
4. 【請求項４】 請求項１記載の共用メモリの二重化シス
   テムにおいて、 上記第１及び第２の高速結合機構は、所定の周期で相互
   に監視電文を送信し、この監視電文に対する相手方の高
   速結合機構からの応答の有無に応じて、相手方の異常検
   知を行うことを特徴とする共用メモリの二重化システ
   ム。
5. 【請求項５】 請求項１記載の共用メモリの二重化シス
   テムにおいて、 上記第１の高速結合機構を正とし、上記第２の高速結合
   機構を副として、 上記使用定義情報に基づく二重化の必要のないデータに
   対しては、上記第１の高速結合機構に書込むことによ
   り、上記第２の高速結合機構の共用メモリの容量を上記
   第１の高速結合機構の共用メモリの容量よりも小さく構
   成することを特徴とする共用メモリの二重化システム。