JPH10336215A - Ａｔｍセルスペーサ - Google Patents

Abstract

(57)【要約】 【課題】 ＡＴＭスペーサにおいて、セルの衝突による
遅延の影響を少なくする 【解決手段】 スペーサは、セルメモリ４２と、各セル
に理論的送出時間（ＴＥＴ）を割り当てる手段４０、４
１と、セルメモリが、仮想接続がセルを含む各仮想接続
に対して、これらのセルが先入れ先出しモードで蓄積さ
れるロケーションのリストを有するように、対応するポ
インタメモリ４３の助けにより、セルメモリ４２を管理
する制御手段４１、４６と、それぞれ仮想接続識別情報
と、仮想接続に関するリストの始めに含まれているセル
の理論的送出時間から成るソートキーを有する、データ
要素を順序づけ、最小のソートキーを有する少なくとも
一つのデータ要素を選択するためのソーティング手段４
１、４４とをを有する。送出された各セルは、ソーティ
ング手段により選択されたデータ要素において識別され
た仮想接続に関連するリストの始めに含まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭセルスペーサ
に関する。

【０００２】

【従来の技術】この種の設備の一般的説明は、Ｐ．Ｅ．
ＢＯＹＥＲ他による論文「スペーシングセルがＡＴＭネ
ットワークリンクの利用を保護し、拡張する」（ＩＥＥ
Ｅ Ｎｅｔｗｏｒｋ、１９９２年９月、３８−４９頁）
に見ることができる。

【０００３】ＡＴＭセルは高速の物理リンク（１５５あ
るいは６２２Ｍｂｉｔ／ｓのビットレート）上で送信さ
れる５３バイトの情報パケットである。各物理リンクは
さまざまな仮想接続に属する多重セルをサポートする。
各セルが関係する仮想接続は、セルのヘッダに含まれる
一対の識別子ＶＰＩ−ＶＣＩにより識別される。ある種
の設備は仮想パス識別子（ＶＰＩ）により仮想接続を識
別し、一方他の設備は仮想チャネル識別子（ＶＣＩ）あ
るいはＶＰＩ、ＶＣＩの両方の識別子に基づいて仮想接
続を識別する。

【０００４】この説明では、各ＡＴＭセルはスペーサを
備えた設備の内部識別情報ＩｄＣｘにより識別された仮
想接続に属すると見なされる。この内部識別情報は、合
理的大きさのメモリモジュールへのアクセスを容易にす
るように、ＶＰＩ、ＶＣＩ、ＶＰＩ−ＶＣＩの対、また
はそのほかに対応することができ、いっそう好都合に
は、設備に専用であり、ＶＰＩ−ＶＣＩより少数のビッ
トを有する特定の識別情報に対応することができる。こ
のような識別情報ＩｄＣｘをＡＴＭセルに関連づける適
切な方法が、フランス特許出願第９７０１２２２号に記
載されている。

【０００５】ＡＴＭスペーサは、その主な機能が物理リ
ンクによりサポートされる種々の接続に対してセルのビ
ット・レートを均一化するユニットである。一般に、仮
想接続上に送信する各情報源（利用者）はオペレータと
ピークビット・レートを折衝する。もし情報源（利用
者）がこのピークビット・レートに従わなければ、ネッ
トワークに輻輳が起きる危険があり、オペレータは接続
中のセルを破棄する権限を与えられている。

【０００６】スペーサにおいて、一般に同じ仮想接続に
関する２つの連続したセルは、通常ピークビット・レー
トの逆数に対応する時間間隔Ｔだけ少なくとも離してお
くように、スペーシング間隔Ｔは各接続ＩｄＣｘに割り
当てられる。次に実スペーサについて説明する。実スペ
ーサは、各セルに対する理論的送出時間ＴＥＴを計算
し、次に所望の時間においてのみそのセルを送出するよ
うにメモリに蓄積する。スペーシング間隔Ｔはしたがっ
てすべての接続に対して満たされる。いわゆる仮想スペ
ーサにおいては、各セルに対して理論的送出時間ＴＥＴ
が前と同じ方法によりまず計算され、その後にセルはメ
モリに蓄積される。実スペーサとの相違は、仮想スペー
サはおよそ理論的送出時間でただちにセルを送出するこ
とである。仮想スペーサはセル遅延揺らぎ（ＣＤＶ）を
劣化させない。しかし仮想スペーサは、スペーサの上流
に位置する待ち行列によるビット・レート劣化の可能性
を軽減しない。

【０００７】この過度のビット・レートが、オペレータ
と折衝したサービス品質による限界値を超えていて、こ
の接続に関連するセルがＣＤＶ無しに正確に間隔を置い
た多重出力を発生することがもはや不可能なほどである
時は、スペーシング機能は、ピークビット・レートより
大きいビット・レートで仮想接続にしたがって送信され
たセルを排除するポリシング機能としばしばと組み合わ
される。ポリシング機能は、通常セルの理論的送出時間
ＴＥＴを計算する方法の一部を成す。

【０００８】セルに理論的送出時間を割り当て、ポリシ
ング機能を実行する従来の方法は、ＩＴＵ−Ｔ勧告Ｉ．
３７１付属書１に規定されるＧＣＲＡアルゴリズム（総
称セルレートアルゴリズム）を適用することである
（Ｍ．ＤＥＰＲＹＣＫＥＲ：「非同期転送モード、広帯
域総合サービスディジタル網に対する解」、第２版、１
９９３、第７章、第７．３．４節、２９２−２９３ペー
ジ参照）。各仮想接続に対して、このアルゴリズムは常
に次の関係ｔａ≦ＴＥＴ≦ｔａ＋τを満足させる。ここ
で、さてｔａはその理論的送出時間ＴＥＴが計算される
セルの到着時刻を表し、またτは接続のＣＤＶ許容誤差
を表す。

【０００９】異なった仮想接続に属するセルが同じ理論
的送出時間を割り当てられるかもしれない。その結果、
このような矛盾を解決するメカニズムを備えることが必
要である。

【００１０】ドキュメントＥＰ−Ａ−０４３８００９で
説明されている第１の解決策は、各着信セルをその実際
の送出時間に対応するセルメモリのアドレスに蓄積する
ことである。スペーサの出力において、時間カウンター
は送出されるセルを指定するアドレスポインタとして動
作する。理論的送出時間をセルに割り当てた後で、セル
はこの理論的時間の後に第１の利用できるアドレスに蓄
積され、その結果矛盾を回避する。

【００１１】ドキュメントＥＰ−Ａ−０４９８０９２
（さらにＥ．Ｗａｌｌｍｅｉｅｒ他：「スペーシング・
ポリシング回路、ＡＴＭネットワークにおける効率的ピ
ークビット・レート制御のためのアルゴリズム」、Ｐｒ
ｏｃ．ＩＳＳ’９２、１９９２年１０月、第２巻、２２
−２６ページ参照）で説明されている第２の解決策は、
各送出周期においてポインタ手段により関連付けられた
セルのリストを関連づけることである。送出周期に到達
すると、関連するリストのセルは読み取られ、この周期
の間および連続する所要数の周期の間に一つずつ出力さ
れる。

【００１２】Ｊ．Ｗ．Ｒｏｂｅｒｔｓ他による論文「実
時間ソータとＡＴＭトラフィック制御への応用」、Ｐｒ
ｏｃ．ＩＳＳ’９５、１９９５年４月、第１巻、２５８
−２６２ページ参照）で説明されている第３の解決策
は、ソーティング技術を用いることである。各セルが到
着すると、セル記憶装置のアドレスおよびその理論的送
出時間に対応するソートキーにより構成されたデータ要
素がソーティング装置に入力され、このソーティング装
置は各送出周期において最小のソートキーを生成する。
そのアドレスがこの要素に含まれるセルは、実スペーサ
の場合にはもし最小のキーが現在時刻より小さいか現在
時刻に等しければ、また仮想スペーサの場合にはただち
に送出される。ソーティング装置は、スペーサに蓄積さ
れたセルの最大数に等しいＮ個の要素をソートすること
ができなくてはならない。さらに、推薦されているソー
ティング装置では、ソーティング機能を十分な速度で実
行するためには、並行して動作する論理回路の数がＮに
比例するという欠点を有することが指摘される。ソート
される要素の数Ｎが一旦大きくなると（ＡＴＭセルスペ
ーサへの応用の場合のように数千あるいは何万にも）、
ソーティング装置のハードウェアの複雑性は大きなもの
になる。

【００１３】上記の３つの解決策において、一旦理論的
送出時間が着信セルに割り当てられると、スペーサは仮
想接続の概念を無視する。その結果、送出される蓄積さ
れたセルを決定するための手順は、スペーサの最大の記
憶容量に対応する数からセルを選択することになる。こ
れは、原理的に同一の同じ仮想接続に関連するセルの受
信の順序が送出の際に満たされなくてはならない時期か
ら、余分な複雑さを意味する。

【００１４】スペーサを備えたリンク上にトラフィック
輻輳のリスクが万一発生すると、電気通信事業者は時に
はある種の接続に割り当てられたスペーシング間隔Ｔを
増加させる選択肢を有している。しかしながら、このよ
うなＴの修正はまだ受信されていないセルにのみ作用
し、以前計算された理論的送出時間は関係する接続を知
らずには既に修正不可能であると考えれば、すでにスペ
ーサのバッファメモリに書き込まれたセルには作用しな
い。それにもかかわらず、十分な数のセルがすでにバッ
ファメモリに書き込まれ、インターバルＴを増加させ輻
輳の防止を効果的でなくしている。上記のスペーサはこ
の点において柔軟性に欠ける。

【００１５】送出されるセルの選択が、種々の仮想接続
に割り当てられたＦＩＦＯリストの始めに蓄積されたセ
ルに割り当てられた理論的送出時間に基づいて行われる
ＡＴＭスペーサがＥＰ−Ａ−０７１００４６に説明され
ている。このドキュメントは送出時間を計算する特定の
方法を説明し、この特定の方法によれば、セルの理論的
な送出時間が同じ仮想接続に関連する前のセルの実際の
送出時間に依存する。同様な方法が、Ｇ．Ｍｅｒｃａｎ
ｋｏｓｋ他による論文「セル送出に際するスペーサ出力
の多重化」（Proc. Infocom'95 - Conference on Compu
ter Communications,14th Annual Joint Conference of
the IEEE Computer and Communications Societies、
ボストン、１９９５年４月２日−６日、第３巻、４９−
５５ページ）で説明されている。

【００１６】

【発明が解決しようとする課題】この種の方法は、異な
る接続に関するセルと同じ理論的送出時間が割り当てら
れたセルとの間の衝突によりセルが遅延した時、もし衝
突が解消していても同じ接続の後続のセルも同様に遅延
する欠点を有する。このような場合はフローに不必要な
妨害をもたらす。

【００１７】本発明の目的は上記の欠点による影響が少
ないＡＴＭスペーサを提供することである。

【００１８】

【課題を解決するための手段】本発明は、複数の仮想接
続により送信されるＡＴＭセルのスペーサであって、着
信セルが書き込まれ、発信セルが読み取られるセルメモ
リと、少なくとも前記セルの到着時刻と前記接続に割り
当てられたスペーシング間隔とを含むパラメータに基づ
いて、仮想接続に関連する各セルに対する理論的送出時
間の回帰的な計算をする手段を有するセルメモリに蓄積
された各セルに理論的送出時間を割り当てるための手段
と、仮想接続がセルを収容している各仮想接続に対し
て、前記セルがリストの開始とリストの終わりの間で先
入れ先出しモードで蓄積されるロケーションのリストを
セルメモリが有するような方法による関連するポインタ
メモリの支援により、セルメモリを管理するためのスペ
ーシング制御手段と、それぞれ仮想接続識別情報と、前
記仮想接続に関するリストの開始に含まれているセルの
理論的送出時間から成るソートキーを有する、データ要
素を順序づけ、最小のソートキーを有する少なくとも一
つのデータ要素を選択するためのソーティング手段を有
し、スペーシング制御手段は、ソーティング手段により
選択されたデータ要素において識別された仮想接続に関
するリストの開始に含まれたセルの送出を命令するする
ように工夫されている、複数の仮想接続に応じて送信さ
れるＡＴＭセルのスペーサを提供する。

【００１９】セルメモリがセルを含んでいない仮想接続
に関連するセルが到着すると、ソーティング手段は前記
仮想接続の識別情報を有する新しいデータ要素および、
ソートキーとして、回帰的計算手段により与えられた前
記セルの理論的送出時間を受け取る。少なくとも一つの
第２のセルをさらに含むロケーションのリストをセルメ
モリが有する仮想接続に関連する第１のセルを送出する
と、ソーティング手段は前記仮想接続の識別情報を有す
る新しいデータ要素および、ソートキーとして、前記第
１のセルの理論的送出時間と前記接続に割り当てられた
スペーシング間隔との和に等しい前記第２のセルの理論
的送出時間を受け取る。

【００２０】蓄積されたすべてのセルに基づくのではな
くて、接続ごとにリストの始めに基づいたソーティング
手順により送出されるセルが選択されることにより、ス
ペーサの複雑さが減少し、その使用上の柔軟性が増加し
ている。

【００２１】送出時間決定のモードは、送出スロットに
関する矛盾に起因したセルが受ける遅延を制限する。あ
る場合には、回帰的計算手段により得られた理論的送出
時間に対応して受ける遅延すらも軽減される。

【００２２】ソーティング手段は、以下に詳細に説明す
る型式の一つ以上のバイナリーツリーソーティング装置
を有するのが有利である。

【００２３】

【発明の実施の形態】本発明のＡＴＭスペーサの一般的
な構造を説明する前に、このようなスペーサに用いられ
るソーティング装置の実施形態を図１から図１５を参照
してまず説明する。それぞれ各ソートキーを含むデータ
要素をソートするこの装置は：それぞれデータ要素を含
むことが可能であり、０からｎまで番号を付けられたｎ
個の連続したステージに分配され、ステージｑはノード
２^qから２^q+1−１を有する、１から２ｎ−１まで番号を
付けられた２ⁿ−１個のノードを有するバイナリーツリ
ーにしたがって構成された記憶手段と、１から２^n-1−
１の間の各整数ｉに対して、ノードｉは分類されるべき
要素を含み、ノード２_iおよび２_i+1のそれぞれは分類さ
れるべき要素を含まないか、あるいは決められた順序関
係の意味でそのソートキーがノードｉに含まれている要
素のソートキーよりも大きいかまたはそれに等しい要素
を含むように、順序付けの条件を満足させるように、ツ
リーの中でソートされる要素を分散させるためのバイナ
リーツリーの制御手段を有する。

【００２４】分類ツリーにおける要素の順序付けは、コ
ンピュータ化されたソーティングの分野で「ヒープソー
ト」と言われるものに対応する。この点に関して、Ｋｎ
ｕｔｈによる著作「コンピュータプログラミング技法、
第３巻、分類および探索」（アディソン・ウェスリー、
１９７３年、１４２−１５７ページ）を参照されたり。

【００２５】一例として、図１は、ｎ＝４の場合の、順
序付けの条件を満足するデータ要素（データ要素のうち
ソートキーのみが表示されている）を含む１５個のノー
ド１−１５を有する分類ツリーを示す。

【００２６】ステージ０のノード１はツリーの根あるい
は頂点と言われる。ステージｎ−１の２^n-1から２ⁿ−１
個のノードはツリーの葉であると言われる。ステージｑ
の各ノードｉに対して、その数がｉ２^j＋ｊ’ここで、
ｊおよびｊ’は０≦ｊ＜ｎ−ｑおよび０≦ｊ’＜２^jで
あるような整数である。の形式である２^n-q−１個のツ
リーのノードは、ノードｉの子孫と呼ばれる（ここでノ
ードｉはおｓの子孫に含まれると考えられる）。これら
の子孫のうち、（もしｑ＜ｎ−１ならば）ステージｑ＋
ｌの姉妹ノード２_iおよび２_i+1はノードｉの子であると
呼ばれる。他方、ノードｉの親（もしｑ＞Ｏなら）はス
テージｑ−１のノードと規定され、その数はもしｉが偶
数ならばｉ／２であり、ｉが奇数ならば（ｉ−１）／２
である。ツリーのノード間の親子関係のこれらの論理関
係は図１で矢印により示されている。

【００２７】ソートキーの間の順序関係は任意である。
図１に示されている例では、自然数間のよく知られた順
序関係であり、ソートキーの昇順に分類可能である。降
順で分類の場合には、キーの間の順序関係を逆転すれば
十分なことは明らかである。図１において、ソートされ
る要素により占められていないツリーのノードは、それ
ぞれそのソートキーが無限大である要素を含むと見なさ
れる、すなわち、ソートされるデータ要素のどのソート
キーよりも大きい。無限大のキーをコード化する１つの
可能性は、この目的のキーを含むデータフィールドの１
ビットを残してかくことである。もしこのビットが１で
あればキーは例えば無限大であると見なされ、そうでな
ければ有限と見なされる。換言すれば、このビットはノ
ードが空きであるか、あるいはデータ要素により使用さ
れているかを示す。

【００２８】ひとたびそれが順序付けられたデータ要素
Ｎ＜２ⁿの集合によりロードされると、ソーティング装
置はこれらのＮ個の要素を連続的にＮサイクルでソート
キーの順番に転送できる。サイクルの間にツリーから要
素を抽出することは、ツリーの根に位置する要素を読み
取ることと、常に順序付けの条件を満足させるような方
法でその家系の要素を追跡することから成る。したがっ
て、図１に示された場合において、第１のサイクルは根
に位置する要素１６を読み取ること、および、要素２４
を根へ、次に要素３８をノード２へ、最後に要素６２３
をノード４へ移動することから成る。これは根から葉に
向かって抽出コマンドを伝搬することになる。

【００２９】ある用途においては、ソートされる新しい
要素をツリーに挿入するコマンドに応答できることは制
御手段にとってさらに必要である。したがって、ソーテ
ィング装置は各サイクルにおいてソートされる要素を転
送または受信することができる。ソーティング装置は、
使用される順序関係にしたがって管理され、時間タグあ
るいは優先権インデックスの他の任意の型式を表現する
であろうソートキーの基本原理でダイナミックな待ち行
列として作動する。

【００３０】図２は、データ要素がｎ＝４ステージを有
する図１のバイナリーツリーにしたがって構成されたメ
モリ２０₀−２０₃に収容されるソーティング装置を示
す。

【００３１】バイナリーツリーは、ｍ個の個別のコント
ローラのセットにより制御される。ここでｍは２とツリ
ーのステージの番号ｎの間の整数である。図２および図
３で考慮されている場合において、ツリーの各ステージ
ｑ、すなわちｍ＝ｎ＝４に対して１個のコントローラ２
ｌｑがある。各コントローラ２ｌｑはステージｑにアク
セスできるようにするバス２２ｑを有する。したがっ
て、ツリーの記憶手段は、それぞれ対応するバス２２₀
−２２₃を介してアクセス可能なｍ＝４のメモリモジュ
ール２０₀−２０₃に分割されている。各ノードｉには、
それぞれ、データ要素のソートキーＫ（ｉ）、図２に表
示される唯一のキー（要素が無い場合にはＫ（ｉ）＝
∞）、およびこの要素のリファレンスＲ（ｉ）を収容た
めの２つのメモリロケーションがある（図３参照）。

【００３２】ステージ０以外のツリーの各ステージｑ
は、ノード２^qから２^q+1−１のほかに、１ビットの容量
を持つ２^q-1個のロケーション２３、およびｎ−ｑ＋ｌ
ビットの容量を持つ２^q-1個のロケーション２５を有す
る。各ロケーション２３はステージｑの一対の姉妹ノー
ド２ｉおよび２ｉ＋ｌと組み合わされたステアリングビ
ットＦ（ｉ）を含み、その値は、左方向姉妹２ｉに含ま
れるキーが右方向姉妹２ｉ＋ｌ（Ｋ（２ｉ）＜Ｋ（２ｉ
＋ｌ））に含まれるキーより小さければＦ（ｉ）＝Ｏで
あり、Ｋ（２ｉ＋ｌ）≦Ｋ（２ｉ）ならばＦ（ｉ）＝ｌ
である。分類ツリーのロケーション２３の合計数は２
^n-1−１である。

【００３３】ステージｑの各ロケーション２５はステー
ジｑの一対の姉妹ノード２ｉおよび２ｉ＋ｌと組み合わ
された差分カウンターΔ（ｉ）を含み、その値は、左方
向姉妹２ｉの子孫に含まれるデータ要素の数と、右方向
姉妹２ｉ＋１の子孫に含まれるデータ要素の数との差に
より与えられる。

【００３４】ステアリングビットＦ（ｉ）は抽出あるい
は交換コマンドをツリーの根から葉まで伝搬するように
動作するのに対して、一方差分カウンターΔ（ｉ）は挿
入コマンドをツリーの根から葉まで伝搬するように動作
する。

【００３５】バイナリーツリーの制御手段は、さらにｎ
−１＝３個のインタフェース・レジスタ２６₁−２６₃を
有し、各レジスタ２６_qはステージｑ−１のコントロー
ラ２１_q-1とステージｑのコントローラ２１ｑの間のイ
ンターフェイスとして動作する。さらに図２の基本的な
図には、ステージ０のコントローラ２１₀とソーティン
グ装置の環境との間でインターフェイスとして動作する
レジスタ２６₀が示されている。ソーティング装置に送
られたコマンドは、ソーティング装置により供給される
レスポンスであるとして、このレジスタ２６₀に書き込
まれる。実際には、このレジスタ２６₀はツリーの上の
ステージのコントローラ２１₀と同じ回路に属すること
ができる。

【００３６】図３を参照すると、各レジスタ２６ｑは：
ツリーの根から葉まで伝搬するコマンドの性質を指定す
るコマンドコードＡｑ；以下の説明において、コマンド
Ａｑは例として次のように２ビットでコード化されてい
ると見なされる：Ａｑ＝００はステージｑの前方のツリ
ーの内容の修正無し、Ａｑ＝０１は新しい要素を挿入す
るコマンド、Ａｑ＝１１はツリーから最も小さいソート
キーを有する要素を抽出すると同時に新しい要素をその
中に挿入することからなる交換コマンド（最小のソート
キーを有する要素の直接抽出は、この要素を無限大のソ
ートキーを有する素子と交換することとして取り扱われ
る）、およびＡｑ＝１０ステージｑの前方のツリーの内
容を再初期化するコマンド；挿入あるいは交換コマンド
によりステージｑ−１からステージｑまで、あるいは交
換コマンドによりステージｑからステージｑ−１まで送
信されたソートキーＢ_q；ソートキーＢ_qと組み合わさ
れ、ソートキーＢ_qと共に挿入あるいは交換されたデー
タ要素を形成するリファレンスＣ_q；ｑ−１ビット（こ
の識別はレジスタ２６₀には存在しない）から構成さ
れ、コマンドＡｑがそこから発信されるステージｑ−１
のノードを指定する識別情報Ｄｑ、をそれぞれ収容する
４つのロケーションで構成されている。いっそう正確に
は、識別情報ＤｑはそこからコマンドＡｑが発信するス
テージｑ−１のノードｉの数のバイナリー法表示のｑ−
１個の最下位ビット、すなわちベース２に対してｉ＝ｌ
Ｄ_qから成る。

【００３７】新しい要素をツリーに挿入するために、コ
マンドＡ_o＝Ｏ１およびこの新しい要素Ｂ_o、Ｃ_oがレジ
スタ２６₀に書き込まれ、次にコマンドがツリーの根か
ら葉まで伝搬される。交換を行うために、コマンドＡ_o
＝１１およびレジスタ２６₀に挿入される要素Ｂ_o、Ｃ_o
（直接抽出の場合にはＢ_o＝∞である）が書込まれ、そ
の後に最小のキーを有する要素はレジスタ２６₀のロケ
ーションＢ_oおよびＣ_oの中に取り出される。

【００３８】各コントローラ２１_qにより実行された動
作は図４、５および６のフローチャートに示される。こ
れらの動作を実行するために、各コントローラ２ｌ_qは
適切にプログラムされた高速論理ゲートのネットワーク
の形式で作られる。動作は本質的に読み取り／書き込
み、インクリメント／デクリメント、バイナリーコード
化された変数の比較であるので、ゲートネットワークの
このプログラミングには問題が無い。

【００３９】コマンドＡ_qはレジスタ２６_q（段階１０
０）からまず読み取られ、次いでコマンドの型式を識別
するように評価される（段階１０１）。 修正無しの場
合には（Ａ_q＝００）、コントローラ２ｌ_qは同じコマン
ドＡ_q+1＝００を次のレジスタ２６_q+1（段階１０２）に
単に書込む。

【００４０】リセットコマンド（Ａ_q＝１０）の場合に
は、親の識別Ｄｑは変数ｓに割り当てられ（段階１０
３）、コントローラ２ｌ_qはその数のバイナリー法表示
がｌｓＯおよびｌｓｌである２つの子ノードを初期化
し、一方、段階１０２においてコマンドＡ_q+1＝００を
伝搬する前にそのソートキーを無限大にセットし、対応
する差分カウンタΔ（１ｓ）に値０を置く（段階１０
４）。ステージ０の特定の場合には、リセットは単にＫ
（ｌ）＝∞を書き込むことから成る。

【００４１】レジスタ１００から読み込まれたコマンド
Ａ_qが、親ノード１Ｄ_q（Ａ_q＝０１）からの新しい要素
Ｂ_q、Ｃ_qの挿入を表わすと、これらのパラメータＢ_q、
Ｃ_qおよびＤ_qはコントローラ２ｌ_qによりそれぞれ読み
取られ、段階１０５において変数ｋ、ｒおよびｓに割り
当てられ、その後識別されたノードの子と組み合わされ
た差分カウンタΔ（１ｓ）は、段階１０６において変数
δに割り当てられる。

【００４２】もしδ＜０ならば（比較１０７）、右方向
の子は左方向の子より多くの子孫を有し、挿入コマンド
が左方向の子に伝搬されるように、左方向の子の子孫の
中に新しい要素を受信可能な少なくとも１つのノードが
ある。ビットｔは０に等しいとされ、また変数δは段階
１０８において１段階インクリメントされる。逆に、も
しδ＞Ｏであれば、ビットｔは１に等しいとされ、挿入
コマンドが右方向の子に伝搬するように、変数δは段階
１０９において１段階デクリメントされる。段階１１０
において、ソートキーＫ（ｌｓｔ）および処理済みの、
すなわちコマンドが伝搬されるノードに含まれるデータ
要素のリファレンスＲ（ｌｓｔ）は読み取られ、それぞ
れ変数ｋ’およびｒ’に割り当てられる。

【００４３】もしｋ＜ｋ’であれば（比較１１１）、ス
テージｑ＋ｌに伝搬される要素ｗ、ｘが処理済みのノー
ドから読み込まれたｋ’、ｒ’と段階１１２において等
しいとされるように、処理済みのノードは挿入されるデ
ータ要素より大きいソートキーを含む。もしｋ’≦ｋで
あれば、送信される要素ｗ、ｘは段階１１３でレジスタ
２６ｑから読み込まれたそのｋ、ｒと段階１１３におい
て等しいとされ、次に変数ｋ、ｒはそれぞれ変数ｋ’、
ｒ’の値を受信する。

【００４４】もし伝搬されるデータ要素のキーｗが無限
大であれば（比較１１４）、これは挿入コマンドがもは
や伝搬される必要がないからである。次にプロセッサ２
ｌ_qは段階１１５において変数ｖ’に値１０（再初期設
定）を与える。もし送信されるキーｗが有限であれば、
変数ｖ’は挿入コマンドを示すように段階１１６におい
て値０１を受信する。プロセッサ２ｌ_qは続いて、段階
１１７においてＡ_q+1＝ｖ’、Ｂ_q+1＝ｗ、Ｃ_q+1＝ｘお
よびＤ_q+1＝ｓｔを書き込むことによりレジスタ２６_q+1
を満たすことができる。

【００４５】段階１１７の後は、挿入コマンドの処理は
もはやコントローラ２ｌ_qにそのインタフェース・レジ
スタ２６_q、２６_q+1にアクセスするように要求せず、単
に処理中のメモリ領域２０_qへのアクセスを要求する。
段階１１８において、それは変数δの新しい値を書き込
むことにより差分カウンタΔ（１ｓ）を更新する。次
に、段階１１９において、それはＫ（ｌｓｔ）＝ｋおよ
びＲ（ｌｓｔ）＝ｒをそこに書き込むことにより、処理
済みのノードのデータ要素を更新する。

【００４６】挿入コマンドの処理を完了するために、次
にコントローラ２ｌ_qは処理済みのノードｌｓｔと組み
合わされたステアリングビットＦ（ｌｓ）の値を更新す
る。コントローラ２ｌ_qはまず処理済みのノードの姉妹
ノードに含まれるデータ要素のソートキーＫ（ｌｓｔ）
を読み取り、それを変数ｋ’に割り当てる。段階１２６
においてステアリングビットＦ（ｌｓ）を含むロケーシ
ョン２３に書き込まれる変数ｆは、もし比較１２１、１
２２、１２３がｔ＝Ｏおよびｋ’≦ｋ，またはｔ＝ｌお
よびｋ≦ｋ’であることを示せば、段階１２４において
１と等しいとされる（右方向の子に向かってのステアリ
ング）。反対の場合には、段階１２５においてｆ＝０と
見なす。

【００４７】段階１２６の後に、プロセッサ２ｌ_qはコ
マンドＡｑの処理を完了し、レジスタ２６_qから発信さ
れている次のコマンドを処理するために、段階１００に
戻ることができる。

【００４８】レジスタ２６_qから読み取られたコマンド
がステージｑ−１の親ノード１Ｄｑからのデータ要素Ｂ
ｑ、Ｃｑの交換を示すと（Ａｑ＝１１）、これらのパラ
メータＢq、Ｃ_qおよびＤ_qは、読み取られ段階１３０に
おいて変数ｋ、ｒおよびｓにそれぞれ割り当てられる、
その後に、識別されたノードの２つの子と組み合わされ
たステアリングビットＦ（ｌｓ）の値は段階１３１にお
いてビットｔに割り当てられる。処理済みのノード１ｓ
ｔから読み込まれたデータＫ（ｌｓｔ）、Ｒ（ｌｓｔ）
は、次に段階１３２において変数ｋ’およびｒ’に割り
当てられる。

【００４９】もし処理済みのノードがレジスタ２６_qか
ら読み込んだデータ要素のソートキーより大きいソート
キーを含むなら（比較１３３の間はｋ＜ｋ’）、交換コ
マンドはもはや、レジスタ２６_q+1に書き込まれるコマ
ンドｖ’が段階１３４において００（無修正）と等しい
とされるように、ツリーの下位ステージに伝搬される必
要はない。この段階１３４において、レジスタ２６_qに
返送されるデータ要素ｗ’、ｘ’はさらに最小のソート
キーを有するそのｋ、ｒと等しいとされる。もし比較１
３３がｋ≧ｋ’を示せば、段階１３４は段階１３５によ
り置換され、段階１３５においてプロセッサ２ｌ_qは
ｗ’＝ｋ’、ｘ’＝ｒ’およびｖ’＝１１をとる（交換
コマンドの伝搬）。

【００５０】プロセッサ２ｌ_qは次に段階１３６に進
み、要素ｗ’、ｘ’をインタフェース・レジスタ２６_q
のロケーションＢ_qおよびＣ_qに書き込む。

【００５１】コマンドを伝搬するためにコントローラ２
ｌ_qは次に段階１３７を実行しインタフェース・レジス
タ２６_q+1に書き込む：Ａ_q+1＝ｖ’、Ｂ_q+1＝ｋ、Ｃ_q+1
＝ｒおよびＤ_q+1＝ｓｔ。

【００５２】もし伝搬されたコマンドが交換コマンドで
なければ、すなわち、もし比較１３８がｖ’≠１１を示
せば、コントローラ２ｌ_qによる交換コマンドの処理は
書き込み段階１３７の後に終了される。他の状況では、
プロセッサ２ｌ_qは段階１３９に進み、ステージｑ＋ｌ
に送信したキーｋが無限大であるか否かを調べる。

【００５３】もし比較１３９がｋ＝∞を示せば、交換コ
マンドは実際に直接抽出コマンドであり、処理済みのノ
ードと組み合わされた差分カウンタΔ（１ｓ）を更新す
ることが必要である。この差動カウンタの値がまず読み
取られ、段階１４０において変数δに割り当てられる。
もしコントローラ２ｌ_qが左方向の子（比較１４１の間
ｔ＝Ｏ）を処理したならば、変数δは段階１４２におい
て１段階デクリメントされ、反対の場合、他方それは段
階１４３において１段階インクリメントされる。差分カ
ウンタΔ（１ｓ）は変数δの新しい値にしたがって段階
１４４において更新される。

【００５４】それぞれ有限のソートキーを有する２つの
要素の交換が差動カウンタの値に影響を与えないとすれ
ば、もし比較１３９がｋを送信したキーが有限であるこ
とを示せば、段階１４０から１４４までは実行されな
い。

【００５５】プロセッサ２ｌ_qは次に、コントローラ２
１_q+1が（その段階１３６の間に）レジスタ２６ｑ＋ｌ
に返送したデータ要素Ｂ_q+1、Ｃ_q+1を読み取ることによ
り、またこの返送された要素を変数ｋおよびｒに割り当
てることにより、段階１４５において交換コマンドの処
理を再開する。上述のように段階１１９から１２６まで
を介して、コマンドの処理は続いて終了する。

【００５６】図４−６のフローチャートは任意のステー
ジｑの場合に提示されている。当然、ある程度の翻案が
第１のステージｑ＝０と最後のステージｑ＝ｎ−１にお
いて必要である。上に述べたように、ｑ＝０に対して、
処理済みのノードｌｓｔは常にツリーの根であると理解
され、段階１０６−１０９、１１８、１２０−１２７、
１３１および１３９−１４４はできる限り除かれる。レ
ジスタ２６_nを設けることが必要でないとすれば、最後
のコントローラの下流段階１１０から１１７までは最後
のステージｎ−１に関して除くことができ、段階１０
２、１３７および１４５、さらに交換のみの点で段階１
１９も除くことができる。

【００５７】連続したコントローラの並行動作の時間的
構成は、インタフェース・レジスタ２６_qへのアクセス
の共有により条件付けられている。コントローラ２ｌ_q
がレジスタ２６_q+1に対して、対応するパラメータも同
様に送信する（コマンドの型式により段階１０２、１１
７あるいは１３７の後に）コマンドを書き込み終える時
刻α_qを、同様に交換コマンドの場合にコントローラ２
ｌ_qがレジスタ２６_qに、コントローラ２１_q-1に返送す
るデータ要素Ｂ_q、Ｃ_qを書き込み終える時刻β_qを図４
および図５に示す。さらに、α’_qはコントローラ２ｌ
ｑがレジスタ２６_qから新規コマンドを読み込み始める
時刻を示し（段階１００のすぐ前に）、またβ’_qはコ
ントローラ２ｌ_qがレジスタ２６_q+1から、交換コマンド
の場合に（段階１４５の直前に）コントローラ２１ｑ＋
ｌにより返送されるデータ要素を読み込み始める時刻を
示す。正確なパイプライン動作を得るためには、コント
ローラを各コマンドに対して、α_q≦α’_q+1およびβ_q
≦β’_q-1が得られるように設計することで十分であ
る。

【００５８】これらの２つの条件を満足させるために
は、コントローラ２ｌ_qは非同期でも同期でも良い。第
１の場合には、パイプライン動作はコントローラ間で交
換される肯定応答信号によって保証される。段階１３６
を実行した後、コントローラ２ｌ_qはコントローラ２１
_q-1に肯定応答信号を送り、それによりコントローラ２
１ _q-1は段階１４５および交換コマンドの次の処理に進
んで良いことを知る。さらに、段階１０２あるいは１３
７あるいは１１７を実行した後で、コントローラ２ｌ_q
は肯定応答信号をコントローラ２１_q+1に送り、それに
よりコントローラ２ｌ _q+1はその読み取り段階１００を
開始することによりコマンドの処理を開始してよいこと
を知る。

【００５９】コントローラ２１_qの同期動作は、コント
ローラを論理ゲートのネットワークから構成する場合
に、実現がより便利である。この場合に、パイプライン
の構成は図７のタイミング図により示される。

【００６０】この図において、４つの行のそれぞれは、
そのステージの１つのコントローラの動作を示す。ステ
ージｑに関する行の上側の文字ＲＤおよびＷＲは、それ
ぞれコントローラ２ｌ_qにより実行されるレジスタ２６_q
からのまたはレジスタ２６_qへの読み取りと書き込みを
表し、行の下側に位置する同じこれらの文字は、それぞ
れレジスタ２６_q+1からのまたはレジスタ２６_q+1への書
き込みと読み取りを示す。上に述べたように、ステージ
の間の矢印はパイプラインレジスタによるコマンドとパ
ラメータの伝達を表す。ハッチングを付けたインターバ
ルは、コントローラ２ｌ_qがそれが制御するメモリ領域
２０_q上で動作中の時間を表す。

【００６１】図７に示す期間θ₁は、ソーティング装置
が新しい要素を受信し、最小のソートキーを有する要素
を転送することができる速度を決定する。それはコマン
ドに関する命令の集合を処理するために各コントローラ
により要求される持続時間に対応する。この期間θ
₁が、新規コマンドが処理され始めた後に分類ツリーを
一貫した順序付けの規則を再確立するために必要なサイ
クルθ₂の持続時間より短いことが判る。図５に示す例
において、第１の期間θ₁はステージ１に置かれる他の
１つの要素とツリーの根に位置する要素との交換に対応
する（すなわち、図２の場合において、そのキーは２５
と３８の間に置かれている)、また第二の期間θ₁、ステ
ージ２への新しい要素の挿入に対応する（キーは前の交
換動作の間に導入された要素のキーより大きいかまたは
等しい）。

【００６２】最小のソートキーを有するデータ要素をレ
ジスタ２６₀へ返送するために装置により要求される応
答時間θ₀＝β₀−α’₀は期間θ₁の約３分の１に対応す
ることがさらに指摘される。

【００６３】期間θ₁を最小限度に抑え、したがってソ
ーティング装置の動作速度を最大にするために、コント
ローラにより実行される処理動作を、処理動作がそのイ
ンタフェース・レジスタにアクセスする時刻を分離して
いる間隔の内に均質に点在させることが有益である。こ
れは図４から図６のフローチャートの若干の命令の処理
を移動することにより実現できる。例えば、もし時刻
β’以前に、コントローラｑが、コントローラ２１_q+1
がその一連の命令１３０−１３６を、レジスタ２６_q+1
からその結果を読み取る前に実行し終えるのを待たなく
てはならない時間間隔１４６（図５）があれば、少なく
ともこの時間間隔のいくらかは他の命令を実行すること
により満たされることができ、これは他のどこかで時間
の節約を可能にする。上に述べたように例えば図４から
図６の場合、処理済みのノードの姉妹のソートキーの読
み込み１２０は、交換動作中の段階１４５の前で挿入動
作中の段階１１８の後に行うことができるであろう。こ
の種の最適化は、論理ゲートネットワークをプログラム
するために構成されるアーキテクチャの選択に多くを依
存する。

【００６４】上記の説明において、装置に最良の速度性
能をもたらすように、コントローラのそれぞれが、それ
へのアクセスがそのために予約されたバイナリーツリー
の単一のステージと組み合わされた場合が考慮された。
その動作に必要な論理回路（コントローラ２１_q）の数
で測られる装置の複雑さは、したがってｎである、すな
わちソートされる要素の最大数の対数である。

【００６５】ツリーのいくつかの連続したステージを単
一のステージの代わりに若干数のコントローラ、少なく
ともそれぞれのコントローラ（すなわちｍ＜ｎ）と結び
付けることにより、この複雑さは対応して装置速度が低
下することを代償に低減できる。コントローラ毎のステ
ージの数はすべてのコントローラに対して必ずしも同一
ではない。特に、もし少なくともステージ０と組み合わ
されたコントローラが分類ツリーの環境に関連する他の
機能も実行するならば、このコントローラが他のコント
ローラよりも少数のステージを管理するために準備がさ
れてもよい。

【００６６】コントローラがツリーのいくつかのステー
ジと組み合わされている場合には、これらのステージに
沿ってのコマンドの伝搬はこのコントローラにより連続
的に処理される。

【００６７】図８がツリーのステージｑからｑ＋ｐ−１
と組み合わされたコントローラ２１，_q、_pの場合を示す
ように、異なるコントローラと組み合わされたステージ
間のインタフェース・レジスタ２６_q、２６_q+pのみが、
連続したコントローラの並行動作の点でパイプラインレ
ジスタを構成する。他のレジスタ２６_q+1、・・・、２
６_q+p-1はコントローラ２１_q、_pのみがアクセスでき
る。これらのレジスタは、このコントローラ２１ｑ、ｐ
を構成する論理回路の一部を形成するか、あるいはこの
コントローラに対して確保され、ステージｑからｑ＋ｐ
−１を有するメモリモジュールの一部を形成する。

【００６８】ｍ番目のコントローラと組み合わされてい
るバイナリーツリーのステージの中の差分カウンタΔ
（ｉ）を不要にすることが可能なことが指摘される。こ
の後者のコントローラはｐ個のステージｎ−ｐからｎ−
１（１≦ｐ＜ｎ−１）と組み合わされていると仮定す
る。パイプラインレジスタ２６_n-pから挿入コマンドＡ
_n-p＝０１が読み込まれた時、このコマンドが発信され
た親はこのレジスタで識別されたノード１Ｄ_n-pであ
る。もし、２_n-p-1の考えられる親のそれぞれのため
に、最後のコントローラがこの親ノードの子孫の一部を
形成している空きの葉の個々のリストを最新に維持して
おくならば、パイプラインレジスタのフィールドＤ_{n- p}
で識別された親ノードと組み合わされたリストに属する
空きの葉からスタートしてステージｎ−１からステージ
ｎ−ｐへ連続的に挿入コマンドを伝搬することにより、
最後のコントローラは挿入コマンドを処理することがで
きる。これらのリストのそれぞれにおいて、葉のそれぞ
れは、識別情報Ｄ_n-pのｎ−ｐ−１ビットと共に明瞭に
葉を識別するｐビットで簡単に指定できる。このリスト
を維持する簡単な方法は後入れ先出し（ＬＩＦＯ）モー
ドでそれを構成することである。識別された親に基づい
て空きの葉を指定するｐビットが各ステージにおいて使
用できるとすれば、挿入コマンドの伝搬を制御するため
に、最後のコントローラはさらに挿入コマンドをステー
ジｎ−ｐからステージｎ−１へ伝搬することができる。

【００６９】最後の分析において、図２から図８に示す
型式のソーティング装置はそれぞれツリーのノード２_i
と２_i+1の対と組み合わされた丁度２^n-p-1−１個の差分
カウンタΔ（ｉ）を備えることにより構成できるここ
で、ｉは１から２^n-p-1−１までの範囲である。

【００７０】図９から図１５はソーティング装置の他の
実施形態を示す。

【００７１】説明を容易にするために、各コントローラ
２ｌ_qがバイナリーツリー（ｍ＝ｎ）の単一のステージ
ｑと組み合わされている場合が再び考慮される。しかし
ながら、前と同じように、このソーティング装置のアー
キテクチャが、少なくとも１つのコントローラがいくつ
かのステージ（ｍ＜ｎ）と組み合わされた場合と容易に
置換可能であることは理解されるであろう。

【００７２】すでに説明された代表的な実施形態と異な
り、図９から図１５の実施形態は挿入コマンドをツリー
の根から葉まで伝搬するために差分カウンタを使用しな
い。ツリーのステージｑに対応する各メモリモジュール
２０_qは、上に述べたようにノード２_qから２^q+1−１お
よびステアリングビットＦ（２^q-1）からＦ（２^q−１）
を受信するためのロケーション２３を有するが、図９が
示すように、差分カウンタを受信するためのロケーショ
ン２５は有しない。

【００７３】各インタフェース・レジスタ２６_qは、先
に規定したパラメータＡ_q、Ｂ_q、Ｃ_qおよびＤ_qを含む４
つのロケーションに加えて、ステージｑ−１のノード１
Ｄｑからの挿入コマンドの伝搬の間に、このコマンドが
そこへ伝搬されるステージｑの子ノードを指定するビッ
トＥ_qを受信する追加のロケーションを有する。上に述
べたように、もしＥ_q＝０であれば、挿入コマンドは左
方向の子ｌｄ_q０に伝搬され、他方、もしＥ_q＝１であれ
ば、挿入コマンドは右方向の子ｌｄ_q１に伝搬される。

【００７４】レジスタ２６_qにおいて、親ノードの識別
情報Ｄ_qおよび子ノードを指定しているビットＥ_qは、ｎ
−１ビットの葉指定フィールドの内容Ｇｑのｑ個の最高
位ビットから成る。この葉指定フィールドの内容Ｇ
_qは、挿入コマンドの伝搬の間に、このコマンドが伝搬
されるバイナリーツリーの空きの葉の１つを指定する。
この空きの葉のバイナリー法表示はｌＧ_qである。葉の
指定が空きであるとすれば、この同じ葉への他の挿入コ
マンドがバイナリーツリーの下流に現在伝搬していない
という条件で、挿入された要素は、ツリーの根からこの
指示された空きの葉までのパス上に、確実にその場所を
見いだすことが可能であろう。

【００７５】この条件を満たすために、ステージ０と１
の間のインタフェース・レジスタ２６₁の葉指定フィー
ルドは、ツリーの最後のステージと組み合わされたコン
トローラ２１_n-1からその値Ｇ₁を受信する。コントロー
ラ２１_n-1は、例えば図１０に概略で示されるようなシ
フト・レジスタ３０により、空きの葉の第一のリストを
維持する。このレジスタはｎ−１ビットのロケーション
の番号ｎ’を含み、各コマンド期間θ₁においてシフト
演算を行う。任意の葉に向かって挿入コマンドがバイナ
リーツリーの中で多分伝搬しつつあるであろう任意の葉
はｎ’の空きの葉のこの第一のリストの一部を形成す
る。インタフェース・レジスタ２６_n-1から最後のコン
トローラにより読み取られたコマンドＡ_n-1が挿入コマ
ンド（Ａ_n-1≠０１）ではない限り、図８に示すよう
に、ｎ’個の期間θ₁ごとに同じ葉の指定を配送するよ
うにシフト・レジスタ３０はそれ自身ループバックされ
る。それに向かって挿入コマンドがツリーの中で多分伝
搬しつつあるであろう葉の指定のそれぞれと異なってい
ると知られるこの指定Ｇ₁は、インタフェース・レジス
タ２６１の対応するフィールドに書き込まれる。もしそ
れに反して、挿入コマンドＡ_n-1＝０１がツリーの最後
のステージに到達すれば、後に説明される方法で空きの
葉の第２のリストから最後のコントローラにより抽出さ
れた新しい空きの葉Ｐは、シフトレジスタ３０およびイ
ンタフェース・レジスタ２６₁に導入される。

【００７６】この動作の方法を説明するために、新しい
要素をツリーに挿入するために連続して装置がコマンド
を処理する場合について、図１１は単純化された形式で
図７のタイミング図に協力する。この図１１において、
各矢印の先端部はコントローラ２１_qが挿入コマンドを
処理し始める時刻α’_qを示す。上に述べたように、時
刻α’_oにおいて、コントローラ２１_oは関連するコマン
ドおよびパラメータＡ_o、Ｂ_o、Ｃ_oを装置の周囲から受
信し、またｑ≧１である時刻α’_qにおいて、コントロ
ーラ２ｌｑはコマンドおよびレジスタ２６ｑのパラメー
ターＡ_q、Ｂ_q、Ｃ _qおよびＧ_qを受信し、対応する処理動
作を開始する。図１１に示す典型的な時間的構成におい
て、最後のコントローラ２１_n-1がレジスタ２６₁に対応
する空きの葉の指定Ｇ₁を書き込んだ各挿入コマンド
は、２つの期間θ₁の後にレジスタ２６ _n-1のこの最後の
コントローラにに到達する。したがって、この例におい
ては、シフト・レジスタ３０にｎ’＝２のロケーション
をとれば十分である。

【００７７】この同じ例において（さらに図１参照）、
図１０はレジスタ３０に保持されたリストに含まれる
ｎ’＝２の葉９および１３（数９および１３のバイナリ
ー法表示は１００１および１１０１であるから、それぞ
れ００１および１０１により指定された）を示す。葉９
はしたがって、最後から２番目のコマンドの間にフィー
ルドＧ₁に指定されている。もしこのコマンドが新しい
要素の挿入を指し、葉９において終了するなら、（すな
わち最後のプロセッサの動作の現在の期間でＡ_{n- 1}＝０
１）、葉９はリストおよびレジスタ３０から削除され、
Ｐ．により指定された新しい葉（図１の場合１０、１１
あるいは１５）により置換される。他の状況では、前記
の最後から２番目のコマンドは、挿入を参照しないか、
あるいはステージｎ−１の上流にその場所を見いだすデ
ータ要素の挿入を参照するかして、その結果葉９はレジ
スタ３０に維持され、次のコマンドのためにフィールド
Ｇ₁に再び指定される。

【００７８】実際には、番号ｎ’は常にバイナリーツリ
ーのステージの番号ｎ未満となるであろう。このソーテ
ィング装置の実施形態が各時刻においてバイナリーツリ
ーが少なくともｎ’個の空きの葉を有することを意味す
るとすれば、装置がソートできるデータ要素の最大数
は、先に説明した装置と比較して常に２ｎ’以下の数だ
け少なく、その結果、ステージの数があまり少なくない
場合には装置のソーティング容量は大きな影響を受けな
い。もし、例えば装置がｎ’＝４においてｎ＝１２のス
テージを有するならば、装置は差分カウンタが使用され
る場合には最大Ｎ＝４０９５の要素までソートでき、空
きの葉のリストが使用される場合には最大Ｎ＝４０８８
の要素をソートできる、これらの２つのＮの値の相違は
重要ではない。

【００７９】図４で補われるべき図１２および図１３
は、図４から図６に類似のフローチャートを示す（同様
な段階を示すために同じ参照番号が使われている）、コ
マンドの処理の間に図９に示す型式のコントローラ２ｌ
_qにより実行される動作を詳述する、ここで、ｑ＜ｎ−
１である。

【００８０】図４、５および６のフローチャートと比較
して、図１２、１３および６のフローチャートは差分カ
ウンタを参照するすべての動作を削除することにより単
純化されている。挿入コマンドの処理において実行され
る段階１０５および１１７において、親ノードＤ_qある
いはＤｑ＋１の識別情報だけよりもむしろ葉指定フィー
ルドＧ_qあるいはＧ_q+1の全体が、インタフェース・レジ
スタ２６_qあるいは２６_q+1から読み取られるか、あるい
はインタフェース・レジスタ２６_qあるいは２６_q+1に書
き込まれる。前述の例と比較して、コントローラ構造の
単純化およびメモリスペースの縮少がそれぞれ別に到達
できた。

【００８１】図６で補われるべき図１４および図１５
は、ツリーのステージｎ−１に関係する最後のコントロ
ーラにより実行される動作を詳述する。時刻β_n-1とα
_n-1との間に実行される段階１５０、１５１あるいは１
５２は、レジスタ２６₁の葉指定フィールドへの、図１
０に示すシフト・レジスタ３０の内容に対応する空きの
葉のリストの中の順位ｉ（Ｏ≦ｉ＜ｎ’）の葉の数のｎ
−１個の最下位ビットＧ₁＝Ｔ（ｉ）の書き込みに対応
する。最後のステージｎ−１に関してのコマンドの各々
の処理は、段階１５３においてカウンタｉの増加、モジ
ュロｎ’、によりレジスタ３０におけるシフト動作に対
応するこれを例外なく終了させる。

【００８２】コントローラ２１_n-1はまた空きの葉の第
２のリストを保持し、それを例えば後入れ先出し（ＬＩ
ＦＯ）モードで管理する。この第２のリストの第１の葉
は、最後のコントローラのレジスタあるいはそのメモリ
領域２０_n-1に蓄積されているｎ−１ビットを有するポ
インタＰにより指定されている。この第１の葉の数のバ
イナリー法表示は１Ｐである。第２のリストの各々の葉
はソートキーが無限大であるデータ要素を含み、関連す
るリファレンスに対応しているメモリの部分は、例えば
第２のリストの中の次の葉のｎ−１ビットの上の指定に
等しい継続ポインタを蓄積するために使用される（もし
１ビットが無限大のキーを識別するために予約されれ
ば、キーに対応する部分もさらに使用できる）。

【００８３】挿入コマンドがインタフェース・レジスタ
２６_n-1の最後のステージのコントローラに到達すると
（Ａ_n-1＝０１）、Ｇ_n-1により指定された空きの葉は新
しいデータ要素を含むように満たされねばならない。し
たがって、図１２および図１３のフローチャートの段階
１１０から１１７は不要である。読み取り段階１０５に
段階１５５が続き、段階１５５においてコントローラ２
１_n-1は、第２のリストの第１の空きの葉に含まれる要
素のリファレンスに対応するメモリ部分に含まれる継続
ポインタＲ（ｌＰ）を変数ｈから読み取る（段階１５
５）。次の段階１５６において、コントローラ２６_n-1
は空きの葉の２つのリストを更新する。それはＧ_n-1に
より指定された空きの葉を第１のリストから除去し、領
域Ｔ（ｉ）において、第２のリストの第１の葉のポイン
タＰで、それを置換する。次にそれはこの値Ｐを段階１
５５において読み取ったポインタの値に置換する。プロ
セッサ２１_n-1は前述の段階１５０へ次に図６の段階１
１９から１２６へ、また段階１５３へ行くことにより挿
入コマンドの処理を終了する。

【００８４】交換コマンド（Ａ_n-1＝１１）を処理する
ために、最後のステージのコントローラはまずに先に論
じた段階１３０から１３６を実行する。段階１３７は必
要ではなく、前述の段階１５１により置換される。もし
ステージｎ−２から引き換えに提示されたソートキーｋ
＝Ｂ_n-1が処理された葉（比較１３８の間ｖ’＝１１）
から読み取ったそのＫ（ｌｓｔ）よりも大きければ、こ
のキーｋは段階１３９において無限大と比較される。も
しこのキーｋが有限であるなら、交換コマンドの処理は
図６の段階１１９から１２６を経てまた段階１５３を経
て終了する。他の状況では、コマンドは直接の抽出を示
し、以前占有した葉を解放する。段階１５７において、
この葉は無限大のソートキーおよび参照として第２のリ
ストの第１の葉のポインタの値Ｐをそこに書き込むこと
により更新される。対応するステアリングビットＦ（ｌ
ｓ）は段階１３１において読み取られた値を補足する値
を受信する。最終の段階１５３に移る前に、コントロー
ラ２６_n-1は段階１５８において第２のリストの第１の
葉のポインタＰを解放された葉のバイナリー法の指定ｓ
ｔに更新することにより抽出コマンドの処理を終了す
る。

【００８５】図９から図１５による装置の初期化に際し
て、空きの葉の２つのリストは例えば次のように初期化
される：Ｔ（ｉ）＝ｉ、ベース２に対して、Ｏ≦ｉ＜
ｎ’に対して；Ｐ＝ｎ’、ベース２に対して；またＲ
（ｌｉ）＝ｉ＋ｌ、ベース２に対して、ｎ’≦ｉ＜２ｎ
−１。

【００８６】図１０、図１４および図１５に示す典型的
な具体化例において、最後のコントローラ２１_n-1はシ
フトレジスタ３０およびＬＩＦＯスタックにより「第一
のリスト」および「第二のリスト」を保持する。同様の
複雑さを持った他の論理構成を採用しうることは指摘さ
れるであろう。例えば、コントローラ２１_n-1は、空き
の葉の数を含む先入れ先出し（ＦＩＦＯ）モードで管理
される論理待ち行列を保持でき、一方このＦＩＦＯ待ち
行列が常に少なくともｎ’個の空きの葉を含むことが保
証される。このような条件の下で、「第一のリスト」は
待ち行列の最後のｎ’個のロケーションと、待ち行列の
前のロケーションの「第二のリスト」から成る。

【００８７】上述したソーティング装置において、キー
がそれによってソートされる、すなわち段階１１１、１
２２、１２３および１３３において互いに比較される。
順序関係は、自然数の昇順に対応する。簡単な論理回路
によって比較が容易にできる任意の順序関係が、このよ
うな装置において要素をソートするために使用できるこ
とが理解されるであろう。

【００８８】もし、例えば各ソートキーＫ（ｉ）が、そ
の時点においてデータ要素のために対応するリファレン
スＲ（ｉ）を取り出すように要求される未来の時刻を規
定する時間タグであるなら、ソーティング装置は手順の
時間的順序付けを制御するタイムアウト装置として動作
することができる。ツリーの根に位置する要素のキー
は、もし現在の時刻が到達されていれば、この要素を交
換するか、あるいは抽出するように、次に現在の時刻と
比較される。

【００８９】もしこの応用例において、時間の値が０か
ら２^L−１まで変動するサイクリック・カウンタによっ
てＬビットにコード化されれば、２個のＬビットキーｋ
とｋ’の間の順序関係は、０≦（ｋ’−ｋ）（ｍｏｄ２
^L）＜２Ｌ−１の場合にのみ、ｋ≦ｋ’でありうる。言
い換えれば、例えば段階１２２において、Ｌビットにつ
いて差分ｋ’−ｋを計算し（すなわち最高位のキャリー
を無視し）、この差分の順序２^L−１のビットが０（ｋ
≦ｋ’）あるいは１（ｋ＞ｋ’）であるか否かを調べれ
ば十分である。したがって、２^L−ｌ以上現在の時刻よ
り早いか、あるいは２^L-1−１以上現在の時刻よりも遅
れている時刻をどのキーも指定しなければ、キーの入力
順は満足され、これは十分に大きな数Ｌを選択すればこ
れは容易に満たされる条件である。

【００９０】上述したソーティング装置の応用例をＡＴ
Ｍセルスペーサについて説明する。

【００９１】図１６のスペーサにおいて、ポリシング機
能は、現在時刻と各着信セルが関係する接続の識別情報
ＩｄＣｘに基づいてモジュール４０により実行される。
各セルに対して再帰的に計算された理論的送出時間ＴＥ
Ｔは、このモジュール４０によりこのセルが関係する接
続と組み合わされたスペーシング間隔Ｔと共にスペーシ
ングコントローラ４１に転送される。この情報と接続識
別情報ＩｄＣｘに基づきスペーシングコントローラ４１
は着信セルが書き込まれ発信セルが読み取られるセルメ
モリ４２の管理を監視し、さらにポインタメモリ４３と
ソーティング装置４４を管理する。

【００９２】ＮＣＸはＩｄＣｘ＝ｌからＩｄＣｘ＝ＮＣ
Ｘまでスペーサが処理できる番号が付された仮想接続の
数を表示し、またＮＣＥはメモリ４２が前もって規定さ
れたロケーションＣｈ＿ｃｅｌｌ（ｌ）からＣｈ＿ｃｅ
ｌｌ（ＮＣＥ）に収容できるセルの数を表示する。

【００９３】ここに示す代表的な実施形態において、セ
ルメモリ４２およびポインタメモリ４３は２つの別のメ
モリモジュールから成り、その第１のメモリモジュール
はコントローラ４１の制御の下にユニット４６により管
理される。しかしながら、他の実施形態が可能であるこ
とは理解されるであろう。特に、メモリ４２および４３
はコントローラ４１によりアクセスが命令される単一の
メモリモジュールで実現できるであろう。上に述べたよ
うに、例えば２メガバイトのＲＡＭメモリモジュール
が、セルメモリを管理するに必要なポインタと共に、Ｎ
ＣＸ＝４０９６の異なる仮想接続に関する最大ＮＣＥ＝
３２，０００セルまでの蓄積を可能とする。

【００９４】図１７はセル−クロック信号ＣＫＣを示
し、それに基づいてスペーサのシーケンサ４７は必要な
クロック信号をモジュール４０、スペーシングコントロ
ーラ４１、ソーティング装置４４およびセルメモリのマ
ネージャ４６に供給する（図１）６。このクロック信号
の周期は１５５Ｍｂｉｔ／ｓリンクの場合に２．７μｓ
である。この信号ＣＫＣの各周期に、スペーサはメモリ
４２に書き込まれたセルを受信し（図１７の第３行）、
メモリ４２から読み込んだセルを送出する（図１３の第
４行）ことができなくてはならない。図１７に示す代表
的な刻時において、各セル期間は同様の持続時間を持っ
た２つの連続したフェーズに分割され、第１のフェーズ
は着信セルの受信のためであり、第２のフェーズは発信
セルの送出のためである。

【００９５】各セル期間の第１フェーズにおいて、スペ
ーシングコントローラ４１はマネージャ４６にセルメモ
リ４２の中のスタートアドレスａを供給する、そこから
スタートして、このマネージャは着信セルの５３バイト
の書き込みを命令する。第２フェーズにおいて、コント
ローラ４１により供給されたスタートアドレスａは、発
信セルを転送するために、マネージャ４６に、メモリ４
２のアドレスａから始まる蓄積された５３バイトの読み
出しを命令できるようにする。この説明のために、アド
レスａは、セルが書き込まれる、あるいはセルが読み出
されるメモリ４２（１≦ａ≦ＮＣＥ）のロケーションＣ
ｈ＿ｃｅｌｌ（ａ）の数に対応すると見なされ、また規
約により、ａ＝Ｏは関連するフェーズ中はメモリ４２に
対するアクセスを命令してはならないとマネージャ４６
に通知する（セル期間内は、着信セル、あるいは送出さ
れるセルを禁止）。

【００９６】セルメモリ４２は、セルを含む各仮想接続
に対して、これらのセルが先入れ先出し（ＦＩＦＯ）モ
ードで配列されるロケーションのリストを含むように構
成される。これらのリストはポインタメモリ４３により
コントローラ４１によって管理される。

【００９７】メモリ４３のポインタはそれぞれロケーシ
ョンＣｈ＿ｃｅｌｌ（ｌ）からＣｈ＿ｃｅｌｌ（ＮＣ
Ｅ）と組み合わされた、フリーロケーション・ポインタ
Ｐｔｒ＿ｆｒｅｅ、１≦ＩｄＣｘ≦ＮＣＸに対してＮＣ
Ｘリスト開始ポインタＰｔｒ＿ｓｔａｒｔ（ＩｄＣ
ｘ）、１≦ＩｄＣｘ≦ＮＣＸに対してＮＣＸリスト終端
ポインタＰｔｒ＿ｅｎｄ（ＩｄＣｘ）、および１≦ｉ≦
ＮＣＥに対してＮＣＥ継続ポインタＰｔｒ＿ｃｏｎｔ
（ｉ）、を有する。メモリ４２が所定の時刻においてセ
ルを含んでいない仮想接続の各識別情報ＩｄＣｘは、こ
の時刻に零にそのリスト終端ポインタＰｔｒ＿ｅｎｄ
（ＩｄＣｘ）を有し、空白のリストを示す（これは図１
６に示す例でＩｄＣｘ＝２の場合である）。他の状況で
は、接続ＩｄＣｘにより最も以前に受信したセルを蓄積
したロケーションＣｈ＿ｃｅｌｌ（ｉ）の数ｉはリスト
開始ポインタＰｔｒ＿ｓｔａｒｔ（ＩｄＣｘ）と等し
く、接続ＩｄＣｘにより最も最近受信したセルを蓄積し
たロケーションの数はリスト終端ポインタＰｔｒ＿ｅｎ
ｄ（ＩｄＣｘ）と等しい。接続ＩｄＣｘに関するＦＩＦ
Ｏリストは継続ポインタにより連鎖される。リストの終
わりではないロケーションＣｈ＿ｃｅｌｌ（ｉ）と組み
合わされた継続ポインタＰｔｒ＿ｃｏｎｔ（ｉ）は、そ
のリストでそれに続くロケーションＣｈ＿ｃｅｌｌ（Ｐ
ｔｒ＿ｃｏｎｔ（ｉ））を指定する。もしロケーション
Ｃｈ＿ｃｅｌｌ（ｉ）がリストの終わりであれば、Ｐｔ
ｒ＿ｃｏｎｔ（ｉ）＝Ｏにセットされる。図１６の例に
おいて、ＩｄＣｘ＝ｌと関連するリストはＣｈ＿ｃｅｌ
ｌ（ＮＣＥ−１）、Ｃｈ＿ｃｅｌｌ（ｌ）およびＣｈ＿
ｃｅｌｌ（３）であり、またＩｄＣｘ＝ＮＣＸと関連す
るリストはロケーションＣｈ＿ｃｅｌｌ（６）に縮小す
る。送出されるセルにより占有されていないメモリ４２
のロケーションは空きロケーションのＬＩＦＯリストを
形成し、第１のロケーションはポインタＰｔｒ＿ｆｒｅ
ｅにより指定され、後続のロケーションは連続した継続
ポインタにより指定される。図１６の例において、空き
ロケーションのリストは出力順にＣｈ＿ｃｅｌｌ
（５）、Ｃｈ＿ｃｅｌｌ（ＮＣＥ）およびＣｈ＿ｃｅｌ
ｌ（２）である。

【００９８】図１６のスペーサの分類ツリーの根は、ス
テージ０と組み合わされたコントローラ２１₀の処理動
作を実行するスペーシングコントローラ４１によりアク
セスできる（図２から図１５）。ツリーの根に位置する
データ要素Ｋ（１）、Ｒ（１）は、図に示すようにポイ
ンタメモリ４３に、あるいはコントローラ４１の特殊レ
ジスタに蓄積することができる。コントローラ４１はイ
ンタフェース・レジスタ２６₁によりソーティング装置
４４のステージ１からｎ−１とコマンドおよびパラメー
タを交換する。この例においてインタフェース・レジス
タ２６₁は図９を参照して説明されたものに一致してい
る。

【００９９】ソーティング装置４４に供給される各デー
タ要素は、ソートキーＫ（ｉ）に関して、リスト開始を
構成するメモリ４２のロケーションに蓄積されたセルの
理論的送出時間から成り、またリファレンスＲ（ｉ）に
関して、このセルが関係する仮想接続の識別情報ＩｄＣ
ｘから成る。キーＫ（ｉ）はしたがって、既に説明した
ように、Ｌビットのサイクリック・カウンタにより規定
できる時間タグである。無限大のキーを区別するために
１ビットをプラスした、例えばＬ＝１６ビットのカウン
タが、ＡＴＭスペーサへの応用に適している。リファレ
ンスＲ（ｉ）はＮＣＸ＝４０９６の接続に対して１２ビ
ットでよい。

【０１００】もしスペーサが実スペーサであれば、コン
トローラ４１はツリーの根にあるキーＫ（１）を現在の
時刻ｔａと比較し、もしＫ（ｌ）≦ｔａであれば、マネ
ージャ４６にａ＝Ｐｔｒ＿ｓｔａｒｔ（Ｒ（ｌ））を供
給し、その結果リストのスタートに位置するセルの中で
最小の理論的送出時間を有するセルが送出される。仮想
スペーサの場合には、コントローラ４１は同じように動
作するが、現在の時刻との比較はしない。Ｋ（ｌ）＜∞
になり次第各周期にセルが送出される。

【０１０１】そのロケーションリストが空である（Ｐｔ
ｒ＿ｅｎｄ（ＩｄＣｘ）＝Ｏ）接続ＩｄＣｘに関連する
セルが到着すると、このセルはロケーションＣｈ＿ｃｅ
ｌｌ（Ｐｔｒ＿ｆｒｅｅ）に蓄積され、フリーロケーシ
ョンのリストは更新され、またコントローラ４１は、リ
ファレンスがこのＩｄＣｘに対応し、ソートキーがこの
セルに対してモジュール４０により計算されたＴＥＴで
あるデータ要素の分類ツリーの中に挿入を命令する。

【０１０２】ロケーションのリストが空ではない接続Ｉ
ｄＣｘに関するセルの到着は、分類ツリーの内容を修正
せず、ロケーションＣｈ＿ｃｅｌｌ（Ｐｔｒ＿ｆｒｅ
ｅ）での蓄積と、また空きロケーションのリストと接続
ＩｄＣｘと組み合わされたリストの更新のみを要求す
る。

【０１０３】ロケーションのリストがこの１つのセルを
含む接続ＩｄＣｘに関するセルの送出は分類ツリーの対
応する要素の直接的抽出を必要とし、それは無限大のキ
ーを有する要素の交換に相当する。

【０１０４】ロケーションのリストがこのセルの後に１
つ以上のセルを含む接続ＩｄＣｘに関するセルの送出
は、ツリーの対応する要素と、リファレンスがこのＩｄ
Ｃｘに対応し、ソートキーがリストの第２の位置、すな
わちロケーションＣｈ＿ｃｅｌｌ（Ｐｔｒ＿ｃｏｎｔ
（Ｐｔｒ＿ｓｔａｒｔ（ＩｄＣｘ）））に蓄積されたセ
ルに割り当てられた理論的送出時間である新しい要素と
の交換を必要とする。

【０１０５】この後の場合において、新しい要素のキー
を形成する理論的送出時間は、リストの新しい開始に蓄
積されたセルに関してモジュール４０により供給された
ものであり得る。したがって、セルが到着する時にモジ
ュール４０により供給されたＴＥＴ時間を蓄積すること
は有益である。しかしながら、コントローラ４１がソー
ティング装置４４に新しいデータ要素を供給する時に、
セルに対して理論的送出時間を再計算することが望まし
い。

【０１０６】この目的のために、メモリ４３は、さまざ
まな仮想接続ＩｄＣｘに割り当てられたスペーシング間
隔Ｔの値ＴＴ（ＩｄＣｘ）が蓄積された配列を含み、そ
の値をコントローラ４１は当該接続によってセルが到着
する時モジュール４０から受信する。Ｋ（ｌ）≦ｔａで
ある時、実スペーサはＣｈ＿ｃｅｌｌ（Ｐｔｒ＿ｓｔａ
ｒｔ（Ｒ（ｌ）））に蓄積されたセルを送出し、分類ツ
リーの根に位置する要素Ｋ（ｌ）、Ｒ（ｌ）を新しい要
素Ｋ（ｌ）＋ＴＴ（Ｒ（ｌ））、Ｒ（ｌ）と交換するこ
とを命令する。言い換えれば、リストの新しい開始に蓄
積されたセルの理論的送出時間は、送出されたセルの理
論的送出時間に当該接続に割り当てられた時間間隔ＴＴ
（ＩｄＣｘ）を加えたものに等しいとされる。

【０１０７】この手順は２つの利点を有する。第１は、
もしモジュール４０が、接続ＩｄＣｘに関する２つの連
続したセルに、そのそれぞれの到着時刻によってＴＴ
（ＩｄＣｘ）よりいっそう離れている理論的送出時間Ｔ
ＥＴを割り当てるならば、また第１のセルが送出された
時に、もしこれらの２つのセルの第２のセルがすでにメ
モリ４２に書き込まれていれば、第２のセルの理論的送
出時間はモジュール４０により計算された理論的送出時
間に対して進めることができ、その接続の後続のセルの
理論的送出時間も所要のスペーシング特性を阻害せずに
進めることができる。これは若干のセルの不要な遅延を
回避する。

【０１０８】第２の利点は、ある接続に割り当てられた
スペーシング間隔を動的に、かつただちに修正できるこ
とである。リンクの渋滞が輻輳の危険を生ずる時、この
柔軟性は若干の仮想接続に対して例えばスペーシング間
隔を増やすことができる。このスペーシング間隔の増加
は、メモリ４２に含まれるこの接続セルに関する点を含
みただちに効力を発し、したがってセルは最初に計算さ
れたＴＥＴにしたがっては送出されないであろう。かく
して予防的方策の適用による避けられない輻輳へ導く可
能性がある遅延は回避される。当然、接続に対してスペ
ーシング間隔を増やす許可はこの接続が確立される時
に、同一のＣＤＶ許容誤差および情報源の同一挙動に対
してセルがポリシング機能により廃棄される確率が増加
することを仮定して、情報源（利用者）と合意に達しな
ければならない。

【０１０９】図１８は、各セル期間の第１フェーズにお
いて図１７の第２行に示す時間間隔２００の間にコント
ローラ４１により実行される動作を示す。

【０１１０】第１の段階２０１は、着信セルが問題のセ
ル期間内にスペーサに到達するか否かを決定し、もし妥
当であるならば、このセルが関連する接続の識別情報Ｉ
ｄＣｘを、理論的送出時間ＴＥＴおよびモジュール４０
によりこのセルに供給されたスペーシング間隔Ｔと共に
確認することから成る。

【０１１１】もし着信セルが受信されなければ、アドレ
スａ＝０が段階２０２においてセルメモリのマネージャ
４６に供給され、その後、段階２０３において、コント
ローラ４１はバイナリーツリーコマンド（Ａ₁＝００）
の内容の修正の無いことをインタフェース・レジスタ２
６₁に書き込む。

【０１１２】もし着信セルが存在していれば、段階２０
４においてフリーロケーション・ポインタＰｔｒ＿ｆｒ
ｅｅがポインタメモリ４３から読み出され、アドレスａ
に割り当てられ、段階２０２においてマネージャ４６に
供給される。もしａ＝Ｏ（受信セル無し、あるいはメモ
リ４２に多数の空きロケーションが存在する）ならば、
マネージャ４６は現在のセル期間中はメモリ４２に書き
込まず、スペーシングコントローラ４１は前述の段階２
０３を実行し、その結果バイナリーツリーの内容は変化
しない。他の状況では、コントローラ４１はポインタ読
み込み段階２０５に進む。

【０１１３】段階２０５において、フリーロケーション
のリストの第２のロケーションの数Ｐｔｒ＿ｃｏｎｔ
（ａ）、接続ＩｄＣｘに関するリストの開始の数Ｐｔｒ
＿ｓｔａｒｔ（ＩｄＣｘ）およびこのリストのポインタ
Ｐｔｒ＿ｅｎｄ（ＩｄＣｘ）はそれぞれ変数ｂ、ｃおよ
びｄに割り当てられる。段階２０６において、スペーシ
ング間隔の配列ＴＴは接続ＩｄＣｘに対してモジュール
４０から受信した値Ｔにより更新され、接続ＩｄＣｘに
関するロケーションのリストの終わりに対するポインタ
としてアドレスａがメモリ４３に書き込まれ、以後リス
トの終わりがあることを示すために、このロケーション
と組み合わされた継続ポインタＰｔｒ＿ｃｏｎｔ（ａ）
は零にセットされ、フリーロケーション・ポインタＰｔ
ｒ＿ｆｒｅｅは変数ｂと共に更新される。

【０１１４】接続ＩｄＣｘに関するロケーションのリス
トが空でなかったとすれば（すなわち比較２０７の間、
ｄ≠Ｏであれば）、先に説明したように分類ツリーの内
容の修正は必要なく、その結果スペーシングコントロー
ラ４１は、前のリストの終わりと組み合わされた継続ポ
インタを段階２０８において古いフリーロケーション・
ポインタと更新した後、前述の段階２０３を実行する。
Ｐｔｒ＿ｃｏｎｔ（ｄ）＝ａ。

【０１１５】もし比較２０７がｄ＝Ｏを示せば、コント
ローラ４１は段階２０９においてＰｔｒ＿ｓｔａｒｔ
（ＩｄＣｘ）＝ａを書き込むことによりリストポインタ
の更新を完了する。コントローラは次に新しいデータ要
素ＴＥＴ、ＩｄＣｘを分類ツリーの中へ挿入する。コン
トローラがそのために行う動作は、バイナリーツリーの
ステージ０のコントローラ２６₀により行われた動作、
すなわち図１２、図１３および図６のフローチャートの
段階１１０から１１９に対応する。段階２１０におい
て、コントローラ４１は変数ｋおよびｒにソートキーＫ
（１）およびツリーの根において読み出したデータ要素
のリファレンスＲ（１）を割り当て、その後にコントロ
ーラはキーｋを段階２０１においてモジュール４０から
受信した理論的送出時間ＴＥＴと比較する（比較２１
１）。もしＴＥＴ≧Ｋであれば、挿入コマンドは分類ツ
リーのステージ１に伝搬されなくてはならず、その結
果、段階２１２において、コントローラ４１がＡ₁＝０
１、Ｂ₁＝ＴＥＴおよびＣ₁＝ＩｄＣｘをパイプラインレ
ジスタ２６₁に書き込み、図１６で示すように、レジス
タ２６₁の葉指定フィールドはソーティング装置４４の
最後のコントローラ２１_n-1から空きの葉Ｇ₁の数を受信
する。

【０１１６】もし比較２１１がＴＥＴ＜Ｋを示せば、次
に新しいデータ要素ＴＥＴ、ＩｄＣｘは、ツリーの根に
書き込まれる必要があり、これは段階２１６において実
行される。これに先だって、もしツリーの根に先に位置
されたソートキーｋが無限大であれば（比較２１３）、
コントローラ４１は段階２１４においてリセットコマン
ドＡ₁＝１０をパイプラインレジスタ２６₁の中へ伝搬す
る。他の状況では、コントローラ４１は先に段階２１５
において根に位置された要素Ｂ₁＝ｋ、Ｃ₁＝ｒのための
挿入コマンド（Ａ１＝０１）をレジスタ２６１に書き込
む。

【０１１７】コントローラ４１のソーティング装置４４
との同期に関する限り、図１８は、図７および図１１の
参照して関係する時刻と対応する時刻α_oが、コントロ
ーラ４１によるパイプラインレジスタ２６₁への書き込
みの段階２０３、２１２、２１４あるいは２１５の後に
起きることを示す。この時刻α_oから開始して、ステー
ジ１のコントローラ２１₁はコマンド（図１７に示す時
刻α’₁）の処理を始めることができる。

【０１１８】図１９は、各セル期間の第２フェーズにお
いて図１７の第２行に示す時間間隔３００の間にコント
ローラ４１により実行される動作を示す。

【０１１９】第１の段階３０１は、ソートキーＫ（ｌ）
およびツリーの根に位置するデータ要素のリファレンス
Ｒ（ｌ）の読み出しと、それらを変数ｋおよびｒにそれ
ぞれ割り当てることから成る。次の比較３０２は、セル
を送出すべきか否かを決めるために動作する。実スペー
サの場合には、この段階３０２はソートキーｋを現在時
刻ｔａと比較することから成る。仮想スペーサの場合に
は、この段階３０２は単にキーｋが有限であるか、無限
大であるかを調べることから成る。もしｋ＞ｔａならば
（実スペーサの場合）、バイナリーツリーコマンドＡ₁
＝００の内容に修正の無いことをパイプラインレジスタ
２６₁に書き込むことを除いて（段階３０３）、コント
ローラ４１はセル期間の第２フェーズにはなんら動作を
行わない。

【０１２０】もし段階３０２以降セルの送出が続くなら
ば、接続ｒに関連するリスト開始におけるロケーション
の数と、このロケーションと組み合わされた継続ポイン
タがメモリ４３から読み出され、段階３０４において変
数ａとｂにそれぞれ割り当てられる。アドレスａはその
次に、段階３０５においてマネージャ４６に供給され、
その結果、マネージャはこのアドレスに蓄積されたセル
を送出する（図１７の第４行）。もしツリーの根に位置
する要素で識別された接続ｒ＝Ｒ（ｌ）に関するロケー
ションのリストが単一のセルのみを収容していたなら、
変数ｂは０である。これは比較３０６により検出され
る。この場合に、リスト終端ポインタＰｔｒ＿ｅｎｄ
（ｒ）は段階３０７において、このリストがもうセルを
含んでいないことを示すように零にセットされ、また段
階３０８において、バイナリーツリーで交換されるべき
新しい要素のソートキーを構成する無限大の値が理論的
送出時間ＴＥＴに割り当てられる。

【０１２１】もし段階３０６においてｂ≠Ｏであれば、
ロケーションのリストはいくつかのセルを含み、変数ｂ
はこのリストのスタートポインタとして段階３０９にお
いて書き込まれ、段階３１１において、ロケーションＣ
ｈ＿ｃｅｌｌ（ｂ）に蓄積されたセルは段階３０１で読
み込まれたキーｋ＝Ｋ（ｌ）と等しい新しい理論的送出
時間ＴＥＴを受信し、このＴＥＴには段階３１０で読み
取られた関連する接続のスペーシング間隔ＴＴ（ｒ）と
等しくされた変数Ｔが加えられる。ツリーの根に位置す
る要素Ｋ（ｌ）、Ｒ（ｌ）を新しい要素Ｂ₁＝ＴＥＴ、
Ｃ₁＝ｒと交換するためのコマンド（Ａ₁＝１１）が、段
階３１２において、パイプラインレジスタ２６₁に書き
込まれる。

【０１２２】ソーティング装置４４のコントローラ２１
₁がコマンドを処理し始めることができる時刻α_oは、図
１９が示すように段階３１２（あるいは段階３０３）の
後に位置される。スペーシングコントローラ４１は、分
類ツリーのステージ１から返送された要素をレジスタ２
６₁の中に取り込む前に、時刻β’₀≧β₁（図１７参
照）まで待たなくてはならない。図１７に示す例におい
て、コントローラ４１はインターバル〔α₀、β’₀〕に
おいてフリーロケーションのリストを更新し、段階３１
３においてコントローラ４１はフリーロケーション・ポ
インタＰｔｒ＿ｆｒｅｅを読み取り、変数ｃにそれを割
り当て、次に段階３１４において、コントローラはＰｔ
ｒ＿ｃｏｎｔ（ａ）＝ｃおよびＰｔｒ＿ｆｒｅｅ＝ａを
メモリ４３に書き込む。

【０１２３】ツリーのステージ１のコントローラが最小
のキーを有する要素をレジスタ２６ ₁に一旦返送する
と、この要素は段階３１５においてコントローラ４１に
より読み出され、次に段階３１６においてツリーの根に
書き込まれる。

【０１２４】図２０は仮想接続に割り当てられた優先権
インデックスを考慮に入れることができるＡＴＭセルス
ペーサの変形例を示す。１とＵの間の値をとると考えら
れるこの優先権インデックスはｕと示される。図２０の
スペーサは、それぞれそのステージ０とそのステージ１
の間にパイプラインレジスタ２６₁ ^(u)を有する、Ｕ個の
ソーティング装置４４^(u)を有する。各ソーティング装
置４４^(u)の動作は先に説明したものと同じである。各
バイナリーツリーの根はポインタメモリ４３に含まれて
おり（その内容の残りは図２０には表示されない）、ス
ペーシングコントローラ４１により管理されると考えら
れる。セルメモリ４２およびそのマネージャー４６の動
作は、コントローラ４１により供給されたアドレスａに
おけるセルの書き込みと読み出しの点で前述したものと
同じである。

【０１２５】各ソーティング装置４４^(u)は、リファレ
ンスＲ^(u)（ｉ）が同じ優先権インデックスｕを有する
仮想接続ＩｄＣｘの識別情報を指定するデータ要素を処
理する。これらの要素の中から、装置４４^(u)はその根
において（表示の例ではメモリ４３の中で）、そのキー
Ｋ^(u)（１）が最小である要素を選択する。したがっ
て、最小のソートキーを示すツリーの根に位置するデー
タ要素のそれの中で、識別された接続に関連するリスト
の開始に含まれているセルの送出を命令するように、ス
ペーシングコントローラは工夫されている。いくつかの
最小ソートキーＫ^{(u )}（１）が等しい場合、スペーシン
グコントローラ４１は同順位の中で最大の優先権インデ
ックスを有する接続を選ぶ。

【０１２６】この優先権インデックスの管理方法は、ス
ペーシングコントローラ４１を大幅に複雑にするもので
はない。セルの受信の際に実行される動作に関する限
り、図１８のフローチャートは変わらず、段階２１０か
ら２１６は接続識別情報ＩｄＣｘと同時にコントローラ
４１により受信された優先権インデックスｕに対応する
分類ツリー４４^(u)に関して実行される。

【０１２７】各セル期間の第２フェーズにおいて実行さ
れた動作に関する限り（図１９）、ツリーの根に位置す
る要素を読み出し、この要素のキーを現在時刻と比較す
るための段階３０１、３０２が優先権インデックスの降
順に連続して、インデックスｕについては、現在時刻に
到達したことを段階３０２が示すまで行される。この場
合に、段階３０４から３１６は変更無しに実行され、レ
ジスタ２６₁ ^(u)への書き込み３１２と、レジスタ２６₁
^(u)からの読み出し３１５、および当該分類ツリーの根
への書き込み３１６が実行される。

【０１２８】図２０の例において、Ｕ個のソーティング
装置は別個である。これらのさまざまなソーティング装
置が、その制御手段、すなわち、そのコントローラ２ｌ
_qおよびそのパイプラインレジスタ２６_qを共有できるこ
とが指摘される。図２１はＵ＝２の特定の場合につい
て、このような具体化例を示す。

【０１２９】図２１の実施形態において、Ｕ＝２の分類
ツリーはインタフェース・レジスタ２６_qとステージコ
ントローラ２１_qを共有する。ただその記憶ステージ２
０_q ⁽¹⁾、２０_q ⁽²⁾（ｑ≧Ｏ）のみが区別される。２つの
ステージ０はポインタメモリ４３の中に含まれる。各ス
テージｑ≧ｌに対して、２つのツリーの対応するステー
ジ２０_q ⁽¹⁾、２０_q ⁽²⁾がコントローラ２１_qにより管理
されるメモリの２つの別の領域により形成され、これら
は例えば二値の優先権インデックスから成り、したがっ
てパイプラインレジスタのフィールドＤ_qの最高順位の
命令ビットを形成している追加のアドレスビットに基づ
いて識別される図２２は、リンクのビット・レートがあ
まり高くない時（例えば１５５Ｍｂｉｔ／ｓリンク）に
使用できるスペーサの異なる実施形態の動作を示す。こ
の変形例において、ソーティング装置は２つのコントロ
ーラを有し、一方はバイナリーツリーのステージ０から
ｎ−ｐ−１と組み合わされた２１_o、n-pであり、他方は
バイナリーツリーのステージｎ−ｐからｎ−１と組み合
わされた２１_n-p、pである。このソーティング装置にお
いて、抽出あるいは交換コマンドは前述のようにステー
ジ０からステージｎ−１へ伝搬され、一方挿入コマンド
はステージｎ−１からステージ０に向かって伝搬され
る。したがって、空きの葉の識別Ｇ_qを受信するため
に、差分カウンタあるいはインタフェース・レジスタに
ロケーションを設けることは不要である。

【０１３０】図２２に示すように、各セル期間は、例え
ばセルメモリに任意のセルを書き込むフェーズとセルメ
モリから任意のセルを読み出すフェーズに対応する２つ
のフェーズＩとＩＩに分けられる。第１のフェーズＩの
始めに、スペーシングコントローラは、要素を分類ツリ
ーに挿入する理由およびこのツリーの要素を交換あるい
は抽出する理由があるか否かを調べる。もし妥当である
なら、第１のコントローラ２１_o、n-pは次に、ステージ
０からステージｎ−ｐ−１まで交換コマンドの処理を開
始し、第２のコントローラ２１_n-p、pはステージｎ−１
からステージｎ−ｐまで挿入コマンドを伝搬することに
より挿入コマンドの処理を開始する。どの葉から挿入コ
マンドを伝搬するべきか確認するために、コントローラ
２１_{n-p、 p}はステージｎ−１のすべての空きの葉を指定
しているリストを保持し、その１つは挿入コマンドのス
タート点として機能するために（例えばＬＩＦＯ手順に
より）選択される。

【０１３１】第２のフェーズＩＩにおいて、もし必要あ
れば、挿入コマンドはステージｎ−ｐ−１からステージ
０までコントローラ２１_o、n-pによって伝搬され、一方
必要ならば、コントローラ２１_n-p、pは交換コマンドを
ステージｎ−ｐからステージｎ−１へ伝搬する。

【０１３２】インタフェース・レジスタ２６_n-pは、次
に分類ツリーの２つのコントローラの間のパイプライン
レジスタとして機能する。フェーズＩおよびフェーズＩ
Ｉの間での２つのコントローラ間でのパラメータのいか
なる交換も、例えば、このパイプラインレジスタを２つ
に（１つのレジスタを上向きの方向に、また、１つのレ
ジスタを下向きの方向に）分割することにより可能であ
り、あるいはパラメータを一方向に交換し、引き続き他
の方向に交換することにより可能である。

【０１３３】図２２に示す実施形態は、例えば最大Ｎ＝
４０９６の仮想接続までサポートする１５５Ｍｂｉｔ／
ｓリンクの場合に使用できる。したがって、分類ツリー
の大きさはｎ＝１２およびｐ＝８に決めることができ、
ステージ０から３を監視する第１のコントローラ２１
_o、n-pはセルポインタを管理するスペーシングコントロ
ーラとおそらく統合可能である。

【図面の簡単な説明】

【図１】バイナリー分類ツリーの図である。

【図２】本発明の有用なソーティング装置の概略図であ
る。

【図３】図２の装置の各コントローラの環境を示す概略
図である。

【図４】図３のコントローラの動作を示すフローチャー
トである。

【図５】図３のコントローラの動作を示すフローチャー
トである。

【図６】図３のコントローラの動作を示すフローチャー
トである。

【図７】ソーティング装置の動作のタイミング図であ
る。

【図８】図３に類似し、コントローラの環境の点で可能
性のある変形例を示す図である。

【図９】図３に類似し、コントローラの環境の点で可能
性のある変形例を示す図である。

【図１０】図９によるソーティング装置で用いられるシ
フト・レジスタを示す図である。

【図１１】ソーティング装置の単純化されたタイミング
図である。

【図１２】図９のコントローラの動作を示すフローチャ
ートである。

【図１３】図９のコントローラの動作を示すフローチャ
ートである。

【図１４】バイナリーツリーの最後のステージの特定の
場合における図１２、図１３および図６のフローチャー
トに対応するフローチャートである。

【図１５】バイナリーツリーの最後のステージの特定の
場合における図１２、図１３および図６のフローチャー
トに対応するフローチャートである。

【図１６】本発明を実現するＡＴＭセルスペーサの全体
図である。

【図１７】図１６のスペーサの動作のタイミング図であ
る。

【図１８】ＡＴＭセルの受信および送出の際に図１６の
スペーサのコントローラにより実行される動作を示すフ
ローチャートである。

【図１９】ＡＴＭセルの受信および送出の際に図１６の
スペーサのコントローラにより実行される動作を示すフ
ローチャートである。

【図２０】本発明を実行するＡＴＭスペーサの変形例部
分図である。

【図２１】本発明を実行するＡＴＭスペーサの変形例部
分図である。

【図２２】図１７のタイミング図に相当し、スペーサの
変形例を参照するタイミング図である。

【符号の説明】

１〜１５ ノード ２０₀〜２０₃ メモリモジュール ２１₁〜２１₃ コントローラ ２２₀〜２２₃ バス ２３ ロケーション ２５ ロケーション ２６₀〜２６₃ インタフェース レジスタ ３０ シフトレジスタ ４０ モジュール ４１ スペーシングゴントローラ ４２ メモリ ４３ メモリ ４４ ソーティング装置 ４６ マネージャー ４７ １００〜１２６、１３０〜１４５、１５２〜１５８
段階 ２０１〜２１６、３０１〜３１６ イテプ

Claims (22)

【特許請求の範囲】
1. 【請求項１】 複数の仮想接続に応じて送信されるＡＴ
   Ｍセルのスペーサであって、 着信セルが書き込まれ、発信セルが読み出されるセルメ
   モリ（４２）と、 少なくとも前記セルの到着時刻（ｔａ）と前記接続に割
   り当てられたスペーシング間隔（Ｔ）とを含むパラメー
   タに基づいて、仮想接続に関連する各セルに対する理論
   的送出時間（ＴＥＴ）の回帰的な計算をする手段（４
   ０）を有し、前記セルメモリに格納された各セルに理論
   的送出時間（ＴＥＴ）を割り当てる手段（４０、４１）
   と、 仮想接続がセルを収容している各仮想接続に対して、前
   記セルがリストの始めとリストの終わりの間で先入れ先
   出しモードで格納されるロケーションのリストを前記セ
   ルメモリが有するように、関連するポインタメモリ（４
   ３）の助けにより、前記セルメモリ（４２）を管理する
   スペーシング制御手段（４１、４６）と、 仮想接続識別情報と、前記仮想接続に関するリストの始
   めに含まれているセルの理論的送出時間から成るソート
   キーを各々が含むデータ要素（Ｋ（ｉ）、Ｒ（ｉ））を
   順序づけ、最小のソートキーを有する少なくとも１つの
   データ要素を選択するソーティング手段（４１、４４）
   を有し、前記スペーシング制御手段は、前記ソーティン
   グ手段により選択されたデータ要素において識別された
   仮想接続に関するリストの始めに含まれたセルの送出を
   命令するするように構成されており、 前記セルメモリ（４２）がセルを含んでいない仮想接続
   に関連するセルが到着すると、前記ソーティング手段
   （４１、４４）が前記仮想接続の識別情報を有する新し
   いデータ要素、およびソートキーとして、前記回帰的計
   算手段（４０）により与えられた前記セルの理論的送出
   時間を受け取る、ＡＴＭセルのスペーサにおいて、 少なくとも１つの第２のセルをさらに含むロケーション
   のリストを前記セルメモリが有する仮想接続に関連する
   第１のセルを送出すると、前記ソーティング手段が前記
   仮想接続の識別情報を有する新しいデータ要素、および
   ソートキーとして、前記第１のセルの理論的送出時間と
   前記接続に割り当てられたスペーシング間隔との和に等
   しい、前記第２のセルの理論的送出時間を受け取ること
   を特徴とするＡＴＭセルのスペーサ。
2. 【請求項２】 送出されるセルによって占有されていな
   い前記セルメモリ（４２）のロケーションが、フリーロ
   ケーションのリストの始めとフリーロケーションのリス
   トの終わりの間のフリーロケーションのリストの形で前
   記スペーシング制御手段（４１、４６）により、前記ポ
   インタメモリ（４３）に含まれるポインタ（Ｐｔｒ＿ｆ
   ｒｅｅ、Ｐｔｒ＿ｃｏｎｔ）によって管理される請求項
   １に記載のスペーサ。
3. 【請求項３】 前記セルメモリの各ロケーション（Ｃｈ
   ＿ｃｅｌｌ（ｉ））が、もし前記ロケーションがリスト
   の終わりでなければ、そのリストの中で、そこから続い
   ているセルメモリの他のロケーションを指定する継続ポ
   インタ（Ｐｔｒ＿ｃｏｎｔ（ｉ））と組み合わされてい
   る請求項２に記載のスペーサ。
4. 【請求項４】 前記ポインタメモリ（４３）が、各仮想
   接続に対して、もし前記接続に関連する少なくとも１つ
   のセルが前記セルメモリ（４２）に含まれていれば、前
   記接続に対応するロケーションのリストの始めとリスト
   の終わりをそれぞれ指定するリスト開始ポインタ（Ｐｔ
   ｒ＿ｓｔａｒｔ）およびリスト終了ポインタ（Ｐｔｒ＿
   ｅｎｄ）を含む請求項３に記載のスペーサ。
5. 【請求項５】 優先権インデックス（ｕ）が仮想接続に
   割り当てられ、前記ソーティング手段がそれぞれ同様の
   優先権インデックスの仮想接続の識別情報を有するデー
   タ要素を処理し、またそれが処理するデータ要素の中か
   ら最小のソートキー（Ｋ^(u)（１））を有する要素を選
   択するいくつかのソーティング装置（４４^(u)）を有
   し、前記スペーシング制御手段は、最小のソートキーを
   示す選択されたデータ要素の１つに、あるいは、いくつ
   かのソーティング装置がそれぞれソートキーが最小であ
   るデータ要素を選択するならば、これらのソーティング
   装置により選択された、優先権インデックスが最高であ
   るデータ要素の１つにおける識別された接続に関連する
   リストの始めに含まれているセルの送出を命令するよう
   に構成されている請求項１から４までのいずれか１項に
   記載のスペーサ。
6. 【請求項６】 種々のソーティング装置の各々が、それ
   ぞれの記憶手段（２０_q（１）、２０_q（２））を有し、
   またその制御手段（２１_q、２６_q）を共有する請求項５
   に記載のスペーサ。
7. 【請求項７】 前記ソーティング手段が、それぞれデー
   タ要素を含むことが可能であり、０からｎまで番号を付
   けられたｎ個の連続したステージに分配され、ステージ
   ｑはノード２^qから２^q+1−１を有する、１から２ⁿ−１
   まで番号を付けられた２ⁿ−１個のノードを有するバイ
   ナリーツリーにしたがって構成された記憶手段（２０₀
   −２０_n-1）と、 １から２^n-1−１の間の各整数ｉに対して、ノードｉは
   分類されるべき要素を含み、ノード２_iおよび２_i+1のそ
   れぞれは分類されるべき要素を含まないか、あるいはソ
   ートキーがノードｉに含まれている要素のソートキーよ
   りも大きいかまたはそれに等しい要素を含むように、順
   序付けの条件を満足するように、ツリーの中でソートさ
   れる要素を分散させるバイナリーツリーの制御手段（２
   １₀−２１_n-1）とを有するソーティング装置（４４）を
   少なくとも１つ有し、 前記バイナリーツリーの制御手段はソートされる新しい
   要素を挿入するためのコマンドを含むバイナリーツリー
   の内容を修正するコマンドに応答する、請求項１から６
   までのいづれか１項に記載のスペーサ。
8. 【請求項８】 前記バイナリーツリーの制御の手段が、
   それぞれステージ（２０_q）あるいはバイナリーツリー
   の複数の連続したステージと組み合わされた、２からｎ
   の間の整数であるｍ個の連続したコントローラ（２
   １_q）と、連続したステージ間のｎ−１個のインタフェ
   ース・レジスタ（２６_q）を有し、それらのうち異なる
   コントローラと組み合わされたステージ対の間のｍ−１
   個のインタフェース・レジスタの各々はパイプラインレ
   ジスタを構成し、バイナリーツリーの内容を修正するた
   めの各コマンドがステージ０からステージｎ−１へ前記
   インタフェース・レジスタによって伝搬され、前記パイ
   プラインレジスタが前記コントローラの並行動作を許容
   する請求項７に記載のスペーサ。
9. 【請求項９】 １からｎ−１の間の各整数ｑに対して、
   ステージｑ−１とステージｑの間のインタフェース・レ
   ジスタ（２６_q）が、ステージｑ−１のノードからステ
   ージｑのノードへ伝搬されるコマンド（Ａ_q）を受信す
   るための第１のロケーションと、関連するコントローラ
   （２１_q-1）が前記コマンドの処理の間にアクセスする
   ステージｑ−１の前記ノードの識別情報（Ｄ_q）を受信
   するための第２のロケーションと、ステージｑ−１の前
   記ノードからあるいはステージｑ−１の前記ノードへ送
   信されるデータ要素（Ｂ_q、Ｃ_q）を受信するための第３
   のロケーションを有する請求項８に記載のスペーサ。
10. 【請求項１０】 １からｎ−１の間の各整数ｑに対し
    て、ステージｑ−１とステージｑの間のインタフェース
    ・レジスタ（２６_q）が、第２のロケーションに含まれ
    る識別情報（Ｄ_q）により、もしこのコマンドがツリー
    の中への新しい要素の挿入を示しているならば、前記コ
    マンドが伝搬され、また対応するコントローラ（２
    １_q）が第１のロケーションに含まれるコマンドの処理
    の間にアクセスするステージｑのノードを指定するビッ
    ト（Ｅ_q）を受信するための第４のロケーションを有す
    る請求項９に記載のスペーサ。
11. 【請求項１１】 １からｎ−１の間の各整数ｑに対し
    て、ステージｑ−１とステージｑの間のインタフェース
    ・レジスタ（２６_q）の第２および第４のロケーション
    が、新しい要素を挿入するためのコマンドの伝搬の間
    に、空きの葉の数のｎ−１個の最下位ビットを含むｎ−
    １ビットの葉指定フィールド、すなわち、それに向かっ
    て前記コマンドが伝搬されるステージｎ−１の空きのノ
    ードの一部を形成し、前記コマンドが伝搬されるステー
    ジｑのノードは葉指定フィールドの内容のｑ個の最高位
    のビットにより指定される請求項１０に記載のスペー
    サ。
12. 【請求項１２】 ツリーのステージｎ−１と組み合わさ
    れたコントローラ（２１_n-1）が、各葉に向かって、新
    しい要素を挿入するためのコマンドが現在ツリーの中で
    伝搬されつつある各々の葉を含む空きの葉の指定された
    番号ｎ’を含む空き葉の第１のリストと、第１のリスト
    に含まれていない空きの葉を含む空きの葉の第２のリス
    トを管理し、 ステージ０と１の間のインタフェース・レジスタの第１
    のロケーションにソートされる新しい要素を挿入するた
    めのコマンドを登録する間に、各葉に向かってツリーの
    中で他の挿入コマンドが現在伝搬されつつある前記各葉
    と異なった、第１のリストの空きの葉の数のｎ−１個の
    最下位ビットがステージ０と１の間のインタフェース・
    レジスタの葉指定フィールドの中に登録され、 ツリーの葉からの要素の抽出の間は、前記葉は空きの葉
    の第２のリストに含まれ、 新しい要素を挿入するためのコマンドがステージｎ−２
    とｎ−１の間のインタフェース・レジスタ（２６_n-1）
    の中のステージｎ−１に到達する時、組み合わされたコ
    ントローラ（２１_n-1）は空きの葉の第１のリストから
    前記インタフェース・レジスタの葉指定フィールドのｎ
    −１ビットにより指定された葉（Ｇ_n-1）を除去し、そ
    れを第２のリストからの葉と置換する請求項１１に記載
    のスペーサ。
13. 【請求項１３】 ｎ’＜ｎである請求項１２に記載のス
    ペーサ。
14. 【請求項１４】 空きの葉の第１のリストが、それぞれ
    葉の数のｎ−１個の最下位ビットを受信するｎ’個のロ
    ケーションを有するそれ自身ループバックされるシフト
    ・レジスタ（３０）に記憶される請求項１２または１３
    に記載のスペーサ。
15. 【請求項１５】 空きの葉の第２のリストが後入れ先出
    し形式でポインタの連鎖の形で記憶され、各ポインタは
    葉の数を表し、連鎖の第１のポインタ（Ｐ）は特定のロ
    ケーションに記憶され、連鎖のｉ番目のポインタ（ｉ≧
    ２）は番号が連鎖のｉ−１番目のポインタで表される葉
    に記憶されている請求項１２、１３あるいは１４に記載
    のスペーサ。
16. 【請求項１６】 第１および第２のリストが少なくとも
    ｎ’個のロケーションを有する先入れ先出し型式の論理
    待ち行列の形式で記憶され、第１のリストは、論理待ち
    行列の最後のｎ’個のロケーションと論理待ち行列の先
    行するロケーションの第２のリストからなる請求項１２
    または１３に記載のスペーサ。
17. 【請求項１７】 ｐが、ｍ番目のコントローラと組み合
    わされているバイナリーツリーのステージの数であって
    １以上ｎ−１未満であり、前記記憶手段がｉが１から２
    ^n-p-1−１の範囲であるツリーのノード２_iと２_i+1の対
    とそれぞれ組み合わされた差分カウンタ（Δ（ｉ））を
    含むための少なくとも２^n-p-1−１個のロケーション
    （２５）を有し、データ要素の数の間の差を示す値を有
    する一対のノードと組み合わされた各差分カウンタは前
    記対の２つのノードの子孫にそれぞれ含まれ、ステージ
    ｑのノードｉの子孫は、数がｉ２^j＋ｊ’の形である
    （ここで、ｊおよびｊ’は０≦ｊ＜ｎ−ｑおよび０≦
    ｊ’＜２ｊのような整数）バイナリーツリーの２^n-q−
    １個のノードと規定されており、 ステージｑ−１とステージｑ（ｌ≦ｑ＜ｎ−ｐ）の間の
    インタフェース・レジスタ（２６_q）が、新しい要素を
    その第１のロケーションに、またステージｑ−１のノー
    ドｉの識別情報（Ｄ_q）をその第２のロケーションに挿
    入するためのコマンド（Ａ_q）を受信する時に、ノード
    ２_iおよび２_i+1の対と組み合わされた差分カウンタ（Δ
    （ｉ））の値に応じて前記挿入コマンドがステージｑの
    ノード２ _iあるいは２_i+1に伝搬される請求項１１または
    １２に記載のスペーサ。
18. 【請求項１８】 ステージのノードの対と組み合わされ
    た差分カウンタ（Δ（ｉ））を含む記憶手段のロケーシ
    ョン（２５）が、前記ステージのノードと同じコントロ
    ーラによりアクセス可能である請求項１７に記載のスペ
    ーサ。
19. 【請求項１９】 前記記憶手段が、ｉが１から２^n-1−
    １の範囲である、ツリーのノード２_iと２_i+1の対とそれ
    ぞれ組み合わされたステアリングビット（Ｆ（ｉ））を
    含むための２^n-1−１個のロケーション（２３）を有
    し、前記対のノードの１つを指す一対のノードと組み合
    わされた各ステアリングビットは、ソートキーが前記対
    のノードの他の１つに含まれる要素のソートキー以下で
    ある要素を含み、 ステージｑ−１とステージｑ（１≦ｑ≦ｎ−１）の間の
    インタフェース・レジスタ（２６_q）が、その第１のロ
    ケーションにおいて要素を抽出あるいは交換するための
    コマンド（Ａ_q）を、またその第２のロケーションにお
    いてステージｑ−１のノードｉの識別情報（Ｄ_q）を受
    信する時、前記抽出あるいは交換コマンドが、ノード２
    _iと２_i+1の対と組み合わされたステアリングビット（Ｆ
    （ｉ））の値に応じて、ステージｑのノード２_iあるい
    は２_i+1に伝搬される請求項１１から１８までのいづれ
    か１項に記載のスペーサ。
20. 【請求項２０】 １つのステージのノードの対と組み合
    わされたステアリングビット（Ｆ（ｉ））を含む記憶手
    段のロケーション（２３）が、前記ステージのノードと
    同じコントローラによりアクセス可能である請求項１９
    に記載のスペーサ。
21. 【請求項２１】 前記バイナリーツリーの制御手段が、
    バイナリーツリーの１つのステージ、あるいはいくつか
    の連続したステージと組み合わされた２つの連続したコ
    ントローラ（２１_o、n-p、２１_n-p、p）と、連続したステ
    ージ間のｎ−１個のインタフェースを有し、それらのス
    テージのうちのそれぞれ２つのコントローラと組み合わ
    された２つの連続したステージの間のインタフェース・
    レジスタ（２６_n-p）が２つのコントローラの並行動作
    を許容するパイプラインレジスタを構成し、前記スペー
    シング制御手段および前記バイナリーツリーの制御手段
    が、ソートされるべき新しいデータ要素を挿入するため
    のコマンドは第１のフェーズにおいて第２のコントロー
    ラにより、および第２のフェーズにおいて第１のコント
    ローラにより処理され、ツリーの中のデータ要素を抽出
    あるいは交換するためのコマンドは第１のフェーズにお
    いて第１のコントローラにより、および第２のフェーズ
    において第２のコントローラにより処理されるように、
    各セル期間を第１のフェーズ（Ｉ）と第２のフェーズ
    （ＩＩ）に分割するように構成され、挿入コマンドはイ
    ンタフェース・レジスタによってステージｎ−１からス
    テージ０まで伝搬され、抽出あるいは交換コマンドはイ
    ンタフェース・レジスタによってステージ０からステー
    ジｎ−１まで伝搬される請求項７に記載のスペーサ。
22. 【請求項２２】 少なくともステージ０と組み合わされ
    ている第１のコントローラがスペーシング制御手段の一
    部を形成している請求項８から２１までのいずれか１項
    に記載のスペーサ。