JPH10333569A - 暗号処理装置、ｉｃカード及び暗号処理方法 - Google Patents
暗号処理装置、ｉｃカード及び暗号処理方法Info
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- JPH10333569A JPH10333569A JP9141328A JP14132897A JPH10333569A JP H10333569 A JPH10333569 A JP H10333569A JP 9141328 A JP9141328 A JP 9141328A JP 14132897 A JP14132897 A JP 14132897A JP H10333569 A JPH10333569 A JP H10333569A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
- G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
- H04L9/0625—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation with splitting of the data block into left and right halves, e.g. Feistel based algorithms, DES, FEAL, IDEA or KASUMI
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
- H04L2209/122—Hardware reduction or efficient architectures
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Abstract
(57)【要約】
【課題】 レジスタとセレクタを用いて、一つの回路を
複数回使用することにより、同様な構成をもつ関数Ｆが
繰り返し処理される構成を持ち、かつ関数Ｆがその内部
により小さい処理要素の繰り返し構造を持つ場合に、暗
号処理装置を効率的に構成し，回路規模の削減や消費電
力の低下が可能となる暗号処理装置を得る。 【解決手段】 データを一時的に保持するレジスタ３０
１〜３０３と、出力すべきデータを選択するセレクタ３
１１〜３１３と、データ返還を行う関数ｆ演算回路３２
３とで構成している。関数ｆ演算回路３２３からの出力
をレジスタＣ３０３において保持し、セレクタＣ３１３
により、関数ｆ演算回路３２３によるデータ変換を繰り
返すか否かを選択しているので、同様な構成をもつ関数
Ｆが繰り返し処理される構成を持ち、かつ関数Ｆがその
内部により小さい処理要素ｆの繰り返し構造を持つ場合
に、暗号処理装置を効率的に構成し，回路規模の削減や
消費電力の低下が可能となる。
複数回使用することにより、同様な構成をもつ関数Ｆが
繰り返し処理される構成を持ち、かつ関数Ｆがその内部
により小さい処理要素の繰り返し構造を持つ場合に、暗
号処理装置を効率的に構成し，回路規模の削減や消費電
力の低下が可能となる暗号処理装置を得る。 【解決手段】 データを一時的に保持するレジスタ３０
１〜３０３と、出力すべきデータを選択するセレクタ３
１１〜３１３と、データ返還を行う関数ｆ演算回路３２
３とで構成している。関数ｆ演算回路３２３からの出力
をレジスタＣ３０３において保持し、セレクタＣ３１３
により、関数ｆ演算回路３２３によるデータ変換を繰り
返すか否かを選択しているので、同様な構成をもつ関数
Ｆが繰り返し処理される構成を持ち、かつ関数Ｆがその
内部により小さい処理要素ｆの繰り返し構造を持つ場合
に、暗号処理装置を効率的に構成し，回路規模の削減や
消費電力の低下が可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、暗号処理装置に
関するものであり、特にＩＣカード等に用いられる小型
暗号処理装置に関するものである。
関するものであり、特にＩＣカード等に用いられる小型
暗号処理装置に関するものである。
【０００２】
【従来の技術】この発明の従来の技術として、秘密鍵
（共通鍵）暗号系のブロック暗号である、米国商用暗号
のＤＥＳ（Data Encryption Standard）を用いて説明す
る。ＤＥＳの詳細な処理内容は、例えば Hans Eberl
“A High-speed DES Implementation for Network Appl
ications”、 Advances in Cryptology - CRYPTO‘92、
Lecture Notes in computer Science 740、 Springer-V
erlag．に記載されている。図１０は、ＤＥＳ暗号アル
ゴリズムのフローチャートである。図１０において、１
００１〜１００４はデータ変換処理を行う関数Ｆによる
演算、１０１１〜１０１４はビット毎の排他的論理和演
算である。尚、初期転置、最終転置は省略してある。
（共通鍵）暗号系のブロック暗号である、米国商用暗号
のＤＥＳ（Data Encryption Standard）を用いて説明す
る。ＤＥＳの詳細な処理内容は、例えば Hans Eberl
“A High-speed DES Implementation for Network Appl
ications”、 Advances in Cryptology - CRYPTO‘92、
Lecture Notes in computer Science 740、 Springer-V
erlag．に記載されている。図１０は、ＤＥＳ暗号アル
ゴリズムのフローチャートである。図１０において、１
００１〜１００４はデータ変換処理を行う関数Ｆによる
演算、１０１１〜１０１４はビット毎の排他的論理和演
算である。尚、初期転置、最終転置は省略してある。
【０００３】動作について説明する。２×ｎビット（Ｄ
ＥＳの場合２×３２ビット）の入力データ１０５０が２
つのｎビットデータ１０５１、１０５２に分割される。
ｎビットデータ１０５１はそのままｎビットデータ１０
５３として出力されるとともに、関数Ｆ１００1に入力
され、データ変換される。関数Ｆ１００1から出力され
たデータは他方のｎビットデータ１０５２と排他的論理
和演算１０１１によりビット毎に排他的論理和演算さ
れ、ｎビットデータ１０５４が出力される。以下同様に
関数Ｆ１００２、１００３、１００４、排他的論理和演
算１０１２、１０１３、１０１４まで演算処理が繰り返
され、出力データ１０５５、１０５６が出力される。こ
の２つのｎビットデータは合成され２ｎビットデータ１
０５７として出力される。
ＥＳの場合２×３２ビット）の入力データ１０５０が２
つのｎビットデータ１０５１、１０５２に分割される。
ｎビットデータ１０５１はそのままｎビットデータ１０
５３として出力されるとともに、関数Ｆ１００1に入力
され、データ変換される。関数Ｆ１００1から出力され
たデータは他方のｎビットデータ１０５２と排他的論理
和演算１０１１によりビット毎に排他的論理和演算さ
れ、ｎビットデータ１０５４が出力される。以下同様に
関数Ｆ１００２、１００３、１００４、排他的論理和演
算１０１２、１０１３、１０１４まで演算処理が繰り返
され、出力データ１０５５、１０５６が出力される。こ
の２つのｎビットデータは合成され２ｎビットデータ１
０５７として出力される。
【０００４】図１１は、図１０で示されたＤＥＳ暗号フ
ローチャートと同等なデータ変換処理を実現する暗号処
理装置の一例である。図１１において１１０１および１
１０２はデータを保持するレジスタＡおよびレジスタ
Ｂ、１１０３および１１０４はデータを選択するセレク
タＡおよびセレクタＢ、１１０５はデータ変換として関
数Ｆを演算する関数Ｆ演算回路、１１０６は排他的論理
和回路、１２０１、１２０２はｎビット入力データＡ、
Ｂ、１２０３、１２０４はｎビット出力データＡ、Ｂで
ある。
ローチャートと同等なデータ変換処理を実現する暗号処
理装置の一例である。図１１において１１０１および１
１０２はデータを保持するレジスタＡおよびレジスタ
Ｂ、１１０３および１１０４はデータを選択するセレク
タＡおよびセレクタＢ、１１０５はデータ変換として関
数Ｆを演算する関数Ｆ演算回路、１１０６は排他的論理
和回路、１２０１、１２０２はｎビット入力データＡ、
Ｂ、１２０３、１２０４はｎビット出力データＡ、Ｂで
ある。
【０００５】動作を説明する。２×ｎビット（ＤＥＳの
場合２×３２ビット）の入力データがｎビットの２つの
データ入力Ａ１２０１、入力Ｂ１２０２に分割される。
２つの入力データはそれぞれ、セレクタＡ１１０３およ
びセレクタＢ１１０４によって選択され、レジスタＡ１
１０１およびレジスタＢ１１０２に保持される。次にレ
ジスタＡ１１０１に保持されたデータは、セレクタＡ１
１０３およびセレクタＢ１１０４にフィードバックされ
るとともに、関数Ｆ演算回路１１０５に入力されデータ
変換された後、レジスタＢ１１０２に保持されたデータ
と排他的論理和回路１１０６において排他的論理和演算
される。この結果はセレクタＡ１１０３およびセレクタ
Ｂ１１０４にフィードバックされる。
場合２×３２ビット）の入力データがｎビットの２つの
データ入力Ａ１２０１、入力Ｂ１２０２に分割される。
２つの入力データはそれぞれ、セレクタＡ１１０３およ
びセレクタＢ１１０４によって選択され、レジスタＡ１
１０１およびレジスタＢ１１０２に保持される。次にレ
ジスタＡ１１０１に保持されたデータは、セレクタＡ１
１０３およびセレクタＢ１１０４にフィードバックされ
るとともに、関数Ｆ演算回路１１０５に入力されデータ
変換された後、レジスタＢ１１０２に保持されたデータ
と排他的論理和回路１１０６において排他的論理和演算
される。この結果はセレクタＡ１１０３およびセレクタ
Ｂ１１０４にフィードバックされる。
【０００６】次にセレクタＡ１１０３においては排他的
論理和演算回路１１０６の結果が選択され、セレクタＢ
においてはレジスタＡ１１０１に保持されていたデータ
が選択され、それぞれレジスタＡ１００１およびレジス
タＢ１００２に新たに保持される。以下同様に図１０に
おける関数Ｆ１００２、１００３、１００４から排他的
論理和演算１０１２、１０１３、１０１４まで必要回数
だけ処理がループされ、出力データＡ１２０３及び出力
データＢ１２０４が出力される。尚ＤＥＳの場合は１６
回である。尚、本従来技術の詳細については、例えば
Hans Eberl “A High-speed DESImplementation for Ne
twork Applications”, Advances in Cryptology - CRY
PTO‘92、Lecture Notes in computer Science 740、 S
pringer-Verlag．に記載されている。
論理和演算回路１１０６の結果が選択され、セレクタＢ
においてはレジスタＡ１１０１に保持されていたデータ
が選択され、それぞれレジスタＡ１００１およびレジス
タＢ１００２に新たに保持される。以下同様に図１０に
おける関数Ｆ１００２、１００３、１００４から排他的
論理和演算１０１２、１０１３、１０１４まで必要回数
だけ処理がループされ、出力データＡ１２０３及び出力
データＢ１２０４が出力される。尚ＤＥＳの場合は１６
回である。尚、本従来技術の詳細については、例えば
Hans Eberl “A High-speed DESImplementation for Ne
twork Applications”, Advances in Cryptology - CRY
PTO‘92、Lecture Notes in computer Science 740、 S
pringer-Verlag．に記載されている。
【０００７】
【発明が解決しようとする課題】上記のような方式によ
る暗号処理装置は、同様な構成をもつ関数Ｆが繰り返し
処理される構成を持つ場合、１つの回路を繰り返し利用
することで実現処理手段を効率的に構成することができ
る。そのため、回路規模を削減することが可能となり、
低消費電力化も可能であった。しかし、関数Ｆがその内
部により小さい処理要素の繰り返し構造を持つ場合に
は、これまでの暗号処理装置の構成では、回路規模の削
減やそれに伴う低消費電力化には効率的ではないという
問題があった。
る暗号処理装置は、同様な構成をもつ関数Ｆが繰り返し
処理される構成を持つ場合、１つの回路を繰り返し利用
することで実現処理手段を効率的に構成することができ
る。そのため、回路規模を削減することが可能となり、
低消費電力化も可能であった。しかし、関数Ｆがその内
部により小さい処理要素の繰り返し構造を持つ場合に
は、これまでの暗号処理装置の構成では、回路規模の削
減やそれに伴う低消費電力化には効率的ではないという
問題があった。
【０００８】この発明は上記のような問題を解決するた
めになされたもので、同様な構成をもつ関数Ｆが繰り返
し処理される構成を持ち、かつ関数Ｆがその内部により
小さい処理要素の繰り返し構造を持つ場合に、暗号処理
装置を効率的に構成し，回路規模の削減や消費電力の低
下が可能となる暗号処理装置を得ることを目的としてい
る。
めになされたもので、同様な構成をもつ関数Ｆが繰り返
し処理される構成を持ち、かつ関数Ｆがその内部により
小さい処理要素の繰り返し構造を持つ場合に、暗号処理
装置を効率的に構成し，回路規模の削減や消費電力の低
下が可能となる暗号処理装置を得ることを目的としてい
る。
【０００９】
【課題を解決するための手段】第１の発明に係る暗号処
理装置は、入力データに対して第１の演算手段により第
１のデータ変換処理を複数回行う暗号処理装置におい
て、前記第１の演算手段は、さらに第２のデータ変換処
理を複数回行うループ処理手段を有し、前記ループ処理
手段は、第２の演算手段、データ保持手段、選択手段に
より処理ループを構成し、前記第２の演算手段は、前記
第２のデータ変換処理を行ない、前記データ保持手段
は、前記第２のデータ変換処理のタイミングを制御する
ように処理ループ上のデータを一時的に保持し、前記選
択手段は、当該処理ループを終了させるか継続させるか
を選択するものである。
理装置は、入力データに対して第１の演算手段により第
１のデータ変換処理を複数回行う暗号処理装置におい
て、前記第１の演算手段は、さらに第２のデータ変換処
理を複数回行うループ処理手段を有し、前記ループ処理
手段は、第２の演算手段、データ保持手段、選択手段に
より処理ループを構成し、前記第２の演算手段は、前記
第２のデータ変換処理を行ない、前記データ保持手段
は、前記第２のデータ変換処理のタイミングを制御する
ように処理ループ上のデータを一時的に保持し、前記選
択手段は、当該処理ループを終了させるか継続させるか
を選択するものである。
【００１０】第２の発明に係る暗号処理装置は、第１の
発明に係る暗号処理装置において、前記第２の演算手段
は、前記第２の演算手段に入力されたデータを第１の分
割データと第２の分割データに分けるデータ分割手段
と、前記第１の分割データをデータ変換する第３の演算
手段と、前記第３のデータ変換手段の出力データと前記
第２の分割データをビット毎に排他的論理和演算する排
他的論理和手段と、前記排他的論理和手段の出力データ
と前記第２の分割データを結合するデータ結合手段を有
することを特徴とするものである。
発明に係る暗号処理装置において、前記第２の演算手段
は、前記第２の演算手段に入力されたデータを第１の分
割データと第２の分割データに分けるデータ分割手段
と、前記第１の分割データをデータ変換する第３の演算
手段と、前記第３のデータ変換手段の出力データと前記
第２の分割データをビット毎に排他的論理和演算する排
他的論理和手段と、前記排他的論理和手段の出力データ
と前記第２の分割データを結合するデータ結合手段を有
することを特徴とするものである。
【００１１】第３の発明に係るＩＣカードは、リーダー
・ライターとデータの通信を行うＩＣカードであって、
前記リーダー・ライターから前記データを受信するデー
タ受信手段と、前記リーダー・ライターに前記データを
送信するデータ送信手段と、前記データを暗号処理する
第１の発明に係る暗号処理装置を有するものである。
・ライターとデータの通信を行うＩＣカードであって、
前記リーダー・ライターから前記データを受信するデー
タ受信手段と、前記リーダー・ライターに前記データを
送信するデータ送信手段と、前記データを暗号処理する
第１の発明に係る暗号処理装置を有するものである。
【００１２】第４の発明に係るＩＣカードは、リーダー
・ライターとデータの通信を行うＩＣカードであって、
前記リーダー・ライターから前記データを受信するデー
タ受信手段と、前記リーダー・ライターに前記データを
送信するデータ送信手段と、前記データを暗号処理する
第２の発明に係る暗号処理装置を有するものである。
・ライターとデータの通信を行うＩＣカードであって、
前記リーダー・ライターから前記データを受信するデー
タ受信手段と、前記リーダー・ライターに前記データを
送信するデータ送信手段と、前記データを暗号処理する
第２の発明に係る暗号処理装置を有するものである。
【００１３】第５の発明に係る暗号処理方法は、入力デ
ータに対して第１の演算ステップにより第１のデータ変
換処理を複数回行う暗号処理方法において、前記第１の
演算ステップは、さらに第２のデータ変換処理を複数回
行うループ処理ステップを有し、前記ループ処理ステッ
プは、前記第２のデータ変換処理を行なう第２の演算ス
テップと、前記第２のデータ変換処理のタイミングを制
御するように処理ループ上のデータを一時に保持するデ
ータ保持ステップと、当該処理ループを終了させるか継
続させるかを選択する選択ステップを有するものであ
る。
ータに対して第１の演算ステップにより第１のデータ変
換処理を複数回行う暗号処理方法において、前記第１の
演算ステップは、さらに第２のデータ変換処理を複数回
行うループ処理ステップを有し、前記ループ処理ステッ
プは、前記第２のデータ変換処理を行なう第２の演算ス
テップと、前記第２のデータ変換処理のタイミングを制
御するように処理ループ上のデータを一時に保持するデ
ータ保持ステップと、当該処理ループを終了させるか継
続させるかを選択する選択ステップを有するものであ
る。
【００１４】第６の発明に係る暗号処理方法は、第５の
発明に係る暗号処理方法において、前記第２の演算ステ
ップは、前記第２の演算ステップに入力されたデータを
第１の分割データと第２の分割データに分けるデータ分
割ステップと、前記第１の分割データをデータ変換する
第３の演算ステップと、前記第３の演算ステップの出力
データと前記第２の分割データをビット毎に排他的論理
和演算する排他的論理和ステップと、前記排他的論理和
ステップの出力データと前記第２の分割データを結合す
るデータ結合ステップを有することを特徴とするもので
ある。
発明に係る暗号処理方法において、前記第２の演算ステ
ップは、前記第２の演算ステップに入力されたデータを
第１の分割データと第２の分割データに分けるデータ分
割ステップと、前記第１の分割データをデータ変換する
第３の演算ステップと、前記第３の演算ステップの出力
データと前記第２の分割データをビット毎に排他的論理
和演算する排他的論理和ステップと、前記排他的論理和
ステップの出力データと前記第２の分割データを結合す
るデータ結合ステップを有することを特徴とするもので
ある。
【００１５】
実施の形態１．この発明の一実施の形態である暗号処理
装置について、図１〜図３を用いて説明する。図１は、
この発明の一実施の形態である暗号処理装置における、
暗号処理アルゴリズムのフローチャートを示したもので
ある。図１において、１０１〜１０４はデータ変換処理
を行う関数Ｆによる演算、１１１〜１１４はビット毎の
排他的論理和演算である。図２は関数Ｆによる演算の構
成を示したものであり、３つの関数ｆ２０１〜２０３と
１つの関数ｇ２１１による演算により構成される。
装置について、図１〜図３を用いて説明する。図１は、
この発明の一実施の形態である暗号処理装置における、
暗号処理アルゴリズムのフローチャートを示したもので
ある。図１において、１０１〜１０４はデータ変換処理
を行う関数Ｆによる演算、１１１〜１１４はビット毎の
排他的論理和演算である。図２は関数Ｆによる演算の構
成を示したものであり、３つの関数ｆ２０１〜２０３と
１つの関数ｇ２１１による演算により構成される。
【００１６】動作について説明する。２×ｎビットの入
力データ１５０が上位と下位の２つのｎビットデータ１
５１、１５２に分割される。ｎビットデータ１５１はそ
のままｎビットデータ１５３として出力されるととも
に、関数Ｆ１０１によりデータ変換される。関数Ｆ１０
1から出力されたデータは他方のｎビットデータ１５２
と排他的論理和演算１１１においてビット毎に排他的論
理和演算され、ｎビットデータ１５４が出力される。関
数Ｆにおいては、関数ｆ２０１〜２０３による演算が３
回繰り返された後に、関数ｇ２１１による演算が行われ
出力される。以下同様に関数Ｆ１０２、１０３、１０
４、排他的論理和演算１１２、１１３、１１４まで演算
が繰り返され、ｎビットデータ１５５、１５６が出力さ
れる。この２つのｎビットデータが合成され、２ｎビッ
トデータ１５７が出力される。
力データ１５０が上位と下位の２つのｎビットデータ１
５１、１５２に分割される。ｎビットデータ１５１はそ
のままｎビットデータ１５３として出力されるととも
に、関数Ｆ１０１によりデータ変換される。関数Ｆ１０
1から出力されたデータは他方のｎビットデータ１５２
と排他的論理和演算１１１においてビット毎に排他的論
理和演算され、ｎビットデータ１５４が出力される。関
数Ｆにおいては、関数ｆ２０１〜２０３による演算が３
回繰り返された後に、関数ｇ２１１による演算が行われ
出力される。以下同様に関数Ｆ１０２、１０３、１０
４、排他的論理和演算１１２、１１３、１１４まで演算
が繰り返され、ｎビットデータ１５５、１５６が出力さ
れる。この２つのｎビットデータが合成され、２ｎビッ
トデータ１５７が出力される。
【００１７】図３は図１、２で説明したデータ変換アル
ゴリズムを実現する、暗号処理装置の概略構成図を示し
たものである。図３において３０１、３０２及び３０３
はデータを保持するレジスタＡ、レジスタＢ、レジスタ
Ｃ、３１１、３１２及び３１３はデータを選択するセレ
クタＡ、セレクタＢ、セレクタＣ、３２１と３２２はビ
ット毎の排他的論理和回路、３２３は関数Ｆの演算を行
う構成要素の１つである関数ｆ演算回路、３２４は関数
Ｆの演算を行う構成要素の１つである関数ｇ演算回路で
ある。レジスタＣ３０３、セレクタＣ３１３、関数ｆ演
算回路３２３、関数ｇ演算回路３２４等により第１の演
算手段を構成する。レジスタＣ３０３、セレクタＣ３１
３、関数ｆ演算回路３２３等によりループ処理手段を構
成する。
ゴリズムを実現する、暗号処理装置の概略構成図を示し
たものである。図３において３０１、３０２及び３０３
はデータを保持するレジスタＡ、レジスタＢ、レジスタ
Ｃ、３１１、３１２及び３１３はデータを選択するセレ
クタＡ、セレクタＢ、セレクタＣ、３２１と３２２はビ
ット毎の排他的論理和回路、３２３は関数Ｆの演算を行
う構成要素の１つである関数ｆ演算回路、３２４は関数
Ｆの演算を行う構成要素の１つである関数ｇ演算回路で
ある。レジスタＣ３０３、セレクタＣ３１３、関数ｆ演
算回路３２３、関数ｇ演算回路３２４等により第１の演
算手段を構成する。レジスタＣ３０３、セレクタＣ３１
３、関数ｆ演算回路３２３等によりループ処理手段を構
成する。
【００１８】図４は、図３の回路の動作を説明するフロ
ーチャートである。図４を用いて動作を説明する。関数
Ｆによる演算は、関数ｆ演算回路３２３による処理を３
回、関数ｇ演算回路３２４による処理を１回行うことに
よりなされる。図１における第１段目のデータ変換処理
について説明する。２×ｎビットの入力データは２つの
ｎビットデータに分割され、入力データＡ３５１および
入力データＢ３５２として入力される。入力されたデー
タはセレクタＡ３１１セレクタＢ３１２において選択さ
れ、それぞれレジスタＡ３０１およびレジスタＢ３０２
に保持される（ステップ４−１）。
ーチャートである。図４を用いて動作を説明する。関数
Ｆによる演算は、関数ｆ演算回路３２３による処理を３
回、関数ｇ演算回路３２４による処理を１回行うことに
よりなされる。図１における第１段目のデータ変換処理
について説明する。２×ｎビットの入力データは２つの
ｎビットデータに分割され、入力データＡ３５１および
入力データＢ３５２として入力される。入力されたデー
タはセレクタＡ３１１セレクタＢ３１２において選択さ
れ、それぞれレジスタＡ３０１およびレジスタＢ３０２
に保持される（ステップ４−１）。
【００１９】次にセレクタＣ３１３において、レジスタ
Ａ３０１に保持されたデータが選択され（ステップ４−
４）、この選択されたデータは関数ｆ演算回路３２３に
よりデータ変換される（ステップ４−６）。関数ｆ演算
回路３２３より出力されたデータはレジスタＣ３０３に
保持される（ステップ４−７）。これにより関数ｆ演算
回路による処理の１回目が終了する。つづいて、セレク
タＣ３１３において、レジスタＣ３０３に保持されたデ
ータが選択され（ステップ４−８）、この選択されたデ
ータが関数ｆ演算回路３２３により変換される（ステッ
プ４−６）。関数ｆ演算回路 ３２３より出力されたデ
ータはレジスタＣ３０３に保持される（ステップ４−
７）。これにより関数ｆ演算回路による処理の２回目が
終了する。
Ａ３０１に保持されたデータが選択され（ステップ４−
４）、この選択されたデータは関数ｆ演算回路３２３に
よりデータ変換される（ステップ４−６）。関数ｆ演算
回路３２３より出力されたデータはレジスタＣ３０３に
保持される（ステップ４−７）。これにより関数ｆ演算
回路による処理の１回目が終了する。つづいて、セレク
タＣ３１３において、レジスタＣ３０３に保持されたデ
ータが選択され（ステップ４−８）、この選択されたデ
ータが関数ｆ演算回路３２３により変換される（ステッ
プ４−６）。関数ｆ演算回路 ３２３より出力されたデ
ータはレジスタＣ３０３に保持される（ステップ４−
７）。これにより関数ｆ演算回路による処理の２回目が
終了する。
【００２０】さらに、セレクタＣ３１３においてレジス
タＣ３０３に保持されたデータが選択される（ステップ
４−８）。そして、この選択されたデータは関数ｆ演算
回路３２３によりデータ変換され（ステップ４−６）、
出力データがレジスタＣ３０３に保持される（ステップ
４−７）。これにより関数ｆ演算回路３２３による処理
の３回目が終了する。次に、セレクタＣ３１３において
レジスタＣ３０３に保持されたデータが選択される（ス
テップ４−９）。この選択されたデータは関数ｇ演算回
路３２４によりデータ変換されて出力される（ステップ
４−１０）。以上で、関数Ｆによる演算が終了する。
タＣ３０３に保持されたデータが選択される（ステップ
４−８）。そして、この選択されたデータは関数ｆ演算
回路３２３によりデータ変換され（ステップ４−６）、
出力データがレジスタＣ３０３に保持される（ステップ
４−７）。これにより関数ｆ演算回路３２３による処理
の３回目が終了する。次に、セレクタＣ３１３において
レジスタＣ３０３に保持されたデータが選択される（ス
テップ４−９）。この選択されたデータは関数ｇ演算回
路３２４によりデータ変換されて出力される（ステップ
４−１０）。以上で、関数Ｆによる演算が終了する。
【００２１】次に、関数ｇ演算回路３２４から出力され
たデータがフィードバックされ、レジスタＢ３０２に保
持されたデータと排他的論理和回路３２２において排他
的論理和が演算される（ステップ４−１４）。その出力
データがセレクタＢ３１２において選択され、この選択
されたデータがレジスタＢ３０２に保持される（ステッ
プ４−１５）。以上で第１段目のデータ変換処理が完了
する。次に第２段目のデータ変換処理について説明す
る。セレクタＣ３１３においてレジスタＢ３０２に保持
されたデータが選択される（ステップ４−３）。次に、
この選択されたデータは関数ｆ演算回路３２３によりデ
ータ変換され（ステップ４−６）、出力データがレジス
タＣ３０３に保持される（ステップ４−７）。これによ
り関数ｆ演算回路による処理の１回目が終了する。
たデータがフィードバックされ、レジスタＢ３０２に保
持されたデータと排他的論理和回路３２２において排他
的論理和が演算される（ステップ４−１４）。その出力
データがセレクタＢ３１２において選択され、この選択
されたデータがレジスタＢ３０２に保持される（ステッ
プ４−１５）。以上で第１段目のデータ変換処理が完了
する。次に第２段目のデータ変換処理について説明す
る。セレクタＣ３１３においてレジスタＢ３０２に保持
されたデータが選択される（ステップ４−３）。次に、
この選択されたデータは関数ｆ演算回路３２３によりデ
ータ変換され（ステップ４−６）、出力データがレジス
タＣ３０３に保持される（ステップ４−７）。これによ
り関数ｆ演算回路による処理の１回目が終了する。
【００２２】つづいて、セレクタＣ３１３においてレジ
スタＣ３０３に保持されたデータが選択され（ステップ
４−８）、この選択されたデータは関数ｆ演算回路３２
３によりデータ変換され（ステップ４−６）、出力デー
タがレジスタＣ３０３に保持される（ステップ４−
７）。これにより関数ｆ演算回路３２３による処理の２
回目が終了する。さらに、セレクタＣ３１３においてレ
ジスタＣ３０３に保持されたデータが選択される（ステ
ップ４−８）。次に、この選択されたデータは関数ｆ３
２３演算回路によりデータ変換され（ステップ４−
６）、出力データがレジスタＣ３０３に保持される（ス
テップ４−７）。これにより関数ｆ演算回路３２３によ
る処理の３回目が終了する。
スタＣ３０３に保持されたデータが選択され（ステップ
４−８）、この選択されたデータは関数ｆ演算回路３２
３によりデータ変換され（ステップ４−６）、出力デー
タがレジスタＣ３０３に保持される（ステップ４−
７）。これにより関数ｆ演算回路３２３による処理の２
回目が終了する。さらに、セレクタＣ３１３においてレ
ジスタＣ３０３に保持されたデータが選択される（ステ
ップ４−８）。次に、この選択されたデータは関数ｆ３
２３演算回路によりデータ変換され（ステップ４−
６）、出力データがレジスタＣ３０３に保持される（ス
テップ４−７）。これにより関数ｆ演算回路３２３によ
る処理の３回目が終了する。
【００２３】次にセレクタＣ３１３においてレジスタＣ
３０３に保持されたデータが選択され（ステップ４−
９）、この選択されたデータは関数ｇ演算回路３２４に
よりデータ変換される（ステップ４−１０）。以上で、
関数Ｆによる演算が終了する。次に、関数ｇ演算回路３
２４より出力されたデータがフィードバックされ、レジ
スタＡ３０１に保持されたデータと排他的論理和回路３
２１において排他的論理和演算がなされる（ステップ４
−１２）。その出力データがセレクタＡ３１１において
選択され、この選択されたデータがレジスタＡ３０１に
保持される（ステップ４−１３）。以上で第２段目のデ
ータ変換処理が完了する。
３０３に保持されたデータが選択され（ステップ４−
９）、この選択されたデータは関数ｇ演算回路３２４に
よりデータ変換される（ステップ４−１０）。以上で、
関数Ｆによる演算が終了する。次に、関数ｇ演算回路３
２４より出力されたデータがフィードバックされ、レジ
スタＡ３０１に保持されたデータと排他的論理和回路３
２１において排他的論理和演算がなされる（ステップ４
−１２）。その出力データがセレクタＡ３１１において
選択され、この選択されたデータがレジスタＡ３０１に
保持される（ステップ４−１３）。以上で第２段目のデ
ータ変換処理が完了する。
【００２４】以下、この第１段目のデータ変換処理およ
び第２段目の変換処理と同等な処理を交互に必要段数繰
り返す。最後に最終段目のデータ変換処理の結果とし
て、レジスタＡ３０１およびレジスタＢ３０２で保持さ
れているデータを出力Ａ３５３、出力Ｂ３５４として出
力する（ステップ４−１７）。以上のようにこの発明に
よれば、レジスタＣ３０３とセレクタＣ３１３を用いる
ことにより、構成要素としての一つの関数ｆ演算回路３
２３を繰り返し使用するので、関数ｆ演算回路３２３を
一つ持てばよく、関数ｆ演算回路３２３を３つ持つ必要
がないので、回路規模を削減することが可能である。
び第２段目の変換処理と同等な処理を交互に必要段数繰
り返す。最後に最終段目のデータ変換処理の結果とし
て、レジスタＡ３０１およびレジスタＢ３０２で保持さ
れているデータを出力Ａ３５３、出力Ｂ３５４として出
力する（ステップ４−１７）。以上のようにこの発明に
よれば、レジスタＣ３０３とセレクタＣ３１３を用いる
ことにより、構成要素としての一つの関数ｆ演算回路３
２３を繰り返し使用するので、関数ｆ演算回路３２３を
一つ持てばよく、関数ｆ演算回路３２３を３つ持つ必要
がないので、回路規模を削減することが可能である。
【００２５】特に、暗号処理のデータ変換に用いられる
関数Ｆ（関数ｆ、関数ｇ）は暗号強度の高い関数が用い
られるため、非常に複雑な構成をとることが知られてお
り、本発明に基づく回路規模の削減の効果は非常に大き
くなる。また、この発明によれば、レジスタＡ３０１、
レジスタＢ３０２、レジスタＣ３０３、セレクタＡ３１
１、セレクタＢ３１２、セレクタＣ３１３は常に動作す
る必要はなく、必要に応じて動作すれば処理を実現する
ことが可能であるため、装置の低消費電力化を実現する
ことが可能となる。
関数Ｆ（関数ｆ、関数ｇ）は暗号強度の高い関数が用い
られるため、非常に複雑な構成をとることが知られてお
り、本発明に基づく回路規模の削減の効果は非常に大き
くなる。また、この発明によれば、レジスタＡ３０１、
レジスタＢ３０２、レジスタＣ３０３、セレクタＡ３１
１、セレクタＢ３１２、セレクタＣ３１３は常に動作す
る必要はなく、必要に応じて動作すれば処理を実現する
ことが可能であるため、装置の低消費電力化を実現する
ことが可能となる。
【００２６】従って、本発明をＩＣカードのような小型
の装置として使用する場合に、特に大きな効果を奏する
ことが可能となる。尚、本発明はＩＣカードのみならず
ＩＣカードのリーダー・ライターにも利用することも可
能である。尚、関数Ｆは上記の構成に限定されるもので
はない。例えば、関数ｆ３２３の繰り返しのみで構成さ
れている場合は、図１において関数ｇ３２４は必要がな
く、セレクタＣ３１３で選択されたデータを直接フィー
ドバックすればよい。
の装置として使用する場合に、特に大きな効果を奏する
ことが可能となる。尚、本発明はＩＣカードのみならず
ＩＣカードのリーダー・ライターにも利用することも可
能である。尚、関数Ｆは上記の構成に限定されるもので
はない。例えば、関数ｆ３２３の繰り返しのみで構成さ
れている場合は、図１において関数ｇ３２４は必要がな
く、セレクタＣ３１３で選択されたデータを直接フィー
ドバックすればよい。
【００２７】又、関数ｆ３２３がｍ個（ｍは１つまたは
それ以上）の関数により、任意の順で構成されるような
場合は、図１における関数ｆ３２３に相当する部分に、
前述のｍ個の関数を並列にならべ、そのおのおのにセレ
クタＣ３１３からのデータが入力し、それらの出力をｍ
入力１出力の選択を行うセレクタの入力とし、適切な一
つの出力データを選択してレジスタＣ３０３に保持さ
せ、これを前述のｍ個の関数の任意の順に相当するだけ
繰り返すことによって構成することも可能である。
それ以上）の関数により、任意の順で構成されるような
場合は、図１における関数ｆ３２３に相当する部分に、
前述のｍ個の関数を並列にならべ、そのおのおのにセレ
クタＣ３１３からのデータが入力し、それらの出力をｍ
入力１出力の選択を行うセレクタの入力とし、適切な一
つの出力データを選択してレジスタＣ３０３に保持さ
せ、これを前述のｍ個の関数の任意の順に相当するだけ
繰り返すことによって構成することも可能である。
【００２８】実施の形態２．この発明の他の一実施の形
態である暗号処理装置について、図５〜８を用いて説明
する。図５はＭＩＳＴＹ暗号アルゴリズムのフローチャ
ートを示している。ＭＩＳＴＹの処理の詳しい内容につ
いては、例えば 松井 充 “ブロック暗号アルゴリズ
ムＭＩＳＴＹ”、 電子情報通信学会 信学技報 ISEC9
6-11（1996-07）に詳細が記載されている。図５におい
て、５０１〜５０６は関数ＦＬによる演算、５１１〜５
１４は関数ＦＯによる演算、５２１〜５２４は排他的論
理和演算である。図６は図５における関数ＦＯ５１１〜
５１４による演算の構成を示している。図６に示してあ
るように、ＭＩＳＴＹでは関数ＦＯ５１１〜５１４の処
理として関数ＦＩ６０１〜６０３と排他的論理和演算６
１１〜６１３を中心とした変換処理を３段繰り返すよう
になっている。図７は図５および図６で示されるＭＩＳ
ＴＹのデータ変換の処理を本発明を用いて構成した暗号
処理装置の一実施例である。
態である暗号処理装置について、図５〜８を用いて説明
する。図５はＭＩＳＴＹ暗号アルゴリズムのフローチャ
ートを示している。ＭＩＳＴＹの処理の詳しい内容につ
いては、例えば 松井 充 “ブロック暗号アルゴリズ
ムＭＩＳＴＹ”、 電子情報通信学会 信学技報 ISEC9
6-11（1996-07）に詳細が記載されている。図５におい
て、５０１〜５０６は関数ＦＬによる演算、５１１〜５
１４は関数ＦＯによる演算、５２１〜５２４は排他的論
理和演算である。図６は図５における関数ＦＯ５１１〜
５１４による演算の構成を示している。図６に示してあ
るように、ＭＩＳＴＹでは関数ＦＯ５１１〜５１４の処
理として関数ＦＩ６０１〜６０３と排他的論理和演算６
１１〜６１３を中心とした変換処理を３段繰り返すよう
になっている。図７は図５および図６で示されるＭＩＳ
ＴＹのデータ変換の処理を本発明を用いて構成した暗号
処理装置の一実施例である。
【００２９】次に図５における暗号アルゴリズムの動作
を説明する。まず２×ｎビットの入力データ５５０が上
位と下位のｎビットの２つのデータに分割され、入力Ａ
５５１および入力Ｂ５５２として入力される。ＭＩＳＴ
Ｙの場合はｎ＝３２である。ｎビットデータ５５１は関
数ＦＬ５０１によりデータ変換されて後、そのままｎビ
ットデータ５５３として出力されるとともに、関数ＦＯ
５１1によりデータ変換される。関数ＦＯ５１1により演
算処理されたデータは、他方のｎビットデータ５５２が
関数ＦＬ５０２によりデータ変換された出力データと、
排他的論理和演算５２１においてビット毎に排他的論理
和演算され、ｎビットデータ５５４が出力される。関数
ＦＯにおいては、関数ＦＩ６０１〜６０３と排他的論理
和演算６１１〜６１３により演算がなされる。即ち、入
力された２ｍビットデータ（ｎビット）６５０が２つの
ｍビットデータ６５１と６５２に分けられる。データ６
５１は関数ＦＩによりデータ変換されて後、データ６５
２と排他的論理和演算６１１によりビット毎に排他的論
理和演算され、データ６５３として出力される。データ
６５２はデータ６５４としてそのまま出力される。以下
同様の動作を全部で３段繰り返し、２つのｍビットデー
タを併せ、２ｍビット（ｎビット）データ６５５として
出力される。
を説明する。まず２×ｎビットの入力データ５５０が上
位と下位のｎビットの２つのデータに分割され、入力Ａ
５５１および入力Ｂ５５２として入力される。ＭＩＳＴ
Ｙの場合はｎ＝３２である。ｎビットデータ５５１は関
数ＦＬ５０１によりデータ変換されて後、そのままｎビ
ットデータ５５３として出力されるとともに、関数ＦＯ
５１1によりデータ変換される。関数ＦＯ５１1により演
算処理されたデータは、他方のｎビットデータ５５２が
関数ＦＬ５０２によりデータ変換された出力データと、
排他的論理和演算５２１においてビット毎に排他的論理
和演算され、ｎビットデータ５５４が出力される。関数
ＦＯにおいては、関数ＦＩ６０１〜６０３と排他的論理
和演算６１１〜６１３により演算がなされる。即ち、入
力された２ｍビットデータ（ｎビット）６５０が２つの
ｍビットデータ６５１と６５２に分けられる。データ６
５１は関数ＦＩによりデータ変換されて後、データ６５
２と排他的論理和演算６１１によりビット毎に排他的論
理和演算され、データ６５３として出力される。データ
６５２はデータ６５４としてそのまま出力される。以下
同様の動作を全部で３段繰り返し、２つのｍビットデー
タを併せ、２ｍビット（ｎビット）データ６５５として
出力される。
【００３０】次に、２段目の処理について説明する。第
１段目の出力データ５５４はそのまま出力されると同時
に関数ＦＯ５１２によりデータ変換される。関数ＦＯ５
１２の出力データはもう一方のｎビットデータ５５３と
排他的論理和演算５２２においてビット毎に排他的論理
和が演算され出力される。以下１段目と２段目と同様な
データ変換が必要段数繰り返され、ｎビットデータ５５
７、５５８が出力され、最後に又ＦＬ関数５０５、５０
６により変換され、上位、下位が入れ換えられて、この
２つのｎビットデータが合成され、２ｎビットデータ５
５９が出力される。
１段目の出力データ５５４はそのまま出力されると同時
に関数ＦＯ５１２によりデータ変換される。関数ＦＯ５
１２の出力データはもう一方のｎビットデータ５５３と
排他的論理和演算５２２においてビット毎に排他的論理
和が演算され出力される。以下１段目と２段目と同様な
データ変換が必要段数繰り返され、ｎビットデータ５５
７、５５８が出力され、最後に又ＦＬ関数５０５、５０
６により変換され、上位、下位が入れ換えられて、この
２つのｎビットデータが合成され、２ｎビットデータ５
５９が出力される。
【００３１】図７は図５、６で説明したデータ変換アル
ゴリズムを実現する、暗号処理装置の概略構成図を示し
たものである。図７において、７０１、７０２、７０３
はレジスタＡ、レジスタＢ、レジスタＣ、７１１、７１
２、７１３、７１４はセレクタＡ、セレクタＢ、セレク
タＣ、セレクタＤ、７２１、７２２、７２３は排他的論
理和回路、７２４はデータ変換を行う関数ＦＩ演算回
路、７２５はデータ変換を行う関数ＦＬ演算回路、７５
１は入力データＡ、７５２は入力データＢ、７５３は出
力データＡ、７５４は出力データＢである。ここで、レ
ジスタＣ７０３、セレクタＣ７１３、関数ＦＩ演算回路
７２４、排他的論理和回路７２３等により第１のデータ
変換を行う第１の演算手段を構成する。又、レジスタＣ
７０３、セレクタＣ７１３、関数ＦＩ演算回路７２４、
排他的論理和回路７２３等によりループ処理手段を構成
する。
ゴリズムを実現する、暗号処理装置の概略構成図を示し
たものである。図７において、７０１、７０２、７０３
はレジスタＡ、レジスタＢ、レジスタＣ、７１１、７１
２、７１３、７１４はセレクタＡ、セレクタＢ、セレク
タＣ、セレクタＤ、７２１、７２２、７２３は排他的論
理和回路、７２４はデータ変換を行う関数ＦＩ演算回
路、７２５はデータ変換を行う関数ＦＬ演算回路、７５
１は入力データＡ、７５２は入力データＢ、７５３は出
力データＡ、７５４は出力データＢである。ここで、レ
ジスタＣ７０３、セレクタＣ７１３、関数ＦＩ演算回路
７２４、排他的論理和回路７２３等により第１のデータ
変換を行う第１の演算手段を構成する。又、レジスタＣ
７０３、セレクタＣ７１３、関数ＦＩ演算回路７２４、
排他的論理和回路７２３等によりループ処理手段を構成
する。
【００３２】図８は図７に示された暗号処理装置の動作
を説明するフローチャートである。図８を用いて動作を
説明する。まず２×ｎビットの入力データｎビットの２
つのデータに分割され、入力Ａ７５１および入力Ｂ７５
２として入力される。ＭＩＳＴＹの場合はｎ＝３２であ
る。入力されたデータはセレクタＡ７１１セレクタＢ７
１２において選択され、それぞれレジスタＡ７０１およ
びレジスタＢ７０２に保持される（ステップ８−１）。
を説明するフローチャートである。図８を用いて動作を
説明する。まず２×ｎビットの入力データｎビットの２
つのデータに分割され、入力Ａ７５１および入力Ｂ７５
２として入力される。ＭＩＳＴＹの場合はｎ＝３２であ
る。入力されたデータはセレクタＡ７１１セレクタＢ７
１２において選択され、それぞれレジスタＡ７０１およ
びレジスタＢ７０２に保持される（ステップ８−１）。
【００３３】次にセレクタＣ７１３においてレジスタＡ
７０１に保持されたデータが選択される（ステップ８−
３）。次にこの選択されたデータが関数ＦＬ演算回路７
２５においてデータ変換され（ステップ８−４）、出力
データがセレクタＤ７１４において選択される（ステッ
プ８−５）。さらに、この選択されたデータがセレクタ
Ａ７１１において選択され（ステップ８−６）、レジス
タＡ７０１に保持される（ステップ８−７）。次に、セ
レクタＣ７１３においてレジスタＢ７０２に保持された
データが選択される（ステップ８−８）。この選択され
たデータが関数ＦＬ演算回路７２５においてデータ変換
され（ステップ８−９）、出力データがセレクタＤ７１
４において選択される（ステップ８−１０）。さらに、
この選択されたデータがセレクタＢ７１２において選択
され（ステップ８−１１）、レジスタＢに保持される
（ステップ８−１２）。
７０１に保持されたデータが選択される（ステップ８−
３）。次にこの選択されたデータが関数ＦＬ演算回路７
２５においてデータ変換され（ステップ８−４）、出力
データがセレクタＤ７１４において選択される（ステッ
プ８−５）。さらに、この選択されたデータがセレクタ
Ａ７１１において選択され（ステップ８−６）、レジス
タＡ７０１に保持される（ステップ８−７）。次に、セ
レクタＣ７１３においてレジスタＢ７０２に保持された
データが選択される（ステップ８−８）。この選択され
たデータが関数ＦＬ演算回路７２５においてデータ変換
され（ステップ８−９）、出力データがセレクタＤ７１
４において選択される（ステップ８−１０）。さらに、
この選択されたデータがセレクタＢ７１２において選択
され（ステップ８−１１）、レジスタＢに保持される
（ステップ８−１２）。
【００３４】次にセレクタＣ７１３においてレジスタＡ
７０１に保持されたデータが選択される（ステップ８−
１３）。次に、この選択されたデータ（２×ｍビット）
はｍビットずつにわけられ、一方のｍビットのデータは
そのまま出力データとして出力される。他方のｍビット
データは、関数ＦＩ演算回路７２４に入力されデータ変
換されて後、排他的論理和回路７２３において、もう一
方のｍビットデータとビット毎の排他的論理和演算さ
れ、これら２つの出力データが合成される（ステップ８
−１４）。出力データはレジスタＣ７０３に保持される
（ステップ８−１５）。これにより、１回目の関数ＦＩ
演算回路７２４を中心とした処理が完了する。
７０１に保持されたデータが選択される（ステップ８−
１３）。次に、この選択されたデータ（２×ｍビット）
はｍビットずつにわけられ、一方のｍビットのデータは
そのまま出力データとして出力される。他方のｍビット
データは、関数ＦＩ演算回路７２４に入力されデータ変
換されて後、排他的論理和回路７２３において、もう一
方のｍビットデータとビット毎の排他的論理和演算さ
れ、これら２つの出力データが合成される（ステップ８
−１４）。出力データはレジスタＣ７０３に保持される
（ステップ８−１５）。これにより、１回目の関数ＦＩ
演算回路７２４を中心とした処理が完了する。
【００３５】次に、セレクタＣ７１３においてレジスタ
Ｃ７０３に保持されたデータが選択される（ステップ８
−１６）。この選択されたデータ（２×ｍビット）はｍ
ビットずつにわけられ、一方のｍビットのデータはその
まま出力データとして出力される。他方のｍビットデー
タは、関数ＦＩ演算回路７２４に入力されデータ変換さ
れて後、排他的論理和回路７２３において、もう一方の
ｍビットデータとビット毎の排他的論理和演算され、こ
れら２つの出力データが合成される（ステップ８−１
４）。出力データはレジスタＣ７０３に保持される（ス
テップ８−１５）。これにより、２回目の関数ＦＩ演算
回路７２４を中心とした処理が完了する。
Ｃ７０３に保持されたデータが選択される（ステップ８
−１６）。この選択されたデータ（２×ｍビット）はｍ
ビットずつにわけられ、一方のｍビットのデータはその
まま出力データとして出力される。他方のｍビットデー
タは、関数ＦＩ演算回路７２４に入力されデータ変換さ
れて後、排他的論理和回路７２３において、もう一方の
ｍビットデータとビット毎の排他的論理和演算され、こ
れら２つの出力データが合成される（ステップ８−１
４）。出力データはレジスタＣ７０３に保持される（ス
テップ８−１５）。これにより、２回目の関数ＦＩ演算
回路７２４を中心とした処理が完了する。
【００３６】次に、セレクタＣ７１３においてレジスタ
Ｃ７０３に保持されたデータが選択される（ステップ８
−１６）。この選択されたデータ（２×ｍビット）はｍ
ビットずつにわけられ、一方のｍビットのデータはその
まま出力データとして出力される。他方のｍビットデー
タは、関数ＦＩ演算回路７２４に入力されデータ変換さ
れて後、排他的論理和回路７２３において、もう一方の
ｍビットデータとビット毎の排他的論理和演算され、こ
れら２つの出力データが合成される（ステップ８−１
４）。出力データはレジスタＣ７０３に保持される（ス
テップ８−１５）。これにより、３回目の関数ＦＩ演算
回路７２４を中心とした処理が完了する。
Ｃ７０３に保持されたデータが選択される（ステップ８
−１６）。この選択されたデータ（２×ｍビット）はｍ
ビットずつにわけられ、一方のｍビットのデータはその
まま出力データとして出力される。他方のｍビットデー
タは、関数ＦＩ演算回路７２４に入力されデータ変換さ
れて後、排他的論理和回路７２３において、もう一方の
ｍビットデータとビット毎の排他的論理和演算され、こ
れら２つの出力データが合成される（ステップ８−１
４）。出力データはレジスタＣ７０３に保持される（ス
テップ８−１５）。これにより、３回目の関数ＦＩ演算
回路７２４を中心とした処理が完了する。
【００３７】次にセレクタＣ７１３においてレジスタＣ
７０３に保持されたデータが選択され（ステップ８−１
６）、この選択されたデータがセレクタＤ７１４におい
て選択される（ステップ８−１８）。この選択されたデ
ータがフィードバックされ、レジスタＢ７０２に保持さ
れたデータと排他的論理和回路７２２において排他的論
理和演算を取られる（ステップ８−２０）。その出力デ
ータがセレクタＢ７１２において選択され（ステップ８
−２１）、この選択されたデータがレジスタＢ７０２に
保持される（ステップ８−２２）。以上で第１段目のデ
ータ変換処理が完了する。
７０３に保持されたデータが選択され（ステップ８−１
６）、この選択されたデータがセレクタＤ７１４におい
て選択される（ステップ８−１８）。この選択されたデ
ータがフィードバックされ、レジスタＢ７０２に保持さ
れたデータと排他的論理和回路７２２において排他的論
理和演算を取られる（ステップ８−２０）。その出力デ
ータがセレクタＢ７１２において選択され（ステップ８
−２１）、この選択されたデータがレジスタＢ７０２に
保持される（ステップ８−２２）。以上で第１段目のデ
ータ変換処理が完了する。
【００３８】次に図５における２段目のデータ変換処理
に相当するデータ変換処理を行う。まずセレクタＣ７１
３においてレジスタＢ７０２に保持されたデータが選択
される（ステップ８−２４）。この選択されたデータ
（２×ｍビット）はｍビットずつにわけられ、一方のｍ
ビットのデータはそのまま出力データとして出力され
る。他方のｍビットデータは、関数ＦＩ演算回路 ７２
４に入力されデータ変換されて後、排他的論理和回路７
２３において、もう一方のｍビットデータとビット毎の
排他的論理和演算され、これら２つの出力データが合成
される（ステップ８−１４）。出力データはレジスタＣ
７０３に保持される（ステップ８−１５）。これによ
り、１回目の関数ＦＩ演算回路７２４を中心とした処理
が完了する。
に相当するデータ変換処理を行う。まずセレクタＣ７１
３においてレジスタＢ７０２に保持されたデータが選択
される（ステップ８−２４）。この選択されたデータ
（２×ｍビット）はｍビットずつにわけられ、一方のｍ
ビットのデータはそのまま出力データとして出力され
る。他方のｍビットデータは、関数ＦＩ演算回路 ７２
４に入力されデータ変換されて後、排他的論理和回路７
２３において、もう一方のｍビットデータとビット毎の
排他的論理和演算され、これら２つの出力データが合成
される（ステップ８−１４）。出力データはレジスタＣ
７０３に保持される（ステップ８−１５）。これによ
り、１回目の関数ＦＩ演算回路７２４を中心とした処理
が完了する。
【００３９】次に、セレクタＣ７１３においてレジスタ
Ｃ７０３に保持されたデータが選択される（ステップ８
−１６）。この選択されたデータ（２×ｍビット）はｍ
ビットずつにわけられ、一方のｍビットのデータはその
まま出力データとして出力される。他方のｍビットデー
タは、関数ＦＩ演算回路７２４に入力されデータ変換さ
れて後、排他的論理和回路７２３において、もう一方の
ｍビットデータとビット毎の排他的論理和演算され、こ
れら２つの出力データが合成される（ステップ８−１
４）。出力データはレジスタＣ７０３に保持される（ス
テップ８−１５）。これにより、２回目の関数ＦＩ演算
回路７２４を中心とした処理が完了する。
Ｃ７０３に保持されたデータが選択される（ステップ８
−１６）。この選択されたデータ（２×ｍビット）はｍ
ビットずつにわけられ、一方のｍビットのデータはその
まま出力データとして出力される。他方のｍビットデー
タは、関数ＦＩ演算回路７２４に入力されデータ変換さ
れて後、排他的論理和回路７２３において、もう一方の
ｍビットデータとビット毎の排他的論理和演算され、こ
れら２つの出力データが合成される（ステップ８−１
４）。出力データはレジスタＣ７０３に保持される（ス
テップ８−１５）。これにより、２回目の関数ＦＩ演算
回路７２４を中心とした処理が完了する。
【００４０】次に、セレクタＣ７１３においてレジスタ
Ｃ７０３に保持されたデータが選択される（ステップ８
−１６）。この選択されたデータ（２×ｍビット）はｍ
ビットずつにわけられ、一方のｍビットのデータはその
まま出力データとして出力される。他方のｍビットデー
タは、関数ＦＩ演算回路 ７２４に入力されデータ変換
されて後、排他的論理和回路７２３において、もう一方
のｍビットデータとビット毎の排他的論理和演算され、
これら２つの出力データが合成される（ステップ８−１
４）。出力データはレジスタＣ７０３に保持される（ス
テップ８−１５）。これにより、３回目の関数ＦＩ演算
回路７２４を中心とした処理が完了する。
Ｃ７０３に保持されたデータが選択される（ステップ８
−１６）。この選択されたデータ（２×ｍビット）はｍ
ビットずつにわけられ、一方のｍビットのデータはその
まま出力データとして出力される。他方のｍビットデー
タは、関数ＦＩ演算回路 ７２４に入力されデータ変換
されて後、排他的論理和回路７２３において、もう一方
のｍビットデータとビット毎の排他的論理和演算され、
これら２つの出力データが合成される（ステップ８−１
４）。出力データはレジスタＣ７０３に保持される（ス
テップ８−１５）。これにより、３回目の関数ＦＩ演算
回路７２４を中心とした処理が完了する。
【００４１】次にセレクタＣ７１３においてレジスタＣ
７０３に保持されたデータが選択され（ステップ８−１
６）、この選択されたデータがセレクタＤ７１４におい
て選択される（ステップ８−１８）。この選択されたデ
ータがフィードバックされ、レジスタＡ７０１に保持さ
れたデータと排他的論理和回路７２１においてビット毎
に排他的論理和演算される（ステップ８−２５）。その
出力データがセレクタＡ７１１において選択され（ステ
ップ８−２６）、この選択されたデータがレジスタＡ７
０１に保持される（ステップ８−２７）。以上で第２段
目のデータ変換処理が完了する。以下、この第１段目の
データ変換処理および第２段目の変換処理と同等な処理
を交互に必要段数繰り返す。ＭＩＳＴＹは第８段目の変
換処理と同等な処理を行うところまで行う。
７０３に保持されたデータが選択され（ステップ８−１
６）、この選択されたデータがセレクタＤ７１４におい
て選択される（ステップ８−１８）。この選択されたデ
ータがフィードバックされ、レジスタＡ７０１に保持さ
れたデータと排他的論理和回路７２１においてビット毎
に排他的論理和演算される（ステップ８−２５）。その
出力データがセレクタＡ７１１において選択され（ステ
ップ８−２６）、この選択されたデータがレジスタＡ７
０１に保持される（ステップ８−２７）。以上で第２段
目のデータ変換処理が完了する。以下、この第１段目の
データ変換処理および第２段目の変換処理と同等な処理
を交互に必要段数繰り返す。ＭＩＳＴＹは第８段目の変
換処理と同等な処理を行うところまで行う。
【００４２】次にセレクタＣ７１３においてレジスタＡ
７０１に保持されたデータが選択される（ステップ８−
３）。次にこの選択されたデータが関数ＦＬ演算回路７
２５においてデータ変換され（ステップ８−４）、出力
データがセレクタＤ７１４において選択される（ステッ
プ８−５）。さらに、この選択されたデータがセレクタ
Ａ７１１において選択され（ステップ８−６）、レジス
タＡ７０１に保持される（ステップ８−７）。次に、セ
レクタＣ７１３においてレジスタＢ７０２に保持された
データが選択される（ステップ８−８）。この選択され
たデータが関数ＦＬ演算回路７２５においてデータ変換
され（ステップ８−９）、出力データがセレクタＤ７１
４において選択される（ステップ８−１０）。さらに、
この選択されたデータがセレクタＢ７１２において選択
され（ステップ８−１１）、レジスタＢに保持される
（ステップ８−１２）。
７０１に保持されたデータが選択される（ステップ８−
３）。次にこの選択されたデータが関数ＦＬ演算回路７
２５においてデータ変換され（ステップ８−４）、出力
データがセレクタＤ７１４において選択される（ステッ
プ８−５）。さらに、この選択されたデータがセレクタ
Ａ７１１において選択され（ステップ８−６）、レジス
タＡ７０１に保持される（ステップ８−７）。次に、セ
レクタＣ７１３においてレジスタＢ７０２に保持された
データが選択される（ステップ８−８）。この選択され
たデータが関数ＦＬ演算回路７２５においてデータ変換
され（ステップ８−９）、出力データがセレクタＤ７１
４において選択される（ステップ８−１０）。さらに、
この選択されたデータがセレクタＢ７１２において選択
され（ステップ８−１１）、レジスタＢに保持される
（ステップ８−１２）。
【００４３】最後にレジスタＡ７０１およびレジスタＢ
７０２で保持されているデータを出力Ａ７５３、出力Ｂ
７５４として出力する（ステップ８−２９）。本実施の
形態によれば、各段の関数ＦＯ５１１〜５１４が図６に
示されるような構成をもつ場合であっても、関数ＦＩ演
算回路を３つ、排他的論理和回路を３つ持つ必要がな
く、関数ＦＩ演算回路を一つ、排他的論理和回路を一つ
もてばよいので、回路規模を削減することが可能とな
る。又、暗号化アルゴリズムが図５に示されるような構
成を持つ場合であっても、関数ＦＬ５０１〜５０４を実
現する回路部分を複数持つ必要がなく、関数ＦＬ演算回
路を一つもてばよいので、同様に回路規模の削減が可能
となる。
７０２で保持されているデータを出力Ａ７５３、出力Ｂ
７５４として出力する（ステップ８−２９）。本実施の
形態によれば、各段の関数ＦＯ５１１〜５１４が図６に
示されるような構成をもつ場合であっても、関数ＦＩ演
算回路を３つ、排他的論理和回路を３つ持つ必要がな
く、関数ＦＩ演算回路を一つ、排他的論理和回路を一つ
もてばよいので、回路規模を削減することが可能とな
る。又、暗号化アルゴリズムが図５に示されるような構
成を持つ場合であっても、関数ＦＬ５０１〜５０４を実
現する回路部分を複数持つ必要がなく、関数ＦＬ演算回
路を一つもてばよいので、同様に回路規模の削減が可能
となる。
【００４４】本実施の形態であるＭＩＳＴＹの場合、関
数ＦＩ、関数ＦＬは暗号強度の高い関数を用いるため、
非常に複雑な構成をとる。従って本発明に基づく回路規
模の削減の効果は非常に大きなものとなる。また、本実
施形態の動作の説明で明らかなように、レジスタＡ〜レ
ジスタＣ、セレクタＡ〜セレクタＤは常に動作する必要
はなく、必要に応じて動作すれば処理を実現することが
可能である。これは低消費電力化の実現においても非常
に大きな効果を奏する。従って、本発明をＩＣカードの
ような小型の装置として使用する場合に、特に大きな効
果を奏することが可能となる。尚、本発明はＩＣカード
のみならずＩＣカードのリーダー・ライターにも利用す
ることも可能である。
数ＦＩ、関数ＦＬは暗号強度の高い関数を用いるため、
非常に複雑な構成をとる。従って本発明に基づく回路規
模の削減の効果は非常に大きなものとなる。また、本実
施形態の動作の説明で明らかなように、レジスタＡ〜レ
ジスタＣ、セレクタＡ〜セレクタＤは常に動作する必要
はなく、必要に応じて動作すれば処理を実現することが
可能である。これは低消費電力化の実現においても非常
に大きな効果を奏する。従って、本発明をＩＣカードの
ような小型の装置として使用する場合に、特に大きな効
果を奏することが可能となる。尚、本発明はＩＣカード
のみならずＩＣカードのリーダー・ライターにも利用す
ることも可能である。
【００４５】実施の形態３．図９はこの発明の一実施の
形態である、通信システムの概略構成図を示したもので
ある。図９において９１はリーダーライター、９２はＩ
Ｃカード、９３はＩＣカード９２のＩＣである。ＩＣ９
３は構成要素として、９４は通信データの送受信を行な
う送受信手段、９５は装置の制御等を行なうＣＰＵ、９
６はデータ、プログラム等が記憶されるメモリ、９７は
通信データの暗号・復号化処理を行う暗号処理装置であ
る。ＩＣ９３は構成要素として、送受信手段９４、ＣＰ
Ｕ９５、メモリ９６、暗号処理装置９７を有する。
形態である、通信システムの概略構成図を示したもので
ある。図９において９１はリーダーライター、９２はＩ
Ｃカード、９３はＩＣカード９２のＩＣである。ＩＣ９
３は構成要素として、９４は通信データの送受信を行な
う送受信手段、９５は装置の制御等を行なうＣＰＵ、９
６はデータ、プログラム等が記憶されるメモリ、９７は
通信データの暗号・復号化処理を行う暗号処理装置であ
る。ＩＣ９３は構成要素として、送受信手段９４、ＣＰ
Ｕ９５、メモリ９６、暗号処理装置９７を有する。
【００４６】暗号処理装置９７には、実施の形態１又は
実施の形態２に記載された暗号処理装置が利用される。
この通信システムの通信においては、暗号化されたデー
タが通信される。すなわち、ＩＣカード９２は、暗号処
理装置９７により暗号化されたデータを送受信手段９４
によりリーダーライター９１に送信する。又、リーダー
ライター９１から送信されたデータを送受信手段９４に
より受信し、この受信データを暗号処理装置９７で復号
化することにより通信を行う。
実施の形態２に記載された暗号処理装置が利用される。
この通信システムの通信においては、暗号化されたデー
タが通信される。すなわち、ＩＣカード９２は、暗号処
理装置９７により暗号化されたデータを送受信手段９４
によりリーダーライター９１に送信する。又、リーダー
ライター９１から送信されたデータを送受信手段９４に
より受信し、この受信データを暗号処理装置９７で復号
化することにより通信を行う。
【００４７】以上のように、この発明によれば、暗号化
されたデータを通信する通信システムにおいて、ＩＣカ
ード９２の暗号処理装置９７に実施の形態１もしくは実
施の形態２における暗号処理装置を用いることにより、
効率的なＩＣの構成が可能となり回路規模の削減および
低消費電力化の実現されたＩＣカードを得ることが可能
となる。尚、リーダーライター９１とＩＣカード９２の
通信は、接触・非接触のどちらであってもよい。
されたデータを通信する通信システムにおいて、ＩＣカ
ード９２の暗号処理装置９７に実施の形態１もしくは実
施の形態２における暗号処理装置を用いることにより、
効率的なＩＣの構成が可能となり回路規模の削減および
低消費電力化の実現されたＩＣカードを得ることが可能
となる。尚、リーダーライター９１とＩＣカード９２の
通信は、接触・非接触のどちらであってもよい。
【００４８】
【発明の効果】第１の発明に係る暗号処理装置は、入力
データに対して第１の演算手段により第１のデータ変換
処理を複数回行う暗号処理装置において、前記第１の演
算手段は、さらに第２のデータ変換処理を複数回行うル
ープ処理手段を有し、前記ループ処理手段は、第２の演
算手段、データ保持手段、選択手段により処理ループを
構成し、前記第２の演算手段は、前記第２のデータ変換
処理を行ない、前記データ保持手段は、前記第２のデー
タ変換処理のタイミングを制御するように処理ループ上
のデータを一時的に保持し、前記選択手段は、当該処理
ループを終了させるか継続させるかを選択するものであ
るので、暗号処理装置の回路規模の削減および低消費電
力化を実現することが可能となる。
データに対して第１の演算手段により第１のデータ変換
処理を複数回行う暗号処理装置において、前記第１の演
算手段は、さらに第２のデータ変換処理を複数回行うル
ープ処理手段を有し、前記ループ処理手段は、第２の演
算手段、データ保持手段、選択手段により処理ループを
構成し、前記第２の演算手段は、前記第２のデータ変換
処理を行ない、前記データ保持手段は、前記第２のデー
タ変換処理のタイミングを制御するように処理ループ上
のデータを一時的に保持し、前記選択手段は、当該処理
ループを終了させるか継続させるかを選択するものであ
るので、暗号処理装置の回路規模の削減および低消費電
力化を実現することが可能となる。
【００４９】第２の発明に係る暗号処理装置は、第１の
発明に係る暗号処理装置において、前記第２の演算手段
は、前記第２の演算手段に入力されたデータを第１の分
割データと第２の分割データに分けるデータ分割手段
と、前記第１の分割データをデータ変換する第３の演算
手段と、前記第３のデータ変換手段の出力データと前記
第２の分割データをビット毎に排他的論理和演算する排
他的論理和手段と、前記排他的論理和手段の出力データ
と前記第２の分割データを結合するデータ結合手段を有
することを特徴とするものであるので、暗号処理装置の
回路規模の削減および低消費電力化を実現することが可
能となる。
発明に係る暗号処理装置において、前記第２の演算手段
は、前記第２の演算手段に入力されたデータを第１の分
割データと第２の分割データに分けるデータ分割手段
と、前記第１の分割データをデータ変換する第３の演算
手段と、前記第３のデータ変換手段の出力データと前記
第２の分割データをビット毎に排他的論理和演算する排
他的論理和手段と、前記排他的論理和手段の出力データ
と前記第２の分割データを結合するデータ結合手段を有
することを特徴とするものであるので、暗号処理装置の
回路規模の削減および低消費電力化を実現することが可
能となる。
【００５０】第３の発明に係るＩＣカードは、リーダー
・ライターとデータの通信を行うＩＣカードであって、
前記リーダー・ライターから前記データを受信するデー
タ受信手段と、前記リーダー・ライターに前記データを
送信するデータ送信手段と、前記データを暗号処理する
請求項１に記載の暗号処理装置を有するものであるの
で、特に効率的な回路構成を実現することが要求される
暗号処理装置を用いたＩＣカードにおいて、回路規模の
削減および低消費電力化が可能となる。
・ライターとデータの通信を行うＩＣカードであって、
前記リーダー・ライターから前記データを受信するデー
タ受信手段と、前記リーダー・ライターに前記データを
送信するデータ送信手段と、前記データを暗号処理する
請求項１に記載の暗号処理装置を有するものであるの
で、特に効率的な回路構成を実現することが要求される
暗号処理装置を用いたＩＣカードにおいて、回路規模の
削減および低消費電力化が可能となる。
【００５１】第４の発明に係るＩＣカードは、リーダー
・ライターとデータの通信を行うＩＣカードであって、
前記リーダー・ライターから前記データを受信するデー
タ受信手段と、前記リーダー・ライターに前記データを
送信するデータ送信手段と、前記データを暗号処理する
請求項２に記載の暗号処理装置を有するものであるの
で、特に効率的な回路構成を実現することが要求される
暗号処理装置を用いたＩＣカードにおいて、回路規模の
削減および低消費電力化が可能となる。
・ライターとデータの通信を行うＩＣカードであって、
前記リーダー・ライターから前記データを受信するデー
タ受信手段と、前記リーダー・ライターに前記データを
送信するデータ送信手段と、前記データを暗号処理する
請求項２に記載の暗号処理装置を有するものであるの
で、特に効率的な回路構成を実現することが要求される
暗号処理装置を用いたＩＣカードにおいて、回路規模の
削減および低消費電力化が可能となる。
【００５２】第５の発明に係る暗号処理方法は、入力デ
ータに対して第１の演算ステップにより第１のデータ変
換処理を複数回行う暗号処理方法において、前記第１の
演算ステップは、さらに第２のデータ変換処理を複数回
行うループ処理ステップを有し、前記ループ処理ステッ
プは、前記第２のデータ変換処理を行なう第２の演算ス
テップと、前記第２のデータ変換処理のタイミングを制
御するように処理ループ上のデータを一時に保持するデ
ータ保持ステップと、当該処理ループを終了させるか継
続させるかを選択する選択ステップを有するものである
ので、暗号処理装置の回路規模の削減および低消費電力
化を実現することが可能となる。
ータに対して第１の演算ステップにより第１のデータ変
換処理を複数回行う暗号処理方法において、前記第１の
演算ステップは、さらに第２のデータ変換処理を複数回
行うループ処理ステップを有し、前記ループ処理ステッ
プは、前記第２のデータ変換処理を行なう第２の演算ス
テップと、前記第２のデータ変換処理のタイミングを制
御するように処理ループ上のデータを一時に保持するデ
ータ保持ステップと、当該処理ループを終了させるか継
続させるかを選択する選択ステップを有するものである
ので、暗号処理装置の回路規模の削減および低消費電力
化を実現することが可能となる。
【００５３】第６の発明に係る暗号処理方法は、第５の
発明に係る暗号処理方法において、前記第２の演算ステ
ップは、前記第２の演算ステップに入力されたデータを
第１の分割データと第２の分割データに分けるデータ分
割ステップと、前記第１の分割データをデータ変換する
第３の演算ステップと、前記第３の演算ステップの出力
データと前記第２の分割データをビット毎に排他的論理
和演算する排他的論理和ステップと、前記排他的論理和
ステップの出力データと前記第２の分割データを結合す
るデータ結合ステップを有することを特徴とするもので
あるので、暗号処理装置の回路規模の削減および低消費
電力化を実現することが可能となる。
発明に係る暗号処理方法において、前記第２の演算ステ
ップは、前記第２の演算ステップに入力されたデータを
第１の分割データと第２の分割データに分けるデータ分
割ステップと、前記第１の分割データをデータ変換する
第３の演算ステップと、前記第３の演算ステップの出力
データと前記第２の分割データをビット毎に排他的論理
和演算する排他的論理和ステップと、前記排他的論理和
ステップの出力データと前記第２の分割データを結合す
るデータ結合ステップを有することを特徴とするもので
あるので、暗号処理装置の回路規模の削減および低消費
電力化を実現することが可能となる。
【００５４】
【図１】 本発明の実施の形態１に係る暗号化アルゴリ
ズムを示する図である。
ズムを示する図である。
【図２】 本発明の実施の形態１に係る暗号化アルゴリ
ズムに用いられる、関数の構成を示す図である。
ズムに用いられる、関数の構成を示す図である。
【図３】 本発明の実施の形態１に係る暗号処理装置の
基本構成を示すブロック図である。
基本構成を示すブロック図である。
【図４】 本発明の実施の形態１に係る暗号処理装置の
基本的動作の一例を示すフローチャート図である。
基本的動作の一例を示すフローチャート図である。
【図５】 本発明の実施の形態２に係る暗号化アルゴリ
ズムを示する図である。
ズムを示する図である。
【図６】 本発明の実施の形態２に係る暗号化アルゴリ
ズムに用いられる、関数の構成を示す図である。
ズムに用いられる、関数の構成を示す図である。
【図７】 本発明の実施の形態２に係る暗号処理装置の
基本構成を示すブロック図である。
基本構成を示すブロック図である。
【図８】 本発明の実施の形態２に係る暗号処理装置の
基本的動作の一例を示すフローチャート図である。
基本的動作の一例を示すフローチャート図である。
【図９】 本発明の実施の形態３に係る通信システムの
基本構成を示すブロック図である。
基本構成を示すブロック図である。
【図１０】 従来の技術における暗号化アルゴリズムを
示する図である。
示する図である。
【図１１】 従来の技術における暗号処理装置の基本構
成を示すブロック図である。
成を示すブロック図である。
１０１〜１０４ 関数Ｆによる演算、１１１〜１１４
排他的論理和演算、１５０、１５７ ２ｎビットデー
タ、１５１〜１５６ ｎビットデータ、２０１〜２０３
関数ｆによる演算、２１１ 関数ｇによる演算、３０
１〜３０３ レジスタ、３１１〜３１３ セレクタ、３
２１、３２２ 排他的論理和回路、３２３関数ｆ演算回
路、３２４ 関数ｇ演算回路、３５１〜３５４ ｎビッ
トデータ、５０１〜５０６ 関数ＦＬによる演算、５１
１〜５１４ 関数ＦＯによる演算、５２１〜５２４ 排
他的論理和演算、５５０、５５９２ｎビットデータ、５
５１〜５５４、５５７、５５８ ｎビットデータ、６０
１〜６０３ 関数ＦＩによる演算、６１１〜６１３ 排
他的論理和演算、６５０、６５５ ２ｍビットデータ、
６５１〜６５４ ｍビットデータ、７０１〜７０３ レ
ジスタ、７１１〜７１４ セレクタ、７２１〜７２３
排他的論理和回路、７２４ 関数ＦＩ演算回路、７２５
関数ＦＬ演算回路、７５１〜７５４ ｎビットデー
タ、９１ リーダー・ライター、９２ ＩＣカード、９
３ ＩＣ、９４ 送受装置、９５ ＣＰＵ、９６ メモ
リ、９７ 暗号処理装置、１００１〜１００４ 関数Ｆ
による演算、１０１１〜１０１４ 排他的論理和、１０
５０、１０５７ ２ｎビットデータ、１０５１〜１０５
６ ｎビットデータ、１１０１、１１０２ レジスタ、
１１０３、１１０４ セレクタ、１１０５ 関数Ｆ演算
回路、１１０６ 排他的論理和回路、１２０１〜１２０
４ ｎビットデータ。
排他的論理和演算、１５０、１５７ ２ｎビットデー
タ、１５１〜１５６ ｎビットデータ、２０１〜２０３
関数ｆによる演算、２１１ 関数ｇによる演算、３０
１〜３０３ レジスタ、３１１〜３１３ セレクタ、３
２１、３２２ 排他的論理和回路、３２３関数ｆ演算回
路、３２４ 関数ｇ演算回路、３５１〜３５４ ｎビッ
トデータ、５０１〜５０６ 関数ＦＬによる演算、５１
１〜５１４ 関数ＦＯによる演算、５２１〜５２４ 排
他的論理和演算、５５０、５５９２ｎビットデータ、５
５１〜５５４、５５７、５５８ ｎビットデータ、６０
１〜６０３ 関数ＦＩによる演算、６１１〜６１３ 排
他的論理和演算、６５０、６５５ ２ｍビットデータ、
６５１〜６５４ ｍビットデータ、７０１〜７０３ レ
ジスタ、７１１〜７１４ セレクタ、７２１〜７２３
排他的論理和回路、７２４ 関数ＦＩ演算回路、７２５
関数ＦＬ演算回路、７５１〜７５４ ｎビットデー
タ、９１ リーダー・ライター、９２ ＩＣカード、９
３ ＩＣ、９４ 送受装置、９５ ＣＰＵ、９６ メモ
リ、９７ 暗号処理装置、１００１〜１００４ 関数Ｆ
による演算、１０１１〜１０１４ 排他的論理和、１０
５０、１０５７ ２ｎビットデータ、１０５１〜１０５
６ ｎビットデータ、１１０１、１１０２ レジスタ、
１１０３、１１０４ セレクタ、１１０５ 関数Ｆ演算
回路、１１０６ 排他的論理和回路、１２０１〜１２０
４ ｎビットデータ。
Claims (6)
- 【請求項１】 入力データに対して第１の演算手段によ
り第１のデータ変換処理を複数回行う暗号処理装置にお
いて、前記第１の演算手段は、さらに第２のデータ変換
処理を複数回行うループ処理手段を有し、前記ループ処
理手段は、第２の演算手段、データ保持手段、選択手段
により処理ループを構成し、 前記第２の演算手段は、前記第２のデータ変換処理を行
ない、 前記データ保持手段は、前記第２のデータ変換処理のタ
イミングを制御するように処理ループ上のデータを一時
的に保持し、 前記選択手段は、当該処理ループを終了させるか継続さ
せるかを選択する暗号処理装置。 - 【請求項２】 前記第２の演算手段は、 前記第２の演算手段に入力されたデータを第１の分割デ
ータと第２の分割データに分けるデータ分割手段と、 前記第１の分割データをデータ変換する第３の演算手段
と、 前記第３のデータ変換手段の出力データと前記第２の分
割データをビット毎に排他的論理和演算する排他的論理
和手段と、 前記排他的論理和手段の出力データと前記第２の分割デ
ータを結合するデータ結合手段を有することを特徴とす
る請求項１記載の暗号処理装置。 - 【請求項３】 リーダー・ライターとデータの通信を行
うＩＣカードであって、前記リーダー・ライターから前
記データを受信するデータ受信手段と、前記リーダー・
ライターに前記データを送信するデータ送信手段と、前
記データを暗号処理する請求項１に記載の暗号処理装置
を有するＩＣカード。 - 【請求項４】 リーダー・ライターとデータの通信を行
うＩＣカードであって、前記リーダー・ライターから前
記データを受信するデータ受信手段と、前記リーダー・
ライターに前記データを送信するデータ送信手段と、前
記データを暗号処理する請求項２に記載の暗号処理装置
を有するＩＣカード。 - 【請求項５】 入力データに対して第１の演算ステップ
により第１のデータ変換処理を複数回行う暗号処理方法
において、前記第１の演算ステップは、さらに第２のデ
ータ変換処理を複数回行うループ処理ステップを有し、
前記ループ処理ステップは、前記第２のデータ変換処理
を行なう第２の演算ステップと、前記第２のデータ変換
処理のタイミングを制御するように処理ループ上のデー
タを一時的に保持するデータ保持ステップと、当該処理
ループを終了させるか継続させるかを選択する選択ステ
ップを有する暗号処理方法。 - 【請求項６】 前記第２の演算ステップは、 前記第２の演算ステップに入力されたデータを第１の分
割データと第２の分割データに分けるデータ分割ステッ
プと、 前記第１の分割データをデータ変換する第３の演算ステ
ップと、 前記第３の演算ステップの出力データと前記第２の分割
データをビット毎に排他的論理和演算する排他的論理和
ステップと、 前記排他的論理和ステップの出力データと前記第２の分
割データを結合するデータ結合ステップを有することを
特徴とする請求項５記載の暗号処理方法。
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