JPH1031956A - Manufacture of field emission cathode with convergence electrode - Google Patents

Manufacture of field emission cathode with convergence electrode

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JPH1031956A
JPH1031956A JP20550696A JP20550696A JPH1031956A JP H1031956 A JPH1031956 A JP H1031956A JP 20550696 A JP20550696 A JP 20550696A JP 20550696 A JP20550696 A JP 20550696A JP H1031956 A JPH1031956 A JP H1031956A
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focusing electrode
hole
gate electrode
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正晴 冨田
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茂生 伊藤
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Abstract

PROBLEM TO BE SOLVED: To shorten manufacturing time and suppress manufacturing cost. SOLUTION: A cathode electrode 101, resistance layer 102, a first insulative layer 103, and a gate electrode 104 are provided on a base plate 100 one over another by the film formation process, and holes are made in the gate electrode 104 and the first insulative layer 103, followed by film formation of the second insulative layer 105 by the CVD method on the gate electrode 104 of a field emission cathode where emitters 115 are formed, and a film as a convergence electrode 106 is formed on the second insulative layer 105 by means of the sputter method. Then the convergence electrode 106 and the second insulative layer 105 are provided with holes for each row of emitters 115 corresponding to the picture element.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、冷陰極として知ら
れている電界放出カソードに関わり、特に集束電極を有
する電界放出カソードの製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission cathode known as a cold cathode, and more particularly to a method for manufacturing a field emission cathode having a focusing electrode.

【0002】[0002]

【従来の技術】金属または半導体表面の印加電圧を10
9 [V/m]程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出(Field Emission)と呼
び、このような原理で電子を放出するカソードを電界放
出カソード(Field Emission Cathode)、あるいは電界
放出素子と呼んでいる。
2. Description of the Related Art A voltage applied to a metal or semiconductor surface is 10
At about 9 [V / m], electrons pass through the barrier due to the tunnel effect, and electrons are emitted in a vacuum even at room temperature. This is called field emission (Field Emission), and a cathode that emits electrons based on such a principle is called a field emission cathode (Field Emission Cathode) or a field emission element.

【0003】近年、半導体微細加工技術を駆使して、ミ
クロンサイズの電界放出カソードからなる面放出型の電
界放出カソードを作製することが可能となっており、電
界放出カソードを基板上に多数個形成したものは、その
各エミッタから放出された電子を蛍光面に照射すること
によって平面型の表示装置や各種の電子装置を構成する
電子供給手段として期待されている。
In recent years, it has become possible to manufacture a surface emission type field emission cathode composed of a micron-sized field emission cathode by making full use of semiconductor fine processing technology. A large number of field emission cathodes are formed on a substrate. This is expected as an electron supply means for constituting a flat display device or various electronic devices by irradiating electrons emitted from the respective emitters to the phosphor screen.

【0004】このような電界放出カソードの一例とし
て、スピント(Spindt)型と呼ばれる電界放出カソード
(以下、「FEC」と記す)の斜視図を図4に示す。こ
の図において、基板100上にカソード電極層101が
形成されており、このカソード電極層101上に抵抗層
102、絶縁層103及びゲート電極層104が順次成
膜されている。そして絶縁層103に形成されたホール
内にエミッタコーン115が形成され、このエミッタコ
ーン115の先端部分がゲート電極層104の開口部か
ら臨んでいる。
[0004] As an example of such a field emission cathode, FIG. 4 shows a perspective view of a field emission cathode called Spindt type (hereinafter referred to as "FEC"). In this figure, a cathode electrode layer 101 is formed on a substrate 100, and a resistance layer 102, an insulating layer 103, and a gate electrode layer 104 are sequentially formed on the cathode electrode layer 101. Then, an emitter cone 115 is formed in a hole formed in the insulating layer 103, and a tip portion of the emitter cone 115 faces from an opening of the gate electrode layer 104.

【0005】このFECにおいては、微細加工技術を用
いることによりエミッタコーン115とゲート電極層1
04との距離をサブミクロンとすることができるため、
エミッタコーン115とゲート電極層104間に僅か数
十ボルトの電圧を印加することにより、エミッタコーン
115から電子を放出させることができる。したがっ
て、図4に示すように上記のFECがアレイ状に多数個
形成されている基板100の上方に蛍光材が塗布されて
いるアノード基板116を配置して、電圧VGE,VA を
印加すると、放出された電子によって蛍光体を発光させ
ることができる表示装置とすることができる。
In the FEC, the emitter cone 115 and the gate electrode layer 1 are formed by using a fine processing technique.
Since the distance to 04 can be submicron,
By applying a voltage of only several tens of volts between the emitter cone 115 and the gate electrode layer 104, electrons can be emitted from the emitter cone 115. Therefore, as shown in FIG. 4, when the anode substrate 116 on which the fluorescent material is applied is disposed above the substrate 100 on which a large number of the FECs are formed in an array and the voltages VGE and VA are applied, the emission is performed. A display device capable of causing the phosphor to emit light by the emitted electrons can be obtained.

【0006】ところで、図4に示すようなFECによっ
て構成される表示装置では、エミッタコーン115から
放出された電子が約30度の拡がりをもって放出される
ため、アノード基板116上に隣接して配置されている
異なる色の蛍光体をも発光させてしまうという問題点が
あった。
In a display device constituted by an FEC as shown in FIG. 4, since electrons emitted from the emitter cone 115 are emitted with a spread of about 30 degrees, they are arranged adjacently on the anode substrate 116. However, there is a problem that phosphors of different colors also emit light.

【0007】そこで、FECから放出された電子の拡が
りを防止するため、集束電極を有するFECが提案され
ており、そのFECの一構成例の模式図を図5に示す。
なお、図4に示したFECと同一構成部には同一番号を
付し、説明の重複を省くこととする。
In order to prevent the spread of electrons emitted from the FEC, an FEC having a focusing electrode has been proposed. FIG. 5 shows a schematic view of one configuration example of the FEC.
The same components as those of the FEC shown in FIG. 4 are denoted by the same reference numerals, and the description will not be repeated.

【0008】この図に示す集束電極を有するFECにお
いては、図4に示したFECのゲート電極104上に絶
縁層105が形成され、この絶縁層105上に集束電極
106が形成されている。さらに絶縁層105及び集束
電極106にもエミッタコーン115が形成されている
位置に対応して開口部が設けられている。このようにゲ
ート電極104の上方に集束電極106を形成し、この
集束電極106にゲート電極104に対して負の電位を
与えると、エミッタコーン115から放出された電子の
軌道は、集束電極106によって集束され、拡散するこ
となく上方に配置されているアノード基板の所定の領域
に到達するようになる。
In the FEC having the focusing electrode shown in FIG. 1, an insulating layer 105 is formed on the gate electrode 104 of the FEC shown in FIG. 4, and a focusing electrode 106 is formed on the insulating layer 105. Further, the insulating layer 105 and the focusing electrode 106 are also provided with openings corresponding to the positions where the emitter cones 115 are formed. When the focusing electrode 106 is formed above the gate electrode 104 and a negative potential is applied to the focusing electrode 106 with respect to the gate electrode 104, the trajectory of the electrons emitted from the emitter cone 115 is changed by the focusing electrode 106. It is focused and reaches a predetermined region of the anode substrate disposed above without diffusion.

【0009】しかしながら、このような集束電極を有す
るFECにおいては、集束電極106の電界がゲート電
極104に大きく影響するため、エミッタコーン115
から放出される電子の集束性を上げようとすると、FE
Cから放出される放出電流量が大幅に減少してしまうと
いう問題点があった。
However, in the FEC having such a focusing electrode, since the electric field of the focusing electrode 106 greatly affects the gate electrode 104, the emitter cone 115
Attempts to increase the convergence of the electrons emitted from the FE
There is a problem that the amount of emission current emitted from C is greatly reduced.

【0010】そこでこのような問題点を解決するため、
各画素に対応する複数個のエミッタの配列(エミッタア
レイ)毎に集束電極が形成されたFECが提案されてお
り(特開平7−104679号公報)、その一構成例の
模式図を図6に示す。この図に示すFECは、集束電極
106がエミッタアレイ117毎に形成されており、こ
の場合はエミッタアレイ117から放出された電子が集
束電極106によって集束され、拡散することなく上方
に配置されているアノード基板の所定の領域に到達する
共に、放出される放出電流量の減少を防止することがで
きる。
Therefore, in order to solve such a problem,
An FEC in which a focusing electrode is formed for each array of a plurality of emitters (emitter array) corresponding to each pixel has been proposed (Japanese Patent Application Laid-Open No. 7-104679). FIG. Show. In the FEC shown in this figure, a focusing electrode 106 is formed for each emitter array 117, and in this case, electrons emitted from the emitter array 117 are focused by the focusing electrode 106 and are arranged without being diffused. It is possible to prevent a decrease in the amount of emission current emitted while reaching a predetermined region of the anode substrate.

【0011】次に、図6に示したような集束電極を有す
るFECの製造過程を図7を参照しながら説明する。先
ずガラス等の基板100上にカソード電極101、抵抗
層102、絶縁層103、ゲート電極104を順次成膜
し、ゲート電極104に開口部を形成した後、絶縁層1
03にホール114を形成する。そしてホール114側
からエミッタ材料であるMo(モリブデン)等を蒸着に
よって堆積させてホール内の抵抗層102上にエミッタ
コーン115を形成する。
Next, a manufacturing process of the FEC having the focusing electrode as shown in FIG. 6 will be described with reference to FIG. First, a cathode electrode 101, a resistance layer 102, an insulating layer 103, and a gate electrode 104 are sequentially formed on a substrate 100 made of glass or the like, and an opening is formed in the gate electrode 104.
03, a hole 114 is formed. Then, Mo (molybdenum) or the like, which is an emitter material, is deposited from the hole 114 side by vapor deposition to form an emitter cone 115 on the resistance layer 102 in the hole.

【0012】次に、図7(a)に示すように開口部が形
成されたゲート電極104の表面にフォトレジスト層1
20を塗布した後、エミッタアレイ毎にマスク121を
かけて、フォトリソグラフィー法にて同図(b)に示す
ようにフォトレジスト層120のパターニングを行う。
そしてゲート電極104の上方から電子ビーム蒸着(E
B蒸着)あるいはスパッタリングによって、同図(c)
に示すようにゲート電極104及びフォトレジスト層1
20の上に絶縁層105を成膜し、さらにこの絶縁層1
05上にEB蒸着あるいはスパッタリングによって集束
電極106を成膜する。
Next, as shown in FIG. 7A, a photoresist layer 1 is formed on the surface of the gate electrode 104 where the opening is formed.
After applying 20, the photoresist layer 120 is patterned by a photolithography method using a mask 121 for each emitter array as shown in FIG.
Then, electron beam evaporation (E
(B vapor deposition) or by sputtering
As shown in FIG.
An insulating layer 105 is formed on the insulating layer 20.
The focusing electrode 106 is formed on the substrate 05 by EB evaporation or sputtering.

【0013】この結果、ゲート電極104の上に成膜さ
れた絶縁層105及び集束電極106と、フォトレジス
ト層120の上に成膜された絶縁層105及び集束電極
106との間には、フォトレジスト層120の膜厚に相
当する分だけ段差が生じることになり、フォトレジスト
層120を剥離すれば同図(d)に示すようなエミッタ
アレイ毎に集束電極106が形成されたFECを得るこ
とができる。
As a result, between the insulating layer 105 and the focusing electrode 106 formed on the gate electrode 104 and the insulating layer 105 and the focusing electrode 106 formed on the photoresist layer 120, A step corresponding to the film thickness of the resist layer 120 is generated, and by removing the photoresist layer 120, an FEC in which the focusing electrode 106 is formed for each emitter array as shown in FIG. Can be.

【0014】[0014]

【発明が解決しようとする課題】ところで、上記したよ
うなFECの製造方法においては、フォトレジスト層1
20の壁部に集束電極106の材料が付着するとフォト
レジスト層120が露出しなくなり、フォトレジスト層
120を剥離することができなくなる。このため、絶縁
層105を成膜する工程は直進性に優れ、均一な膜厚で
成膜することができるEB蒸着あるいはスパッタリング
に限定される。
By the way, in the above-mentioned method of manufacturing the FEC, the photoresist layer 1
When the material of the focusing electrode 106 adheres to the wall of the photoresist layer 20, the photoresist layer 120 is not exposed, and the photoresist layer 120 cannot be peeled off. For this reason, the step of forming the insulating layer 105 is limited to EB evaporation or sputtering, which is excellent in linearity and can form a film with a uniform thickness.

【0015】しかしながら、このようにEB蒸着あるい
はスパッタリングによって絶縁層105を成膜する場合
は成膜速度が遅いため、製造時間及び製造コストが大幅
に増大するという問題点があった。
However, when the insulating layer 105 is formed by EB evaporation or sputtering as described above, there is a problem that the manufacturing time and the manufacturing cost are significantly increased because the film forming speed is low.

【0016】本発明はこのような問題点を解決するため
になされたものであり、製造時間及び製造コストを低減
し、より工業性に優れた集束電極を有する電界放出カソ
ードの製造方法を提供することを目的とする。
The present invention has been made in order to solve such problems, and provides a method of manufacturing a field emission cathode having a focusing electrode which is more industrially advantageous, reduces manufacturing time and manufacturing cost. The purpose is to:

【0017】[0017]

【課題を解決するための手段】上記目的を達成するた
め、本発明の集束電極を有する電界放出カソードの製造
方法は基板上にカソード電極、抵抗層、第1の絶縁層、
ゲート電極を順次成膜し、ゲート電極及び第1の絶縁層
に第1のホールを設け、この第1のホール内にエミッタ
を形成する第1の工程と、第1のホールが形成されたゲ
ート電極上にCVD法によって第2の絶縁層を成膜する
第2の工程と、第2の絶縁層上にスパッタ法によって集
束電極を成膜する第3の工程と、集束電極及び第2の絶
縁層に各画素に対応する複数個の前記エミッタの配列毎
に第2のホールを形成し、エミッタを露出させる第4の
工程とを備えるようにした。
In order to achieve the above object, a method for manufacturing a field emission cathode having a focusing electrode according to the present invention comprises a cathode electrode, a resistive layer, a first insulating layer,
A first step of sequentially forming a gate electrode, providing a first hole in the gate electrode and the first insulating layer, forming an emitter in the first hole, and forming the gate in the first hole. A second step of forming a second insulating layer on the electrode by a CVD method, a third step of forming a focusing electrode on the second insulating layer by a sputtering method, a focusing electrode and a second insulating layer. Forming a second hole in the layer for each arrangement of the plurality of emitters corresponding to each pixel, and exposing the emitter.

【0018】また、基板上にカソード電極、抵抗層、第
1の絶縁層、ゲート電極を順次成膜し、ゲート電極及び
第1の絶縁層に第1のホールを設け、この第1のホール
内にエミッタを形成する第1の工程と、第1のホールが
形成されたゲート電極上にCVD法によって第2の絶縁
層を成膜する第2の工程と、第2の絶縁層に各画素に対
応する複数個の前記エミッタの配列毎に第2のホールを
形成し、エミッタを露出させる第3の工程と、第2のホ
ールが形成された第2の絶縁層の表面に集束電極を成膜
する第4の工程とを備えるようにした。
A cathode electrode, a resistance layer, a first insulating layer, and a gate electrode are sequentially formed on a substrate, and a first hole is provided in the gate electrode and the first insulating layer. A second step of forming a second insulating layer by a CVD method on the gate electrode in which the first hole is formed, and a step of forming a second insulating layer on each of the pixels on the second insulating layer. Forming a second hole for each corresponding arrangement of the plurality of emitters, exposing the emitter, and forming a focusing electrode on a surface of the second insulating layer where the second hole is formed. And a fourth step of performing the above.

【0019】本発明によれば、第1のホールが形成され
たゲート電極上にフォトレジスト層を塗布することなく
第2の絶縁層を成膜するようにしているため、第2の絶
縁層をCVD法または印刷等の厚膜形成手段によって成
膜することができるようになり、製造時間及び製造コス
トを大幅に低減することができる。
According to the present invention, the second insulating layer is formed without applying a photoresist layer on the gate electrode in which the first hole is formed. A film can be formed by a thick film forming means such as a CVD method or printing, so that manufacturing time and manufacturing cost can be significantly reduced.

【0020】[0020]

【発明の実施の形態】以下、本発明の実施の形態である
集束電極を有する電界放出カソードの製造方法を図1及
び図2の模式図を参照して説明する。先ず、図1(a)
に示すように、ガラス等の基板100上にスパッタリン
グにてカソード電極の材料であるNb(ニオブ)を0.
2μm成膜してカソード電極101を形成し、このカソ
ード電極101上に不純物をドープしたα−Si(アモ
ルファス・シリコン)をCVD(Chemical Vapor Deposi
tion) によって成膜して抵抗層102を形成し、さらに
この抵抗層102上にSiO2 (二酸化シリコン)をC
VDによって成膜して第1の絶縁層103を形成する。
そしてこの第1の絶縁層103上にゲート電極104と
なるNbをスパッタリングによって形成する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a field emission cathode having a focusing electrode according to an embodiment of the present invention will be described below with reference to FIGS. 1 and 2. FIG. First, FIG.
As shown in FIG. 2, Nb (niobium), which is a material of a cathode electrode, is formed on a substrate 100 such as glass by sputtering.
A cathode electrode 101 is formed by forming a film having a thickness of 2 μm, and α-Si (amorphous silicon) doped with impurities is deposited on the cathode electrode 101 by CVD (Chemical Vapor Deposi).
) to form a resistance layer 102, and further, SiO 2 (silicon dioxide) is
The first insulating layer 103 is formed by VD.
Then, Nb to be the gate electrode 104 is formed over the first insulating layer 103 by sputtering.

【0021】さらに、ゲート電極104上にフォトレジ
スト層111を塗布した後、マスク112をかけてフォ
トリソグラフィー法にてフォトレジスト層111のパタ
ーニングを行い、フォトレジスト層111に開口パター
ンを形成する。その後、SF6 等のガスを用いてフォト
レジスト層111が塗布されている方向から反応性イオ
ンエッチング(RIE)にて異方性エッチングを行い、
同図(b)に示すようにゲート電極104にフォトレジ
スト層111のパターンと同様な開口部113を作製す
る。
Further, after a photoresist layer 111 is applied on the gate electrode 104, the photoresist layer 111 is patterned by a photolithography method using a mask 112 to form an opening pattern in the photoresist layer 111. Thereafter, anisotropic etching is performed by reactive ion etching (RIE) from the direction in which the photoresist layer 111 is applied using a gas such as SF 6 .
As shown in FIG. 3B, an opening 113 similar to the pattern of the photoresist layer 111 is formed in the gate electrode 104.

【0022】更に続けてドライエッチングにより、第1
の絶縁層103部分を異方性エッチングすることによ
り、同図(c)に示すように第1の絶縁層103にホー
ル114を形成する。そしてこの積層基板を同一平面内
で回転させながら剥離層110となるAl(アルミニウ
ム)を斜め蒸着すると、Alはホール114の中に蒸着
されずに、同図(c)に示すようなゲート電極104の
表面のみに選択的に付着してゲート電極104の表面に
剥離層110が形成される。
Further, the first etching is performed by dry etching.
The hole 114 is formed in the first insulating layer 103 as shown in FIG. When the laminated substrate is rotated in the same plane and Al (aluminum) serving as the release layer 110 is obliquely deposited, the Al is not deposited in the hole 114 but the gate electrode 104 as shown in FIG. The separation layer 110 is formed on the surface of the gate electrode 104 by selectively adhering only to the surface of the gate electrode 104.

【0023】次に、このような積層基板のホール114
側にエミッタ材料であるMo(モリブデン)を蒸着・堆
積させることにより、同図(d)に示すようにエミッタ
材料であるMoがホール114の底辺、つまり抵抗層1
02上に蒸着・堆積すると同時に、剥離層110上にエ
ミッタ材料106が堆積する。そしてこの剥離層110
の上に堆積するエミッタ材料106によって開口部が閉
鎖されると、抗層102の上にコーン状のエミッタ(以
下、「エミッタコーン」という)115が形成されるこ
とになる。
Next, the hole 114 of such a laminated substrate will be described.
By depositing and depositing Mo (molybdenum) as the emitter material on the side, the Mo as the emitter material becomes the bottom of the hole 114, that is, the resistance layer 1 as shown in FIG.
At the same time as the deposition and deposition on the release layer 02, the emitter material 106 is deposited on the release layer 110. And this release layer 110
When the opening is closed by the emitter material 106 deposited thereon, a cone-shaped emitter (hereinafter, referred to as “emitter cone”) 115 is formed on the anti-layer 102.

【0024】この後、剥離層110の溶解液であるリン
酸中に基板を浸すことにより、ゲート電極104上の剥
離層110及びエミッタ材料106が除去され、同図
(e)に示すような形状のFECが形成される。
Thereafter, the substrate is immersed in phosphoric acid which is a solution of the release layer 110, whereby the release layer 110 and the emitter material 106 on the gate electrode 104 are removed, and the shape as shown in FIG. Is formed.

【0025】次に、図2(a)に示すように各エミッタ
コーン115毎に開口部が設けられたゲート電極104
上にSiO2 (二酸化シリコン)をCVDによって成膜
して第2の絶縁層105を形成し、この第2の絶縁層1
05上に第2のゲート電極(集束電極)106となるN
bをスパッタリングによって成膜する。そして最表面で
ある集束電極106上にフォトレジスト層120を塗布
した後、マスク121をかけてフォトリソグラフィー法
にてフォトレジスト層120のパターニングを行い、同
図(b)に示すようにフォトレジスト層120に各画素
に対応するエミッタアレイ毎に開口パターンを形成す
る。
Next, as shown in FIG. 2A, a gate electrode 104 having an opening for each emitter cone 115 is formed.
SiO 2 (silicon dioxide) is formed thereon by CVD to form a second insulating layer 105.
05 on the second gate electrode (converging electrode) 106
b is formed by sputtering. Then, after applying a photoresist layer 120 on the focusing electrode 106 as the outermost surface, the photoresist layer 120 is patterned by a photolithography method using a mask 121, and the photoresist layer 120 is patterned as shown in FIG. At 120, an aperture pattern is formed for each emitter array corresponding to each pixel.

【0026】次に、SF6 等のガスを用いてフォトレジ
スト層120が塗布されている方向から反応性イオンエ
ッチング(RIE)にて異方性エッチングを行って、集
束電極106にフォトレジスト層120のパターンと同
様な開口部を作製し、更に続けてドライエッチング、ま
たはウエットエッチングにより第2の絶縁層105をエ
ッチングすることにより、第2の絶縁層105にはエミ
ッタアレイ毎にホールが形成され、同図(c)に示すよ
うな集束電極106を有するFECを得ることができ
る。
Next, anisotropic etching is performed by reactive ion etching (RIE) from the direction in which the photoresist layer 120 is applied using a gas such as SF 6 to apply the photoresist layer 120 to the focusing electrode 106. By forming an opening similar to the above pattern, and further successively etching the second insulating layer 105 by dry etching or wet etching, holes are formed in the second insulating layer 105 for each emitter array, An FEC having the focusing electrode 106 as shown in FIG.

【0027】このような集束電極106を有するFEC
の製造方法によれば、第2の絶縁層105を従来の直進
性を有するEB蒸着あるいはスパッタリングによって成
膜する必要がなくCVD法によって成膜することができ
るため、従来のEB蒸着あるいはスパッタリングによっ
て成膜した場合と比較してFECの製造時間及び製造コ
ストを大幅に低減することができる。
FEC having such a focusing electrode 106
According to the manufacturing method described above, the second insulating layer 105 can be formed by the CVD method without having to be formed by conventional EB evaporation or sputtering having straightness, and thus can be formed by conventional EB evaporation or sputtering. The manufacturing time and manufacturing cost of the FEC can be greatly reduced as compared with the case where the film is formed.

【0028】ところで、上記したような集束電極を有す
るFECの製造方法は、第2の絶縁層105の膜厚が数
ミクロン、最大でも5ミクロン程度とされる薄膜構造の
FECを製造することができる。次に、第2の絶縁層1
05の膜厚が50ミクロン程度とされる厚膜構造のFE
Cを製造方法を説明する。
By the way, the method of manufacturing an FEC having a focusing electrode as described above can manufacture an FEC having a thin film structure in which the thickness of the second insulating layer 105 is several microns, at most about 5 microns. . Next, the second insulating layer 1
FE with a thick film structure whose film thickness is about 50 microns
The method of manufacturing C will be described.

【0029】以下、厚膜構造とされる集束電極を有する
電界放出カソードの製造方法を図3の模式図を参照して
説明する。なお、この場合もまず図1に示した製造工程
で図1(e)に示すような形状のFECを形成している
ため、この工程までの説明は省略する。
Hereinafter, a method of manufacturing a field emission cathode having a focusing electrode having a thick film structure will be described with reference to the schematic diagram of FIG. In this case, the FEC having the shape as shown in FIG. 1E is first formed in the manufacturing process shown in FIG.

【0030】この場合は、図3(a)に示すようにエミ
ッタコーン115毎に開口部が設けられたゲート電極1
04上に印刷、スピンコート、スプレー等の厚膜形成手
段によってSiO2 を少なくとも数10μm程度の膜厚
になるまで成膜して第2の絶縁層105を形成する。さ
らにこの第2の絶縁層105の上にフォトレジスト層1
20を塗布した後、マスク121をかけてフォトリソグ
ラフィー法にてフォトレジスト層120のパターニング
を行い、同図(b)に示すようなエミッタアレイ毎の開
口パターンを形成する。
In this case, as shown in FIG. 3A, the gate electrode 1 provided with an opening for each emitter cone 115 is provided.
A second insulating layer 105 is formed on the substrate 04 by forming a film of SiO 2 to a thickness of at least about several tens μm by a thick film forming means such as printing, spin coating, spraying or the like. Further, a photoresist layer 1 is formed on the second insulating layer 105.
After applying 20, the photoresist layer 120 is patterned by a photolithography method using a mask 121 to form an opening pattern for each emitter array as shown in FIG.

【0031】次に、ドライエッチングまたはウエットエ
ッチングにより第2の絶縁層105をエッチングして、
第2の絶縁層105にエミッタアレイ毎に対応したホー
ル122を形成する。なお、この場合は第2に絶縁層1
05の壁面部分が大きくエッチングされるようにホール
122を形成することが望ましい。
Next, the second insulating layer 105 is etched by dry etching or wet etching.
Holes 122 corresponding to each emitter array are formed in the second insulating layer 105. In this case, the second insulating layer 1
It is desirable to form the hole 122 so that the wall surface of the hole 05 is etched largely.

【0032】そして積層基板を同一平面内で回転させな
がら集束電極106となるNbを10μm程度の膜厚に
なるまで斜め蒸着する。この場合は第2の絶縁層105
が数10μm程度の厚膜とされているため、Nbはホー
ル122の中に蒸着されずに第2の絶縁層105の表面
のみに選択的に付着して第2の絶縁層105の表面に集
束電極106が形成されることになる。これにより同図
(c)に示すような厚膜構造とされる集束電極を有する
FECを得ることができる。なお、第2の絶縁層の表面
に形成される集束電極106は、印刷によって形成する
ことも可能である。
Then, while rotating the laminated substrate in the same plane, Nb to be the focusing electrode 106 is obliquely vapor-deposited until the film thickness becomes about 10 μm. In this case, the second insulating layer 105
Has a thickness of about several tens of μm, so that Nb is not deposited in the holes 122 but selectively adheres only to the surface of the second insulating layer 105 and is focused on the surface of the second insulating layer 105. The electrode 106 will be formed. Thus, an FEC having a focusing electrode having a thick film structure as shown in FIG. Note that the focusing electrode 106 formed on the surface of the second insulating layer can be formed by printing.

【0033】このような厚膜構造とされる集束電極を有
するFECの製造方法においても、第2の絶縁層105
を従来の直進性を有するEB蒸着あるいはスパッタリン
グによって成膜する必要がなく、印刷、スピンコート、
スプレー等の厚膜形成手段によって成膜することができ
るため、従来のEB蒸着あるいはスパッタリングによっ
て成膜した場合と比較してFECの製造時間及び製造コ
ストを大幅に低減することができる。
In the method of manufacturing an FEC having a focusing electrode having such a thick film structure, the second insulating layer 105
It is not necessary to form a film by conventional EB evaporation or sputtering having straightness, and printing, spin coating,
Since the film can be formed by a thick film forming means such as spraying, the manufacturing time and manufacturing cost of the FEC can be significantly reduced as compared with the case where the film is formed by conventional EB evaporation or sputtering.

【0034】[0034]

【発明の効果】以上説明したように本発明の集束電極を
有する電界放出カソードの製造方法によれば、ゲート電
極上に形成する第2の絶縁層をCVD法あるいは厚膜形
成手段によって成膜することができるため、製造時間及
び製造コストを大幅に低減することができるようにな
る。
As described above, according to the method for manufacturing a field emission cathode having a focusing electrode of the present invention, the second insulating layer formed on the gate electrode is formed by the CVD method or the thick film forming means. Therefore, manufacturing time and manufacturing cost can be significantly reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態である集束電極を有する電
界放出カソードの製造過程の一部を示した図である。
FIG. 1 is a diagram showing a part of a manufacturing process of a field emission cathode having a focusing electrode according to an embodiment of the present invention.

【図2】本発明の第1の実施の形態である集束電極を有
する電界放出カソードを製造過程の一部を示した図であ
る。
FIG. 2 is a view showing a part of a process of manufacturing a field emission cathode having a focusing electrode according to the first embodiment of the present invention.

【図3】本発明の第2の実施の形態である集束電極を有
する電界放出カソードを製造する過程の一部を示す図で
ある。
FIG. 3 is a view showing a part of a process of manufacturing a field emission cathode having a focusing electrode according to a second embodiment of the present invention.

【図4】従来の電界放出カソードを用いた表示装置の斜
視図である。
FIG. 4 is a perspective view of a display device using a conventional field emission cathode.

【図5】集束電極を有する電界放出カソードの一例を示
した図である。
FIG. 5 is a diagram showing an example of a field emission cathode having a focusing electrode.

【図6】エミッタアレイ毎に集束電極が形成された電界
放出カソードの一例を示した図である。
FIG. 6 is a diagram showing an example of a field emission cathode in which a focusing electrode is formed for each emitter array.

【図7】従来の集束電極を有する電界放出カソードを製
造過程を示した図である。
FIG. 7 is a view illustrating a process of manufacturing a conventional field emission cathode having a focusing electrode.

【符号の説明】[Explanation of symbols]

100 基板 101 カソード電極 102 抵抗層 103 第1絶縁層 104 ゲート電極 105 第2絶縁層 106 集束電極 112,121 マスク 113 開口部 114,122 ホール 115 エミッタコーン 115 アノード基板 117 エミッタアレイ 120 フォトレジスト層 REFERENCE SIGNS LIST 100 substrate 101 cathode electrode 102 resistive layer 103 first insulating layer 104 gate electrode 105 second insulating layer 106 focusing electrode 112, 121 mask 113 opening 114, 122 hole 115 emitter cone 115 anode substrate 117 emitter array 120 photoresist layer

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 基板上にカソード電極、抵抗層、第1の
絶縁層、ゲート電極を順次成膜し、前記ゲート電極及び
前記第1の絶縁層に第1のホールを設け、該第1のホー
ル内にエミッタを形成する第1の工程と、 前記第1のホールが形成された前記ゲート電極上にCV
D法によって第2の絶縁層を成膜する第2の工程と、 前記第2の絶縁層上にスパッタ法によって集束電極を成
膜する第3の工程と、 前記集束電極及び前記第2の絶縁層に各画素に対応する
複数個の前記エミッタの配列毎に第2のホールを形成
し、前記エミッタを露出させる第4の工程と、 を備えていることを特徴とする集束電極を有する電界放
出カソードの製造方法。
A first electrode formed on the substrate, a resistance layer, a first insulating layer, and a gate electrode sequentially formed on the substrate; a first hole provided in the gate electrode and the first insulating layer; A first step of forming an emitter in the hole, and a CV on the gate electrode where the first hole is formed.
A second step of forming a second insulating layer by a method D, a third step of forming a focusing electrode on the second insulating layer by a sputtering method, the focusing electrode and the second insulation Forming a second hole for each array of the plurality of emitters corresponding to each pixel in the layer, and exposing the emitters. Manufacturing method of cathode.
【請求項2】 基板上にカソード電極、抵抗層、第1の
絶縁層、ゲート電極を順次成膜し、前記ゲート電極及び
前記第1の絶縁層に第1のホールを設け、該第1のホー
ル内にエミッタを形成する第1の工程と、 前記第1のホールが形成された前記ゲート電極上に厚膜
形成手段によって第2の絶縁層を成膜する第2の工程
と、 前記第2の絶縁層に各画素に対応する複数個の前記エミ
ッタの配列毎に第2のホールを形成し、前記エミッタを
露出させる第3の工程と、 前記第2のホールが形成された前記第2の絶縁層の表面
に集束電極を成膜する第4の工程と、 を備えていることを特徴とする集束電極を有する電界放
出カソードの製造方法。
2. A method according to claim 1, wherein a cathode electrode, a resistance layer, a first insulating layer, and a gate electrode are sequentially formed on a substrate, and a first hole is provided in the gate electrode and the first insulating layer. A first step of forming an emitter in the hole, a second step of forming a second insulating layer on the gate electrode in which the first hole is formed by a thick film forming means, Forming a second hole for each array of the plurality of emitters corresponding to each pixel in the insulating layer, and exposing the emitter; and forming the second hole in which the second hole is formed. A fourth step of forming a focusing electrode on the surface of the insulating layer; and a method of manufacturing a field emission cathode having a focusing electrode.
【請求項3】 前記集束電極は、厚膜形成手段により形
成されていることを特徴とする請求項2に記載の集束電
極を有する電界放出カソードの製造方法。
3. The method according to claim 2, wherein the focusing electrode is formed by a thick film forming unit.
【請求項4】 前記集束電極は、斜め蒸着法によって成
膜されることを特徴とする請求項2に記載の集束電極を
有する電界放出カソードの製造方法。
4. The method of claim 2, wherein the focusing electrode is formed by oblique deposition.
【請求項5】 前記第2の絶縁層及び前記集束電極が印
刷によって成膜されることを特徴とする請求項2又は請
求項3に記載の集束電極を有する電界放出カソードの製
造方法。
5. The method for manufacturing a field emission cathode having a focusing electrode according to claim 2, wherein the second insulating layer and the focusing electrode are formed by printing.
【請求項6】 前記第2の絶縁層がスピンコート法によ
って成膜されることを特徴とする請求項2又は請求項3
に記載の集束電極を有する電界放出カソードの製造方
法。
6. The method according to claim 2, wherein the second insulating layer is formed by a spin coating method.
5. A method for producing a field emission cathode having a focusing electrode according to item 1.
【請求項7】 前記第2の絶縁層がスプレー塗布によっ
て成膜されることを特徴とする請求項2又は請求項3に
記載の集束電極を有する電界放出カソードの製造方法。
7. The method for manufacturing a field emission cathode having a focusing electrode according to claim 2, wherein the second insulating layer is formed by spray coating.
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