JPH10319096A - Semiconductor testing device - Google Patents
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- JPH10319096A JPH10319096A JP9130851A JP13085197A JPH10319096A JP H10319096 A JPH10319096 A JP H10319096A JP 9130851 A JP9130851 A JP 9130851A JP 13085197 A JP13085197 A JP 13085197A JP H10319096 A JPH10319096 A JP H10319096A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体試験装置
で使用されるパターン発生器の高速化に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed pattern generator used in a semiconductor test apparatus.
【０００２】[0002]
【従来の技術】従来技術例について第１図の半導体試験
装置の構成図と、第２図のパターン発生器の原理ブロッ
ク構成図と、第３図のパターンプログラム例とこの制御
説明図と、第８図のシーケンス動作図を示して説明す
る。2. Description of the Related Art FIG. 1 is a block diagram showing the configuration of a semiconductor test apparatus, FIG. 2 is a block diagram showing the principle of a pattern generator, FIG. A description will be given with reference to the sequence operation diagram of FIG.
【０００３】第１図に示すように被試験デバイス（ＤＵ
Ｔ）の試験は、パターン発生器から発生されるパターン
信号に従いＤＵＴ（例えばメモリデバイス）に対して書
き込みを行なった後、ＤＵＴの内容を読みだし、この読
み出し信号とパターン発生器が発生する期待値信号を論
理比較部にて比較し良否判定をする事により行なわれ
る。ここで、タイミング発生部は各種タイミング用のク
ロック信号を発生し、波形整形部はパターン信号を受け
て所定に波形整形してＤＵＴへ供給する。As shown in FIG. 1, a device under test (DU)
In the test of T), after writing to a DUT (for example, a memory device) in accordance with a pattern signal generated from the pattern generator, the contents of the DUT are read, and the read signal and an expected value generated by the pattern generator are read. This is performed by comparing the signals in the logical comparison unit and determining the quality. Here, the timing generation section generates clock signals for various timings, and the waveform shaping section receives the pattern signal, shapes the waveform in a predetermined manner, and supplies the shaped signal to the DUT.
【０００４】次にパターン発生器の内部動作について第
２図を示して説明する。パターン発生器は、大きく分け
て、パターン発生部２００へアドレス信号１８０を発生
供給するシーケンス制御部１００と、このアドレス信号
１８０を受けて実際のパターン信号２８０を発生出力す
るパターン発生部２００から構成される。Next, the internal operation of the pattern generator will be described with reference to FIG. The pattern generator is roughly divided into a sequence control unit 100 for generating and supplying an address signal 180 to the pattern generation unit 200, and a pattern generation unit 200 for receiving the address signal 180 and generating and outputting an actual pattern signal 280. You.
【０００５】シーケンス制御部１００は、シーケンス制
御メモリ１０１と、プログラムカウンタ１１１と、選択
回路１２１と、デコード回路１３０と、計数カウンタ１
４０Ａ、１４０Ｂと、パイプライン用フリップ・フロッ
プ１５０とで成る。シーケンス制御部１００からのアド
レス信号１８０の発生は、マイクロプログラム（以後パ
ターンプログラムと称す）により発生制御していて、あ
らかじめパターンプログラムをシーケンス制御メモリ１
０１内に格納しておき、プログラムカウンタ１１１に開
始アドレスを与える事により実行開始する。The sequence control unit 100 includes a sequence control memory 101, a program counter 111, a selection circuit 121, a decode circuit 130, a count counter 1
40A, 140B and a pipeline flip-flop 150. The generation of the address signal 180 from the sequence control unit 100 is controlled by a microprogram (hereinafter, referred to as a pattern program).
01, and execution is started by giving a start address to the program counter 111.
【０００６】シーケンス制御メモリ１０１は、第３図
（ａ）に示すパターンプログラムが格納される。ＯＰＥ
ＣＯＤＥは次サイクルのプログラムカウンタの値を決定
する命令コードである。ＯＰＥＲＡＮＤ（オペランド）
はＯＰＥＣＯＤＥ（オペコード）が分岐命令の場合には
分岐先アドレスデータであり、この為の制御コードをデ
コード回路１３０へ供給して、これを介して計数カウン
タ１４０Ａ、１４０Ｂと選択回路１２１を制御する。The sequence control memory 101 stores a pattern program shown in FIG. OPE
CODE is an instruction code for determining the value of the program counter in the next cycle. OPERAND (operand)
When OPECODE (operation code) is a branch instruction, it is branch destination address data, and a control code for this is supplied to the decoding circuit 130, and the count counters 140A and 140B and the selection circuit 121 are controlled via this.
【０００７】プログラムカウンタ１１１は、シーケンス
制御メモリ１０１の読出しアドレスを指示するものであ
り、自身は、選択回路１２１からの選択された選択デー
タ１０を受けてロードして所定アドレスあるいは同一ア
ドレスあるいは次のアドレスへジャンプ（ＪＭＰ）す
る。また同時にプログラムカウンタ１１１の出力データ
ＰＣを同期用のパイプライン用フリップ・フロップ１５
０を介してパターン発生部２００へ供給する。デコード
回路１３０は、シーケンス制御メモリ１０１からのＯＰ
ＥＣＯＤＥを受けて、計数カウンタ１４０Ａ、１４０Ｂ
の計数を制御し、またこの計数カウンタ１４０Ａ、１４
０Ｂからの計数終了を受けて選択回路１２１へ供給する
選択信号１２を制御する。選択回路１２１は、デコード
回路１３０からの選択信号１２を受けてプログラムカウ
ンタ１１１の値、あるいは内部の加算器でこれを＋１し
た値、あるいはシーケンス制御メモリ１０１からのアド
レスデータを選択した選択データ１０をプログラムカウ
ンタ１１１へ供給してロードする。計数カウンタ１４０
Ａ、１４０Ｂは、ループ回数の計数用で２チャンネル設
けた例であり、デコード回路１３０を介して所定回数の
計数を行い、計数終了信号をデコード回路１３０に供給
する。上述原理構成によりシーケンス制御メモリに格納
されている命令に従い次のサイクルのプログラムカウン
タの動作を決定する。この結果プログラムカウンタ１１
１の出力データＰＣは複雑な動作をする。The program counter 111 designates a read address of the sequence control memory 101. The program counter 111 receives the selected data 10 selected from the selection circuit 121 and loads it to load a predetermined address or the same address or the next address. Jump to the address (JMP). At the same time, the output data PC of the program counter 111 is synchronized with the flip-flop 15 for the pipeline for synchronization.
0 to the pattern generation unit 200. The decoding circuit 130 outputs the OP from the sequence control memory 101.
In response to the ECODE, the counters 140A, 140B
And the counting counters 140A, 14A.
In response to the end of counting from 0B, the selection signal 12 supplied to the selection circuit 121 is controlled. The selection circuit 121 receives the selection signal 12 from the decoding circuit 130, and outputs the value of the program counter 111, the value obtained by adding +1 to this value by an internal adder, or the selection data 10 obtained by selecting the address data from the sequence control memory 101. The data is supplied to the program counter 111 and loaded. Counting counter 140
A and 140B are examples in which two channels are provided for counting the number of loops, perform a predetermined number of counts via the decode circuit 130, and supply a count end signal to the decode circuit 130. The operation of the program counter in the next cycle is determined according to the instruction stored in the sequence control memory according to the above-described principle configuration. As a result, the program counter 11
One output data PC performs a complicated operation.
【０００８】一方パターン発生部２００は、内部にパタ
ーン発生制御メモリ２１０とデータ演算回路２２０を有
していて、シーケンス制御部１００が発生した複雑なア
ドレス信号１８０をパターン発生制御メモリ２１０のア
ドレス入力として受けて、このアドレス内容の読み出し
データをデータ演算回路２２０に供給し、所定演算ある
いはそのままのデータをパターン信号２８０として外部
に出力する。尚、上述動作は全て、タイミング発生部か
ら発生されるクロック信号に同期して動作することは言
うまでもない。On the other hand, the pattern generation section 200 has a pattern generation control memory 210 and a data operation circuit 220 therein, and uses a complicated address signal 180 generated by the sequence control section 100 as an address input of the pattern generation control memory 210. In response, the read data of the address content is supplied to the data operation circuit 220, and a predetermined operation or the data as it is output to the outside as a pattern signal 280. It goes without saying that all of the above operations operate in synchronization with the clock signal generated from the timing generator.
【０００９】次にシーケンス制御部１００のパターンプ
ログラムの具体的制御動作例について、第３図のパター
ンプログラム例とこの制御説明図と、第８図のシーケン
ス動作図を示して説明する。第３図（ａ）はシーケンス
制御に注目したパターンプログラム例である。この図
で、「ＮＥＸＴ」はプログラムカウンタの値を＋１する
命令であり、「ＨＯＬＤ-Ａ １６」はそのアドレスを
１６回繰り返し、ＨＯＬＤ回数の計数には計数カウンタ
１４０Ａの使用を意味する。「ＪＭＰ-Ｂ１６ ＃１」
とは、シーケンス制御メモリ１０１のアドレス＃１へ１
５回分岐を繰返し、１６回目で次のアドレス（＋１）に
進み、ＪＭＰ回数の計数に計数カウンタ１４０Ｂの使用
を意味する。またＯＰＥＣＯＤＥは一般に良く使われる
ＮＥＸＴ，ＨＯＬＤ，ＪＭＰを使用する例とし、また説
明を簡単にするために、２つの計数カウンタ１４０Ａ、
１４０Ｂを使用するパターンプログラム例として以下説
明する。Next, an example of a specific control operation of the pattern program of the sequence control section 100 will be described with reference to an example of a pattern program in FIG. 3, a control explanatory diagram thereof, and a sequence operation diagram of FIG. FIG. 3A is an example of a pattern program focusing on sequence control. In this figure, "NEXT" is an instruction for incrementing the value of the program counter by "1", and "HOLD-A 16" repeats the address 16 times, and means that the count counter 140A is used for counting the number of HOLDs. "JMP-B16 # 1"
Means that the address # 1 of the sequence control memory 101 is 1
The branch is repeated five times, and the 16th cycle advances to the next address (+1), which means that the count counter 140B is used for counting the number of times of JMP. OPECODE is an example of using NEXT, HOLD, and JMP, which are commonly used. For simplicity, two count counters 140A,
This will be described below as an example of a pattern program using 140B.
【００１０】先ず、第３図（ａ）の「ＳＴＡＲＴ ＃
０」記述によりシーケンス制御メモリ１０１の開始アド
レスは＃０から開始される。アドレス＃０のＨＯＬＤ-
Ａ命令により、プログラムカウンタ１１１は１５サイク
ル期間アドレス＃０を繰り返す（第８図のサイクル１〜
１５）。この間ＨＯＬＤ-Ａ命令を一回実行毎に計数カ
ウンタ１４０Ａの値は１つずつ加算される。やがて計数
カウンタ１４０Ａの値が１６となるサイクル１６でＨＯ
ＬＤ-Ａの最後である事を認識して、選択データ１０を
ＰＣ＋１（プログラムカウンタ１１１の値を＋１した
値）にする。サイクル１７ではアドレス＃１のＮＥＸＴ
命令により、次サイクルのプログラムカウンタ１１１の
値を＃２（ＰＣ＋１）とする。サイクル１８ではアドレ
ス＃２のＪＭＰ-Ｂ命令により、次のサイクルのプログ
ラムカウンタ１１１の値をＯＰＥＲＡＮＤの値＃１をロ
ードしてそのアドレス＃１へジャンプし、計数カウンタ
１４０Ｂを１つ加算する。以後サイクル１７、１８の動
作を１５回繰り返し、１６回目となる４８サイクルで、
ＪＭＰ-Ｂの最後である事を認識して、次サイクルのプ
ログラムカウンタ１１１の値をＰＣ＋１したアドレス＃
３に進める。以後同様にしてシーケンス制御は行われ
る。これらの動作は、ＯＰＥＣＯＤＥ、計数カウンタ１
４０Ａ、１４０Ｂの状態により、デコード回路１３０が
発生する所定の選択信号１２に従って、選択回路１２１
でＯＰＥＲＡＮＤ値，ＰＣ値，ＰＣ＋１値（選択回路１
２１内で生成）のいずれかが選択され、次のプログラム
カウンタ１１１の値が決まる。First, “START #” in FIG.
According to the description “0”, the start address of the sequence control memory 101 starts from # 0. HOLD- of address # 0
The A instruction causes the program counter 111 to repeat the address # 0 for a period of 15 cycles (cycles 1 to 5 in FIG.
15). During this time, the value of the counter 140A is incremented by one each time the HOLD-A instruction is executed once. Eventually, in cycle 16 when the value of the count counter 140A becomes 16, HO
Recognizing that it is the last of the LD-A, the selected data 10 is set to PC + 1 (a value obtained by adding +1 to the value of the program counter 111). In cycle 17, NEXT of address # 1
According to the instruction, the value of the program counter 111 in the next cycle is set to # 2 (PC + 1). In the cycle 18, the value of the program counter 111 in the next cycle is loaded with the value # 1 of the OPERAND by the JMP-B instruction of the address # 2, jumped to the address # 1, and the count counter 140B is incremented by one. Thereafter, the operations of cycles 17 and 18 are repeated 15 times, and in the 48th cycle of the 16th cycle,
Recognizing that it is the end of JMP-B, the address # obtained by adding PC + 1 to the value of the program counter 111 in the next cycle
Proceed to 3. Thereafter, the sequence control is performed in the same manner. These operations are performed by OPECODE and the counter 1
Depending on the state of 40A and 140B, the selection circuit 121
And the OPERAND value, PC value, PC + 1 value (selection circuit 1
21 is generated, and the value of the next program counter 111 is determined.
【００１１】[0011]
【発明が解決しようとする課題】上述で説明した様に、
シーケンス制御ではプログラムカウンタ１１１の値をＯ
ＰＥＣＯＤＥにより制御し、次のクロックサイクルのプ
ログラムカウンタ１１１の値を決定する動作を毎サイク
ル行う制御形態である。このため、プログラムカウンタ
１１１→シーケンス制御メモリ１０１→デコード回路１
３０→選択回路１２１→プログラムカウンタ１１１への
一巡する信号伝播経路を１クロックサイクル内で動作さ
せる必要があり、この伝播遅延の制限故に動作可能なク
ロック周波数に限界があり、更なる高速化する事が困難
であった。As explained above,
In the sequence control, the value of the program counter 111 is set to O
In this control mode, control is performed by PECODE, and an operation of determining the value of the program counter 111 in the next clock cycle is performed every cycle. Therefore, the program counter 111 → the sequence control memory 101 → the decode circuit 1
It is necessary to operate a signal propagation path that goes round from 30 to the selection circuit 121 to the program counter 111 within one clock cycle, and there is a limit to an operable clock frequency due to the limitation of the propagation delay. Was difficult.
【００１２】そこで、本発明が解決しようとする課題
は、シーケンス制御の２命令を同時実行するシーケンス
制御手段を用いて、全体としてのシーケンス制御を２倍
速で動作可能とするパターン発生器とした半導体試験装
置を提供することである。The problem to be solved by the present invention is to provide a pattern generator which can operate a sequence control at double speed by using sequence control means for simultaneously executing two sequence control instructions. It is to provide a test device.
【００１３】[0013]
【課題を解決するための手段】第４図は、本発明に係る
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、動作クロックを２分周した分
周クロックを出力する分周器１９０の手段を具備し、分
周クロックによりシーケンス制御部のマイクロプログラ
ムの２命令を同時実行する２命令同時実行手段を具備
し、前記２命令同時実行手段により、同時実行した結果
の出力データを分周クロックの前半期間と後半期間に分
け、２倍速の動作クロックに同期して出力する高速変換
部１６０の手段を具備するパターン発生器の構成手段で
ある。FIG. 4 shows a solution according to the present invention. First, in order to solve the above-mentioned problem, the configuration of the present invention includes a frequency divider 190 for outputting a frequency-divided clock obtained by dividing the operation clock by two, and the frequency divider 190 uses a frequency-divided clock. A second instruction simultaneous execution unit for simultaneously executing two instructions of the program, the output data resulting from the simultaneous execution being divided into a first half period and a second half period of a divided clock by the two instruction simultaneous execution unit, and a double speed operation clock; This is a configuration means of a pattern generator provided with means of the high-speed conversion unit 160 which outputs in synchronization with the pattern generator.
【００１４】上述マイクロプログラムの２命令同時実行
手段としては、第１のプログラムカウンタ１１１Ａから
の出力をアドレス信号として受けて、アドレスの内容を
読み出して、第１の選択回路１２１Ａと第２の選択回路
１２１Ｂと高速変換部１６０へオペランドＡ（ＯＰＥＲ
ＡＮＤ-Ａ）を供給し、デコード回路１３５へオペコー
ドＡ（ＯＰＥＣＯＤＥ-Ａ）を供給する第１のシーケン
ス制御メモリ１０１Ａを具備し、第２のプログラムカウ
ンタ１１１Ｂからの出力をアドレス信号として受けて、
第１の選択回路１２１Ａと第２の選択回路１２１Ｂへオ
ペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）を供給し、デコード
回路１３５へオペコードＢ（ＯＰＥＣＯＤＥ-Ｂ）を供
給する第２のシーケンス制御メモリ１０１Ｂを具備し、
第１のプログラムカウンタ１１１Ａからの出力をアドレ
ス信号として受けて、第１の選択回路１２１Ａと第２の
選択回路１２１ＢへオペランドＣ（ＯＰＥＲＡＮＤ-
Ｃ）を供給し、デコード回路１３５へオペコードＣ（Ｏ
ＰＥＣＯＤＥ-Ｃ）を供給する第３のシーケンス制御メ
モリ１０１Ｃを具備し、第１のプログラムカウンタ１１
１Ａの出力データ（ＰＣ-Ａ）と、第１のシーケンス制
御メモリ１０１Ａが出力するオペランドＡ（ＯＰＥＲＡ
ＮＤ-Ａ）と、第２のシーケンス制御メモリ１０１Ｂが
出力するオペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）と、第３
のシーケンス制御メモリ１０１Ｃが出力するオペランド
Ｃ（ＯＰＥＲＡＮＤ-Ｃ）とを選択入力端に受けて、デ
コード回路１３５の選択制御信号１２Ａの選択制御を受
けて、出力するデータ１０Ａは選択制御の条件により何
れかのデータ（ＰＣ-Ａ、ＰＣ-Ａ＋１、ＰＣ-Ａ＋２、
ＯＰＥＲＡＮＤ-Ａ、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥＲ
ＡＮＤ-Ｂ、ＯＰＥＲＡＮＤ-Ｃ）を選択出力する第１の
選択回路１２１Ａを具備し、前記選択出力データを受け
て分周クロックで同期した後、この出力データ（ＰＣ-
Ａ）をアドレスとして第１のシーケンス制御メモリ１０
１Ａと第３のシーケンス制御メモリ１０１Ｃと第１の選
択回路１２１Ａと高速変換部１６０へ供給する第１のプ
ログラムカウンタ１１１Ａを具備する。そして第２のプ
ログラムカウンタ１１１Ｂの出力データ（ＰＣ-Ｂ）
と、第１のシーケンス制御メモリ１０１Ａが出力するオ
ペランドＡ（ＯＰＥＲＡＮＤ-Ａ）と、第２のシーケン
ス制御メモリ１０１Ｂが出力するオペランドＢ（ＯＰＥ
ＲＡＮＤ-Ｂ）と、第３のシーケンス制御メモリ１０１
Ｃが出力するオペランドＣ（ＯＰＥＲＡＮＤ-Ｃ）とを
選択入力端に受けて、デコード回路１３５の選択制御信
号１２Ｂの選択制御を受けて、出力するデータ１０Ｂは
選択制御の条件により何れかのデータ（ＰＣ-Ｂ、ＰＣ-
Ｂ＋１、ＰＣ-Ｂ＋２、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥ
ＲＡＮＤ-Ａ＋２、ＯＰＥＲＡＮＤ-Ｂ＋１、ＯＰＥＲＡ
ＮＤ-Ｃ＋１）を選択出力する第２の選択回路１２１Ｂ
を具備し、前記選択出力データを受けて分周クロックで
同期した後、この出力データ（ＰＣ-Ｂ）をアドレスと
して第２のシーケンス制御メモリ１０１Ｂと第１の選択
回路１２１Ａと第２の選択回路１２１Ｂへ供給する第２
のプログラムカウンタ１１１Ｂを具備し、第１、第２、
第３シーケンス制御メモリ１０１Ａ、１０１Ｂ、１０１
Ｃからのオペコード（ＯＰＥＣＯＤＥ-Ａ、ＯＰＥＣＯ
ＤＥ-Ｂ、ＯＰＥＣＯＤＥ-Ｃ）を受けて、高速変換部１
６０へ選択制御信号ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを供
給し、複数計数カウンタ１４０Ａ、１４０Ｂへ計数制御
信号を供給し、第１、第２の選択回路１２１Ａ、１２１
Ｂへ選択制御信号１２Ａ、１２Ｂを供給するデコード回
路１３５を具備する構成手段がある。これにより、シー
ケンス制御部１００はマイクロプログラムの２命令の同
時実行が実現できる。As means for simultaneously executing the two instructions of the microprogram, the output from the first program counter 111A is received as an address signal, the contents of the address are read, and the first and second selection circuits 121A and 121A are read out. 121B and the operand A (OPER) to the high-speed conversion unit 160.
AND-A), and a first sequence control memory 101A for supplying an operation code A (OPECODE-A) to the decoding circuit 135. The first sequence control memory 101A receives an output from the second program counter 111B as an address signal.
A second sequence control memory 101B for supplying an operand B (OPERAND-B) to the first selection circuit 121A and the second selection circuit 121B and supplying an operation code B (OPECODE-B) to the decoding circuit 135;
The output from the first program counter 111A is received as an address signal, and the operand C (OPERAND-) is supplied to the first selection circuit 121A and the second selection circuit 121B.
C) and supplies the operation code C (O
PECODE-C), and a third sequence control memory 101C for supplying the first program counter 11C.
1A output data (PC-A) and an operand A (OPERA) output from the first sequence control memory 101A.
ND-A), an operand B (OPERAND-B) output from the second sequence control memory 101B, and a third
Receiving the operand C (OPERAND-C) output from the sequence control memory 101C at the selection input terminal and receiving the selection control of the selection control signal 12A of the decoding circuit 135, the output data 10A depends on the condition of the selection control. Data (PC-A, PC-A + 1, PC-A + 2,
OPERAND-A, OPERAND-A + 1, OPER
AND-B, OPERAND-C) for selecting and outputting the output data (PC-PC) after receiving the selected output data and synchronizing with the divided clock.
A) with the first sequence control memory 10 as an address
1A, a third sequence control memory 101C, a first selection circuit 121A, and a first program counter 111A supplied to the high-speed conversion unit 160. And the output data (PC-B) of the second program counter 111B
, An operand A (OPERAND-A) output from the first sequence control memory 101A, and an operand B (OPE-O) output from the second sequence control memory 101B.
RAND-B) and the third sequence control memory 101
The operand C (OPERAND-C) output by C is received at the selection input terminal, the selection control signal 12B of the decoding circuit 135 is selected, and the data 10B to be output is any of data (B) depending on the conditions of the selection control. PC-B, PC-
B + 1, PC-B + 2, OPERAND-A + 1, OPE
RAND-A + 2, OPERAND-B + 1, OPERA
ND-C + 1) to select and output the second selection circuit 121B
After receiving the selected output data and synchronizing with the divided clock, the second sequence control memory 101B, the first selection circuit 121A, and the second selection circuit are used with the output data (PC-B) as an address. The second to supply to 121B
Of the first, second,
Third sequence control memory 101A, 101B, 101
Opcode from C (OPECODE-A, OPECO
DE-B, OPECODE-C)
60, the selection control signals JMPFLG and HOLDFLG are supplied to the plurality of counters 140A and 140B, and the first and second selection circuits 121A and 121B are supplied.
There is a configuration unit including a decoding circuit 135 that supplies the selection control signals 12A and 12B to B. Thus, the sequence control unit 100 can simultaneously execute two instructions of the microprogram.
【００１５】高速変換部１６０の構成手段としては、第
１のプログラムカウンタ１１１Ａが出力するデータ（Ｐ
Ｃ-Ａ）と、第２のプログラムカウンタ１１１Ｂが出力
するデータ（ＰＣ-Ｂ）と、第１のシーケンス制御メモ
リ１０１Ａが出力するオペランドＡ（ＯＰＥＲＡＮＤ-
Ａ）とを受け、デコード回路１３５からの選択制御信号
ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを受け、複数計数カウン
タ１４０Ａ、１４０Ｂからの計数終了信号を受けて、第
１に分周クロックの前半期間はデータ（ＰＣ-Ａ）を出
力し、第２に後半期間はデコード回路１３５と計数カウ
ンタ１４０Ａ、１４０Ｂからの選択制御信号によりデー
タ（ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮＤ-Ａ）の何れか
を選択し、これを２倍速の動作クロックに同期して出力
する手段を具備する構成手段がある。上述構成により、
シーケンス制御部１００はマイクロプログラムの２命令
同時実行可能となり、２倍速でパターン発生が実現でき
る。The high-speed conversion section 160 includes data (P) output from the first program counter 111A.
CA), data (PC-B) output from the second program counter 111B, and operand A (OPERAND-) output from the first sequence control memory 101A.
A), the selection control signals JMPFLG and HOLDFLG from the decode circuit 135, and the count end signals from the multiple counters 140A and 140B. First, the data (PC-A) is output during the first half of the divided clock. ), And in the second half period, any one of the data (PC-A / PC-B / OPERAND-A) is selected by the decoding circuit 135 and the selection control signal from the counters 140A and 140B, and this is set to 2 There is a configuration unit having a unit that outputs in synchronization with a double-speed operation clock. With the above configuration,
The sequence control unit 100 can execute two instructions of the microprogram at the same time, and can realize pattern generation at twice the speed.
【００１６】また、第１、第２シーケンス制御メモリ１
０１Ａ、１０１Ｂには従来パターンプログラムと同一の
パターンプログラムを格納し、第３シーケンス制御メモ
リ１０１ＣにはＪＭＰ命令等の分岐命令に記述されてい
る分岐先の命令コード（ＯＰＥＣＯＤＥ，ＯＰＥＲＡＮ
Ｄ）を格納する上述パターン発生器がある。これによっ
て、従来のパターンプログラムと同一のパターンプログ
ラムを適用可能となる利点が得られる。The first and second sequence control memories 1
01A and 101B store the same pattern program as the conventional pattern program, and the third sequence control memory 101C stores the instruction code (OPECODE, OPERAN) of the branch destination described in the branch instruction such as the JMP instruction.
There is the pattern generator described above that stores D). This provides an advantage that the same pattern program as the conventional pattern program can be applied.
【００１７】[0017]
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings together with embodiments.
【００１８】本発明実施例について第４図のパターン発
生器のブロック構成図と、第５図のＯＰＥＣＯＤＥ-Ａ
／Ｂ／Ｃとプログラムカウンタの選択データとＪＭＰＦ
ＬＧ、ＨＯＬＤＦＬＧの関係図と、第６図のパターンプ
ログラム例とこのパターン格納方法と、第７図のシーケ
ンス動作説明図を示して説明する。尚、従来構成に対応
する要素は同一符号を付す。FIG. 4 is a block diagram of a pattern generator according to an embodiment of the present invention, and FIG. 5 is a block diagram of an OPECODE-A.
/ B / C, program counter selection data and JMPF
A relationship diagram between LG and HOLDFLG, a pattern program example in FIG. 6, a pattern storage method, and a sequence operation explanatory diagram in FIG. 7 will be described. Elements corresponding to the conventional configuration are denoted by the same reference numerals.
【００１９】本発明のシーケンス制御部１００の構成
は、第４図に示すように、第１のシーケンス制御メモリ
１０１Ａと、第２のシーケンス制御メモリ１０１Ｂと、
第３のシーケンス制御メモリ１０１Ｃと、第１のプログ
ラムカウンタ１１１Ａと、第２のプログラムカウンタ１
１１Ｂと、第１の選択回路１２１Ａと、第２の選択回路
１２１Ｂと、デコード回路１３５と、計数カウンタ１４
０Ａ、１４０Ｂと、高速変換部１６０と、分周器１９０
を具備する構成で成る。尚、タイミング発生部が供給す
るクロック信号は従来比で２倍速のクロック信号を使用
する。一方パターン発生部２００は従来構成と同様であ
るが、前記２倍速のクロック信号で容易に動作可能であ
る。As shown in FIG. 4, the sequence control unit 100 of the present invention comprises a first sequence control memory 101A, a second sequence control memory 101B,
Third sequence control memory 101C, first program counter 111A, and second program counter 1
11B, a first selection circuit 121A, a second selection circuit 121B, a decoding circuit 135, and a counter 14
0A, 140B, the high-speed conversion unit 160, and the frequency divider 190.
. The clock signal supplied from the timing generator uses a clock signal that is twice as fast as the conventional one. On the other hand, the pattern generator 200 has the same configuration as the conventional one, but can easily operate with the double-speed clock signal.
【００２０】このシーケンス制御部１００の機能として
は、動作クロックを２分周する分周器１９０の手段と、
分周クロックによりシーケンス制御部のマイクロプログ
ラムの２命令を同時実行する２命令同時実行手段と、こ
れにより同時実行した結果の出力データを分周クロック
の前半期間と後半期間に分け、２倍速の動作クロックに
同期して出力する高速変換部１６０の機能に大別され
る。ここで２命令同時実行手段は、分周器１９０と高速
変換部１６０を除いた構成要素である。The function of the sequence control unit 100 is as follows: a frequency divider 190 for dividing the operation clock by two;
A two-instruction simultaneous execution means for simultaneously executing two instructions of the microprogram of the sequence control unit by the divided clock, and divides output data resulting from the simultaneous execution into a first half period and a second half period of the divided clock by a double speed operation The function is roughly divided into the function of the high-speed conversion unit 160 that outputs in synchronization with the clock. Here, the two-instruction simultaneous execution means is a component excluding the frequency divider 190 and the high-speed conversion unit 160.
【００２１】シーケンス制御部１００の主要部の動作
は、タイミング発生部が出力する動作クロックを分周器
１９０で１／２に分周した分周クロックで動作する。こ
れにより、シーケンス制御部１００内部の動作は、従来
と同じ動作速度で良い。シーケンス制御メモリ１０１
Ａ、１０１Ｃへのアドレス入力はプログラムカウンタ１
１１Ａの出力を使用し、シーケンス制御メモリ１０１Ｂ
へのアドレス入力はプログラムカウンタ１１１Ｂの出力
を使用する。また第１の選択回路１２１Ａと第２の選択
回路１２１Ｂは、デコード回路１３５から個別の選択制
御信号１２Ａ、１２Ｂを受けて個別の選択データ１０
Ａ、１０Ｂを対応するプログラムカウンタ１１１Ａ、１
１１Ｂに供給する。これによりそれぞれ異なる選択デー
タ１０Ａ、１０Ｂを選択可能にする。The operation of the main part of the sequence control unit 100 operates with a frequency-divided clock obtained by dividing the operation clock output from the timing generation unit by で by the frequency divider 190. Thus, the operation inside the sequence control unit 100 may be the same operation speed as the conventional one. Sequence control memory 101
Address input to A and 101C is program counter 1
Using the output of the sequence control memory 101B
The input of the address to the terminal uses the output of the program counter 111B. In addition, the first selection circuit 121A and the second selection circuit 121B receive the individual selection control signals 12A and 12B from the decode circuit 135 and receive the individual selection data 10A and 12B, respectively.
A, 10B correspond to the corresponding program counters 111A, 1
11B. Thereby, different selection data 10A and 10B can be selected.
【００２２】高速変換部１６０は、分周クロックに同期
した３種類のデータを受け、デコード回路１３５と計数
カウンタ１４０Ａ、１４０Ｂからの制御信号を受けて、
２倍速の動作クロックに同期して出力するマルチプレク
サ部である。３種類の入力データはプログラムカウンタ
１１１Ａが出力するデータＰＣ-Ａと、プログラムカウ
ンタ１１１Ｂが出力するデータＰＣ-Ｂと、シーケンス
制御メモリ１０１Ａが出力するＯＰＥＲＡＮＤ-Ａであ
り、これらを一旦分周クロックでリタイミングした後、
倍速の動作クロックで所定のデータを選択し、これを倍
速の動作クロックでリタイミングした高速ＰＣ信号１０
５をパターン発生部２００へ供給する。ここで倍速の動
作クロックの前半は常にＰＣ-Ａを出力するが、後半は
ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮＤ-Ａの何れかが選択
出力される。The high-speed converter 160 receives three types of data synchronized with the divided clock, receives control signals from the decode circuit 135 and the counters 140A and 140B,
This is a multiplexer unit that outputs in synchronization with a double speed operation clock. The three types of input data are data PC-A output from the program counter 111A, data PC-B output from the program counter 111B, and OPERAND-A output from the sequence control memory 101A. After retiming,
A high-speed PC signal 10 in which predetermined data is selected with a double-speed operation clock and is retimed with a double-speed operation clock
5 is supplied to the pattern generator 200. Here, PC-A is always output in the first half of the double-speed operation clock, but any of PC-A / PC-B / OPERAND-A is selectively output in the second half.
【００２３】シーケンス制御メモリ１０１Ａ、１０１Ｂ
には従来と同様のパターンプログラムを格納して使用す
る。一方シーケンス制御メモリ１０１Ｃは、前記でＪＭ
Ｐ命令が記述されているアドレス位置において、そのＪ
ＭＰ命令の分岐先の命令（ＯＰＥＣＯＤＥ，ＯＰＥＲＡ
ＮＤ）を格納しておく。これについて第６図（ａ）に示
すパターンプログラム例に対応する格納内容を第６図
（ｂ）に示して説明する。第６図（ｂ）に示すシーケン
ス制御メモリ１０１Ａ、１０１Ｂへの格納内容は従来と
全く同じ内容である。一方シーケンス制御メモリ１０１
Ｃへの格納内容は、パターンプログラムのアドレス＃２
の「ＪＭＰ-Ｂ１６ ＃１」による分岐先アドレス＃１
の「ＮＥＸＴ」命令を同一アドレス＃２に格納し、また
同様にアドレス＃４の「ＪＭＰ-Ａ１６ ＃３」による
分岐先アドレス＃３の「ＮＥＸＴ」命令を同一アドレス
＃４に格納する。他のアドレスは、パターン発生中にア
クセスされる事がないので不定で良い。Sequence control memories 101A, 101B
Stores and uses the same pattern program as before. On the other hand, the sequence control memory 101C
At the address position where the P instruction is described, the J
MP instruction branch destination instruction (OPECODE, OPERA
ND) is stored. This will be described with reference to FIG. 6 (b), which shows stored contents corresponding to the pattern program example shown in FIG. 6 (a). The contents stored in the sequence control memories 101A and 101B shown in FIG. 6 (b) are exactly the same as the conventional contents. On the other hand, the sequence control memory 101
The content stored in C is the address # 2 of the pattern program.
Destination address # 1 by "JMP-B16 # 1"
Is stored at the same address # 2, and similarly, the "NEXT" instruction at the branch destination address # 3 based on the address "JMP-A16 # 3" at the address # 4 is stored at the same address # 4. Other addresses may be undefined because they are not accessed during pattern generation.
【００２４】第４図を示して上述の制御動作を説明す
る。パターン発生開始時に、プログラムカウンタ１１１
Ａには開始アドレスを、プログラムカウンタ１１１Ｂに
は開始アドレスを＋１したアドレスを与えて開始する。
各シーケンス制御メモリが出力するＯＰＥＣＯＤＥ-Ａ
／Ｂ／Ｃと、計数カウンタ１４０Ａ、１４０Ｂにより、
デコード回路１３５で、プログラムカウンタ１１１Ａが
示すアドレスから連続する２回分のＯＰＥＣＯＤＥを実
行した後、次にとるべきプログラムカウンタの値を検出
し、選択制御信号１２Ａによりプログラムカウンタ１１
１Ａの次のシーケンスサイクル（１／２倍速である動作
クロック周期をシーケンスサイクルと称す）の値を選択
する。プログラムカウンタ１１１Ｂにはプログラムカウ
ンタ１１１Ａの値に＋１したアドレス値が供給される。
同時に高速変換部１６０では、分周クロックの前半は常
にＰＣ-Ａデータを出力するが、分周クロックの後半は
デコード回路１３５からの選択信号ＪＭＰＦＬＧ、ＨＯ
ＬＤＦＬＧを受けて、ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮ
Ｄ-Ａの何れかを選択して出力する。即ち、ＪＭＰＦＬ
Ｇ＝１の場合はＯＰＥＲＡＮＤ-Ａを選択し、ＨＯＬＤ
ＦＬＧ＝１の場合はデータＰＣ-Ａを選択し、それ以外
はデータＰＣ-Ｂを選択出力する。The above control operation will be described with reference to FIG. At the start of pattern generation, the program counter 111
A is given by giving a start address to the program counter 111B and an address obtained by adding +1 to the start address to the program counter 111B.
OPECODE-A output from each sequence control memory
/ B / C and the counters 140A and 140B,
After executing two consecutive OPECODEs from the address indicated by the program counter 111A in the decoding circuit 135, the value of the program counter to be taken next is detected, and the program counter 11A is selected by the selection control signal 12A.
The value of the sequence cycle next to 1A (the operation clock cycle that is 1/2 speed is called a sequence cycle) is selected. An address value obtained by adding +1 to the value of the program counter 111A is supplied to the program counter 111B.
At the same time, the high-speed conversion section 160 always outputs PC-A data in the first half of the divided clock, but in the second half of the divided clock, selects signals JMPFLG and HO from the decode circuit 135 in the second half.
Receiving LDFLG, PC-A / PC-B / OPERAN
Select one of DA and output. That is, JMPFL
If G = 1, select OPERAND-A and HOLD
When FLG = 1, the data PC-A is selected, and otherwise, the data PC-B is selected and output.
【００２５】上述の動作を第７図のシーケンス動作説明
図を示して更に説明する。シーケンスサイクル１サイク
ル目では、プログラムカウンタ１１１Ａに＃０（開始ア
ドレス）、プログラムカウンタ１１１Ｂには＃１（開始
アドレス＋１）をロードする。この場合ＯＰＥＣＯＤＥ
-Ａが「ＨＯＬＤ-Ａ」命令のため前半と後半の２回とも
ＯＰＥＣＯＤＥは「ＨＯＬＤ-Ａ」、「ＨＯＬＤ-Ａ」と
なり、２回実行される。この結果、次のサイクルでのプ
ログラムカウンタが取るべき値はデータＰＣ-Ａである
ので、選択回路１２１Ａが出力する選択データ１０Ａは
データＰＣ-Ａとする。一方プログラムカウンタ１１１
Ｂには開始アドレス＋１がロードされており、選択回路
１２１Ｂが出力する選択データ１０Ｂは常にプログラム
カウンタＡの値に＋１した値とするためデータＰＣ-Ｂ
とする。「ＨＯＬＤ-Ａ」が２回実行されるので計数カ
ウンタ１４０Ａは＋２される。また、ＯＰＥＣＯＤＥ-
Ａを２回実行するのでＨＯＬＤＦＬＧ＝１を出力し、高
速変換部１６０から後半データもＰＣ-Ａとして選択出
力される。The above operation will be further described with reference to the sequence operation explanatory diagram of FIG. In the first cycle of the sequence cycle, # 0 (start address) is loaded into the program counter 111A, and # 1 (start address + 1) is loaded into the program counter 111B. In this case, OPECODE
Because -A is a "HOLD-A" instruction, the OPECODE is "HOLD-A" and "HOLD-A" in both the first and second half, and is executed twice. As a result, since the value to be taken by the program counter in the next cycle is the data PC-A, the selection data 10A output from the selection circuit 121A is the data PC-A. On the other hand, the program counter 111
B is loaded with the start address + 1, and the selection data 10B output from the selection circuit 121B is always set to a value obtained by adding +1 to the value of the program counter A.
And Since “HOLD-A” is executed twice, the count counter 140A is incremented by two. Also, OPECODE-
Since A is executed twice, HOLDFLG = 1 is output, and the latter half data is selectively output as PC-A from the high-speed conversion unit 160.
【００２６】前記動作をシーケンスサイクル２〜７まで
繰り返す。シーケンスサイクル８では、前サイクルまで
に１４回「ＨＯＬＤ-Ａ」を実行しているので、ここで
の２回目の「ＨＯＬＤ-Ａ」が最後となる。つまり、シ
ーケンスサイクル８で実行すべきＯＰＥＣＯＤＥは「Ｈ
ＯＬＤ-Ａ／ＨＯＬＤＡ（ｌａｓｔ）」である。図中は
「ＨＯＬＤ-Ａ」を後２回実行するという意味で「ＨＯ
ＬＤ-Ａ（ｌａｓｔ-１）」とした。この場合次のサイク
ルでプログラムカウンタがとるべき値は、ＰＣ-Ａの次
のアドレスとなり、選択回路１２１Ａが出力する選択デ
ータ１０Ａは（ＰＣ-Ａ）＋１とする。また選択回路１
２１Ｂが出力する選択データ１０Ｂも同様に（ＰＣ-
Ｂ）＋１とする。また、ＨＯＬＤＦＬＧ＝１として高速
変換部１６０が後半に出力するデータはＰＣ-Ａであ
る。The above operation is repeated from sequence cycles 2 to 7. In sequence cycle 8, "HOLD-A" has been executed 14 times before the previous cycle, and thus the second "HOLD-A" is the last. That is, the OPECODE to be executed in sequence cycle 8 is “H
OLD-A / HOLDA (last) ". In the figure, "HOLD-A" is executed two times later,
LD-A (last-1) ". In this case, the value to be taken by the program counter in the next cycle is the next address of PC-A, and the selection data 10A output from the selection circuit 121A is (PC-A) +1. Select circuit 1
Similarly, the selection data 10B output from the 21B is (PC-
B) +1. The data output by the high-speed conversion unit 160 in the latter half with HOLDFLG = 1 is PC-A.
【００２７】シーケンスサイクル９では、ＯＰＥＣＯＤ
Ｅ-Ａが「ＮＥＸＴ」、ＯＰＥＣＯＤＥ-Ｂが「ＪＭＰ-
Ｂ」であるので連続する２回のＯＰＥＣＯＤＥは、「Ｎ
ＥＸＴ／ＪＭＰ-Ｂ」となる。ここでＯＰＥＣＯＤＥ-
Ａ、ＯＰＥＣＯＤＥ-Ｂはそれぞれシーケンス制御メモ
リ１０１Ａ、１０１Ｂが出力するＯＰＥＣＯＤＥとす
る。これにより次のサイクルでプログラムカウンタがと
るべき値は「ＪＭＰ-Ｂ」の分岐先であるＯＰＥＲＡＮ
Ｄ-Ｂとなり、選択データ１０ＡはＯＰＥＲＡＮＤ-Ｂと
する。選択データ１０Ｂは、（プログラムカウンタＡ）
＋１とするために、（ＯＰＥＲＡＮＤ-Ｂ）＋１とす
る。ＯＰＥＣＯＤＥ-Ａ，ＯＰＥＣＯＤＥ-Ｂ共に実行し
たので、後半の出力データをＰＣ-Ｂとするために、Ｈ
ＯＬＤＦＬＧ信号、ＪＭＰＦＬＧ信号ともに０を高速変
換部１６０へ供給する。また、「ＪＭＰ-Ｂ」を１回実
行するので計数カウンタＢを＋１する。In sequence cycle 9, OPECOD
EA is "NEXT", OPECODE-B is "JMP-
B ”, two consecutive OPECODEs are“ N
EXT / JMP-B ". Here OPECODE-
A and OPECODE-B are OPECODEs output from the sequence control memories 101A and 101B, respectively. As a result, the value to be taken by the program counter in the next cycle is OPERAN, which is the branch destination of “JMP-B”.
DB, and the selected data 10A is OPERAND-B. The selection data 10B is (program counter A)
(OPERAND-B) +1 is set to obtain +1. Since both OPECODE-A and OPECODE-B have been executed, H
0 is supplied to the high-speed conversion unit 160 for both the OLDFLG signal and the JMPFLG signal. Also, since "JMP-B" is executed once, the count counter B is incremented by one.
【００２８】前記動作をシーケンスサイクル１０〜２３
まで繰り返す。シーケンスサイクル２４では、前サイク
ルまでに１５回「ＪＭＰ-Ｂ」を実行しているので、こ
こでの「ＪＭＰ-Ｂ」が最後となる。ここでは「ＪＭＰ-
Ｂ」は「ＮＥＸＴ」と同様な動作をするため、次のサイ
クルでプログラムカウンタがとるべき値は、選択回路１
２１Ａが出力する選択データ１０Ａは内蔵の加算器で＋
２した値、即ち（ＰＣ-Ａ）＋２とし、選択回路１２１
Ｂが出力する選択データ１０Ｂも同様に（ＰＣ-Ｂ）＋
２とする。The above operation is performed in sequence cycles 10 to 23.
Repeat until In the sequence cycle 24, since “JMP-B” has been executed 15 times before the previous cycle, “JMP-B” here is the last. Here, "JMP-
B "performs the same operation as" NEXT ", so the value to be taken by the program counter in the next cycle depends on the selection circuit 1
The selection data 10A output from 21A is +
The value obtained by multiplying by two, that is, (PC-A) +2,
Similarly, the selection data 10B output by B is (PC-B) +
Let it be 2.
【００２９】ところで第６図（ａ）に示す本発明のパタ
ーンプログラムと、第３図（ａ）に示す従来のパターン
プログラムとは同一パターンプログラムが使用されてい
て、従来と同様なシーケンス制御を行える事がわかる。
この点において従前の膨大な本数のパターンプログラム
の資源をそのまま適用して２倍速で動作可能となる大き
な利点を有していることが判る。By the way, the same pattern program is used for the pattern program of the present invention shown in FIG. 6A and the conventional pattern program shown in FIG. I understand that.
In this regard, it can be seen that there is a great advantage that the operation can be performed at twice the speed by applying the resources of the conventional huge number of pattern programs as they are.
【００３０】なお、第５図は、本発明のＯＰＥＣＯＤＥ
-Ａ／Ｂ／Ｃの状況により、プログラムカウンタ１１１
Ａ、１１１Ｂに与える選択データ１０Ａ、１０Ｂの関係
図、及び高速変換部１６０が後半に出力するデータを選
択するためのＪＭＰＦＬＧ、ＨＯＬＤＦＬＧの関係図を
まとめたものである。即ち、第５図（１）は「ＨＯＬＤ
（ｌａｓｔ）」，「ＪＭＰ（ｌａｓｔ）」を「ＮＥＸ
Ｔ」とみなすことができ、上述した「ＮＥＸＴ／ＪＭＰ
（ｌａｓｔ）」と同様な動作である。第５図（２）は
「ＮＥＸＴ／ＨＯＬＤ」の動作であり、次のサイクルで
プログラムカウンタがとるべき値はＰＣ-ＢであるがＰ
Ｃ-Ｂ＝（ＰＣ-Ａ）＋１であることより、選択データ１
０Ａは（ＰＣ-Ａ）＋１、選択データ１０Ｂは（ＰＣ-
Ｂ）＋１とする。第５図（３）は上で述べた「ＮＥＸＴ
／ＪＭＰ」の動作である。第５図（４）は上で述べた
「ＨＯＬＤ／ＨＯＬＤ」の動作である。第５図（５）は
上で述べた「ＨＯＬＤ／ＨＯＬＤ（ｌａｓｔ）」の動作
である。FIG. 5 shows the OPECODE of the present invention.
-Depending on the status of A / B / C, the program counter 111
7A and 7B summarize the relationship between the selection data 10A and 10B given to A and 111B and the relationship between JMPFLG and HOLDFLG for selecting the data to be output in the latter half by the high-speed conversion unit 160. That is, FIG. 5 (1) shows “HOLD
(Last) ”and“ JMP (last) ”to“ NEX
T "and" NEXT / JMP "described above.
(Last) ". FIG. 5 (2) shows the operation of “NEXT / HOLD”. The value to be taken by the program counter in the next cycle is PC-B, but P
Since CB = (PC-A) +1, selection data 1
0A is (PC-A) +1 and selected data 10B is (PC-A).
B) +1. FIG. 5 (3) shows the “NEXT” described above.
/ JMP ”operation. FIG. 5 (4) shows the operation of the above-mentioned "HOLD / HOLD". FIG. 5 (5) shows the operation of “HOLD / HOLD (last)” described above.
【００３１】第５図（６），（７），（８）はＯＰＥＣ
ＯＤＥ-Ａが「ＪＭＰ」の場合の動作であり、この場合
連続する２回のＯＰＥＣＯＤＥはＯＰＥＣＯＤＥ-Ａと
「ＪＭＰ」により分岐した先のＯＰＥＣＯＤＥである。
これに対応するのがシーケンス制御メモリ１０１Ｃであ
り、ここには分岐先の命令が格納されている。そのた
め、連続する２回のＯＰＥＣＯＤＥはＯＰＥＣＯＤＥ-
ＡとＯＰＥＣＯＤＥ-Ｃとなり、（６）は「ＪＭＰ／Ｎ
ＥＸＴ」、（７）は「ＪＭＰ／ＨＯＬＤ」、（８）は
「ＪＭＰ／ＪＭＰ」となる。高速化する時の後半のデー
タは第５図（６），（７），（８）ともＯＰＥＲＡＮＤ
-Ａとなるので、ＪＭＰＦＬＧ＝１とする。選択データ
１０Ａは第５図（６）（ＯＰＥＲＡＮＤ-Ａ）＋１、
（７）ＯＰＥＲＡＮＤ-Ａ、（８）ＯＰＥＲＡＮＤ-Ｃと
なり、選択データ１０Ｂはそれぞれ選択データ１０Ａに
＋１した値とする。FIGS. 5 (6), (7) and (8) show OPEC.
This is an operation when ODE-A is “JMP”. In this case, two consecutive OPECODEs are OPECODEs branched by OPECODE-A and “JMP”.
Corresponding to this is the sequence control memory 101C, in which the instruction at the branch destination is stored. Therefore, two consecutive OPECODEs are OPECODE-
A and OPECODE-C, and (6) shows "JMP / N
"EXT", (7) is "JMP / HOLD", and (8) is "JMP / JMP". The data in the latter half when speeding up is OPERAND in FIGS. 5 (6), (7) and (8).
Since -A, JMPFLG = 1. The selection data 10A is shown in FIG. 5 (6) (OPERAND-A) +1,
(7) OPERAND-A, (8) OPERAND-C, and the selected data 10B is a value obtained by adding +1 to the selected data 10A.
【００３２】第５図の関係図の様にシーケンスを制御す
る事により、ＮＥＸＴ／ＨＯＬＤ／ＪＭＰの機能をもつ
シーケンス制御部１００を１分周クロックサイクル内に
２回分のＯＰＥＣＯＤＥを実行可能となる。ＯＰＥＲＡ
ＮＤ＋２の加算機能等のために、選択回路１２１Ａ、１
２１Ｂの機能が従来に比べて多くなるが、これはデコー
ド回路１３５と並行して処理可能なためタイミング的に
ネックにはならない。また、デコード回路１３５も従来
に比べて複雑になるが、ＯＰＥＣＯＤＥＡ／Ｂ／Ｃは並
行してデコード可能であり、分周クロックで動作可能で
ある。By controlling the sequence as shown in the relationship diagram of FIG. 5, the sequence controller 100 having the NEXT / HOLD / JMP function can execute two OPECODEs within one divided clock cycle. OPERA
The selection circuits 121A, 121A, 1
Although the function of the 21B is increased as compared with the conventional one, it can be processed in parallel with the decoding circuit 135 and does not become a bottleneck in timing. Although the decoding circuit 135 is more complicated than the conventional one, OPECODEA / B / C can be decoded in parallel and can be operated with a divided clock.
【００３３】尚、高速変換部１６０以降のパターン発生
部２００は、２倍速の動作クロックで動作させるが、上
述したシーケンス制御部１００のように分岐条件をデコ
ードし次のプログラムカウンタを選択する等の伝播遅延
に伴うタイミング的なネックが無く２倍速で動作させる
ことは容易である。The pattern generation unit 200 after the high-speed conversion unit 160 operates at a double speed operation clock. However, like the sequence control unit 100 described above, the branch condition is decoded and the next program counter is selected. It is easy to operate at 2 × speed without any timing bottleneck due to propagation delay.
【００３４】上述発明の構成によれば、シーケンス制御
部１００において２つのＯＰＥＣＯＤＥを同時に実行す
るシーケンス制御手段を具備する構成としたことによ
り、１分周クロックサイクル中に２つのシーケンス制御
の実行が可能となり、これを動作クロックに同期して出
力することで２倍速のシーケンス制御が実現できる大き
な利点が得られる。According to the configuration of the invention described above, the sequence control unit 100 is provided with the sequence control means for simultaneously executing two OPECODEs, so that two sequence controls can be executed during one divided clock cycle. By outputting this in synchronization with the operation clock, a great advantage that double-speed sequence control can be realized is obtained.
【００３５】[0035]
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、シ
ーケンス制御部１００において２つのＯＰＥＣＯＤＥを
同時に実行するシーケンス制御手段を具備する構成とし
たことにより、１分周クロックサイクル中に２つのシー
ケンス制御の実行が可能となる利点が得られる。これを
倍速の動作クロックでリタイミングした高速ＰＣ信号１
０５をパターン発生部２００へ供給することで従来比で
２倍速のシーケンス制御が実現できる大きな利点が得ら
れる。更に、本発明のパターンプログラムと、従来のパ
ターンプログラムとは同一パターンプログラムが使用可
能であるから、従前の膨大な本数のパターンプログラム
の資源をそのまま適用し、２倍速で動作可能となる利点
も有している。According to the present invention, the following effects can be obtained from the above description. According to the configuration of the present invention described above, the sequence control unit 100 includes the sequence control means for simultaneously executing two OPECODEs, thereby enabling the execution of two sequence controls during one divided clock cycle. Is obtained. High-speed PC signal 1
By supplying 05 to the pattern generation unit 200, a great advantage is obtained in that sequence control at twice the speed as compared with the related art can be realized. Further, since the same pattern program can be used as the pattern program of the present invention and the conventional pattern program, there is also an advantage that the resources of the previously enormous number of pattern programs can be applied as they are and operation can be performed at double speed. doing.
【図１】 半導体試験装置の構成図である。FIG. 1 is a configuration diagram of a semiconductor test apparatus.
【図２】 従来の、パターン発生器の原理ブロック構成
図である。FIG. 2 is a block diagram showing the principle of a conventional pattern generator.
【図３】 従来の、パターンプログラム例とこの制御説
明図である。FIG. 3 is a diagram illustrating an example of a conventional pattern program and a control explanatory diagram thereof.
【図４】 本発明の、パターン発生器のブロック構成図
である。FIG. 4 is a block diagram of a pattern generator according to the present invention.
【図５】 本発明の、ＯＰＥＣＯＤＥ-Ａ／Ｂ／Ｃとプ
ログラムカウンタの選択データとＪＭＰＦＬＧ、ＨＯＬ
ＤＦＬＧの関係図である。FIG. 5 shows OPECODE-A / B / C, program counter selection data, JMPFLG, and HOL according to the present invention.
It is a relation diagram of DFLG.
【図６】 本発明の、パターンプログラム例とこのパタ
ーン格納方法である。FIG. 6 shows an example of a pattern program and a method of storing the pattern according to the present invention.
【図７】 本発明の、シーケンス動作説明図である。FIG. 7 is an explanatory diagram of a sequence operation according to the present invention.
【図８】 従来の、シーケンス動作図である。FIG. 8 is a conventional sequence operation diagram.
１０１，１０１Ａ，１０１Ｂ，１０１Ｃ シーケンス制
御メモリ １１１，１１１Ａ，１１１Ｂ プログラムカウンタ １００ シーケンス制御部 １２１，１２１Ａ，１２１Ｂ 選択回路 １３０，１３５ デコード回路 １４０Ａ，１４０Ｂ 計数カウンタ １５０ フリップ・フロップ １６０ 高速変換部 １９０ 分周器 ２００ パターン発生部 ２１０ パターン発生制御メモリ ２２０ データ演算回路101, 101A, 101B, 101C Sequence control memory 111, 111A, 111B Program counter 100 Sequence control unit 121, 121A, 121B Selection circuit 130, 135 Decoding circuit 140A, 140B Count counter 150 Flip flop 160 High speed conversion unit 190 Frequency divider 200 pattern generation unit 210 pattern generation control memory 220 data operation circuit
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成９年８月１８日[Submission date] August 18, 1997
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【書類名】 明細書[Document Name] Statement
【発明の名称】 半導体試験装置[Title of the Invention] Semiconductor test equipment
【特許請求の範囲】[Claims]
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体試験装置
で使用されるパターン発生器の高速化に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed pattern generator used in a semiconductor test apparatus.
【０００２】[0002]
【従来の技術】従来技術例について第１図の半導体試験
装置の構成図と、第２図のパターン発生器の原理ブロッ
ク構成図と、第３図のパターンプログラム例とこの制御
説明図と、第８図のシーケンス動作図を示して説明す
る。2. Description of the Related Art FIG. 1 is a block diagram showing the configuration of a semiconductor test apparatus, FIG. 2 is a block diagram showing the principle of a pattern generator, FIG. A description will be given with reference to the sequence operation diagram of FIG.
【０００３】第１図に示すように被試験デバイス（ＤＵ
Ｔ）の試験は、パターン発生器から発生されるパターン
信号に従いＤＵＴ（例えばメモリデバイス）に対して書
き込みを行なった後、ＤＵＴの内容を読みだし、この読
み出し信号とパターン発生器が発生する期待値信号を論
理比較部にて比較し良否判定をする事により行なわれ
る。ここで、タイミング発生部は各種タイミング用のク
ロック信号を発生し、波形整形部はパターン信号を受け
て所定に波形整形してＤＵＴへ供給する。As shown in FIG. 1, a device under test (DU)
In the test of T), after writing to a DUT (for example, a memory device) in accordance with a pattern signal generated from the pattern generator, the contents of the DUT are read, and the read signal and an expected value generated by the pattern generator are read. This is performed by comparing the signals in the logical comparison unit and determining the quality. Here, the timing generation section generates clock signals for various timings, and the waveform shaping section receives the pattern signal, shapes the waveform in a predetermined manner, and supplies the shaped signal to the DUT.
【０００４】次にパターン発生器の内部動作について第
２図を示して説明する。パターン発生器は、大きく分け
て、パターン発生部２００へアドレス信号１８０を発生
供給するシーケンス制御部１００と、このアドレス信号
１８０を受けて実際のパターン信号２８０を発生出力す
るパターン発生部２００から構成される。Next, the internal operation of the pattern generator will be described with reference to FIG. The pattern generator is roughly divided into a sequence control unit 100 for generating and supplying an address signal 180 to the pattern generation unit 200, and a pattern generation unit 200 for receiving the address signal 180 and generating and outputting an actual pattern signal 280. You.
【０００５】シーケンス制御部１００は、シーケンス制
御メモリ１０１と、プログラムカウンタ１１１と、選択
回路１２１と、デコード回路１３０と、計数カウンタ１
４０Ａ、１４０Ｂと、パイプライン用フリップ・フロッ
プ１５０とで成る。シーケンス制御部１００からのアド
レス信号１８０の発生は、マイクロプログラム（以後パ
ターンプログラムと称す）により発生制御していて、あ
らかじめパターンプログラムをシーケンス制御メモリ１
０１内に格納しておき、プログラムカウンタ１１１に開
始アドレスを与える事により実行開始する。The sequence control unit 100 includes a sequence control memory 101, a program counter 111, a selection circuit 121, a decode circuit 130, a count counter 1
40A, 140B and a pipeline flip-flop 150. The generation of the address signal 180 from the sequence control unit 100 is controlled by a microprogram (hereinafter, referred to as a pattern program).
01, and execution is started by giving a start address to the program counter 111.
【０００６】シーケンス制御メモリ１０１は、第３図
（ａ）に示すパターンプログラムが格納される。オペコ
ード（ＯＰＥＣＯＤＥ）は次サイクルのプログラムカウ
ンタの値を決定する命令コードである。オペランド（Ｏ
ＰＥＲＡＮＤ）はオペコード（ＯＰＥＣＯＤＥ）が分岐
命令の場合に分岐先を示す分岐先アドレスデータであ
る。The sequence control memory 101 stores a pattern program shown in FIG. Opeco
The code ( OPECODE ) is an instruction code for determining the value of the program counter in the next cycle. Operand ( O
PERAND ) is branch destination address data indicating a branch destination when the operation code ( OPECODE ) is a branch instruction.
You .
【０００７】プログラムカウンタ１１１は、シーケンス
制御メモリ１０１の読出しアドレスを指示するものであ
り、自身は、選択回路１２１からの選択された選択デー
タ１０を受けてロードして所定アドレスあるいは同一ア
ドレスあるいは次のアドレスへジャンプ（ＪＭＰ）す
る。また同時にプログラムカウンタ１１１の出力データ
ＰＣを同期用のパイプライン用フリップ・フロップ１５
０を介してパターン発生部２００へ供給する。デコード
回路１３０は、シーケンス制御メモリ１０１からのＯＰ
ＥＣＯＤＥを受けて、計数カウンタ１４０Ａ、１４０Ｂ
の計数を制御し、またこの各計数カウンタ１４０Ａ、１
４０Ｂからの計数終了を受けて選択回路１２１へ供給す
る選択信号１２を制御する。選択回路１２１は、デコー
ド回路１３０からの選択信号１２を受けてプログラムカ
ウンタ１１１の値、あるいは内部の加算器でこれを＋１
した値、あるいはシーケンス制御メモリ１０１からのオ
ペランド（ＯＰＥＲＡＮＤ）を選択した選択データ１０
をプログラムカウンタ１１１へ供給してロードする。計
数カウンタ１４０Ａ、１４０Ｂは、ループ回数の計数用
で２チャンネル設けた例であり、デコード回路１３０を
介して所定回数の計数を行い、計数終了信号をデコード
回路１３０に供給する。上述原理構成によりシーケンス
制御メモリに格納されている命令に従い次のサイクルの
プログラムカウンタの動作を決定する。この結果プログ
ラムカウンタ１１１の出力データＰＣは複雑な動作をす
る。The program counter 111 designates a read address of the sequence control memory 101. The program counter 111 receives the selected data 10 selected from the selection circuit 121 and loads it to load a predetermined address or the same address or the next address. Jump to the address (JMP). At the same time, the output data PC of the program counter 111 is synchronized with the flip-flop 15 for the pipeline for synchronization.
0 to the pattern generation unit 200. The decoding circuit 130 outputs the OP from the sequence control memory 101.
In response to the ECODE, the counters 140A, 140B
Of each of the counters 140A,
The selection signal 12 supplied to the selection circuit 121 is controlled in response to the end of counting from 40B. The selection circuit 121 receives the selection signal 12 from the decoding circuit 130, and increases the value of the program counter 111 or +1 by an internal adder.
O from the value or sequence control memory 101,
Selection data 10 that selected Perland (OPERAND)
Is supplied to the program counter 111 and loaded. The count counters 140A and 140B are examples in which two channels are provided for counting the number of loops. The count counters 140A and 140B perform a predetermined number of counts via the decode circuit 130 and supply a count end signal to the decode circuit 130. The operation of the program counter in the next cycle is determined according to the instruction stored in the sequence control memory according to the above-described principle configuration. As a result, the output data PC of the program counter 111 performs a complicated operation.
【０００８】一方パターン発生部２００は、内部にパタ
ーン発生制御メモリ２１０とデータ演算回路２２０を有
していて、シーケンス制御部１００が発生した複雑なア
ドレス信号１８０をパターン発生制御メモリ２１０のア
ドレス入力として受けて、このアドレス内容の読み出し
データをデータ演算回路２２０に供給し、所定演算ある
いはそのままのデータをパターン信号２８０として外部
に出力する。尚、上述動作は全て、タイミング発生部か
ら発生されるクロック信号に同期して動作することは言
うまでもない。On the other hand, the pattern generation section 200 has a pattern generation control memory 210 and a data operation circuit 220 therein, and uses a complicated address signal 180 generated by the sequence control section 100 as an address input of the pattern generation control memory 210. In response, the read data of the address content is supplied to the data operation circuit 220, and a predetermined operation or the data as it is output to the outside as a pattern signal 280. It goes without saying that all of the above operations operate in synchronization with the clock signal generated from the timing generator.
【０００９】次にシーケンス制御部１００のパターンプ
ログラムの具体的制御動作例について、第３図のパター
ンプログラム例とこの制御説明図と、第８図のシーケン
ス動作図を示して説明する。第３図（ａ）はシーケンス
制御に注目したパターンプログラム例である。この図
で、「ＮＥＸＴ」はプログラムカウンタの値を＋１する
命令であり、「ＨＯＬＤ-Ａ １６」はそのアドレスを
１６回繰り返し、ＨＯＬＤ回数の計数には計数カウンタ
１４０Ａの使用を意味する。「ＪＭＰ-Ｂ１６ ＃１」
とは、シーケンス制御メモリ１０１のアドレス＃１へ１
５回分岐を繰返し、１６回目で次のアドレス（＋１）に
進み、ＪＭＰ回数の計数に計数カウンタ１４０Ｂの使用
を意味する。またオペコード（ＯＰＥＣＯＤＥ）は一般
に良く使われるＮＥＸＴ，ＨＯＬＤ，ＪＭＰを使用する
例とし、また説明を簡単にするために、２つの計数カウ
ンタ１４０Ａ、１４０Ｂを使用するパターンプログラム
例として以下説明する。Next, an example of a specific control operation of the pattern program of the sequence control section 100 will be described with reference to an example of a pattern program in FIG. 3, a control explanatory diagram thereof, and a sequence operation diagram of FIG. FIG. 3A is an example of a pattern program focusing on sequence control. In this figure, "NEXT" is an instruction for incrementing the value of the program counter by "1", and "HOLD-A 16" repeats the address 16 times, and means that the count counter 140A is used for counting the number of HOLDs. "JMP-B16 # 1"
Means that the address # 1 of the sequence control memory 101 is 1
The branch is repeated five times, and the 16th cycle advances to the next address (+1), which means that the count counter 140B is used for counting the number of times of JMP. The operation code ( OPECODE ) will be described below as an example using NEXT, HOLD, and JMP, which are commonly used, and for simplicity, as a pattern program example using two counters 140A and 140B.
【００１０】先ず、第３図（ａ）の「ＳＴＡＲＴ ＃
０」記述によりシーケンス制御メモリ１０１の開始アド
レスは＃０から開始される。アドレス＃０のＨＯＬＤ-
Ａ命令により、プログラムカウンタ１１１は１５サイク
ル期間アドレス＃０を繰り返す（第８図のサイクル１〜
１５）。この間ＨＯＬＤ-Ａ命令を一回実行毎に計数カ
ウンタ１４０Ａの値は１つずつ加算される。やがて計数
カウンタ１４０Ａの値が１６となるサイクル１６でＨＯ
ＬＤ-Ａの最後である事を認識して、選択データ１０を
ＰＣ＋１（プログラムカウンタ１１１の値を＋１した
値）にする。サイクル１７ではアドレス＃１のＮＥＸＴ
命令により、次サイクルのプログラムカウンタ１１１の
値を＃２（ＰＣ＋１）とする。サイクル１８ではアドレ
ス＃２のＪＭＰ-Ｂ命令により、次のサイクルのプログ
ラムカウンタ１１１の値をＯＰＥＲＡＮＤの値＃１をロ
ードしてそのアドレス＃１へジャンプし、計数カウンタ
１４０Ｂを１つ加算する。以後サイクル１７、１８の動
作を１５回繰り返し、１６回目となる４８サイクルで、
ＪＭＰ-Ｂの最後である事を認識して、次サイクルのプ
ログラムカウンタ１１１の値をＰＣ＋１したアドレス＃
３に進める。以後同様にしてシーケンス制御は行われ
る。これらの動作は、オペコード（ＯＰＥＣＯＤＥ）、
計数カウンタ１４０Ａ、１４０Ｂの状態により、デコー
ド回路１３０が発生する所定の選択信号１２に従って、
選択回路１２１でオペランド（ＯＰＥＲＡＮＤ），ＰＣ
値，ＰＣ＋１値（選択回路１２１内で生成）のいずれか
が選択され、次のプログラムカウンタ１１１の値が決ま
る。First, “START #” in FIG.
According to the description “0”, the start address of the sequence control memory 101 starts from # 0. HOLD- of address # 0
The A instruction causes the program counter 111 to repeat the address # 0 for a period of 15 cycles (cycles 1 to 5 in FIG.
15). During this time, the value of the counter 140A is incremented by one each time the HOLD-A instruction is executed once. Eventually, in cycle 16 when the value of the count counter 140A becomes 16, HO
Recognizing that it is the last of the LD-A, the selected data 10 is set to PC + 1 (a value obtained by adding +1 to the value of the program counter 111). In cycle 17, NEXT of address # 1
According to the instruction, the value of the program counter 111 in the next cycle is set to # 2 (PC + 1). In the cycle 18, the value of the program counter 111 in the next cycle is loaded with the value # 1 of the OPERAND by the JMP-B instruction of the address # 2, jumped to the address # 1, and the count counter 140B is incremented by one. Thereafter, the operations of cycles 17 and 18 are repeated 15 times, and in the 48th cycle of the 16th cycle,
Recognizing that it is the end of JMP-B, the address # obtained by adding PC + 1 to the value of the program counter 111 in the next cycle
Proceed to 3. Thereafter, the sequence control is performed in the same manner. These operations are: opcode ( OPECODE ) ,
According to the state of count counters 140A and 140B, according to predetermined selection signal 12 generated by decode circuit 130,
In the selection circuit 121, the operand ( OPERAND ) , PC
Either the value or the PC + 1 value (generated in the selection circuit 121) is selected, and the value of the next program counter 111 is determined.
【００１１】[0011]
【発明が解決しようとする課題】上述で説明した様に、
シーケンス制御ではプログラムカウンタ１１１の値をオ
ペコード（ＯＰＥＣＯＤＥ）により制御し、次のクロッ
クサイクルのプログラムカウンタ１１１の値を決定する
動作を毎サイクル行う制御形態である。このため、プロ
グラムカウンタ１１１→シーケンス制御メモリ１０１→
デコード回路１３０→選択回路１２１→プログラムカウ
ンタ１１１への一巡する信号伝播経路を１クロックサイ
クル内で動作させる必要があり、この伝播遅延の制限故
に動作可能なクロック周波数に限界があり、更なる高速
化する事が困難であった。As explained above,
O the value of the program counter 111 is a sequence control
This is a control mode in which control is performed by a pecode ( OPECODE ) and an operation of determining the value of the program counter 111 in the next clock cycle is performed every cycle. Therefore, the program counter 111 → the sequence control memory 101 →
It is necessary to operate a signal propagation path that goes from the decoding circuit 130 to the selection circuit 121 to the program counter 111 within one clock cycle, and there is a limit to the operable clock frequency due to the limitation of the propagation delay. It was difficult to do.
【００１２】そこで、本発明が解決しようとする課題
は、シーケンス制御の２命令を同時に実行するシーケン
ス制御手段を用いて、全体としてのシーケンス制御を従
来比で２倍速で動作可能とするパターン発生器とした半
導体試験装置を提供することである。[0012] Therefore, an object of the present invention is to provide, with a sequence control means for executing two instructions of the sequence control simultaneously, follow the sequence control of the whole
It is an object of the present invention to provide a semiconductor test apparatus which is a pattern generator capable of operating at twice the speed of a conventional one.
【００１３】[0013]
【課題を解決するための手段】第４図は、本発明に係る
解決手段を示している。第１に、上記課題を解決するた
めに、本発明の構成では、従来比で２倍程度の速度を有
する基準クロックを２分周した分周クロックを出力する
分周器１９０の手段を具備し、分周クロックによりシー
ケンス制御部のマイクロプログラムの２命令を同時に実
行する２命令同時実行手段を具備し、前記２命令同時実
行手段により、同時実行した結果の出力データを分周ク
ロックの前半期間と後半期間に分け、上記基準クロック
に同期して出力する高速変換部１６０の手段を具備する
パターン発生器の構成手段である。FIG. 4 shows a solution according to the present invention. First, in order to solve the above-mentioned problem, the configuration of the present invention has a speed that is about twice as fast as that of the related art.
2 instructions simultaneously for dividing comprises means divider 190 which outputs a clock, real <br/> row two instructions simultaneously in the microprogram sequence controller by divided clock of the reference clock divided by 2 to The high-speed conversion unit 160 that includes an execution unit, divides the output data resulting from the simultaneous execution into the first half period and the second half period of the divided clock by the two-instruction simultaneous execution unit, and outputs the divided data in synchronization with the reference clock. It is a configuration means of a pattern generator provided.
【００１４】上述マイクロプログラムの２命令同時実行
手段としては、第１のプログラムカウンタ１１１Ａから
の出力をアドレス信号として受けて、アドレスの内容を
読み出して、第１の選択回路１２１Ａと第２の選択回路
１２１Ｂと高速変換部１６０へオペランドＡ（ＯＰＥＲ
ＡＮＤ-Ａ）を供給し、デコード回路１３５へオペコー
ドＡ（ＯＰＥＣＯＤＥ-Ａ）を供給する第１のシーケン
ス制御メモリ１０１Ａを具備し、第２のプログラムカウ
ンタ１１１Ｂからの出力をアドレス信号として受けて、
第１の選択回路１２１Ａと第２の選択回路１２１Ｂへオ
ペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）を供給し、デコード
回路１３５へオペコードＢ（ＯＰＥＣＯＤＥ-Ｂ）を供
給する第２のシーケンス制御メモリ１０１Ｂを具備し、
第１のプログラムカウンタ１１１Ａからの出力をアドレ
ス信号として受けて、第１の選択回路１２１Ａと第２の
選択回路１２１ＢへオペランドＣ（ＯＰＥＲＡＮＤ-
Ｃ）を供給し、デコード回路１３５へオペコードＣ（Ｏ
ＰＥＣＯＤＥ-Ｃ）を供給する第３のシーケンス制御メ
モリ１０１Ｃを具備し、第１のプログラムカウンタ１１
１Ａの出力データ（ＰＣ-Ａ）と、第１のシーケンス制
御メモリ１０１Ａが出力するオペランドＡ（ＯＰＥＲＡ
ＮＤ-Ａ）と、第２のシーケンス制御メモリ１０１Ｂが
出力するオペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）と、第３
のシーケンス制御メモリ１０１Ｃが出力するオペランド
Ｃ（ＯＰＥＲＡＮＤ-Ｃ）とを選択入力端に受けて、デ
コード回路１３５の選択制御信号１２Ａの選択制御を受
けて、出力するデータ１０Ａは選択制御の条件により何
れかのデータ（ＰＣ-Ａ、ＰＣ-Ａ＋１、ＰＣ-Ａ＋２、
ＯＰＥＲＡＮＤ-Ａ、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥＲ
ＡＮＤ-Ｂ、ＯＰＥＲＡＮＤ-Ｃ）を選択出力する第１の
選択回路１２１Ａを具備し、前記選択出力データを受け
て分周クロックで同期した後、この出力データ（ＰＣ-
Ａ）をアドレスとして第１のシーケンス制御メモリ１０
１Ａと第３のシーケンス制御メモリ１０１Ｃと第１の選
択回路１２１Ａと高速変換部１６０へ供給する第１のプ
ログラムカウンタ１１１Ａを具備する。そして第２のプ
ログラムカウンタ１１１Ｂの出力データ（ＰＣ-Ｂ）
と、第１のシーケンス制御メモリ１０１Ａが出力するオ
ペランドＡ（ＯＰＥＲＡＮＤ-Ａ）と、第２のシーケン
ス制御メモリ１０１Ｂが出力するオペランドＢ（ＯＰＥ
ＲＡＮＤ-Ｂ）と、第３のシーケンス制御メモリ１０１
Ｃが出力するオペランドＣ（ＯＰＥＲＡＮＤ-Ｃ）とを
選択入力端に受けて、デコード回路１３５の選択制御信
号１２Ｂの選択制御を受けて、出力するデータ１０Ｂは
選択制御の条件により何れかのデータ（ＰＣ-Ｂ、ＰＣ-
Ｂ＋１、ＰＣ-Ｂ＋２、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥ
ＲＡＮＤ-Ａ＋２、ＯＰＥＲＡＮＤ-Ｂ＋１、ＯＰＥＲＡ
ＮＤ-Ｃ＋１）を選択出力する第２の選択回路１２１Ｂ
を具備し、前記選択出力データを受けて分周クロックで
同期した後、この出力データ（ＰＣ-Ｂ）をアドレスと
して第２のシーケンス制御メモリ１０１Ｂと第２の選択
回路１２１Ｂと高速変換部１６０へ供給する第２のプロ
グラムカウンタ１１１Ｂを具備し、第１、第２、第３シ
ーケンス制御メモリ１０１Ａ、１０１Ｂ、１０１Ｃから
のオペコード（ＯＰＥＣＯＤＥ-Ａ、ＯＰＥＣＯＤＥ-
Ｂ、ＯＰＥＣＯＤＥ-Ｃ）と少なくとも１個の計数カウ
ンタ１４０Ａ、１４０Ｂのデータを受けて、高速変換部
１６０へ選択制御信号ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを
供給し、少なくとも１個の計数カウンタ１４０Ａ、１４
０Ｂへ計数制御信号を供給し、第１、第２の選択回路１
２１Ａ、１２１Ｂへ選択制御信号１２Ａ、１２Ｂを供給
するデコード回路１３５を具備する構成手段がある。こ
れにより、シーケンス制御部１００はマイクロプログラ
ムの２命令の同時実行が実現できる。As means for simultaneously executing the two instructions of the microprogram, the output from the first program counter 111A is received as an address signal, the contents of the address are read, and the first and second selection circuits 121A and 121A are read out. 121B and the operand A (OPER) to the high-speed conversion unit 160.
AND-A), and a first sequence control memory 101A for supplying an operation code A (OPECODE-A) to the decoding circuit 135. The first sequence control memory 101A receives an output from the second program counter 111B as an address signal.
A second sequence control memory 101B for supplying an operand B (OPERAND-B) to the first selection circuit 121A and the second selection circuit 121B and supplying an operation code B (OPECODE-B) to the decoding circuit 135;
The output from the first program counter 111A is received as an address signal, and the operand C (OPERAND-) is supplied to the first selection circuit 121A and the second selection circuit 121B.
C) and supplies the operation code C (O
PECODE-C), and a third sequence control memory 101C for supplying the first program counter 11C.
1A output data (PC-A) and an operand A (OPERA) output from the first sequence control memory 101A.
ND-A), an operand B (OPERAND-B) output from the second sequence control memory 101B, and a third
Receiving the operand C (OPERAND-C) output from the sequence control memory 101C at the selection input terminal and receiving the selection control of the selection control signal 12A of the decoding circuit 135, the output data 10A depends on the condition of the selection control. Data (PC-A, PC-A + 1, PC-A + 2,
OPERAND-A, OPERAND-A + 1, OPER
AND-B, OPERAND-C) for selecting and outputting the output data (PC-PC) after receiving the selected output data and synchronizing with the divided clock.
A) with the first sequence control memory 10 as an address
1A, a third sequence control memory 101C, a first selection circuit 121A, and a first program counter 111A supplied to the high-speed conversion unit 160. And the output data (PC-B) of the second program counter 111B
, An operand A (OPERAND-A) output from the first sequence control memory 101A, and an operand B (OPE-O) output from the second sequence control memory 101B.
RAND-B) and the third sequence control memory 101
The operand C (OPERAND-C) output by C is received at the selection input terminal, the selection control signal 12B of the decoding circuit 135 is selected, and the data 10B to be output is any of data (B) depending on the conditions of the selection control. PC-B, PC-
B + 1, PC-B + 2, OPERAND-A + 1, OPE
RAND-A + 2, OPERAND-B + 1, OPERA
ND-C + 1) to select and output the second selection circuit 121B
After receiving the selected output data and synchronizing with the divided clock, the output data (PC-B) is used as an address to the second sequence control memory 101B, the second selection circuit 121B, and the high-speed conversion unit 160 . A second program counter 111B is provided to supply operation codes (OPECODE-A, OPECODE-O) from the first, second, and third sequence control memories 101A, 101B, and 101C.
B, OPECODE-C) and at least one counting cow
In response to the data of the counters 140A and 140B , the selection control signals JMPFLG and HOLDFLG are supplied to the high-speed conversion unit 160, and at least one of the counters 140A and 140B.
0B is supplied to the first and second selection circuits 1
There is a configuration unit including a decoding circuit 135 that supplies the selection control signals 12A and 12B to the switches 21A and 121B. Thus, the sequence control unit 100 can simultaneously execute two instructions of the microprogram.
【００１５】高速変換部１６０の構成手段としては、第
１のプログラムカウンタ１１１Ａが出力するデータ（Ｐ
Ｃ-Ａ）と、第２のプログラムカウンタ１１１Ｂが出力
するデータ（ＰＣ-Ｂ）と、第１のシーケンス制御メモ
リ１０１Ａが出力するオペランドＡ（ＯＰＥＲＡＮＤ-
Ａ）とを受け、デコード回路１３５からの選択制御信号
ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを受け、第１に分周クロ
ックの前半期間はデータ（ＰＣ-Ａ）を出力し、第２に
後半期間はデコード回路１３５からの選択制御信号ＪＭ
ＰＦＬＧ、ＨＯＬＤＦＬＧによりデータ（ＰＣ-Ａ／Ｐ
Ｃ-Ｂ／ＯＰＥＲＡＮＤ-Ａ）の何れかを選択し、これを
基準クロックに同期して出力する手段を具備する構成手
段がある。上述構成により、シーケンス制御部１００は
マイクロプログラムの２命令同時実行が可能となり、従
来比で２倍速のパターン発生が実現できる。The high-speed conversion section 160 includes data (P) output from the first program counter 111A.
CA), data (PC-B) output from the second program counter 111B, and operand A (OPERAND-) output from the first sequence control memory 101A.
A), receiving the selection control signals JMPFLG and HOLDFLG from the decoding circuit 135, firstly outputs data (PC-A) during the first half period of the divided clock, and secondly outputs the data (PC-A) from the decoding circuit 135 during the second half period. Selection control signal JM
Data by PFLG and HOLDFLG (PC-A / P
CB / OPERAND-A) and select
There is a configuration unit that includes a unit that outputs in synchronization with a reference clock. The above arrangement, the sequence control unit 100 enables simultaneous execution of two instructions of the microprogram, the slave
Pattern generation of double-speed can be realized in the coming year.
【００１６】また、第１、第２シーケンス制御メモリ１
０１Ａ、１０１Ｂには従来パターンプログラムと同一の
パターンプログラムを格納し、第３シーケンス制御メモ
リ１０１ＣにはＪＭＰ命令等の分岐命令に記述されてい
る分岐先の命令コード（ＯＰＥＣＯＤＥ，ＯＰＥＲＡＮ
Ｄ）を格納する上述パターン発生器がある。これによっ
て、従来のパターンプログラムと同一のパターンプログ
ラムを適用可能となる利点が得られる。The first and second sequence control memories 1
01A and 101B store the same pattern program as the conventional pattern program, and the third sequence control memory 101C stores the instruction code (OPECODE, OPERAN) of the branch destination described in the branch instruction such as the JMP instruction.
There is the pattern generator described above that stores D). This provides an advantage that the same pattern program as the conventional pattern program can be applied.
【００１７】[0017]
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings together with embodiments.
【００１８】本発明実施例について第４図のパターン発
生器のブロック構成図と、第５図のＯＰＥＣＯＤＥ-Ａ
／Ｂ／Ｃとプログラムカウンタの選択データとＪＭＰＦ
ＬＧ、ＨＯＬＤＦＬＧの関係図と、第６図のパターンプ
ログラム例とこのパターン格納方法と、第７図のシーケ
ンス動作説明図を示して説明する。尚、従来構成に対応
する要素は同一符号を付す。FIG. 4 is a block diagram of a pattern generator according to an embodiment of the present invention, and FIG. 5 is a block diagram of an OPECODE-A.
/ B / C, program counter selection data and JMPF
A relationship diagram between LG and HOLDFLG, a pattern program example in FIG. 6, a pattern storage method, and a sequence operation explanatory diagram in FIG. 7 will be described. Elements corresponding to the conventional configuration are denoted by the same reference numerals.
【００１９】本発明のシーケンス制御部１００の構成
は、第４図に示すように、第１のシーケンス制御メモリ
１０１Ａと、第２のシーケンス制御メモリ１０１Ｂと、
第３のシーケンス制御メモリ１０１Ｃと、第１のプログ
ラムカウンタ１１１Ａと、第２のプログラムカウンタ１
１１Ｂと、第１の選択回路１２１Ａと、第２の選択回路
１２１Ｂと、デコード回路１３５と、計数カウンタ１４
０Ａ、１４０Ｂと、高速変換部１６０と、分周器１９０
を具備する構成で成る。尚、タイミング発生部は基準ク
ロックを供給するが、この基準クロックは、従来比で２
倍速程度の速度のクロック信号を供給するように構成す
る。一方パターン発生部２００では、内部構成は従来構
成と同様であるが、前記基準クロックで動作可能な構成
とする。この場合、パターン発生部の内部動作は、分岐
条件等を含まず単純なシーケンス動作であるため、従来
技術で充分高速動作が可能である。なお上記例では、計
数カウンタは、２個で構成しているが、１個で構成して
もよいし、３個以上で構成してもよい。 As shown in FIG. 4, the sequence control unit 100 of the present invention comprises a first sequence control memory 101A, a second sequence control memory 101B,
Third sequence control memory 101C, first program counter 111A, and second program counter 1
11B, a first selection circuit 121A, a second selection circuit 121B, a decoding circuit 135, and a counter 14
0A, 140B, the high-speed conversion unit 160, and the frequency divider 190.
. The timing generation unit reference clock
Lock, but this reference clock is 2
It is configured to supply a clock signal of about double speed . On the other hand , the internal configuration of the pattern generating section 200 is the same as that of the conventional configuration.
And In this case, the internal operation of the pattern generator
Since it is a simple sequence operation without conditions etc.
The technology enables high-speed operation. In the above example,
The number counter consists of two, but it consists of one
Or three or more.
【００２０】このシーケンス制御部１００の機能として
は、タイミング発生器の出力信号である基準クロックを
２倍の周期に分周する分周器１９０の手段と、この分周
器１９０の手段の出力である分周クロックによりシーケ
ンス制御部のマイクロプログラムの２命令を同時実行す
る２命令同時実行手段と、これにより同時実行した結果
の出力データを分周クロックの前半期間と後半期間に分
け、前記基準クロックに同期して出力する高速変換部１
６０の機能に大別される。ここで２命令同時実行手段
は、分周器１９０と高速変換部１６０を除いた構成要素
である。[0020] The function of the sequence control unit 100, and the means of the frequency divider 190 a reference clock for dividing the period of twice the output signal of the timing generator, the frequency division
Instruction simultaneous execution means for simultaneously executing two instructions of the microprogram of the sequence control unit by the divided clock which is the output of the means of the divider 190, and the output data resulting from the simultaneous execution by the first and second half periods of the divided clock. High-speed conversion unit 1 that divides a period into a period and outputs in synchronization with the reference clock
There are roughly 60 functions. Here, the two-instruction simultaneous execution means is a component excluding the frequency divider 190 and the high-speed conversion unit 160.
【００２１】シーケンス制御部１００の主要部の動作と
しては、タイミング発生部が出力する基準クロックを分
周器１９０で２倍の周期に分周した分周クロックで動作
する。これにより、シーケンス制御部１００内部の動作
は、従来と同じ動作速度で良い。シーケンス制御メモリ
１０１Ａ、１０１Ｃへのアドレス入力はプログラムカウ
ンタ１１１Ａの出力を使用し、シーケンス制御メモリ１
０１Ｂへのアドレス入力はプログラムカウンタ１１１Ｂ
の出力を使用する。また第１の選択回路１２１Ａと第２
の選択回路１２１Ｂは、デコード回路１３５から個別の
選択制御信号１２Ａ、１２Ｂを受けて個別の選択データ
１０Ａ、１０Ｂを対応するプログラムカウンタ１１１
Ａ、１１１Ｂに供給する。これによりそれぞれ異なる選
択データ１０Ａ、１０Ｂを選択可能にする。[0021] the operation of the main part of the sequence control section 100
For this reason, the reference clock output by the timing generator is operated by a frequency-divided clock obtained by dividing the frequency of the reference clock by a frequency divider 190 into two times . Thus, the operation inside the sequence control unit 100 may be the same operation speed as the conventional one. The address input to the sequence control memories 101A and 101C uses the output of the program counter 111A.
The address input to 01B is performed by the program counter 111B.
Use the output of The first selection circuit 121A and the second selection circuit 121A
The selection circuit 121B receives the individual selection control signals 12A and 12B from the decode circuit 135 and converts the individual selection data 10A and 10B into the corresponding program counter 111.
A, 111B. Thereby, different selection data 10A and 10B can be selected.
【００２２】高速変換部１６０は、分周クロックに同期
した３種類のデータを受け、デコード回路１３５からの
制御信号ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを受けて、前記
基準クロックに同期して出力するマルチプレクサ部であ
る。３種類の入力データはプログラムカウンタ１１１Ａ
が出力するデータＰＣ-Ａと、プログラムカウンタ１１
１Ｂが出力するデータＰＣ-Ｂと、シーケンス制御メモ
リ１０１Ａが出力するＯＰＥＲＡＮＤ-Ａであり、これ
らを一旦分周クロックでリタイミングした後、基準クロ
ックで所定のデータを選択し、これを基準クロックでリ
タイミングした高速ＰＣ信号１０５をパターン発生部２
００へ供給する。ここで基準クロックの前半は常にＰＣ
-Ａを出力するが、後半はＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲ
ＡＮＤ-Ａの何れかが選択出力される。The high-speed converting unit 160 receives three kinds of data synchronized with the divided clock, receiving the control signal JMPFLG, HOLDFLG from the decode circuit 135, the
This is a multiplexer section that outputs in synchronization with the reference clock. The three types of input data are stored in the program counter 111A.
PC-A output by the PC and the program counter 11
1B output data PC-B and an output signal OPERAND-A output from the sequence control memory 101A. After retiming them once with a frequency-divided clock, select predetermined data with a reference clock. The high-speed PC signal 105 obtained by retiming the high-speed PC signal 105 with the reference clock
Supply to 00. Here, the first half of the reference clock is always PC
-A is output, but PC-A / PC-B / OPER in the latter half
One of AND-A is selectively output.
【００２３】シーケンス制御メモリ１０１Ａ、１０１Ｂ
には従来と同様のパターンプログラムを格納して使用す
る。一方シーケンス制御メモリ１０１Ｃは、前記でＪＭ
Ｐ命令が記述されているアドレス位置において、そのＪ
ＭＰ命令の分岐先の命令（ＯＰＥＣＯＤＥ，ＯＰＥＲＡ
ＮＤ）を格納しておく。これについて第６図（ａ）に示
すパターンプログラム例に対応する格納内容を第６図
（ｂ）に示して説明する。第６図（ｂ）に示すシーケン
ス制御メモリ１０１Ａ、１０１Ｂへの格納内容は従来と
全く同じ内容である。一方シーケンス制御メモリ１０１
Ｃへの格納内容は、パターンプログラムのアドレス＃２
の「ＪＭＰ-Ｂ１６ ＃１」による分岐先アドレス＃１
の「ＮＥＸＴ」命令を同一アドレス＃２に格納し、また
同様にアドレス＃４の「ＪＭＰ-Ａ１６ ＃３」による
分岐先アドレス＃３の「ＮＥＸＴ」命令を同一アドレス
＃４に格納する。他のアドレスは、パターン発生中にア
クセスされる事がないので不定で良い。Sequence control memories 101A, 101B
Stores and uses the same pattern program as before. On the other hand, the sequence control memory 101C
At the address position where the P instruction is described, the J
MP instruction branch destination instruction (OPECODE, OPERA
ND) is stored. This will be described with reference to FIG. 6 (b), which shows stored contents corresponding to the pattern program example shown in FIG. 6 (a). The contents stored in the sequence control memories 101A and 101B shown in FIG. 6 (b) are exactly the same as the conventional contents. On the other hand, the sequence control memory 101
The content stored in C is the address # 2 of the pattern program.
Destination address # 1 by "JMP-B16 # 1"
Is stored at the same address # 2, and similarly, the "NEXT" instruction at the branch destination address # 3 based on the address "JMP-A16 # 3" at the address # 4 is stored at the same address # 4. Other addresses may be undefined because they are not accessed during pattern generation.
【００２４】第４図を示して上述の制御動作を説明す
る。パターン発生開始時に、プログラムカウンタ１１１
Ａには開始アドレスを、プログラムカウンタ１１１Ｂに
は開始アドレスを＋１したアドレスを与えて開始する。
各シーケンス制御メモリが出力するＯＰＥＣＯＤＥ-Ａ
／Ｂ／Ｃと、計数カウンタ１４０Ａ、１４０Ｂにより、
デコード回路１３５で、プログラムカウンタ１１１Ａが
示すアドレスから連続する２回分のＯＰＥＣＯＤＥを実
行した後、次にとるべきプログラムカウンタの値を検出
し、選択制御信号１２Ａによりプログラムカウンタ１１
１Ａの次のシーケンスサイクル（分周クロックの１周期
をシーケンスサイクルと称す）の値を選択する。プログ
ラムカウンタ１１１Ｂにはプログラムカウンタ１１１Ａ
の値に＋１したアドレス値が供給される。同時に高速変
換部１６０では、分周クロックの前半は常にＰＣ-Ａデ
ータを出力するが、分周クロックの後半はデコード回路
１３５からの選択信号ＪＭＰＦＬＧ、ＨＯＬＤＦＬＧを
受けて、ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮＤ-Ａの何れ
かを選択して出力する。即ち、ＪＭＰＦＬＧ＝１の場合
はＯＰＥＲＡＮＤ-Ａを選択し、ＨＯＬＤＦＬＧ＝１の
場合はデータＰＣ-Ａを選択し、それ以外はデータＰＣ-
Ｂを選択出力する。The above control operation will be described with reference to FIG. At the start of pattern generation, the program counter 111
A is given by giving a start address to the program counter 111B and an address obtained by adding +1 to the start address to the program counter 111B.
OPECODE-A output from each sequence control memory
/ B / C and the counters 140A and 140B,
After executing two consecutive OPECODEs from the address indicated by the program counter 111A in the decoding circuit 135, the value of the program counter to be taken next is detected, and the program counter 11A is selected by the selection control signal 12A.
A value of a sequence cycle next to 1A ( one cycle of the divided clock is called a sequence cycle) is selected. The program counter 111A has a program counter 111A.
The address value obtained by adding +1 to the value of is supplied. At the same time, the high-speed conversion section 160 always outputs PC-A data in the first half of the divided clock, but receives the selection signals JMPFLG and HOLDFLG from the decode circuit 135 in the latter half of the divided clock, and outputs the PC-A / PC-B / OPERAND-A is selected and output. That is, if JMPFLG = 1, select OPERAND-A, if HOLDFLG = 1, select data PC-A, otherwise select data PC-A.
B is selectively output.
【００２５】上述の動作を第７図のシーケンス動作説明
図を示して更に説明する。シーケンスサイクル１サイク
ル目では、プログラムカウンタ１１１Ａに＃０（開始ア
ドレス）、プログラムカウンタ１１１Ｂには＃１（開始
アドレス＋１）をロードする。この場合ＯＰＥＣＯＤＥ
-Ａが「ＨＯＬＤ-Ａ」命令のため前半と後半の２回とも
ＯＰＥＣＯＤＥは「ＨＯＬＤ-Ａ」、「ＨＯＬＤ-Ａ」と
なり、２回実行される。この結果、次のサイクルでのプ
ログラムカウンタが取るべき値はデータＰＣ-Ａである
ので、選択回路１２１Ａが出力する選択データ１０Ａは
データＰＣ-Ａとする。一方プログラムカウンタ１１１
Ｂには開始アドレス＋１がロードされており、選択回路
１２１Ｂが出力する選択データ１０Ｂは常にプログラム
カウンタＡの値に＋１した値とするためデータＰＣ-Ｂ
とする。「ＨＯＬＤ-Ａ」が２回実行されるので計数カ
ウンタ１４０Ａは＋２される。また、ＯＰＥＣＯＤＥ-
Ａを２回実行するのでＨＯＬＤＦＬＧ＝１を出力し、高
速変換部１６０から後半データもＰＣ-Ａとして選択出
力される。The above operation will be further described with reference to the sequence operation explanatory diagram of FIG. In the first cycle of the sequence cycle, # 0 (start address) is loaded into the program counter 111A, and # 1 (start address + 1) is loaded into the program counter 111B. In this case, OPECODE
Because -A is a "HOLD-A" instruction, the OPECODE is "HOLD-A" and "HOLD-A" in both the first and second half, and is executed twice. As a result, since the value to be taken by the program counter in the next cycle is the data PC-A, the selection data 10A output from the selection circuit 121A is the data PC-A. On the other hand, the program counter 111
B is loaded with the start address + 1, and the selection data 10B output from the selection circuit 121B is always set to a value obtained by adding +1 to the value of the program counter A.
And Since “HOLD-A” is executed twice, the count counter 140A is incremented by two. Also, OPECODE-
Since A is executed twice, HOLDFLG = 1 is output, and the latter half data is selectively output as PC-A from the high-speed conversion unit 160.
【００２６】前記動作をシーケンスサイクル２〜７まで
繰り返す。シーケンスサイクル８では、前サイクルまで
に１４回「ＨＯＬＤ-Ａ」を実行しているので、ここで
の２回目の「ＨＯＬＤ-Ａ」が最後となる。つまり、シ
ーケンスサイクル８で実行すべきＯＰＥＣＯＤＥは「Ｈ
ＯＬＤ-Ａ／ＨＯＬＤＡ（ｌａｓｔ）」である。図中は
「ＨＯＬＤ-Ａ」を後２回実行するという意味で「ＨＯ
ＬＤ-Ａ（ｌａｓｔ-１）」とした。この場合次のサイク
ルでプログラムカウンタがとるべき値は、ＰＣ-Ａの次
のアドレスとなり、選択回路１２１Ａが出力する選択デ
ータ１０Ａは（ＰＣ-Ａ）＋１とする。また選択回路１
２１Ｂが出力する選択データ１０Ｂも同様に（ＰＣ-
Ｂ）＋１とする。また、ＨＯＬＤＦＬＧ＝１として高速
変換部１６０が後半に出力するデータはＰＣ-Ａであ
る。The above operation is repeated from sequence cycles 2 to 7. In sequence cycle 8, "HOLD-A" has been executed 14 times before the previous cycle, and thus the second "HOLD-A" is the last. That is, the OPECODE to be executed in sequence cycle 8 is “H
OLD-A / HOLDA (last) ". In the figure, "HOLD-A" is executed two times later,
LD-A (last-1) ". In this case, the value to be taken by the program counter in the next cycle is the next address of PC-A, and the selection data 10A output from the selection circuit 121A is (PC-A) +1. Select circuit 1
Similarly, the selection data 10B output from the 21B is (PC-
B) +1. The data output by the high-speed conversion unit 160 in the latter half with HOLDFLG = 1 is PC-A.
【００２７】シーケンスサイクル９では、ＯＰＥＣＯＤ
Ｅ-Ａが「ＮＥＸＴ」、ＯＰＥＣＯＤＥ-Ｂが「ＪＭＰ-
Ｂ」であるので連続する２回のＯＰＥＣＯＤＥは、「Ｎ
ＥＸＴ／ＪＭＰ-Ｂ」となる。ここでＯＰＥＣＯＤＥ-
Ａ、ＯＰＥＣＯＤＥ-Ｂはそれぞれシーケンス制御メモ
リ１０１Ａ、１０１Ｂが出力するＯＰＥＣＯＤＥとす
る。これにより次のサイクルでプログラムカウンタがと
るべき値は「ＪＭＰ-Ｂ」の分岐先であるＯＰＥＲＡＮ
Ｄ-Ｂとなり、選択データ１０ＡはＯＰＥＲＡＮＤ-Ｂと
する。選択データ１０Ｂは、（プログラムカウンタＡ）
＋１とするために、（ＯＰＥＲＡＮＤ-Ｂ）＋１とす
る。ＯＰＥＣＯＤＥ-Ａ，ＯＰＥＣＯＤＥ-Ｂ共に実行し
たので、後半の出力データをＰＣ-Ｂとするために、Ｈ
ＯＬＤＦＬＧ信号、ＪＭＰＦＬＧ信号ともに０を高速変
換部１６０へ供給する。また、「ＪＭＰ-Ｂ」を１回実
行するので計数カウンタＢを＋１する。In sequence cycle 9, OPECOD
EA is "NEXT", OPECODE-B is "JMP-
B ”, two consecutive OPECODEs are“ N
EXT / JMP-B ". Here OPECODE-
A and OPECODE-B are OPECODEs output from the sequence control memories 101A and 101B, respectively. As a result, the value to be taken by the program counter in the next cycle is OPERAN, which is the branch destination of “JMP-B”.
DB, and the selected data 10A is OPERAND-B. The selection data 10B is (program counter A)
(OPERAND-B) +1 is set to obtain +1. Since both OPECODE-A and OPECODE-B have been executed, H
0 is supplied to the high-speed conversion unit 160 for both the OLDFLG signal and the JMPFLG signal. Also, since "JMP-B" is executed once, the count counter B is incremented by one.
【００２８】前記動作をシーケンスサイクル１０〜２３
まで繰り返す。シーケンスサイクル２４では、前サイク
ルまでに１５回「ＪＭＰ-Ｂ」を実行しているので、こ
こでの「ＪＭＰ-Ｂ」が最後となる。ここでは「ＪＭＰ-
Ｂ」は「ＮＥＸＴ」と同様な動作をするため、次のサイ
クルでプログラムカウンタがとるべき値は、選択回路１
２１Ａが出力する選択データ１０Ａは内蔵の加算器で＋
２した値、即ち（ＰＣ-Ａ）＋２とし、選択回路１２１
Ｂが出力する選択データ１０Ｂも同様に（ＰＣ-Ｂ）＋
２とする。The above operation is performed in sequence cycles 10 to 23.
Repeat until In the sequence cycle 24, since “JMP-B” has been executed 15 times before the previous cycle, “JMP-B” here is the last. Here, "JMP-
B "performs the same operation as" NEXT ", so the value to be taken by the program counter in the next cycle depends on the selection circuit 1
The selection data 10A output from 21A is +
The value obtained by multiplying by two, that is, (PC-A) +2,
Similarly, the selection data 10B output by B is (PC-B) +
Let it be 2.
【００２９】ところで第６図（ａ）に示す本発明のパタ
ーンプログラムと、第３図（ａ）に示す従来のパターン
プログラムとは同一パターンプログラムが使用されてい
て、従来と同様なシーケンス制御を行える事がわかる。
この点において従前の膨大な本数のパターンプログラム
の資源をそのまま適用して従来比で２倍速の動作が可能
となる大きな利点を有していることが判る。By the way, the same pattern program is used for the pattern program of the present invention shown in FIG. 6A and the conventional pattern program shown in FIG. I understand that.
It can be seen that a significant advantage of double-speed operation in a conventional ratio directly applied resources previously vast number pattern program for it is possible in this regard.
【００３０】なお、第５図は、本発明のＯＰＥＣＯＤＥ
-Ａ／Ｂ／Ｃの状況により、プログラムカウンタ１１１
Ａ、１１１Ｂに与える選択データ１０Ａ、１０Ｂの関係
図、及び高速変換部１６０が後半に出力するデータを選
択するためのＪＭＰＦＬＧ、ＨＯＬＤＦＬＧの関係図を
まとめたものである。即ち、第５図（１）は「ＨＯＬＤ
（ｌａｓｔ）」，「ＪＭＰ（ｌａｓｔ）」を「ＮＥＸ
Ｔ」とみなすことができ、上述した「ＮＥＸＴ／ＪＭＰ
（ｌａｓｔ）」と同様な動作である。第５図（２）は
「ＮＥＸＴ／ＨＯＬＤ」の動作であり、次のサイクルで
プログラムカウンタがとるべき値はＰＣ-ＢであるがＰ
Ｃ-Ｂ＝（ＰＣ-Ａ）＋１であることより、選択データ１
０Ａは（ＰＣ-Ａ）＋１、選択データ１０Ｂは（ＰＣ-
Ｂ）＋１とする。第５図（３）は上で述べた「ＮＥＸＴ
／ＪＭＰ」の動作である。第５図（４）は上で述べた
「ＨＯＬＤ／ＨＯＬＤ」の動作である。第５図（５）は
上で述べた「ＨＯＬＤ／ＨＯＬＤ（ｌａｓｔ）」の動作
である。FIG. 5 shows the OPECODE of the present invention.
-Depending on the status of A / B / C, the program counter 111
7A and 7B summarize the relationship between the selection data 10A and 10B given to A and 111B and the relationship between JMPFLG and HOLDFLG for selecting the data to be output in the latter half by the high-speed conversion unit 160. That is, FIG. 5 (1) shows “HOLD
(Last) ”and“ JMP (last) ”to“ NEX
T "and" NEXT / JMP "described above.
(Last) ". FIG. 5 (2) shows the operation of “NEXT / HOLD”. The value to be taken by the program counter in the next cycle is PC-B, but P
Since CB = (PC-A) +1, selection data 1
0A is (PC-A) +1 and selected data 10B is (PC-A).
B) +1. FIG. 5 (3) shows the “NEXT” described above.
/ JMP ”operation. FIG. 5 (4) shows the operation of the above-mentioned "HOLD / HOLD". FIG. 5 (5) shows the operation of “HOLD / HOLD (last)” described above.
【００３１】第５図（６），（７），（８）はＯＰＥＣ
ＯＤＥ-Ａが「ＪＭＰ」の場合の動作であり、この場合
連続する２回のＯＰＥＣＯＤＥはＯＰＥＣＯＤＥ-Ａと
「ＪＭＰ」により分岐した先のＯＰＥＣＯＤＥである。
これに対応するのがシーケンス制御メモリ１０１Ｃであ
り、ここには分岐先の命令が格納されている。そのた
め、連続する２回のＯＰＥＣＯＤＥはＯＰＥＣＯＤＥ-
ＡとＯＰＥＣＯＤＥ-Ｃとなり、（６）は「ＪＭＰ／Ｎ
ＥＸＴ」、（７）は「ＪＭＰ／ＨＯＬＤ」、（８）は
「ＪＭＰ／ＪＭＰ」となる。高速化する時の後半のデー
タは第５図（６），（７），（８）ともＯＰＥＲＡＮＤ
-Ａとなるので、ＪＭＰＦＬＧ＝１とする。選択データ
１０Ａは第５図（６）（ＯＰＥＲＡＮＤ-Ａ）＋１、
（７）ＯＰＥＲＡＮＤ-Ａ、（８）ＯＰＥＲＡＮＤ-Ｃと
なり、選択データ１０Ｂはそれぞれ選択データ１０Ａに
＋１した値とする。FIGS. 5 (6), (7) and (8) show OPEC.
This is an operation when ODE-A is “JMP”. In this case, two consecutive OPECODEs are OPECODEs branched by OPECODE-A and “JMP”.
Corresponding to this is the sequence control memory 101C, in which the instruction at the branch destination is stored. Therefore, two consecutive OPECODEs are OPECODE-
A and OPECODE-C, and (6) shows "JMP / N
"EXT", (7) is "JMP / HOLD", and (8) is "JMP / JMP". The data in the latter half when speeding up is OPERAND in FIGS. 5 (6), (7) and (8).
Since -A, JMPFLG = 1. The selection data 10A is shown in FIG. 5 (6) (OPERAND-A) +1,
(7) OPERAND-A, (8) OPERAND-C, and the selected data 10B is a value obtained by adding +1 to the selected data 10A.
【００３２】第５図の関係図の様にシーケンスを制御す
る事により、ＮＥＸＴ／ＨＯＬＤ／ＪＭＰの機能をもつ
シーケンス制御部１００で１分周クロックサイクル内に
２回分のＯＰＥＣＯＤＥを実行することが可能となる。
ＯＰＥＲＡＮＤ＋２の加算機能等のために、選択回路１
２１Ａ、１２１Ｂの機能が従来に比べて多くなるが、こ
れはデコード回路１３５と並行して処理可能なためタイ
ミング的にネックにはならない。また、デコード回路１
３５も従来に比べて複雑になるが、ＯＰＥＣＯＤＥＡ／
Ｂ／Ｃは並行してデコード可能であり、分周クロックで
動作可能である。[0032] By controlling the sequence as the relationship diagram of FIG. 5, NEXT / HOLD / JMP function in the sequence controller 100 with the one divided clock cycle can be executed twice for OPECODE Becomes
Selection circuit 1 for the addition function of OPERAND + 2
Although the functions of 21A and 121B are increased as compared with the conventional one, they can be processed in parallel with the decoding circuit 135, so that they do not become a bottleneck in timing. Also, the decoding circuit 1
35 is also more complicated than before, but OPECODEA /
B / C can be decoded in parallel and can be operated with a divided clock.
【００３３】尚、高速変換部１６０以降のパターン発生
部２００は、前記基準クロックで動作させるが、上述し
たシーケンス制御部１００のように分岐条件をデコード
し次のプログラムカウンタを選択する等の伝播遅延に伴
うタイミング的なネックが無くこの速度で動作させるこ
とは容易である。The pattern generation unit 200 after the high-speed conversion unit 160 is operated by the reference clock. However, as in the sequence control unit 100 described above, the propagation delay such as decoding the branch condition and selecting the next program counter is performed. It is easy to operate at this speed without any timing bottleneck.
【００３４】上述発明の構成によれば、シーケンス制御
部１００において２つのＯＰＥＣＯＤＥを同時に実行す
るシーケンス制御手段を具備する構成としたことによ
り、１分周クロックサイクル中に２つのシーケンス制御
の実行が可能となり、これを基準クロックに同期して出
力することで従来比で２倍速のシーケンス制御が実現で
きる大きな利点が得られる。According to the configuration of the invention described above, the sequence control unit 100 is provided with the sequence control means for simultaneously executing two OPECODEs, so that two sequence controls can be executed during one divided clock cycle. By outputting this in synchronization with the reference clock, there is obtained a great advantage that the sequence control at twice the speed of the conventional one can be realized.
【００３５】[0035]
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、シ
ーケンス制御部１００において２つのＯＰＥＣＯＤＥを
同時に実行するシーケンス制御手段を具備する構成とし
たことにより、１分周クロックサイクル中に２つのシー
ケンス制御の実行が可能となる利点が得られる。これを
基準クロックでリタイミングした高速ＰＣ信号１０５を
パターン発生部２００へ供給することで従来比で２倍速
のシーケンス制御が実現できる大きな利点が得られる。
更に、本発明のパターンプログラムと、従来のパターン
プログラムとは同一パターンプログラムが使用可能であ
るから、従前の膨大な本数のパターンプログラムの資源
をそのまま適用し、従来比で２倍速の高速動作が可能と
なる利点も有している。According to the present invention, the following effects can be obtained from the above description. According to the configuration of the present invention described above, the sequence control unit 100 includes the sequence control means for simultaneously executing two OPECODEs, thereby enabling the execution of two sequence controls during one divided clock cycle. Is obtained. this
By supplying the high-speed PC signal 105 retimed by the reference clock to the pattern generation unit 200, a great advantage that the sequence control at twice the speed as compared with the related art can be realized can be obtained.
Furthermore, since the same pattern program can be used as the pattern program of the present invention and the conventional pattern program, the resources of the huge number of pattern programs used before can be applied as they are, and high-speed operation at twice the speed as compared with the conventional one is possible. It also has the following advantage.
【図面の簡単な説明】[Brief description of the drawings]
【図１】 半導体試験装置の構成図である。FIG. 1 is a configuration diagram of a semiconductor test apparatus.
【図２】 従来の、パターン発生器の原理ブロック構成
図である。FIG. 2 is a block diagram showing the principle of a conventional pattern generator.
【図３】 従来の、パターンプログラム例とこの制御説
明図である。FIG. 3 is a diagram illustrating an example of a conventional pattern program and a control explanatory diagram thereof.
【図４】 本発明の、パターン発生器のブロック構成図
である。FIG. 4 is a block diagram of a pattern generator according to the present invention.
【図５】 本発明の、ＯＰＥＣＯＤＥ-Ａ／Ｂ／Ｃとプ
ログラムカウンタの選択データとＪＭＰＦＬＧ、ＨＯＬ
ＤＦＬＧの関係図である。FIG. 5 shows OPECODE-A / B / C, program counter selection data, JMPFLG, and HOL according to the present invention.
It is a relation diagram of DFLG.
【図６】 本発明の、パターンプログラム例とこのパタ
ーン格納方法である。FIG. 6 shows an example of a pattern program and a method of storing the pattern according to the present invention.
【図７】 本発明の、シーケンス動作説明図である。FIG. 7 is an explanatory diagram of a sequence operation according to the present invention.
【図８】 従来の、シーケンス動作図である。FIG. 8 is a conventional sequence operation diagram.
【符号の説明】 １０１，１０１Ａ，１０１Ｂ，１０１Ｃ シーケンス制
御メモリ １１１，１１１Ａ，１１１Ｂ プログラムカウンタ １００ シーケンス制御部 １２１，１２１Ａ，１２１Ｂ 選択回路 １３０，１３５ デコード回路 １４０Ａ，１４０Ｂ 計数カウンタ １５０ フリップ・フロップ １６０ 高速変換部 １９０ 分周器 ２００ パターン発生部 ２１０ パターン発生制御メモリ ２２０ データ演算回路[Description of Signs] 101, 101A, 101B, 101C Sequence control memory 111, 111A, 111B Program counter 100 Sequence control unit 121, 121A, 121B Selection circuit 130, 135 Decoding circuit 140A, 140B Count counter 150 Flip flop 160 High speed conversion Section 190 frequency divider 200 pattern generation section 210 pattern generation control memory 220 data operation circuit
【手続補正２】[Procedure amendment 2]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図２[Correction target item name] Figure 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図２】 FIG. 2
【手続補正３】[Procedure amendment 3]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図４[Correction target item name] Fig. 4
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図４】 FIG. 4
Claims (4)
ターン発生部がパターン信号を発生する構成のパターン
発生器のシーケンス制御部において、 動作クロックを２分周した分周クロックを出力する手段
と、 該分周クロックによりシーケンス制御部のマイクロプロ
グラムの２命令を同時実行する２命令同時実行手段と、 前記２命令同時実行手段により、同時実行した結果の出
力データを分周クロックの前半期間と後半期間に分け、
２倍速の動作クロックに同期して出力する高速変換部の
手段と、 以上を具備していることを特徴とした半導体試験装置。1. A sequence control unit and a sequence control unit of a pattern generator configured to generate a pattern signal by receiving the output, wherein a means for outputting a divided clock obtained by dividing an operation clock by two, A two-instruction simultaneous execution means for simultaneously executing two instructions of the microprogram of the sequence control unit using the divided clock; and an output data resulting from simultaneous execution by the two-instruction simultaneous execution means, the first half and the second half of the divided clock. Divided into
A semiconductor test apparatus comprising: a high-speed conversion unit that outputs a signal in synchronization with a double-speed operation clock;
段は、 第１のプログラムカウンタからの出力をアドレス信号と
して受けて、該アドレスの内容を読み出して、第１の選
択回路と第２の選択回路と高速変換部へオペランドＡ
（ＯＰＥＲＡＮＤ-Ａ）を供給し、デコード回路へオペ
コードＡ（ＯＰＥＣＯＤＥ-Ａ）を供給する第１のシー
ケンス制御メモリと、 第２のプログラムカウンタからの出力をアドレス信号と
して受けて、第１の選択回路と第２の選択回路へオペラ
ンドＢ（ＯＰＥＲＡＮＤ-Ｂ）を供給し、デコード回路
へオペコードＢ（ＯＰＥＣＯＤＥ-Ｂ）を供給する第２
のシーケンス制御メモリと、 第１のプログラムカウンタからの出力をアドレス信号と
して受けて、第１の選択回路と第２の選択回路へオペラ
ンドＣ（ＯＰＥＲＡＮＤ-Ｃ）を供給し、デコード回路
へオペコードＣ（ＯＰＥＣＯＤＥ-Ｃ）を供給する第３
のシーケンス制御メモリと、 第１のプログラムカウンタの出力データ（ＰＣ-Ａ）
と、第１のシーケンス制御メモリが出力するオペランド
Ａ（ＯＰＥＲＡＮＤ-Ａ）と、第２のシーケンス制御メ
モリが出力するオペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）
と、第３のシーケンス制御メモリが出力するオペランド
Ｃ（ＯＰＥＲＡＮＤ-Ｃ）とを選択入力端に受けて、デ
コード回路の選択制御を受けて、出力するデータは選択
制御の条件により何れかのデータ（ＰＣ-Ａ、ＰＣ-Ａ＋
１、ＰＣ-Ａ＋２、ＯＰＥＲＡＮＤ-Ａ、ＯＰＥＲＡＮＤ
-Ａ＋１、ＯＰＥＲＡＮＤ-Ｂ、ＯＰＥＲＡＮＤ-Ｃ）を
選択出力する第１の選択回路と、 前記選択出力データを受けて分周クロックで同期した
後、この出力データ（ＰＣ-Ａ）をアドレスとして第１
のシーケンス制御メモリと第３のシーケンス制御メモリ
と第１の選択回路と高速変換部へ供給する第１のプログ
ラムカウンタと、 第２のプログラムカウンタの出力データ（ＰＣ-Ｂ）
と、第１のシーケンス制御メモリが出力するオペランド
Ａ（ＯＰＥＲＡＮＤ-Ａ）と、第２のシーケンス制御メ
モリが出力するオペランドＢ（ＯＰＥＲＡＮＤ-Ｂ）
と、第３のシーケンス制御メモリが出力するオペランド
Ｃ（ＯＰＥＲＡＮＤ-Ｃ）とを選択入力端に受けて、デ
コード回路の選択制御を受けて、出力するデータは選択
制御の条件により何れかのデータ（ＰＣ-Ｂ、ＰＣ-Ｂ＋
１、ＰＣ-Ｂ＋２、ＯＰＥＲＡＮＤ-Ａ＋１、ＯＰＥＲＡ
ＮＤ-Ａ＋２、ＯＰＥＲＡＮＤ-Ｂ＋１、ＯＰＥＲＡＮＤ
-Ｃ＋１）を選択出力する第２の選択回路と、 前記選択出力データを受けて分周クロックで同期した
後、この出力データ（ＰＣ-Ｂ）をアドレスとして第２
のシーケンス制御メモリと第１の選択回路と第２の選択
回路へ供給する第２のプログラムカウンタと、 該第１、第２、第３シーケンス制御メモリからのオペコ
ード（ＯＰＥＣＯＤＥ-Ａ、ＯＰＥＣＯＤＥ-Ｂ、ＯＰＥ
ＣＯＤＥ-Ｃ）を受けて、高速変換部へ選択制御信号を
供給し、複数計数カウンタへ計数制御信号を供給し、第
１、第２の選択回路へ選択制御信号を供給するデコード
回路と、 以上を具備していることを特徴とした請求項１記載の半
導体試験装置。2. The micro-program two-instruction simultaneous execution means receives an output from a first program counter as an address signal, reads out the contents of the address, and reads a first selection circuit and a second selection circuit. Operand A to high-speed conversion unit
(OPERAND-A), a first sequence control memory for supplying an operation code A (OPECODE-A) to a decoding circuit, and a first selection circuit for receiving an output from a second program counter as an address signal. And an operand B (OPERAND-B) to the second selection circuit and an operation code B (OPECODE-B) to the decoding circuit.
And an output from the first program counter as an address signal, supply an operand C (OPERAND-C) to the first selection circuit and the second selection circuit, and provide an operation code C ( OPECODE-C)
Sequence control memory and output data of the first program counter (PC-A)
And operand A (OPERAND-A) output from the first sequence control memory, and operand B (OPERAND-B) output from the second sequence control memory
And the operand C (OPERAND-C) output from the third sequence control memory at the selection input terminal, and under the selection control of the decoding circuit, the data to be output can be any of the data ( PC-A, PC-A +
1, PC-A + 2, OPERAND-A, OPERAND
-A + 1, OPERAND-B, and OPERAND-C), and after receiving the selected output data and synchronizing with a divided clock, the first output circuit (PC-A) is used as an address with the output data (PC-A) as an address.
Sequence control memory, third sequence control memory, first selection circuit, first program counter to be supplied to the high-speed conversion unit, and output data of the second program counter (PC-B)
And operand A (OPERAND-A) output from the first sequence control memory, and operand B (OPERAND-B) output from the second sequence control memory
And the operand C (OPERAND-C) output from the third sequence control memory at the selection input terminal, and under the selection control of the decoding circuit, the data to be output can be any of the data ( PC-B, PC-B +
1, PC-B + 2, OPERAND-A + 1, OPERA
ND-A + 2, OPERAND-B + 1, OPERAND
-C + 1), and after receiving the selected output data and synchronizing with the frequency-divided clock, the second output circuit (PC-B) is used as an address for the second selection circuit.
A second program counter to be supplied to the sequence control memory, the first selection circuit, and the second selection circuit, and operation codes (OPECODE-A, OPECODE-B, OPE
CODE-C), supplies a selection control signal to the high-speed conversion unit, supplies a count control signal to the plurality of counters, and supplies a selection control signal to the first and second selection circuits. The semiconductor test apparatus according to claim 1, further comprising:
る高速変換部の手段は、 第１のプログラムカウンタが出力するデータ（ＰＣ-
Ａ）と、第２のプログラムカウンタが出力するデータ
（ＰＣ-Ｂ）と、第１のシーケンス制御メモリが出力す
るオペランドＡ（ＯＰＥＲＡＮＤ-Ａ）とを受け、デコ
ード回路からの選択制御信号を受け、複数計数カウンタ
からの計数終了信号を受けて、第１に分周クロックの前
半期間はデータ（ＰＣ-Ａ）を出力し、第２に後半期間
はデコード回路と計数カウンタからの選択制御信号によ
りデータ（ＰＣ-Ａ／ＰＣ-Ｂ／ＯＰＥＲＡＮＤ-Ａ）の
何れかを選択し、これを２倍速の動作クロックに同期し
て出力する手段を具備していることを特徴とした請求項
１記載の半導体試験装置。3. The means of the high-speed conversion section, which outputs the data in synchronization with the double-speed operation clock, outputs the data (PC-
A), data (PC-B) output from the second program counter, and operand A (OPERAND-A) output from the first sequence control memory, and a selection control signal from the decoding circuit. In response to the count end signal from the multiple counting counter, firstly, data (PC-A) is output during the first half period of the divided clock, and secondly, the data is output by the selection control signal from the decoding circuit and the counting counter during the second half period. 2. A semiconductor device according to claim 1, further comprising means for selecting any one of (PC-A / PC-B / OPERAND-A) and outputting the selected one in synchronization with a double speed operation clock. Testing equipment.
来パターンプログラムと同一のパターンプログラムを格
納し、第３シーケンス制御メモリには分岐命令に記述さ
れている分岐先の命令コードを格納する請求項２記載の
半導体試験装置。4. The first and second sequence control memories store the same pattern program as the conventional pattern program, and the third sequence control memory stores a branch destination instruction code described in a branch instruction. Item 3. A semiconductor test apparatus according to item 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130851A JPH10319096A (en) | 1997-05-21 | 1997-05-21 | Semiconductor testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130851A JPH10319096A (en) | 1997-05-21 | 1997-05-21 | Semiconductor testing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10319096A true JPH10319096A (en) | 1998-12-04 |
Family
ID=15044184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9130851A Pending JPH10319096A (en) | 1997-05-21 | 1997-05-21 | Semiconductor testing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10319096A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100966A (en) * | 2000-09-22 | 2002-04-05 | Advantest Corp | Adjusting device and testing device |
| JP2008193689A (en) * | 2007-02-01 | 2008-08-21 | Keithley Instruments Inc | Method and apparatus for pulse generation |
| JP2009171509A (en) * | 2008-01-21 | 2009-07-30 | Toshiba Corp | Evaluation system for test circuit of equalizer and integrated circuit |
-
1997
- 1997-05-21 JP JP9130851A patent/JPH10319096A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100966A (en) * | 2000-09-22 | 2002-04-05 | Advantest Corp | Adjusting device and testing device |
| JP2008193689A (en) * | 2007-02-01 | 2008-08-21 | Keithley Instruments Inc | Method and apparatus for pulse generation |
| US9501085B2 (en) | 2007-02-01 | 2016-11-22 | Keithley Instruments, Llc | Method and apparatus for pulse generation |
| JP2009171509A (en) * | 2008-01-21 | 2009-07-30 | Toshiba Corp | Evaluation system for test circuit of equalizer and integrated circuit |
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