JPH10307303A - Liquid crystal display substrate, its production and liquid crystal display device - Google Patents

Liquid crystal display substrate, its production and liquid crystal display device

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JPH10307303A
JPH10307303A JP11576397A JP11576397A JPH10307303A JP H10307303 A JPH10307303 A JP H10307303A JP 11576397 A JP11576397 A JP 11576397A JP 11576397 A JP11576397 A JP 11576397A JP H10307303 A JPH10307303 A JP H10307303A
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JP
Japan
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etching
liquid crystal
crystal display
film
layer
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Application number
JP11576397A
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Japanese (ja)
Inventor
Hiroshi Kikuchi
廣 菊池
Yasushi Sano
靖 佐野
Yumi Sakamoto
由美 坂本
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPH10307303A publication Critical patent/JPH10307303A/en
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Abstract

PROBLEM TO BE SOLVED: To obtain a liquid crystal display substrate with good dimensional accuracy in a channel part by forming source electrodes and drain electrodes in a metal film forming process to form a multilayered metal film and in an etching process to etch the multilayered metal film into a specified shape. SOLUTION: A chromium film 10 and a pure copper film 13 with each specified thickness are continuously deposited by sputtering on the whole surface of a substrate where layers are to be formed, then a positive photoresist is applied on the surface of the copper film 13 and exposed to light and developed to form a resist layer with a wiring pattern of source electrodes 6 and drain electrodes 7. Then the exposed part of the copper film 13 is removed by wet etching by dipping in an etching liquid (A) under specified conditions. Further, the substrate is dipped in an etching liquid (B) under specified conditions so that the exposed chromium film 10 and a n<+> layer 42 and the surface layer of an i-layer 42 under the chromium film are removed to about 30 nm depth. Thereby, the source electrode 6, the drain electrode 7 and a channel part 12 of a semiconductor film 4 are formed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、液晶表示装置に係
り、特に、薄膜トランジスタを備えるアクティブマトリ
クス型液晶表示基板と、その製造方法と、それを用いた
液晶表示装置とに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an active matrix type liquid crystal display substrate having thin film transistors, a method of manufacturing the same, and a liquid crystal display device using the same.

【0002】[0002]

【従来の技術】代表的な液晶表示装置であるTFT−L
CD(Thin Film Transistor - Liquid Crystal Displa
y:薄膜トランジスタ−液晶表示装置)は、液晶表示基
板として、アクティブマトリクス型液晶表示基板(TF
T基板とも称す)を備える。このTFT基板の一例を図
4および図5に示す。なお、図4は基板のトランジスタ
部の平面図であり、図5は図4におけるa−a’間の断
面図である。
2. Description of the Related Art A typical liquid crystal display device, a TFT-L
CD (Thin Film Transistor-Liquid Crystal Displa
y: A thin film transistor-liquid crystal display device is an active matrix type liquid crystal display substrate (TF) as a liquid crystal display substrate.
T substrate). An example of this TFT substrate is shown in FIGS. FIG. 4 is a plan view of the transistor portion of the substrate, and FIG. 5 is a cross-sectional view taken along aa 'in FIG.

【0003】TFT基板は、図4および図5に示すよう
に、透明基板1上にマトリクス状に設けられた透明な画
素電極5と、該画素電極5のスイッチ素子である、ゲー
ト電極2、半導体膜4、ソース電極6およびドレイン電
極7により構成される薄膜トランジスタとを備える。ゲ
ート電極2と画素電極との間は、通常、ゲート絶縁膜3
により絶縁され、ソース電極6と画素電極5とは、導通
可能に接続されている。また、半導体膜4、ソース電極
6およびドレイン電極7は、パシベーション膜8により
覆われている。半導体膜4は、通常、a−Si(Amorph
ous Silicon:非晶質シリコン)からなり、i層41お
よびn+層42を備える。
As shown in FIGS. 4 and 5, a TFT substrate includes a transparent pixel electrode 5 provided in a matrix on a transparent substrate 1, a gate electrode 2 serving as a switching element of the pixel electrode 5, A thin film transistor including a film 4, a source electrode 6, and a drain electrode 7. Normally, a gate insulating film 3 is provided between the gate electrode 2 and the pixel electrode.
The source electrode 6 and the pixel electrode 5 are electrically connected to each other. Further, the semiconductor film 4, the source electrode 6 and the drain electrode 7 are covered with a passivation film 8. The semiconductor film 4 is usually made of a-Si (Amorph
ous Silicon: amorphous silicon) and includes an i-layer 41 and an n + layer 42.

【0004】この従来のTFT基板を用いる液晶表示装
置では、選択したトランジスタ(通常ゲート線と称する
ゲート電極2と、通常データ線と称するドレイン電極7
との交差部に設けられている)のみに電圧をかけ、画素
の電圧を一定値に保つことにより、セルの液晶の配向を
制御して光のスイッチングを行う。液晶の配向の程度
は、画面にかかる電圧によって決定されるため、各画素
にはゲート線、ドレイン線の選択アドレスにかかわら
ず、同一条件で駆動すると同一の電圧がかかるようにす
る必要がある。電圧が一定でないと、画素の透過光量が
設定値からずれるため、輝度や色のむら等が生じてしま
い、表示品質が著しく低下するからである。
In a conventional liquid crystal display device using a TFT substrate, selected transistors (a gate electrode 2 usually called a gate line and a drain electrode 7 usually called a data line) are used.
Is provided at only the intersection with the pixel), and the voltage of the pixel is maintained at a constant value, thereby controlling the alignment of the liquid crystal of the cell to perform light switching. Since the degree of liquid crystal alignment is determined by the voltage applied to the screen, it is necessary to apply the same voltage to each pixel when driven under the same conditions regardless of the selection address of the gate line and the drain line. If the voltage is not constant, the amount of transmitted light of the pixel deviates from the set value, causing unevenness in brightness and color, and significantly lowers the display quality.

【0005】しかし、ゲート線2およびドレイン線7の
電気抵抗が高いと、配線による駆動信号の遅延や電圧降
下の程度が画素のアドレスによって異なるために、TF
Tを駆動する時間や電圧が配線距離によって異なってし
まい、その結果、画素電極5の電圧が配線距離によって
異なってしまう。しかし、駆動のためのドライバIC
(Integrated Circuit:集積回路)が表示部の周辺に配
置されるため、ドライバICと画素電極5との間の配線
距離が画素のアドレスによって異なることは避けられな
い。従って、表示装置の画面サイズが大型になればなる
ほど、輝度や色のむら等の問題が深刻化する。通常、液
晶表示装置の完全な表示品質を確保するのに要求される
配線抵抗の値は、およそ20kΩ以下、好ましくは10
kΩ以下であり、より好ましくは5kΩ以下であると考
えられている。
However, if the electrical resistance of the gate line 2 and the drain line 7 is high, the delay of the drive signal and the degree of voltage drop due to the wiring differ depending on the address of the pixel.
The time and voltage for driving T vary depending on the wiring distance, and as a result, the voltage of the pixel electrode 5 varies depending on the wiring distance. However, a driver IC for driving
Since the (Integrated Circuit) is arranged around the display unit, it is inevitable that the wiring distance between the driver IC and the pixel electrode 5 differs depending on the address of the pixel. Therefore, as the screen size of the display device increases, problems such as uneven brightness and color become more serious. Usually, the value of the wiring resistance required to ensure the complete display quality of the liquid crystal display device is about 20 kΩ or less, preferably 10 kΩ or less.
It is considered to be less than kΩ, more preferably less than 5 kΩ.

【0006】そこで、ゲート線2およびドレイン線7に
は、配線の抵抗を下げるためのアルミニウム配線が用い
られる。このアルミニウム配線を用いたTFT基板につ
いては、例えば、塚田、山本著「高歩留と低配線抵抗を
両立、液晶向け陽極酸化AlゲートTFT」(日経マイ
クロデバイス1991年3月号、107〜113頁)
や、津村、三上、斉藤著「10インチ高精細カラーTF
T液晶に2重遮光、Alゲート技術等を採用」(日経マ
イクロデバイス1991年4月号、105〜111頁)
にその詳細が記載されている。
Therefore, aluminum wiring is used for the gate line 2 and the drain line 7 to reduce the resistance of the wiring. For a TFT substrate using this aluminum wiring, for example, see Tsukada and Yamamoto, "Anodic Oxide Al Gate TFT for Liquid Crystals, Compatible with High Yield and Low Wiring Resistance" (Nikkei Micro Devices, March 1991, pp. 107-113). )
Y, Tsumura, Mikami, Saito, "10-inch High Definition Color TF
Adopt double shielding, Al gate technology, etc. for T liquid crystal "(Nikkei Micro Devices, April 1991, pages 105 to 111).
The details are described in.

【0007】TFT基板は、一般に、ガラス基板1上に
ゲート電極2を形成し、次いで、ゲート絶縁膜3と、i
層41およびn+層42からなるa−Si膜4とを、C
VD(Chemical Vapor Deposition:化学蒸着)を用い
て堆積させ、a−Si膜4をアイランド状に加工した
後、ゲート絶縁膜3を所定形状に加工し、次いで、画素
部にITO(Indium Tin Oxide)の透明電極5を形成し、
ソース電極6、ドレイン電極7を形成した後、不要なn
+層を除去し、最後に、パシベーション膜8を形成する
ことにより製造される。
In general, a TFT substrate is formed by forming a gate electrode 2 on a glass substrate 1 and then forming a gate insulating film 3 and an i.
A-Si film 4 composed of layer 41 and n + layer 42 is
After deposition using VD (Chemical Vapor Deposition), the a-Si film 4 is processed into an island shape, the gate insulating film 3 is processed into a predetermined shape, and then ITO (Indium Tin Oxide) is formed on the pixel portion. Forming a transparent electrode 5 of
After forming the source electrode 6 and the drain electrode 7, unnecessary n
It is manufactured by removing the + layer and finally forming the passivation film 8.

【0008】アルミニウムによりゲート電極2を形成す
る場合には、アルミニウム固有の問題であるヒロックを
防止するため、ガラス基板1上にアルミニウムでゲート
配線パターンを形成した後、形成したアルミニウム配線
の表面に一括して陽極酸化皮膜を形成する。陽極酸化皮
膜の形成には、基板を陽極酸化液中に浸漬し、アルミニ
ウム配線をアノードとして電解する手法が用いられる。
In the case where the gate electrode 2 is formed of aluminum, a gate wiring pattern is formed of aluminum on the glass substrate 1 and then formed on the surface of the formed aluminum wiring in order to prevent a hillock which is a problem inherent in aluminum. To form an anodized film. For forming the anodic oxide film, a method is used in which the substrate is immersed in an anodic oxidation solution and electrolysis is performed using aluminum wiring as an anode.

【0009】アルミニウムによりソース電極6およびド
レイン配線7を形成す場合には、アルミニウムとa−S
iとの間に、それらの接続信頼性を確保するため、高融
点金属であるCrからなるコンタクト層を形成し、アル
ミニウムを所定の形状にエッチングしてからコンタクト
層をエッチングして、露出したn+層42を、ソース電
極6およびドレイン電極7の配線パターンをマスクにし
てエッチングする手法が用いられる。
When the source electrode 6 and the drain wiring 7 are formed of aluminum, aluminum and a-S
A contact layer made of Cr, which is a refractory metal, is formed between the substrate and i, and the contact layer is etched after aluminum is etched into a predetermined shape to expose the exposed n +. A method of etching the layer 42 using the wiring pattern of the source electrode 6 and the drain electrode 7 as a mask is used.

【0010】[0010]

【発明が解決しようとする課題】上述のように、アルミ
ニウム配線をソース電極6およびドレイン配線7に用い
る場合には、配線を、コンタクト層とアルミニウム層と
の積層膜により形成する必要がある。しかし、この場合
には、コンタクト層のエッチングが問題となる。この問
題を図3を用いて詳しく説明する。図3は、a−Siア
イランド4を形成してからソース配線6、ドレイン配線
7を形成し、n+層41のエッチングに至る一連の工程
を、断面図を用いて表したものである。
As described above, when an aluminum wiring is used for the source electrode 6 and the drain wiring 7, the wiring needs to be formed by a laminated film of a contact layer and an aluminum layer. However, in this case, etching of the contact layer becomes a problem. This problem will be described in detail with reference to FIG. FIG. 3 shows a series of steps from the formation of the a-Si island 4 to the formation of the source wiring 6 and the drain wiring 7 to the etching of the n + layer 41 using a sectional view.

【0011】まず、ガラス基板1上に、ゲート電極2
と、ゲート絶縁膜3と、非晶質シリコンのi層41およ
びn+層42からなるアイランドとを形成した後、コン
タクト用のCr層10とアルミニウム層11とをスパッ
タにより基板の積層面(すなわち、ゲート電極2、ゲー
ト絶縁膜3および半導体膜4の形成された面)全面に連
続堆積させる(図3(A))。
First, a gate electrode 2 is placed on a glass substrate 1.
After forming the gate insulating film 3 and an island composed of the amorphous silicon i-layer 41 and the n + layer 42, the contact Cr layer 10 and the aluminum layer 11 are sputtered to form a laminated surface of the substrate (ie, The gate electrode 2, the gate insulating film 3, and the semiconductor film 4 are continuously deposited on the entire surface (FIG. 3A).

【0012】つぎに、アルミニウム層11表面に、ソー
スおよびドレインの配線パターンのホトレジスト層を形
成した後、アルミニウムのエッチング液を用いてアルミ
ニウム層11の不要な部分を除去し、レジストを剥離す
る(図3(B))。このときのエッチングでTFTの動
作寸法を決めるチャンネル部12が形成される。
Next, after forming a photoresist layer of a source and drain wiring pattern on the surface of the aluminum layer 11, unnecessary portions of the aluminum layer 11 are removed by using an aluminum etchant, and the resist is peeled off (FIG. 4). 3 (B)). At this time, the channel portion 12 which determines the operation dimensions of the TFT is formed by the etching.

【0013】アルミニウムのエッチング液としては、例
えば、 リン酸 75重量部 硝酸 5重量部 酢酸 8重量部 水 全量を100重量部とする量 といった組成の水溶液が用いられる。
As the aluminum etchant, for example, an aqueous solution having a composition such as 75 parts by weight of phosphoric acid, 5 parts by weight of nitric acid, 8 parts by weight of acetic acid and water in an amount of 100 parts by weight in total is used.

【0014】次いで、チャンネル部に露出したコンタク
ト用のクロム層10を、強酸性のエッチング液で除去
し、チャンネル部のn+層42を露出させる(図3
(C))。ここでクロムのエッチングに用いるエッチン
グ液としては、アルミニウムの寸法に影響を与えないも
のを用いる必要があり、例えば、 硝酸セリウムアンモニウム 15重量部 過塩素酸 5重量部 水 全量を100重量部とする量 といった組成の水溶液が用いられる。
Next, the contact chromium layer 10 exposed in the channel portion is removed with a strongly acidic etchant to expose the n + layer 42 in the channel portion (FIG. 3).
(C)). Here, it is necessary to use an etching solution that does not affect the dimensions of aluminum as the etching solution used for etching chromium. For example, cerium ammonium nitrate 15 parts by weight Perchloric acid 5 parts by weight Water The amount of 100 parts by weight An aqueous solution having such a composition is used.

【0015】最後に、ソース電極6およびドレイン電極
7の配線パターンのマスクを介して、露出したn+層4
2をドライエッチングにより除去する(図3(D))。
このとき、n+層42を完全に除去するために、i層4
1も幾分、除去するのが常である。このドライエッチン
グは、通常、SF6のようなハロゲンラジカル源となる
ガスをプラズマ化して行なう。
Finally, the exposed n + layer 4 is exposed through a mask of the wiring pattern of the source electrode 6 and the drain electrode 7.
2 is removed by dry etching (FIG. 3D).
At this time, in order to completely remove the n + layer 42, the i-layer 4
It is common to remove some of the 1 as well. This dry etching is usually performed by converting a gas serving as a halogen radical source such as SF 6 into plasma.

【0016】以上により、ゲート電極2、半導体部4、
ソース電極6およびドレイン電極7からなるトランジス
タ部が形成される。ところが、アルミニウム配線を用い
た場合、クロムのウェットエッチングが水平方向に進行
する(すなわち側面を侵食する)、いわゆる、サイドエ
ッチングが発生してしまうため、クロム層10における
チャンネル部の寸法が、アルミニウム層11におけるチ
ャンネル部の寸法からずれてしまう。半導体部4のn+
層42をエッチングは、そのすぐ上のクロム層10をマ
スクとして行なわれるため、クロム層10にサイドエッ
チングが生じると、n+層42のチャンネル部の寸法
も、アルミニウム層11の寸法からのずれてしまい、結
果的にトランジスタのチャンネル寸法が所定値からずれ
てしまう。
As described above, the gate electrode 2, the semiconductor unit 4,
A transistor portion including the source electrode 6 and the drain electrode 7 is formed. However, when aluminum wiring is used, wet etching of chromium progresses in the horizontal direction (that is, erodes the side surface), that is, so-called side etching occurs. It deviates from the dimension of the channel portion at 11. N + of the semiconductor unit 4
Since the layer 42 is etched using the chromium layer 10 immediately above it as a mask, if side etching occurs in the chromium layer 10, the dimension of the channel portion of the n + layer 42 also deviates from the dimension of the aluminum layer 11. As a result, the channel dimension of the transistor deviates from a predetermined value.

【0017】このクロム層10のサイドエッチング量
は、0.2〜2μmにおよぶことがあり、上述のように
半導体部4におけるチャンネル寸法精度の変動の要因に
なるとともに、異物、傷などに起因するエッチング液の
しみこみによる配線の断線の原因ともなっていた。
The amount of side etching of the chromium layer 10 may range from 0.2 to 2 μm, which causes a change in channel dimensional accuracy in the semiconductor portion 4 as described above, and also causes foreign matter and scratches. This also caused disconnection of the wiring due to penetration of the etching solution.

【0018】そこで、本発明は、チャンネル部の寸法精
度がよい液晶表示基板および該基板を用いた液晶表示装
置と、該液晶表示基板の製造方法とを提供することを目
的とする。
Accordingly, an object of the present invention is to provide a liquid crystal display substrate having good dimensional accuracy of a channel portion, a liquid crystal display device using the substrate, and a method of manufacturing the liquid crystal display substrate.

【0019】[0019]

【課題を解決するための手段】上記目的を達成するた
め、本発明では、ソース電極およびドレイン電極が、水
に対するイオン化傾向が水素より小さい導体からなる配
線層を備えるアクティブマトリクス型液晶表示基板と、
該基板を用いた液晶表示装置とが提供される。
According to the present invention, there is provided an active matrix type liquid crystal display substrate having a wiring layer in which a source electrode and a drain electrode are formed of a conductor having a smaller ionization tendency with respect to water than hydrogen.
A liquid crystal display device using the substrate is provided.

【0020】また、本発明では、ソース電極およびドレ
イン電極を、上記配線層を構成する導体より融点の高い
高融点金属からなるコンタクト層と、上記配線層とが積
層された多層金属膜を形成する金属膜形成工程、およ
び、多層金属膜を所定の形状にエッチングするエッチン
グ工程により形成するアクティブマトリクス型液晶表示
基板の製造方法が提供される。
Further, in the present invention, the source electrode and the drain electrode are formed as a multilayer metal film in which a contact layer made of a high melting point metal having a higher melting point than the conductor constituting the wiring layer and the wiring layer are laminated. A method for manufacturing an active matrix type liquid crystal display substrate formed by a metal film forming step and an etching step of etching a multilayer metal film into a predetermined shape is provided.

【0021】本発明では、ソース電極およびドレイン電
極の配線層に、水に対するイオン化傾向が水素より小さ
い導体を用いることにより、コンタクト層および半導体
部のエッチングに、アルミニウム配線の場合には使用で
きなかったアルカリ性の溶液を用いることができる。こ
のため、コンタクト層および/または半導体膜のエッチ
ング液およびエッチング条件を、サイドエッチングが発
生しないように適宜選択することができ、例えば、過マ
ンガン酸などを含むアルカリ性溶液をエッチング液とし
て用いることができる。なお、アルミニウムがアルカリ
性水溶液に侵食されるため、アルミニウム配線の場合に
はアルカリ性のエッチング液を用いることはできない。
According to the present invention, a conductor having a smaller ionization tendency with respect to water than a hydrogen is used for the wiring layer of the source electrode and the drain electrode, so that it cannot be used in the case of aluminum wiring for etching the contact layer and the semiconductor portion. An alkaline solution can be used. Therefore, the etching solution and the etching conditions for the contact layer and / or the semiconductor film can be appropriately selected so that side etching does not occur. For example, an alkaline solution containing permanganic acid or the like can be used as the etching solution. . Since aluminum is eroded by the alkaline aqueous solution, an alkaline etchant cannot be used for aluminum wiring.

【0022】そこで、本発明では、ソース電極およびド
レイン電極のコンタクト層をアルカリ性酸化剤水溶液に
よりエッチングする工程と、半導体膜をアルカリ性酸化
剤水溶液によりエッチングする工程との、少なくともい
ずれかを備える、アクティブマトリクス型液晶表示基板
の製造方法が提供される。なお、一つのエッチング工程
により、コンタクト層と半導体膜とを順次エッチングす
るようにしてもよい。すなわち、所定のエッチング液に
所定時間接触させることで、チャンネル部のソース電極
およびドレイン電極のコンタクト層と、チャンネル部の
所定の深さまでの半導体膜とを、一括してエッチング除
去するようにしてもよい。
Therefore, the present invention provides an active matrix comprising at least one of a step of etching a contact layer of a source electrode and a drain electrode with an aqueous solution of an alkaline oxidant and a step of etching a semiconductor film with an aqueous solution of an alkaline oxidant. A method for manufacturing a liquid crystal display substrate is provided. Note that the contact layer and the semiconductor film may be sequentially etched by one etching step. That is, the contact layer of the source electrode and the drain electrode of the channel portion and the semiconductor film up to the predetermined depth of the channel portion are collectively etched and removed by being brought into contact with a predetermined etching solution for a predetermined time. Good.

【0023】[0023]

【発明の実施の形態】本発明のアクティブマトリクス型
液晶表示基板は、通常、透明基板(ガラス板など)と、
この透明基板表面に形成されたゲート電極と、ゲート電
極を覆うように透明基板表面に形成されたゲート絶縁膜
と、マトリクス状に配置された画素電極とを備え、ゲー
ト絶縁膜表面に、画素電極に接するように配置されたソ
ース電極、ゲート絶縁膜を介してゲート電極の少なくと
も一部を覆うように配置された半導体膜、および、所定
の幅のチャンネル部を介してソース電極に対向するドレ
イン電極が設けられており、ソース電極、半導体膜およ
びドレイン電極を覆うように、ゲート絶縁膜表面にパシ
ベーション膜が形成されている。本発明におけるソース
電極およびドレイン電極は、水に対するイオン化傾向が
水素より小さい導体からなる配線層を備える。画素電極
は、透明基板、ゲート絶縁膜、パシベーション膜のいず
れの表面にあってもよい。
BEST MODE FOR CARRYING OUT THE INVENTION An active matrix type liquid crystal display substrate of the present invention usually comprises a transparent substrate (such as a glass plate),
A gate electrode formed on the surface of the transparent substrate; a gate insulating film formed on the surface of the transparent substrate so as to cover the gate electrode; and pixel electrodes arranged in a matrix. A source electrode disposed so as to be in contact with, a semiconductor film disposed so as to cover at least a part of the gate electrode via a gate insulating film, and a drain electrode opposed to the source electrode via a channel portion having a predetermined width. Is provided, and a passivation film is formed on the surface of the gate insulating film so as to cover the source electrode, the semiconductor film, and the drain electrode. The source electrode and the drain electrode according to the present invention include a wiring layer made of a conductor having a smaller ionization tendency with respect to water than hydrogen. The pixel electrode may be on any surface of the transparent substrate, the gate insulating film, and the passivation film.

【0024】また、この基板を用いた液晶表示装置は、
TFT基板と透明基板(カラー表示装置の場合はカラー
フィルタ基板)とを貼り合わせ、両基板の間のギャップ
内に液晶を封入した後、偏光板、駆動回路、バックライ
ト、導光板等を実装することにより製造され、TFT基
板と、透明基板(カラー表示装置の場合はカラーフィル
タ基板)と、それらの間に封入された液晶と、液晶の封
止部材と、偏光板、駆動回路、バックライトおよび導光
板等を備える。
A liquid crystal display device using this substrate is:
After bonding a TFT substrate and a transparent substrate (a color filter substrate in the case of a color display device) and sealing liquid crystal in a gap between the two substrates, a polarizing plate, a driving circuit, a backlight, a light guide plate, etc. are mounted. TFT substrate, a transparent substrate (a color filter substrate in the case of a color display device), a liquid crystal sealed between them, a liquid crystal sealing member, a polarizing plate, a driving circuit, a backlight, A light guide plate and the like are provided.

【0025】なお、水に対するイオン化傾向が水素より
小さい導体には、銅、銀、金、白金、およびこれらの金
属のいずれかを含む合金などが挙げられ、特にコストの
面から銅またはその合金を用いることが望ましい。銅合
金を用いる場合には銅を主成分として(すなわち50重
量%以上)含むことが望ましく、エッチング特性の点か
ら、純銅または95重量%以上の銅を含む銅合金を用い
ることが望ましい。この金属材料の抵抗率は、2〜10
μΩcmであれば、従来用いられているアルミニウムよ
りも配線抵抗が低下するため、さらに好ましい。
Examples of the conductor having a lower ionization tendency than water include hydrogen, such as copper, silver, gold, and platinum, and alloys containing any of these metals. It is desirable to use. When a copper alloy is used, it is preferable to contain copper as a main component (that is, 50% by weight or more), and it is preferable to use pure copper or a copper alloy containing 95% by weight or more of copper from the viewpoint of etching characteristics. The resistivity of this metal material is 2 to 10
μΩcm is more preferable because the wiring resistance is lower than that of conventionally used aluminum.

【0026】配線層に銅合金を用いる場合、銅以外の合
金成分は、スズ、亜鉛、ニッケル、アルミニウムのよう
な金属成分、もしくは、シリコン、ゲルマニウムのよう
な半金属成分、もしくは、リン、硫黄のような非金属成
分、もしくはそれらの組み合わせとすることが望まし
く、配線抵抗を増加させないものを選択することが好ま
しい。
When a copper alloy is used for the wiring layer, alloy components other than copper include metal components such as tin, zinc, nickel and aluminum, semimetal components such as silicon and germanium, or phosphorus and sulfur. It is desirable to use such a non-metal component or a combination thereof, and it is preferable to select a component that does not increase the wiring resistance.

【0027】ソース電極およびドレイン電極は、例え
ば、スパッタ等の堆積手段でこの金属材料を成膜し、こ
れを、フォトレジストをマスクとしてエッチングするこ
とにより配線パターンに成形することにより、形成され
る。この配線層の厚さは、基板上に形成される段差量が
他の工程に影響を及ぼさないように、500nm以下と
することが望ましく、また、配線抵抗が必要以上に大き
くならないように50nm以上とすることが望ましい。
The source electrode and the drain electrode are formed, for example, by forming a film of this metal material by a deposition means such as sputtering and forming the film into a wiring pattern by etching using a photoresist as a mask. The thickness of this wiring layer is desirably 500 nm or less so that the amount of steps formed on the substrate does not affect other steps, and is 50 nm or more so that the wiring resistance does not become unnecessarily large. It is desirable that

【0028】なお、本発明のソース電極およびドレイン
電極は、配線層のみからなっていてもよいが、半導体部
4と配線層との接続信頼性を確保するため、両者の間に
配線層を構成する導体より融点の高い高融点金属からな
るコンタクト層を設けることが望ましい。すなわち、ソ
ース電極およびドレイン電極を、コンタクト層と配線層
とが積層された多層金属膜により構成することが望まし
い。コンタクト層には、例えば、クロム、チタン、モリ
ブデン等を用いることができ、エッチングなどの加工性
の観点から、クロムを用いることが推奨される。なお、
ソース電極およびドレイン電極を構成する多層金属膜
は、2層に限らず、3層以上の積層膜にしても構わな
い。
The source electrode and the drain electrode of the present invention may be composed of only a wiring layer. However, in order to secure the connection reliability between the semiconductor portion 4 and the wiring layer, a wiring layer is formed between them. It is desirable to provide a contact layer made of a high melting point metal having a melting point higher than that of the conductor. That is, it is desirable that the source electrode and the drain electrode are formed of a multilayer metal film in which a contact layer and a wiring layer are stacked. For the contact layer, for example, chromium, titanium, molybdenum, or the like can be used. From the viewpoint of processability such as etching, it is recommended to use chromium. In addition,
The multilayer metal film forming the source electrode and the drain electrode is not limited to two layers, and may be a stacked film of three or more layers.

【0029】コンタクト層の厚さは、望ましい接着効果
が得られるように5nm以上とすることが望ましく、コ
ンタクト層の応力が基板のそり等に影響しないように、
あるいは、成膜、加工の経済性の観点から、100nm
以下とすることが好ましい。
The thickness of the contact layer is desirably 5 nm or more so as to obtain a desired adhesive effect. In order to prevent the stress of the contact layer from affecting the warpage of the substrate and the like,
Alternatively, from the viewpoint of economics of film formation and processing, 100 nm
It is preferable to set the following.

【0030】また、ゲート電極についても、ソース電極
およびドレイン電極と同様、銅または銅を含む合金を用
いて形成することが望ましい。上述のように、アルミニ
ウムより配線抵抗が低いからである。
Also, the gate electrode is preferably formed using copper or an alloy containing copper, similarly to the source electrode and the drain electrode. As described above, the wiring resistance is lower than that of aluminum.

【0031】半導体膜としては、上述の非晶質シリコン
の他、多結晶シリコン、CdSeなどの半導体の膜を用
いることができる。
As the semiconductor film, besides the above-mentioned amorphous silicon, a film of a semiconductor such as polycrystalline silicon or CdSe can be used.

【0032】本発明の液晶表示基板の製造方法は、例え
ば、次の各工程を備える。
The method of manufacturing a liquid crystal display substrate according to the present invention includes, for example, the following steps.

【0033】(1)透明基板表面にゲート電極を形成す
るゲート電極形成工程 (2)ゲート電極を覆うゲート絶縁膜と、つぎのa〜c
の電極と、ゲート絶縁膜を介してゲート電極上に配置さ
れ、チャンネル部に所定の深さの凹部が形成された半導
体膜とを形成するトランジスタ形成工程 a.マトリクス状に配置された画素電極 b.画素電極に隣接するように配置されたソース電極 c.所定の幅のチャンネル部を介してソース電極に対向
するドレイン電極 (3)ソース電極、半導体膜およびドレイン電極を覆う
ように、ゲート絶縁膜表面にパシベーション膜を形成す
るパシベーション膜形成工程 なお、電極等の形成順は、適宜選択することができる。
例えば、半導体膜を形成し、これをアイランド状に加工
した後、ゲート絶縁膜を所定形状に加工し、次いで、画
素部に画素電極を形成してから、ソース電極およびドレ
イン電極を形成した後、半導体膜のチャンネル部をエッ
チングするようにしてもよい。
(1) Gate electrode forming step of forming a gate electrode on the surface of a transparent substrate (2) A gate insulating film covering the gate electrode and the following a to c
Forming an electrode and a semiconductor film which is disposed on a gate electrode with a gate insulating film interposed therebetween and has a concave portion having a predetermined depth in a channel portion a. Pixel electrodes arranged in a matrix b. A source electrode arranged to be adjacent to the pixel electrode c. A drain electrode opposed to the source electrode via a channel portion having a predetermined width; and (3) a passivation film forming step of forming a passivation film on the surface of the gate insulating film so as to cover the source electrode, the semiconductor film, and the drain electrode. Can be selected as appropriate.
For example, after forming a semiconductor film and processing it into an island shape, processing a gate insulating film into a predetermined shape, then forming a pixel electrode in a pixel portion, forming a source electrode and a drain electrode, The channel portion of the semiconductor film may be etched.

【0034】上述の例では、最初にゲート電極を形成し
ているが、画素電極を最初に形成するようにしてもよ
い。すなわち、図1に示すように、透明基板1上の画素
部に透明な画素電極5を最初に形成し、次いで、ゲート
電極2を形成した後、ゲート絶縁膜3と、i層およびn
+層からなるa−Si膜4を堆積する。つぎに、a−S
i膜4をアイランド状に加工し、ゲート絶縁膜3を所定
形状に加工した後、ソース電極6およびドレイン電極7
を形成するとともに、チャンネル部のn+層を除去し、
最後に、所定形状のパシベーション膜を形成する。この
順に各電極を形成すると、図1に示すように、透明電極
5がゲート電極2と同一平面(すなわち透明基板1表
面)に配置された液晶表示基板が得られる。
In the above example, the gate electrode is formed first, but the pixel electrode may be formed first. That is, as shown in FIG. 1, a transparent pixel electrode 5 is first formed in a pixel portion on a transparent substrate 1, then a gate electrode 2 is formed, and then a gate insulating film 3, an i layer and an n layer are formed.
An a-Si film 4 composed of a + layer is deposited. Next, a-S
After the i film 4 is processed into an island shape and the gate insulating film 3 is processed into a predetermined shape, the source electrode 6 and the drain electrode 7 are processed.
And removing the n + layer in the channel portion,
Finally, a passivation film having a predetermined shape is formed. When each electrode is formed in this order, as shown in FIG. 1, a liquid crystal display substrate in which the transparent electrode 5 is arranged on the same plane as the gate electrode 2 (that is, the surface of the transparent substrate 1) is obtained.

【0035】また、場合によっては、透明電極5をパシ
ベーション膜8表面に配置することも可能である。すな
わち、透明基板1上にゲート電極2を形成した後、ゲー
ト絶縁膜3と半導体膜4とを堆積させ、半導体膜4をア
イランド状に加工し、次いで、ゲート絶縁膜を所定の形
状に加工した後、ソース電極6およびドレイン電極7を
形成するとともに、チャンネル部のn+層を除去し、次
いで、ソース電極6の所定位置が露出するような形状の
パシベーション膜を形成し、最後に、露出したソース電
極6に接触するように画素電極を形成するようにしても
よい。
In some cases, it is possible to arrange the transparent electrode 5 on the surface of the passivation film 8. That is, after the gate electrode 2 is formed on the transparent substrate 1, the gate insulating film 3 and the semiconductor film 4 are deposited, the semiconductor film 4 is processed into an island shape, and then the gate insulating film is processed into a predetermined shape. Thereafter, the source electrode 6 and the drain electrode 7 are formed, the n + layer in the channel portion is removed, and then a passivation film having a shape exposing a predetermined position of the source electrode 6 is formed. The pixel electrode may be formed so as to be in contact with the electrode 6.

【0036】ここに示した、製造工程の前後関係および
配線相互の上下関係は、TFT基板製造方法の一例にす
ぎず、本発明はいずれの場合にも適用可能である。
The preceding and following relations of the manufacturing process and the vertical relation between the wirings described above are merely examples of the TFT substrate manufacturing method, and the present invention can be applied to any case.

【0037】本発明におけるソース電極およびドレイン
電極の形成は、(c1)ゲート絶縁膜表面に画素電極を
形成する画素電極形成工程と、ゲート絶縁膜表面に半導
体膜を形成する半導体膜形成工程と、多層金属膜(コン
タクト層と配線層とが積層された膜)を、画素電極に接
し、半導体膜を覆うように、ゲート絶縁膜表面に形成す
る金属膜形成工程と、(c2)この多層金属膜をエッチ
ングして、ソース電極およびドレイン電極を形成するエ
ッチング工程とを備える。
In the present invention, the source electrode and the drain electrode are formed by (c1) a pixel electrode forming step of forming a pixel electrode on the gate insulating film surface, a semiconductor film forming step of forming a semiconductor film on the gate insulating film surface. A metal film forming step of forming a multilayer metal film (a film in which a contact layer and a wiring layer are laminated) on the surface of the gate insulating film so as to be in contact with the pixel electrode and to cover the semiconductor film; (c2) the multilayer metal film Etching step to form a source electrode and a drain electrode.

【0038】本発明におけるエッチング工程は、ソース
電極およびドレイン電極がコンタクト層を備える積層膜
からなる場合には、コンタクト層以外の層(すなわち配
線層)をエッチングして所定の配線形状にする配線層エ
ッチング工程と、コンタクト層をチャンネルエッチング
液によりエッチングするコンタクト層エッチング工程と
を備えることが望ましい。なお、このコンタクト層エッ
チング工程において、コンタクト層と、所定の深さまで
の半導体膜とが連続してエッチングされ、チャンネル部
が形成されるようにしてもよい。また、ソース電極およ
びドレイン電極がコンタクト層を備えない場合には、半
導体膜のみがチャンネルエッチング液によりエッチング
される。
In the etching step according to the present invention, when the source electrode and the drain electrode are formed of a laminated film having a contact layer, a layer (ie, a wiring layer) other than the contact layer is etched to have a predetermined wiring shape. It is desirable to include an etching step and a contact layer etching step of etching the contact layer with a channel etchant. In the contact layer etching step, the contact layer and the semiconductor film up to a predetermined depth may be continuously etched to form a channel portion. When the source electrode and the drain electrode do not have the contact layer, only the semiconductor film is etched by the channel etchant.

【0039】上述のように、本発明では、コンタクト層
のサイドエッチングを防ぐために、チャンネルエッチン
グ液として、酸化剤を含むアルカリ性水溶液を用いるこ
とができる。酸化剤としては、過マンガン酸、過マンガ
ン酸塩、重クロム酸、および、重クロム酸塩などを用い
ることができる。また、チャンネルエッチング液は、酸
化剤に応じた所定のpHになるように、pH調整剤を含
むことが望ましい。pH調整剤としては、例えば、アル
カリ金属および/またはアルカリ土類金属の、水酸化物
および/または弱酸塩(例えば、ケイ酸塩、リン酸塩な
ど)が使用できる。
As described above, in the present invention, in order to prevent side etching of the contact layer, an alkaline aqueous solution containing an oxidizing agent can be used as the channel etching solution. As the oxidizing agent, permanganate, permanganate, dichromate, dichromate, or the like can be used. Further, it is desirable that the channel etching solution contains a pH adjuster so as to have a predetermined pH according to the oxidizing agent. As the pH adjuster, for example, hydroxides and / or weak acid salts (eg, silicates, phosphates, etc.) of alkali metals and / or alkaline earth metals can be used.

【0040】過マンガン酸イオンまたは重クロム酸イオ
ンの濃度は、実用的なエッチング速度を確保できるよう
に0.05mol/L以上とすることが望ましく、塩の
溶解度と、エッチング速度が過剰にならないようにする
必要とから、0.5mol/L以下とすることが望まし
い。また、pHは、実用的なエッチング速度が得られる
ように設定すべきであり、通常、pH12〜14とす
る。また、チャンネルエッチングには、上述の酸化剤、
pH調整剤の他に、pH緩衝剤や、他の酸化剤を含んで
いてもよい。
The concentration of permanganate ion or dichromate ion is desirably 0.05 mol / L or more so that a practical etching rate can be secured, and the solubility of the salt and the etching rate are not excessive. Therefore, it is desirable to set the concentration to 0.5 mol / L or less. Further, the pH should be set so that a practical etching rate can be obtained, and is usually set to pH 12 to 14. The channel etching includes the oxidizing agent described above,
In addition to the pH adjuster, a pH buffer and other oxidizing agents may be included.

【0041】このアルカリ性酸化剤水溶液は、薄いCr
層を溶解する際、水平方向にはエッチングが全く進行し
ない優れた特長を有する一方、強アルカリ性であるた
め、アルミニウムを侵食してしまうという性質を有して
いる。しかし、本発明では、配線層が水に対するイオン
化傾向が水素より小さい導体からなるため、このような
アルカリ性のエッチング液によっても侵されない。従っ
て、本発明によれば、寸法精度よくチャンネル部を形成
することができる。
The aqueous solution of the alkaline oxidizing agent contains thin Cr
When dissolving the layer, it has the excellent feature that etching does not proceed in the horizontal direction at all, but has the property of eroding aluminum because it is strongly alkaline. However, in the present invention, the wiring layer is made of a conductor whose ionization tendency with respect to water is smaller than that of hydrogen, and is not affected by such an alkaline etchant. Therefore, according to the present invention, the channel portion can be formed with high dimensional accuracy.

【0042】さらに、この強アルカリ性のエッチング液
は、非晶質シリコンをも徐々に溶解するため、これに所
定時間接触させるだけで、コンタクト層と、n+層と、
i層の表層とを、連続的に除去することができる。従っ
て、本発明では、チャンネル部を極めて高い寸法精度で
形成することができるだけでなく、従来、Crのウエッ
トエッチングと半導体膜のドライエッチングとの2工程
を要していたチャンネル部の形成を、1回のウエットエ
ッチングにより行なうことができるという利点を有す
る。従って、本発明によれば、従来より少ない工程数で
液晶表示基板を作製することができるのみならず、半導
体膜のドライエッチングのためのガスや設備などが不用
となるため、製造コストを従来より低く抑えることがで
きる。
Further, since this strong alkaline etching solution also gradually dissolves amorphous silicon, the contact layer and the n + layer can be formed only by contacting the silicon for a predetermined time.
The surface layer of the i-layer can be continuously removed. Therefore, according to the present invention, not only can the channel portion be formed with extremely high dimensional accuracy, but also the channel portion, which conventionally required two steps of wet etching of Cr and dry etching of the semiconductor film, has been changed to 1 This has the advantage that the etching can be performed by one wet etching. Therefore, according to the present invention, not only can a liquid crystal display substrate be manufactured in a smaller number of steps than in the conventional case, but gas and equipment for dry etching of a semiconductor film are not required, so that the manufacturing cost is reduced. It can be kept low.

【0043】つぎに、ゲート、ソース、ドレインの各配
線を、それぞれ銅を用いて形成する場合の、具体的な製
造工程例を説明する。
Next, a description will be given of a specific example of a manufacturing process in the case where each of the gate, source, and drain wirings is formed using copper.

【0044】ゲート電極2の配線は、透明基板(例え
ば、ガラス基板)1上に、銅をスパッタ等の堆積手段で
全面に堆積させ、次いで、その堆積膜表面に、所定の形
状のホトレジストを形成した後、銅を溶解するエッチン
グ液で、堆積膜の不要部を除去した後、ホトレジストを
剥離することにより形成する。このように銅を用いてゲ
ート電極2を形成すれば、ヒロックの全く発生しないき
わめて抵抗の低い配線を形成できる。
The wiring of the gate electrode 2 is formed by depositing copper on the entire surface of a transparent substrate (eg, a glass substrate) 1 by deposition means such as sputtering, and then forming a photoresist of a predetermined shape on the surface of the deposited film. After that, an unnecessary portion of the deposited film is removed with an etching solution for dissolving copper, and then the photoresist is peeled off to form a film. If the gate electrode 2 is formed using copper as described above, an extremely low-resistance wiring without hillocks can be formed.

【0045】ソース配線およびドレイン配線は、例え
ば、図2に示す工程により形成される。すなわち、ま
ず、透明基板1上に、ゲート電極2と、ゲート絶縁膜3
と、非晶質シリコンのi層41およびn+層42からな
るアイランドとを形成した後、コンタクト用のCr層1
0と銅層13とをスパッタにより基板の積層面(すなわ
ち、ゲート電極2、ゲート絶縁膜3および半導体膜4の
形成された面)全面に連続して堆積させ、コンタクト層
10と銅配線層13とからなる積層膜である多層金属膜
20を得る(図2(A))。
The source wiring and the drain wiring are formed, for example, by the steps shown in FIG. That is, first, the gate electrode 2 and the gate insulating film 3 are formed on the transparent substrate 1.
And an island comprising an amorphous silicon i-layer 41 and an n + layer 42, and then a contact Cr layer 1
0 and the copper layer 13 are continuously deposited on the entire surface of the laminated surface of the substrate (that is, the surface on which the gate electrode 2, the gate insulating film 3 and the semiconductor film 4 are formed) by sputtering, and the contact layer 10 and the copper wiring layer 13 are formed. (FIG. 2A) is obtained.

【0046】この多層金属膜20表面に、ソース配線6
およびドレイン配線7のパターンのホトレジストを形成
し、銅のエッチング液に浸漬して、多層金属膜20の不
要部分を除去した後、レジストを剥離する(図2
(B))。このときのエッチングにより、TFTの動作
寸法を決めるチャンネル部12が形成される。銅のエッ
チング液には、例えば、 リン酸 70重量部 硝酸 10重量部 酢酸 8重量部 水 全量を100重量部とする量 といった組成の水溶液が用いられる。以下、この組成の
エッチング液を、エッチング液Aと呼ぶ。なお、本発明
における配線層のエッチング液はこれに限られず、コン
タクト層など他の構成要素に影響を与えない限り、銅の
ウェットエッチング液として知られる通常の処理液を用
いることができる。
The source wiring 6 is formed on the surface of the multilayer metal film 20.
After forming a photoresist having a pattern of the drain wiring 7 and immersing the photoresist in a copper etching solution to remove unnecessary portions of the multilayer metal film 20, the resist is peeled off (FIG. 2).
(B)). By the etching at this time, a channel portion 12 for determining the operation size of the TFT is formed. As the copper etchant, for example, an aqueous solution having a composition such that phosphoric acid is 70 parts by weight, nitric acid is 10 parts by weight, acetic acid is 8 parts by weight, and the total amount is 100 parts by weight is used. Hereinafter, the etching solution having this composition is referred to as an etching solution A. The etching solution for the wiring layer in the present invention is not limited to this, and a normal processing solution known as a copper wet etching solution can be used as long as it does not affect other components such as the contact layer.

【0047】次に、チャンネル部に露出したコンタクト
層10と、その下のn+層42およi層41表層とを、
一括してチャンネルエッチング液で溶解して除去する
(図2(C))。ここでチャンネル部のエッチングに用
いるエッチング液としては、例えば、 過マンガン酸カリウム 4重量部 メタケイ酸ナトリウム 6重量部 水 全量を100重量部とする量 といった組成の水溶液を用いることができる。このエッ
チング液は、約pH13の強アルカリ性を呈する。この
組成のエッチング液を、以下、エッチング液Bと呼ぶ。
Next, the contact layer 10 exposed in the channel portion, and the n + layer 42 and the i-layer 41
The whole is dissolved and removed with a channel etching solution (FIG. 2C). Here, as the etchant used for etching the channel portion, for example, an aqueous solution having a composition such as potassium permanganate 4 parts by weight, sodium metasilicate 6 parts by weight, and the total amount of water being 100 parts by weight can be used. This etchant exhibits a strong alkalinity of about pH13. The etching solution having this composition is hereinafter referred to as an etching solution B.

【0048】[0048]

【実施例】以下、本発明を適用して液晶表示装置を作製
した実施例を、図面を用いて説明する。 A.液晶表示基板の作製 まず、アクティブマトリクス型液晶表示基板の製造工程
について、図1および図2を用いて説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which a liquid crystal display device is manufactured by applying the present invention will be described below with reference to the drawings. A. 1. Manufacturing of Liquid Crystal Display Substrate First, a manufacturing process of an active matrix type liquid crystal display substrate will be described with reference to FIGS.

【0049】(1)ゲート電極形成工程 まず、ガラス基板1として、表示サイズが対角20イン
チの液晶表示画面が形成できるサイズ(すなわち、縦約
370mm、横約470mm)の、厚さ0.7mmのガ
ラス板(旭ガラス(株)「AN635 Glass」)を用意
し、常法に従って洗浄した。このガラス基板表面にスパ
ッタリングにより300nmの純銅膜を堆積した。この
銅膜の金属抵抗はおよそ3μΩcmであった。
(1) Step of Forming Gate Electrode First, a glass substrate 1 having a display size of 20 inches diagonally and a thickness of 0.7 mm, which is about 370 mm long and about 470 mm wide, can be formed. (Asahi Glass Co., Ltd. “AN635 Glass”) was prepared and washed according to a conventional method. A 300 nm pure copper film was deposited on the surface of the glass substrate by sputtering. The metal resistance of this copper film was about 3 μΩcm.

【0050】この銅膜表面に、ポジ型フォトレジストを
スピンナで塗布し、溶剤を乾燥させた後、所定のホトマ
スクを用いて露光させ、有機アルカリ現像液を用いて現
像して、ゲート配線のパターンのレジスト層(厚さ1μ
m)を形成した。つぎに、銅膜の露出部分を、上述のエ
ッチング液Aに40℃で3分間浸漬することにより、ウ
ェットエッチングして除去した後、レジスト層を剥離し
た。これにより、ゲート電極23が形成された。
A positive photoresist is applied to the surface of the copper film with a spinner, and after drying the solvent, the photoresist is exposed to light using a predetermined photomask and developed using an organic alkali developing solution to form a gate wiring pattern. Resist layer (1μ thick)
m) was formed. Next, the exposed portion of the copper film was immersed in the above-mentioned etching solution A at 40 ° C. for 3 minutes to remove it by wet etching, and then the resist layer was peeled off. Thus, the gate electrode 23 was formed.

【0051】本実施例のゲート電極23は、配線幅が1
0μm程度の細線であるにもかかわらず、ゲート端子か
ら最末端までの抵抗値が5kΩにも満たない著しく低い
ものであった。また、配線膜厚が小さいために有害な段
差もなく、ヒロックの発生しない優れた配線であった。
The gate electrode 23 of this embodiment has a wiring width of 1
Despite having a fine line of about 0 μm, the resistance from the gate terminal to the terminal end was extremely low, less than 5 kΩ. In addition, since the wiring thickness was small, there was no harmful step, and the wiring was excellent without hillocks.

【0052】(2)トランジスタ形成工程 つぎに、基板1のゲート電極23が形成された側(以
下、積層側と呼ぶ)に、ゲート電極23を覆うように、
SiH4およびNH3を用いたプラズマCVD法(投入電
力:100W/cm2)を用いて、厚さ300nmのS
iN(Silicon Nitride)膜と、非晶質シリコン膜(厚さ
100nmのi層41および厚さ30nmのn+層42
からなる)とを連続的に成膜した。
(2) Transistor forming step Next, on the side of the substrate 1 on which the gate electrode 23 is formed (hereinafter, referred to as a lamination side), the gate electrode 23 is covered.
Using a plasma CVD method (input power: 100 W / cm 2 ) using SiH 4 and NH 3 ,
An iN (Silicon Nitride) film and an amorphous silicon film (i-layer 41 having a thickness of 100 nm and n + layer 42 having a thickness of 30 nm)
) Were continuously formed.

【0053】得られたa−Si膜の表面に、ポジ型フォ
トレジストを塗布し、露光、現像してa−Siアイラン
ド4のパターンのレジスト層を形成した後、a−Si膜
の露出部分を、SF6のガスを用いてドライエッチング
し、レジストを剥離した。続いて、残ったa−Si膜を
覆うように、基板の積層側表面全面にポジ型フォトレジ
ストを塗布、露光、現像し、ゲート絶縁膜3のパターン
のレジスト層を形成した後、SiN膜の露出部分を、S
6のガスを用いてドライエッチングし、レジスト層を
剥離した。これにより、ゲート絶縁膜3とa−Si層4
とが形成された。
A positive photoresist is applied to the surface of the obtained a-Si film, and is exposed and developed to form a resist layer having a pattern of the a-Si island 4, and then the exposed portion of the a-Si film is removed. , dry etching using a gas of SF 6, and the resist is removed. Subsequently, a positive photoresist is coated, exposed, and developed on the entire surface on the lamination side of the substrate so as to cover the remaining a-Si film, and a resist layer having a pattern of the gate insulating film 3 is formed. The exposed part is S
Dry etching was performed using F 6 gas to remove the resist layer. Thereby, the gate insulating film 3 and the a-Si layer 4
Was formed.

【0054】つぎに、基板の積層側全面に、スパッタリ
ングにより厚さ140nmのITO膜を堆積し、得られ
たITO膜表面に、ポジ型フォトレジストを塗布、露
光、現像して、画素電極5のパターンのレジスト層を形
成した。次いで、ITO膜の露出部分を、王水をエッチ
ング液としてウェットエッチングにより除去した後、レ
ジストを剥離した。これにより、透明な画素電極5が形
成された。
Next, an ITO film having a thickness of 140 nm is deposited on the entire lamination side of the substrate by sputtering, and a positive photoresist is applied, exposed and developed on the surface of the obtained ITO film to form a pixel electrode 5. A resist layer having a pattern was formed. Next, the exposed portion of the ITO film was removed by wet etching using aqua regia as an etchant, and then the resist was removed. As a result, a transparent pixel electrode 5 was formed.

【0055】続いて、基板の積層側全面に、スパッタリ
ングにより、厚さ50nmのクロム膜10と、厚さ30
0nmの純銅膜13とを連続して堆積させた後(図2
(A))、銅膜13表面に、ポジ型フォトレジストを塗
布、露光、現像して、ソース電極6およびドレイン電極
7の配線パターンのレジスト層を形成した。つぎに、銅
膜13の露出部分を、上記エッチング液Aに40℃で3
分間浸漬することにより、ウェットエッチングして除去
した後(図2(B))、さらに、上記エッチング液Bに
室温で10分間浸漬することにより、露出したクロム膜
10と、その下のn+層42と、i層41の表層約30
nmとをエッチング除去した(図2(C))。これによ
り、ソース電極6、ドレイン電極7、および半導体膜4
のチャンネル部12が形成された。
Subsequently, a 50-nm-thick chromium film 10 and a 30-mm-thick
After a 0 nm pure copper film 13 is continuously deposited (FIG.
(A)) A positive photoresist was applied, exposed, and developed on the surface of the copper film 13 to form a resist layer of a wiring pattern of the source electrode 6 and the drain electrode 7. Next, the exposed portion of the copper film 13 was added to the etching solution A at 40 ° C. for 3 hours.
After immersion in the etching solution B for 10 minutes at room temperature, the exposed chromium film 10 and the underlying n + layer 42 are immersed in the etching solution B for 10 minutes. And about 30 of the surface layer of the i-layer 41.
nm was removed by etching (FIG. 2C). Thereby, the source electrode 6, the drain electrode 7, and the semiconductor film 4
Channel portion 12 was formed.

【0056】以上により形成された配線は、ドレイン端
子から最末端までの抵抗値が5kΩにも満たない著しく
低いものであった。また、エッチング液Bによるチャン
ネルエッチング工程において、クロム膜10のサイドエ
ッチングは全くみられなかった。
The wiring formed as described above had an extremely low resistance value from the drain terminal to the terminal end of less than 5 kΩ. Further, in the channel etching step using the etching solution B, no side etching of the chromium film 10 was observed at all.

【0057】(3)パシベーション膜形成工程 最後に、SiH4およびNH3を用いたプラズマCVD法
(投入電力:100W/cm2)を用いて、基板の積層
側全面に厚さ300nmのSiN膜を成膜し、得られた
SiN膜表面にポジ型フォトレジストを塗布、露光、現
像して、パシベーション膜のパターンのレジスト層を形
成した。次に、SiN膜の露出部分をSF6のガスを用
いてドライエッチングした後、レジストを剥離した。こ
れにより、パシベーション膜8が形成され、図1に示す
TFT基板が完成した。
(3) Passivation Film Forming Step Lastly, a 300 nm-thick SiN film is formed on the entire lamination side of the substrate by a plasma CVD method (input power: 100 W / cm 2 ) using SiH 4 and NH 3. A positive photoresist was applied to the surface of the obtained SiN film, exposed, and developed to form a resist layer having a pattern of a passivation film. Next, after the exposed portion of the SiN film was dry-etched using SF 6 gas, the resist was removed. Thus, the passivation film 8 was formed, and the TFT substrate shown in FIG. 1 was completed.

【0058】(4)品質検査 得られたTFT基板のチャンネル部の寸法精度を測定し
たところ、配線層13、コンタクト層10、a−Si膜
4におけるチャンネル部の相対寸法誤差は、0.2μm
以下であった。
(4) Quality Inspection When the dimensional accuracy of the channel portion of the obtained TFT substrate was measured, the relative dimensional error of the channel portion in the wiring layer 13, the contact layer 10, and the a-Si film 4 was 0.2 μm.
It was below.

【0059】また、得られたTFT基板(表示サイズ:
対角20インチ)と、別途用意したカラーフィルタ基板
を貼り合わせた後、両基板の間のギャップ内にTN(Twi
stedNematic)液晶を封入した後、TFT基板の周辺に引
き出したゲート配線23およびドレイン配線7の端子に
所定の電圧をかける、所謂、点灯試験により、TFT基
板の表示品質を判定したところ、全く色むらがみられな
い優秀なものであった。
The obtained TFT substrate (display size:
After laminating a separately prepared color filter substrate with a diagonal 20 inches), TN (Twi
(sedNematic) After sealing the liquid crystal, a predetermined voltage is applied to the terminals of the gate wiring 23 and the drain wiring 7 drawn around the TFT substrate. The display quality of the TFT substrate is determined by a so-called lighting test. It was an excellent thing that was not seen.

【0060】本実施例と同様にして、種々の表示サイズ
のTFT基板を作製した。その配線抵抗と表示品質の判
定結果とを、表1に示す。なお、表1に示した配線抵抗
値は、幅10μm配線に対する抵抗値を求めたものであ
る。また、表示品質の判定結果は、カラー表示の色むら
が発生せず、画面全面にわたって均一なものを「良好」
とし、わずかに色むらが認められるものの、実用上影響
がない程度のものを「実用可」とし、色むらのため実用
に適さないものを「不良」とした。
In the same manner as in this example, TFT substrates having various display sizes were manufactured. Table 1 shows the wiring resistance and the display quality determination result. The wiring resistance values shown in Table 1 are obtained by calculating the resistance value for a wiring having a width of 10 μm. In addition, the result of the judgment of the display quality is that the color display of the color display does not cause unevenness and is uniform over the entire screen.
The samples having slight unevenness in color but having no practical effect were evaluated as “practical”, and those not suitable for practical use due to uneven color were evaluated as “bad”.

【0061】[0061]

【表1】 [Table 1]

【0062】この表1から明らかなように、本実施例の
製造方法によれば、表示サイズが対角12〜40インチ
の広い範囲にわたって配線抵抗を10kΩ以下に抑制で
き、さらに、20インチ以下では5kΩ以下にまで低減
できた。従って、本実施例の製造方法および液晶表示基
板によれば、表示品質の優れた大画面の液晶表示装置を
提供できることがわかった。
As is apparent from Table 1, according to the manufacturing method of this embodiment, the wiring resistance can be suppressed to 10 kΩ or less over a wide range of display sizes of 12 to 40 inches diagonally. It could be reduced to 5 kΩ or less. Therefore, according to the manufacturing method and the liquid crystal display substrate of this example, it was found that a large-screen liquid crystal display device with excellent display quality could be provided.

【0063】B.液晶表示装置の作製 得られたTFT基板と、別途用意したカラーフィルタ基
板を貼り合わせた後、両基板の間のギャップ内にTN(T
wisted Nematic)液晶を封入した後、偏光板、駆動回
路、バックライト、導光板などを実装して、液晶表示装
置を作製したところ、表示品質の優れた液晶表示装置を
得ることができた。
B. Production of Liquid Crystal Display Device After bonding the obtained TFT substrate and a separately prepared color filter substrate, TN (T
(wisted Nematic) After enclosing the liquid crystal, a polarizing plate, a driving circuit, a backlight, a light guide plate, and the like were mounted to manufacture a liquid crystal display device. As a result, a liquid crystal display device with excellent display quality was obtained.

【0064】[0064]

【発明の効果】本発明によれば、チャンネル部の寸法精
度の高い液晶表示基板と、該基板を用いた液晶表示装置
とが得られる。
According to the present invention, it is possible to obtain a liquid crystal display substrate with high dimensional accuracy of the channel portion and a liquid crystal display device using the substrate.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 アクティブマトリクス型液晶表示基板のTF
T部の断面図である。
FIG. 1 TF of an active matrix type liquid crystal display substrate
It is sectional drawing of the T section.

【図2】 実施例におけるa−Siトランジスタ部の製
造工程を示す説明図である。
FIG. 2 is an explanatory view showing a manufacturing process of an a-Si transistor portion in the embodiment.

【図3】 従来のa−Siトランジスタ部の製造工程を
示す説明図である。
FIG. 3 is an explanatory view showing a manufacturing process of a conventional a-Si transistor part.

【図4】 アクティブマトリクス型液晶表示基板のTF
T部の平面図である。
FIG. 4 TF of an active matrix type liquid crystal display substrate
It is a top view of T part.

【図5】 アクティブマトリクス型液晶表示基板のTF
T部の断面図である。
FIG. 5: TF of an active matrix type liquid crystal display substrate
It is sectional drawing of the T section.

【符号の説明】[Explanation of symbols]

1…ガラス基板、2…ゲート電極、3…ゲート絶縁膜、
4…半導体膜、5…画素電極、6…ソース電極、7…ド
レイン電極、8…パシベーション膜、10…コンタクト
層、11…配線層(アルミニウム層)、12…チャンネ
ル部、13…配線層(銅層)、20…多層金属膜、23
…ゲート電極、41…i層、42…n+層。
DESCRIPTION OF SYMBOLS 1 ... Glass substrate, 2 ... Gate electrode, 3 ... Gate insulating film,
Reference numeral 4 denotes a semiconductor film, 5 denotes a pixel electrode, 6 denotes a source electrode, 7 denotes a drain electrode, 8 denotes a passivation film, 10 denotes a contact layer, 11 denotes a wiring layer (aluminum layer), 12 denotes a channel portion, and 13 denotes a wiring layer (copper). Layers), 20 ... multilayer metal film, 23
... gate electrode, 41 ... i layer, 42 ... n + layer.

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】ソース電極およびドレイン電極を、 水に対するイオン化傾向が水素より小さい導体からなる
配線層を含む金属膜を形成する金属膜形成工程と、 上記金属膜を所定の形状にエッチングするエッチング工
程とにより形成することを特徴とするアクティブマトリ
クス型液晶表示基板の製造方法。
1. A metal film forming step of forming a metal film including a wiring layer made of a conductor whose ionization tendency with respect to water is smaller than that of hydrogen, and an etching step of etching the metal film into a predetermined shape. And a method for manufacturing an active matrix type liquid crystal display substrate.
【請求項2】請求項1記載の製造方法において、 上記金属膜形成工程は、 上記導体より融点の高い高融点金属からなるコンタクト
層と、上記配線層とを積層して多層の上記金属膜を形成
する工程であり、 上記エッチング工程は、 上記配線層をエッチングする配線層エッチング工程と、 上記コンタクト層をチャンネルエッチング液を用いてエ
ッチングするコンタクト層エッチング工程とを備えるこ
とを特徴とするアクティブマトリクス型液晶表示基板の
製造方法。
2. The manufacturing method according to claim 1, wherein the metal film forming step comprises: laminating a contact layer made of a high melting point metal having a melting point higher than that of the conductor; An active matrix type, comprising: a wiring layer etching step of etching the wiring layer; and a contact layer etching step of etching the contact layer using a channel etchant. A method for manufacturing a liquid crystal display substrate.
【請求項3】請求項2記載の製造方法において、 上記配線層は、銅または銅を含む合金からなり、 上記高融点金属はクロム、チタンおよびモリブデンのう
ちの少なくともいずれ かであり、 上記チャンネルエッチング液は、酸化剤を含むアルカリ
性水溶液であることを特徴とするアクティブマトリクス
型液晶表示基板の製造方法。
3. The manufacturing method according to claim 2, wherein said wiring layer is made of copper or an alloy containing copper, said high melting point metal is at least one of chromium, titanium and molybdenum, and said channel etching is performed. The method for manufacturing an active matrix liquid crystal display substrate, wherein the liquid is an alkaline aqueous solution containing an oxidizing agent.
【請求項4】ソース電極およびドレイン電極のコンタク
ト層を酸化剤を含むアルカリ性水溶液でエッチングする
工程と、 半導体膜を酸化剤を含むアルカリ性水溶液であるチャン
ネルエッチング液を用いてエッチングする工程との、少
なくともいずれかを備えることを特徴とするアクティブ
マトリクス型液晶表示基板の製造方法。
4. A method of etching a contact layer of a source electrode and a drain electrode with an alkaline aqueous solution containing an oxidizing agent, and a step of etching a semiconductor film using a channel etching solution that is an alkaline aqueous solution containing an oxidizing agent. A method for manufacturing an active matrix type liquid crystal display substrate, comprising:
【請求項5】エッチング液に所定時間接触させることに
より、チャンネル部の、ソース電極およびドレイン電極
のコンタクト層と、所定の深さまでの半導体膜とを、エ
ッチングして除去する工程を備えることを特徴とするア
クティブマトリクス型液晶表示基板の製造方法。
5. The method according to claim 1, further comprising the step of etching and removing the contact layer of the source electrode and the drain electrode of the channel portion and the semiconductor film to a predetermined depth by contacting the semiconductor layer with the etching solution for a predetermined time. Of manufacturing an active matrix type liquid crystal display substrate.
【請求項6】請求項5記載の製造方法において、 上記エッチング液は、酸化剤を含むアルカリ性水溶液で
あることを特徴とするアクティブマトリクス型液晶表示
基板の製造方法。
6. The method according to claim 5, wherein said etchant is an alkaline aqueous solution containing an oxidizing agent.
【請求項7】請求項3、4および6のうちのいずれかに
記載の製造方法において、 上記酸化剤は、過マンガン酸、過マンガン酸塩、重クロ
ム酸、および、重クロム酸塩のうちのいずれかであるこ
とを特徴とするアクティブマトリクス型液晶表示基板の
製造方法。
7. The method according to claim 3, wherein the oxidizing agent is selected from the group consisting of permanganate, permanganate, dichromate, and dichromate. A method for manufacturing an active matrix type liquid crystal display substrate, characterized by comprising:
【請求項8】ソース電極およびドレイン電極が、 水に対するイオン化傾向が水素より小さい導体からなる
配線層を備えることを特徴とするアクティブマトリクス
型液晶表示基板。
8. An active matrix liquid crystal display substrate, wherein the source electrode and the drain electrode include a wiring layer made of a conductor having a smaller ionization tendency with respect to water than hydrogen.
【請求項9】請求項8記載の液晶表示基板を備えること
を特徴とする液晶表示装置。
9. A liquid crystal display device comprising the liquid crystal display substrate according to claim 8.
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KR20160003091A (en) 2013-04-30 2016-01-08 도판 인사츠 가부시키가이샤 Liquid crystal display device and display device substrate
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