JPH10303875A - Bit synchronizing circuit - Google Patents

Bit synchronizing circuit

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JPH10303875A
JPH10303875A JP9105068A JP10506897A JPH10303875A JP H10303875 A JPH10303875 A JP H10303875A JP 9105068 A JP9105068 A JP 9105068A JP 10506897 A JP10506897 A JP 10506897A JP H10303875 A JPH10303875 A JP H10303875A
Authority
JP
Japan
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circuit
clock
data
bit synchronization
bit
Prior art date
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Pending
Application number
JP9105068A
Other languages
Japanese (ja)
Inventor
Shigekazu Harada
繁和 原田
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

PROBLEM TO BE SOLVED: To shorten a time required for extraction of sampling clock performed for each burst signal inputted from plural counter devices. SOLUTION: A storage circuit 8 stores identification information concerning the latest optimum sampling clock, which is selected when the bit synchronism of burst data inputted from respective counter devices 3-1 to 3-N is established, and this information is read out and used for establishing the bit synchronism. It is ordinary for burst data from a certain counter device that there is no rapid and considerable phase fluctuation and at the time of burst data input, bit synchronizing operation can be always started from the clock of phase close to the optimum sampling clock so that time required for bit synchronization can be shortened.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明はビット同期回路に関
し、特に伝送装置と複数の対局装置とがカプラによって
一対多結合されたバースト信号伝送におけるビット同期
回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit synchronization circuit, and more particularly to a bit synchronization circuit in burst signal transmission in which a transmission device and a plurality of game devices are coupled one-to-many by a coupler.

【0002】[0002]

【従来の技術】従来、この種のビット同期回路は、バー
スト信号伝送を行う装置のバースト信号受信回路におい
て、短時間に最適なサンプリングクロックを抽出するこ
とを目的として用いられている。例えば、特開昭62−
43919号公報には、入力信号が与えられると、その
入力信号とマルチプレクサを介して選択された位相差の
等しい多相クロックの発生器からのクロックと位相比較
を行い、入力信号をサンプリングするのに最も適したク
ロックを抽出する技術が記載されている。この従来のビ
ット同期回路について図5を参照して説明する。
2. Description of the Related Art Conventionally, this kind of bit synchronizing circuit has been used for the purpose of extracting an optimum sampling clock in a short time in a burst signal receiving circuit of a device for transmitting burst signals. For example, Japanese Patent Application Laid-Open
No. 43919 discloses that when an input signal is supplied, the input signal is compared with a clock from a generator of a multi-phase clock having the same phase difference selected via a multiplexer, and the input signal is sampled. Techniques for extracting the most suitable clock are described. This conventional bit synchronization circuit will be described with reference to FIG.

【0003】図5において、従来のビット同期回路は、
多相クロックf1〜fnの発生器101と、この多相ク
ロック発生器101から目的のクロックを選出するマル
チプレクサ102と、このマルチプレクサ102の出力
信号と入力信号f0との位相差を比較する位相比較器1
03と、この位相比較器103の出力信号が入力され、
この信号を用いてマルチプレクサ102を制御する信号
を送出するマルチプレクサコントロール手段104を含
み、多相クロック発生器101は等位相差のクロックf
1〜fnを得るように構成されている。
In FIG. 5, the conventional bit synchronization circuit is
A generator 101 for the multiphase clocks f1 to fn, a multiplexer 102 for selecting a target clock from the multiphase clock generator 101, and a phase comparator for comparing the phase difference between the output signal of the multiplexer 102 and the input signal f0. 1
03 and the output signal of the phase comparator 103 are input,
The multi-phase clock generator 101 includes a multiplexer control means 104 for transmitting a signal for controlling the multiplexer 102 by using this signal.
It is configured to obtain 1 to fn.

【0004】かかる構成において、入力信号f0が与え
られた時、位相比較器103とマルチプレクサ102で
入力信号f0をサンプリングするのに一番適したクロッ
ク、例えばクロックf1をマルチプレクサ102の出力
端子Yより抽出する。
In such a configuration, when the input signal f0 is given, a clock most suitable for sampling the input signal f0 by the phase comparator 103 and the multiplexer 102, for example, the clock f1 is extracted from the output terminal Y of the multiplexer 102. To do.

【0005】[0005]

【発明が解決しようとする課題】複数の対局装置から夫
々バースト信号を受信する場合、伝送装置内基準クロッ
ク位相に対する受信バースト信号の入力位相は任意の位
相を取得る。このため、バースト信号毎に最適サンプリ
ングクロックは異なる。よって、上述した従来の回路で
はバースト信号毎にサンプリングクロックを抽出し直す
時間が必要となる。つまり、上述した従来回路では、入
力する各バースト信号の最適サンプリングクロックが、
バースト信号を入力するまで未知であり、バースト信号
の入力毎に新規にサンプリングクロックを抽出し直さな
ければならないという欠点がある。
When a burst signal is received from each of a plurality of game devices, the input phase of the received burst signal with respect to the reference clock phase in the transmission device can be any phase. Therefore, the optimum sampling clock differs for each burst signal. Therefore, the conventional circuit described above requires time for re-extracting the sampling clock for each burst signal. In other words, in the above-mentioned conventional circuit, the optimum sampling clock for each burst signal to be input is
It is unknown until the burst signal is input, and there is a drawback that the sampling clock must be newly extracted every time the burst signal is input.

【0006】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は複数の対局装
置から入力されるバースト信号毎に行われるサンプリン
グクロックの抽出に要する時間を短縮することのできる
ビット同期回路を提供することである。
The present invention has been made to solve the above-mentioned drawbacks of the prior art, and an object thereof is to shorten the time required for extracting a sampling clock for each burst signal input from a plurality of player devices. To provide a bit synchronizing circuit capable of performing such operations.

【0007】[0007]

【課題を解決するための手段】本発明によるビット同期
回路は、互いに位相の異なる複数種類の同期クロックの
うちの1つを選択し複数の対局装置から夫々送信される
データの受信に用いるビット同期回路であって、選択し
た同期クロックによってビット同期が確立された際に該
クロックを特定するための識別情報を記憶する記憶手段
と、この記憶手段に記憶された前記識別情報に応じて前
記複数種類の同期クロックを選択する選択手段とを含む
ことを特徴とする。
A bit synchronization circuit according to the present invention selects one of a plurality of types of synchronization clocks having mutually different phases and uses it for receiving data transmitted from a plurality of player devices. A circuit for storing identification information for specifying a clock when bit synchronization is established by a selected synchronization clock; and a plurality of types of the plurality of types according to the identification information stored in the storage means. And selecting means for selecting the synchronous clock.

【0008】また、前記記憶手段は、前記識別情報を前
記対局装置毎に対応付けて記憶する。さらに、前記デー
タはバーストデータであり、前記記憶手段は前記バース
トデータ同士の間の無信号区間において前記識別情報を
記憶する。そして、前記選択手段は、前記識別情報によ
って特定される同期クロックを初期選択値とする。
Also, the storage means stores the identification information in association with each of the game devices. Further, the data is burst data, and the storage means stores the identification information in a non-signal section between the burst data. Then, the selection unit sets the synchronous clock specified by the identification information as an initial selection value.

【0009】要するに本ビット同期回路では、各対局装
置から入力されるバーストデータのビット同期を確立し
た際に選択している最新の最適サンプリングクロックに
ついての識別情報を記憶し、また読出す機能を有してい
るのである。ある1つの対局装置からのバーストデータ
については急激で大幅な位相変動はないのが通常である
ので、各バーストデータ入力時には常に最適サンプリン
グクロックに近い位相のクロックからビット同期動作を
開始でき、ビット同期に要する時間を短縮できるのであ
る。
In short, the bit synchronization circuit has a function of storing and reading the identification information about the latest optimum sampling clock selected when the bit synchronization of the burst data input from each player is established. It is doing. Since burst data from a certain game device usually does not have abrupt and large phase fluctuation, bit synchronization operation can always be started from a clock having a phase close to the optimum sampling clock when each burst data is input. Time can be reduced.

【0010】[0010]

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Next, an embodiment of the present invention will be described with reference to the drawings.

【0011】図1は本発明によるビット同期回路の実施
の一形態を示すブロック図である。同図において、本ビ
ット同期回路は伝送装置2内に設けられるものであり、
伝送装置2はカプラ1を介して対局装置3−1〜3−N
(Nは、2以上の整数)からのバーストデータを受信す
る。図において、主信号処理回路6は対局装置3−1〜
3−Nより入力されバーストデータの帯域割当制御を行
う機能及び各バーストデータの入力位相を充分な精度で
制御する機能を有し、然るべきタイミングで制御信号4
00及び初期設定信号300を出力する。なお、入力さ
れる各バーストデータ間には無信号区間が設けられてい
るものとする。
FIG. 1 is a block diagram showing an embodiment of a bit synchronization circuit according to the present invention. In the figure, this bit synchronization circuit is provided in the transmission device 2.
The transmission device 2 is connected to the game devices 3-1 to 3-N via the coupler 1.
(N is an integer of 2 or more). In the figure, the main signal processing circuit 6 is a player device 3-1 to
3-N has a function of controlling bandwidth allocation of burst data and a function of controlling an input phase of each burst data with sufficient accuracy, and a control signal 4 at an appropriate timing.
00 and an initial setting signal 300 are output. It should be noted that a non-signal section is provided between each input burst data.

【0012】バースト信号受信回路4はカプラ1により
一対多結合された対局装置3−1から3−Nよりバース
ト信号を受信し、ディジタルPLL回路5にてバースト
電気信号データ500を出力する。
A burst signal receiving circuit 4 receives a burst signal from the terminal devices 3-1 to 3-N which are coupled one-to-many by the coupler 1, and outputs a burst electric signal data 500 by a digital PLL circuit 5.

【0013】ディジタルPLL回路5は基準クロック作
成回路7から基準クロック600を入力してビット同期
動作を行い、データ100及びクロック200を主信号
処理回路6に出力する。それと共にPLL回路5は、記
憶回路8に対して選択されているクロックに関する情報
の書込み動作及び読出し動作を行い、主信号処理回路6
からの初期設定信号入力に従って記憶回路8から読出し
た情報の自回路への初期設定を行う。
The digital PLL circuit 5 inputs the reference clock 600 from the reference clock generation circuit 7 and performs bit synchronization operation, and outputs the data 100 and the clock 200 to the main signal processing circuit 6. At the same time, the PLL circuit 5 performs a write operation and a read operation of information regarding the selected clock with respect to the memory circuit 8, and the main signal processing circuit 6
The information read from the memory circuit 8 is initialized in its own circuit in accordance with the input of the initial setting signal from.

【0014】記憶回路8は、主信号処理回路6から入力
される任意の対局装置に対応するアドレス信号と書込み
許可信号と読出し許可信号を含む制御信号400に従っ
て、ディジタルPLL回路5からの情報の書込み動作及
び読出し動作を行う。
The storage circuit 8 writes information from the digital PLL circuit 5 according to a control signal 400 including an address signal, a write enable signal, and a read enable signal corresponding to an arbitrary game device input from the main signal processing circuit 6. Perform operation and read operation.

【0015】次に、ディジタルPLL回路5の詳細な構
成について説明する。図2は、本発明の実施の形態にお
けるディジタルPLL回路5の構成例を示すブロック図
である。同図において、多相クロック作成回路55は基
準クロック作成回路7において作成された基準クロック
600を用いて等しい位相間隔を持つ多相クロック(互
いに位相の異なる複数種類のクロック)を作成する。ク
ロック選択回路54はクロック選択回路制御回路53か
らの制御に従って、多相クロック作成回路55から入力
される多相クロックの中からある1相のクロックを選択
する。
Next, the detailed structure of the digital PLL circuit 5 will be described. FIG. 2 is a block diagram showing a configuration example of the digital PLL circuit 5 in the embodiment of the present invention. In the figure, a multi-phase clock generation circuit 55 generates a multi-phase clock (a plurality of types of clocks having different phases) having the same phase interval using the reference clock 600 generated in the reference clock generation circuit 7. The clock selection circuit 54 selects a certain one-phase clock from the multiphase clocks input from the multiphase clock generation circuit 55 under the control of the clock selection circuit control circuit 53.

【0016】位相比較回路52はバースト信号受信回路
4から入力されたデータ500とクロック選択回路54
で選択したクロックとの位相比較を行い、その比較結果
をクロック選択回路制御回路53に出力する。
The phase comparison circuit 52 receives the data 500 input from the burst signal reception circuit 4 and the clock selection circuit 54.
The phase comparison with the clock selected in step 1 is performed, and the comparison result is output to the clock selection circuit control circuit 53.

【0017】クロック選択回路制御回路53は位相比較
回路52からの位相比較結果を入力とし、クロック選択
回路54の選択制御を行う制御信号を出力する。また、
この制御回路53は、記憶回路8に対してクロック制御
回路制御信号の情報の書込み及び読出しを行うと共に、
読出した値を主信号処理回路6からの初期設定信号入力
に従って、自回路に初期設定する。
The clock selection circuit control circuit 53 receives the phase comparison result from the phase comparison circuit 52 and outputs a control signal for controlling the selection of the clock selection circuit 54. Also,
The control circuit 53 writes and reads information of a clock control circuit control signal to and from the memory circuit 8, and
The read value is initialized in its own circuit in accordance with the initialization signal input from the main signal processing circuit 6.

【0018】識別回路51はバースト信号受信回路4か
ら入力されたデータ500をクロック選択回路54で選
択したクロック200でサンプリングし、サンプリング
後のデータ100を主信号処理回路6に出力する。クロ
ック選択回路54は制御回路53の制御に応じて選択し
たクロック200を主信号処理回路6に出力する。
The identification circuit 51 samples the data 500 input from the burst signal receiving circuit 4 with the clock 200 selected by the clock selecting circuit 54 and outputs the sampled data 100 to the main signal processing circuit 6. The clock selection circuit 54 outputs the clock 200 selected under the control of the control circuit 53 to the main signal processing circuit 6.

【0019】次に、本発明の実施の形態における動作に
ついて図3のタイムチャートを参照して詳細に説明す
る。
Next, the operation of the embodiment of the present invention will be described in detail with reference to the time chart of FIG.

【0020】図3において、図1及び図2中に示されて
いる信号と同等の信号には同一の符号が付されている。
図3には、対局装置から受信されるデータ500と、主
信号処理回路6から記憶回路8に入力される制御信号4
00と、主信号処理回路6からディジタルPLL回路5
に入力される初期設定信号300と、記憶回路8に保存
されるデータとが示されている。
In FIG. 3, signals equivalent to those shown in FIGS. 1 and 2 are denoted by the same reference numerals.
FIG. 3 shows data 500 received from the game device and a control signal 4 inputted from the main signal processing circuit 6 to the storage circuit 8.
00 and the main signal processing circuit 6 to the digital PLL circuit 5
The initial setting signal 300 input to and the data stored in the memory circuit 8 are shown.

【0021】同図には、データ500の内容のうち、対
局装置3−Jからのn番目のデータであるDATA
(j,n)と、対局装置3−kからのm番目のデータで
あるDATA(k,m)が示されているものとする。な
お、tは無信号区間である。
In the figure, of the contents of the data 500, DATA which is the n-th data from the game device 3-J is shown.
It is assumed that (j, n) and DATA (k, m) that is the m-th data from the game device 3-k are shown. Note that t is a non-signal section.

【0022】主信号処理回路6から記憶回路8に入力さ
れる制御信号400は、アドレスADD,書込み許可信
号WE及び読出し許可信号REを含んでいる。アドレス
ADDの内容のうち、ADDR(j)は対局装置3−J
に対応するアドレスであり、ADDR(k)は対局装置
3−Kに対応するアドレスであるものとする。書込み許
可信号WE及び読出し許可信号REは、共にローレベル
状態の時に「許可」を示すものとする。
The control signal 400 input from the main signal processing circuit 6 to the storage circuit 8 includes an address ADD, a write enable signal WE, and a read enable signal RE. Among the contents of the address ADD, ADDR (j) is the game device 3-J.
ADDR (k) is an address corresponding to the game device 3-K. It is assumed that the write enable signal WE and the read enable signal RE indicate “permitted” when both are in the low level state.

【0023】初期設定信号300は、ローレベル状態の
時に「初期設定実行」を示すものとする。
The initial setting signal 300 indicates "execution of initial setting" in the low level state.

【0024】なお同図には、記憶回路8に保存されるデ
ータのうち、アドレスADDR(j)及びアドレスAD
DR(k)に記憶されるデータが示されている。アドレ
スADDR(j)に記憶されるデータの内容は、当初D
ATA(j,n−1)に対するクロック選択回路制御回
路53の出力の最終値であるCLK(j,n−1)であ
り、その後DATA(j,n)に対するクロック選択回
路制御回路53の出力の最終値であるCLK(j,n)
に更新されるものとする。なお、アドレスADDR
(k)に記憶されるデータの内容は、当初DATA
(k,m−1)に対するクロック選択回路制御回路53
の出力の最終値であるCLK(k,m−1)であるもの
とする。
It should be noted that, among the data stored in the storage circuit 8, the address ADDR (j) and the address AD
The data stored in DR (k) is shown. The content of the data stored in the address ADDR (j) is initially D
CLK (j, n-1), which is the final value of the output of the clock selection circuit control circuit 53 for ATA (j, n-1), and then the output of the clock selection circuit control circuit 53 for DATA (j, n). CLK (j, n) which is the final value
Shall be updated to. The address ADDR
The contents of the data stored in (k) are initially DATA
Clock selection circuit control circuit 53 for (k, m-1)
Is the final value of the output of CLK (k, m-1).

【0025】同図を参照すると、対局装置3−Jからの
n番目の入力データであるDATA(j,n)を入力し
ているディジタルPLL回路5は、位相比較回路52で
DATA(j,n)とクロック選択回路54で既に選択
しているクロックの位相比較を行う。そして、この比較
結果に従ってクロック選択回路制御回路53は多相クロ
ックの各相に対応する値をクロック選択回路54及び記
憶回路8に出力する。クロック選択回路54は多相クロ
ックの中から新たに一相を選択する動作を繰返す。これ
によって、最適サンプリングクロックCLK(j,n)
が抽出される。
Referring to FIG. 2, a digital PLL circuit 5 which is inputting DATA (j, n), which is the n-th input data from the game apparatus 3-J, has a phase comparator 52 which outputs DATA (j, n). ) And the clock selection circuit 54 compares the phases of the clocks already selected. Then, according to the comparison result, the clock selection circuit control circuit 53 outputs a value corresponding to each phase of the multiphase clock to the clock selection circuit 54 and the storage circuit 8. The clock selection circuit 54 repeats the operation of selecting a new phase from the multi-phase clock. Thereby, the optimal sampling clock CLK (j, n)
Is extracted.

【0026】DATA(j,n)の入力終了後の無信号
区間tにおいて、主信号処理回路6は記憶回路8に出力
している書込み処理信号WEを許可状態にする。これに
より、記憶回路8は主信号処理回路6から入力している
対局装置3−Jに対応するアドレスADDR(j)にク
ロック選択回路制御回路53が保持している値CLK
(j,n)を書込む。
In the signalless period t after the input of DATA (j, n), the main signal processing circuit 6 puts the write processing signal WE output to the memory circuit 8 into the enable state. Thus, the storage circuit 8 stores the value CLK held by the clock selection circuit control circuit 53 at the address ADDR (j) corresponding to the game device 3-J input from the main signal processing circuit 6.
Write (j, n).

【0027】次に入力されるデータが対局装置3−Kか
らのm番目のデータDATA(k,m)である場合、主
信号処理回路6は対局装置3−Kに対応するアドレスA
DDR(k)を記憶回路8に出力し、記憶回路8に出力
している読出し許可信号REを許可状態にする。これに
より、記憶回路8のアドレスADDR(k)に保存され
ているデータである、対局装置3−Kからの(m−1)
番目のデータDATA(k,m−1)に対するクロック
選択回路制御回路53の出力の最終値CLK(k,m−
1)がクロック選択回路制御回路53に出力される。
When the next input data is the m-th data DATA (k, m) from the game device 3-K, the main signal processing circuit 6 sets the address A corresponding to the game device 3-K.
DDR (k) is output to the storage circuit 8, and the read permission signal RE output to the storage circuit 8 is set to a permission state. As a result, the data stored at the address ADDR (k) of the storage circuit 8, which is (m-1) from the game device 3-K.
The final value CLK (k, m−1) of the output of the clock selection circuit control circuit 53 for the data
1) is output to the clock selection circuit control circuit 53.

【0028】その後主信号処理回路6がクロック選択回
路制御回路53に出力している初期設定信号300を初
期設定実行状態にするとクロック選択回路制御回路53
は値CLK(k,m−1)を自回路に初期設定する。ま
た、クロック選択回路54は該当するクロックCLK
(k,m−1)を選択して位相比較回路52、識別回路
51及び主信号処理回路6に出力する。
Thereafter, when the main signal processing circuit 6 puts the initialization signal 300 output to the clock selection circuit control circuit 53 into the initialization execution state, the clock selection circuit control circuit 53.
Initializes the value CLK (k, m-1) in its own circuit. Further, the clock selection circuit 54 outputs the corresponding clock CLK.
(K, m-1) is selected and output to the phase comparison circuit 52, the discrimination circuit 51 and the main signal processing circuit 6.

【0029】同様に、対局装置3Kからのm番目のデー
タDATA(k,m)が入力されると、ディジタルPL
L回路5は新たに動作を開始する。この場合、データD
ATA(k,m)に対する最適サンプリングクロックC
LK(k,m)を抽出し、主信号制御回路6からの制御
に従って記憶回路8のアドレスADDR(k)に値CL
K(k,m)を書込む。以降、同様の動作が繰返され
る。
Similarly, when the m-th data DATA (k, m) from the game device 3K is input, the digital PL
The L circuit 5 newly starts operation. In this case, the data D
Optimal sampling clock C for ATA (k, m)
LK (k, m) is extracted, and the value CL is stored in the address ADDR (k) of the storage circuit 8 under the control of the main signal control circuit 6.
Write K (k, m). After that, the same operation is repeated.

【0030】要するに、本ビット同期回路において、主
信号処理回路6は、ある対局装置からバーストデータを
入力する前に所定のタイミングで記憶回路8に、対局装
置に対応するアドレス信号及び書込み許可信号並びに読
出し許可信号を含む制御信号を出力する。そして、ディ
ジタルPLL回路5が有するクロック選択回路制御回路
53に初期設定信号300を出力する。これにより、制
御信号400及び初期設定信号300に従ってクロック
選択回路制御回路53の情報を記憶回路8に書込み、ま
た記憶回路8に書込んだ情報をクロック選択回路制御回
路53に読出す。このため、記憶回路8には常時最新の
最適サンプリングクロックについての識別情報が各対局
装置毎に対応付けて保存されており、バーストデータ入
力時にはこの情報を読出してビット同期動作を行うこと
ができるのである。
In short, in the present bit synchronization circuit, the main signal processing circuit 6 transmits the address signal and the write enable signal corresponding to the remote device to the storage circuit 8 at a predetermined timing before inputting the burst data from the remote device. A control signal including a read permission signal is output. Then, it outputs an initialization signal 300 to the clock selection circuit control circuit 53 of the digital PLL circuit 5. As a result, the information of the clock selection circuit control circuit 53 is written to the memory circuit 8 according to the control signal 400 and the initial setting signal 300, and the information written to the memory circuit 8 is read to the clock selection circuit control circuit 53. For this reason, the storage circuit 8 always stores the latest identification information about the optimum sampling clock in association with each playing device, and when burst data is input, this information can be read to perform the bit synchronization operation. is there.

【0031】[0031]

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
Embodiments of the present invention will now be described in detail with reference to the drawings.

【0032】図4は、本発明の実施例におけるディジタ
ルPLL回路5の構成例を示すブロック図である。多相
クロック作成回路55は周波数z×f0クロック発信回
路7において作成された基準クロックを用いて等しい位
相間隔を持つ多相クロックf0×y本を作成する。マル
チプレクサ54はxビットアップダウンカウンタ53か
らの制御にしたがって、多相クロック作成回路55から
入力する多相クロックの中からある1相のクロックを選
択する。フリップフロップ(F/F)52はバースト信
号受信回路4から入力した周波数f0のデータでマルチ
プレクサ54で選択したクロックのリタイミングを行
い、リタイミング結果をxビットアップダウンカウンタ
53に出力する。xビットアップダウンカウンタ53は
F/F52から入力したリタイミング結果に対応してカ
ウントアップ又はカウントダウンを行う。このカウント
値は、マルチプレクサ54におけるクロック選択制御を
行うための制御信号として出力される。また、半導体の
メモリ8に対して制御信号の情報が書込まれ、また読出
される。さらに、読出された値は、主信号処理回路6か
ら入力される初期設定信号300にしたがって自回路に
ロードされる。F/F51はバースト信号受信回路4か
ら入力したデータをマルチプレクサ54で選択したクロ
ックでデータ500をサンプリングし、サンプリング後
のデータを主信号処理回路6に出力する。
FIG. 4 is a block diagram showing a configuration example of the digital PLL circuit 5 in the embodiment of the present invention. The multi-phase clock generation circuit 55 uses the reference clock generated in the frequency z × f0 clock transmission circuit 7 to generate multi-phase clocks f0 × y having equal phase intervals. The multiplexer 54 selects a certain one-phase clock from the multi-phase clocks input from the multi-phase clock generation circuit 55 according to the control from the x-bit up / down counter 53. The flip-flop (F / F) 52 performs retiming of the clock selected by the multiplexer 54 with the data of the frequency f0 input from the burst signal receiving circuit 4, and outputs the retiming result to the x-bit up / down counter 53. The x-bit up / down counter 53 counts up or down according to the retiming result input from the F / F 52. This count value is output as a control signal for performing clock selection control in the multiplexer 54. Further, information of the control signal is written in and read from the semiconductor memory 8. Further, the read value is loaded into its own circuit according to the initial setting signal 300 input from the main signal processing circuit 6. The F / F 51 samples the data input from the burst signal receiving circuit 4 with the clock selected by the multiplexer 54, and outputs the sampled data to the main signal processing circuit 6.

【0033】かかる構成からなる本実施例のディジタル
PLL回路5を用いたビット同期回路の動作について、
再び図3を参照して説明する。
The operation of the bit synchronization circuit using the digital PLL circuit 5 according to the present embodiment having such a configuration will be described.
It will be described with reference to FIG. 3 again.

【0034】同図を参照すると、対局装置3−Jからの
n番目の入力データであるDATA(j,n)が入力さ
れているディジタルPLL回路5では、、F/F52に
おいて、DATA(j,n)によってマルチプレクサ5
4で既に選択されているクロックのリタイミングを行
う。このリタイミング結果にしたがってxビットアップ
ダウンカウンタ53はカウントアップ又はカウントダウ
ンした後のカウント値をマルチプレクサ54及びメモリ
8に出力する。マルチプレクサ54は多相クロックの中
から新たに一相を選択する動作を繰返す。これによって
最適サンプリングクロックCLK(j,n)が抽出され
る。DATA(j,n)の入力終了後の無心信号区間t
において、主信号処理回路6はメモリ8に出力している
書込み許可信号WEを許可状態にする。これにより、メ
モリ8には主信号処理回路6から入力している対局装置
3−Jに対応するアドレスADDR(j)にxビットア
ップダウンカウンタ53が保持しているカウント値CL
K(j,n)が書込まれる。
Referring to the figure, in the digital PLL circuit 5 to which DATA (j, n) as the n-th input data from the game apparatus 3-J is input, the F / F 52 outputs DATA (j, n) by multiplexer 5
In step 4, retiming of the clock already selected is performed. According to this retiming result, the x-bit up / down counter 53 outputs the count value after counting up or down to the multiplexer 54 and the memory 8. The multiplexer 54 repeats the operation of selecting a new phase from the multi-phase clock. Thus, the optimal sampling clock CLK (j, n) is extracted. Heartless signal section t after input of DATA (j, n) is completed
In, the main signal processing circuit 6 sets the write enable signal WE output to the memory 8 to the enable state. As a result, the count value CL held by the x-bit up / down counter 53 is stored in the memory 8 at the address ADDR (j) corresponding to the game device 3-J input from the main signal processing circuit 6.
K (j, n) is written.

【0035】次に入力されるデータが対局装置3−Kか
らのm番目のデータDATA(k,m)である場合、主
信号処理回路6は対局装置3−Kに対応するアドレスA
DDR(k)をメモリ8に出力し、メモリ8に出力して
いる読出し許可信号REを許可状態にする。これによ
り、メモリ8のアドレスADDR(k)に保持されてい
るデータである、対局装置3−Kからの(m−1)番目
のデータDATA(k,m−1)に対するxビットアッ
プダウンカウンタ53の最終カウント値CLK(k,m
−1)がxビットアップダウンカウンタ53に出力され
る。
When the next input data is the m-th data DATA (k, m) from the playing device 3-K, the main signal processing circuit 6 causes the address A corresponding to the playing device 3-K.
DDR (k) is output to the memory 8 and the read enable signal RE output to the memory 8 is set to the enable state. Thus, the x-bit up / down counter 53 for the (m-1) -th data DATA (k, m-1) from the game device 3-K, which is the data held at the address ADDR (k) of the memory 8 Final count value CLK (k, m
-1) is output to the x-bit up / down counter 53.

【0036】その後主信号処理回路6がxビットアップ
ダウンカウンタ53に出力している初期値設定信号30
0を初期設定実行状態にするとxビットアップダウンカ
ウンタ53は値CLK(k,m−1)を自回路にロード
する。これにより、マルチプレクサ54は該当するクロ
ックCLK(k,m−1)を選択してF/F52,F/
F51及び主信号処理回路6に出力する。
Thereafter, the main signal processing circuit 6 outputs the initial value setting signal 30 output to the x-bit up / down counter 53.
When 0 is set to the initial setting execution state, the x-bit up / down counter 53 loads the value CLK (k, m-1) into its own circuit. As a result, the multiplexer 54 selects the corresponding clock CLK (k, m-1) to select the F / F52, F / F52.
Output to F51 and main signal processing circuit 6.

【0037】同様に、対局装置3−Kからのm番目のデ
ータDATA(k,m)が入力されると、ディジタルP
LL回路5は新たに動作を開始する。この場合、DAT
A(k,m)に対する最適サンプリングクロックCLK
(k,m)を抽出し、主信号制御回路6からの制御にし
たがって、メモリ8のアドレスADDR(k)に値CL
K(k,m)を書込む。以降、同様の動作が繰返され
る。
Similarly, when the m-th data DATA (k, m) is input from the game device 3-K, the digital P
The LL circuit 5 newly starts operation. In this case, DAT
Optimal sampling clock CLK for A (k, m)
(K, m) is extracted and the value CL is stored in the address ADDR (k) of the memory 8 under the control of the main signal control circuit 6.
Write K (k, m). Thereafter, the same operation is repeated.

【0038】以上のように本回路は、各対局装置から入
力されるバーストデータのビット同期を確立した際に選
択している最新の最適サンプリングクロックの情報を記
憶し、また読出すことができる機能を有しているのであ
る。通常あるひとつの対局装置からのバーストデータ間
には急激で大幅な位相変動がないため、各バーストデー
タ入力時には常に最適サンプリングクロックに近い位相
のクロックからビット同期動作を開始できることによ
り、ビット同期に要する時間を短縮することができる。
言い換えれば、ビット同期パタンを短縮することができ
るのである。
As described above, this circuit has a function of storing and reading the latest optimum sampling clock information selected when the bit synchronization of the burst data input from each player is established. Have. Normally, there is no sharp and large phase fluctuation between burst data from a certain game device, so that when synchronizing each burst data, the bit synchronization operation can always be started from a clock having a phase close to the optimal sampling clock, which is necessary for bit synchronization. The time can be shortened.
In other words, the bit synchronization pattern can be shortened.

【0039】請求項の記載に関連して本発明は更に次の
態様をとりうる。
The present invention can further have the following aspects in connection with the description of the claims.

【0040】(6)前記カウンタは、前記カウント値で
初期設定されることを特徴とする請求項5記載のビット
同期回路。
(6) The bit synchronization circuit according to claim 5, wherein the counter is initialized by the count value.

【0041】(7)前記記憶手段は半導体メモリである
ことを特徴とする請求項1〜6のいずれかに記載のビッ
ト同期回路。
(7) The bit synchronization circuit according to any one of claims 1 to 6, wherein the storage means is a semiconductor memory.

【0042】[0042]

【発明の効果】以上説明したように本発明は、各対局装
置から入力されるバーストデータのビット同期を確立し
た際に選択している最新の最適サンプリングクロックに
ついての識別情報を記憶し、これを読出してビット同期
確立に用いることにより、バーストデータ入力時には常
に最適サンプリングクロックに近い位相のクロックから
ビット同期動作を開始でき、ビット同期に要する時間を
短縮できるという効果がある。
As described above, according to the present invention, the identification information on the latest optimum sampling clock selected when the bit synchronization of the burst data input from each game device is established is stored, and By reading and using it for establishing bit synchronization, there is an effect that the bit synchronization operation can always be started from a clock having a phase close to the optimum sampling clock when burst data is input, and the time required for bit synchronization can be shortened.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の一形態によるビット同期回路の
構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a bit synchronization circuit according to an embodiment of the present invention.

【図2】図1中のディジタルPLL回路の内部構成例を
示すブロック図である。
FIG. 2 is a block diagram showing an internal configuration example of a digital PLL circuit in FIG.

【図3】図1のビット同期回路の動作を示すタイムチャ
ートである。
FIG. 3 is a time chart illustrating an operation of the bit synchronization circuit of FIG. 1;

【図4】図1中のディジタルPLL回路のより詳細な構
成を示すブロック図である。
FIG. 4 is a block diagram showing a more detailed configuration of the digital PLL circuit in FIG. 1;

【図5】従来のビット同期回路の構成を示すブロック図
である。
FIG. 5 is a block diagram showing a configuration of a conventional bit synchronization circuit.

【符号の説明】[Explanation of symbols]

1 カプラ 2 伝送装置 3−1〜3−N 対局装置 4 バースト信号受信回路 5 ディジタルPLL回路 6 主信号処理回路 7 基準クロック作成回路 8 記憶回路 51 識別回路 52 位相比較回路 53 クロック選択回路制御回路 54 クロック選択回路 55 多相クロック作成回路 101 多相クロック発生器 102 マルチプレクサ 103 位相比較器 104 マルチプレクサコントローラ DESCRIPTION OF SYMBOLS 1 Coupler 2 Transmission device 3-1 to 3-N Target device 4 Burst signal receiving circuit 5 Digital PLL circuit 6 Main signal processing circuit 7 Reference clock generation circuit 8 Storage circuit 51 Identification circuit 52 Phase comparison circuit 53 Clock selection circuit control circuit 54 Clock selection circuit 55 Multi-phase clock generation circuit 101 Multi-phase clock generator 102 Multiplexer 103 Phase comparator 104 Multiplexer controller

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 互いに位相の異なる複数種類の同期クロ
ックのうちの1つを選択し複数の対局装置から夫々送信
されるデータの受信に用いるビット同期回路であって、
選択した同期クロックによってビット同期が確立された
際に該クロックを特定するための識別情報を記憶する記
憶手段と、この記憶手段に記憶された前記識別情報に応
じて前記複数種類の同期クロックを選択する選択手段と
を含むことを特徴とするビット同期回路。
1. A bit synchronization circuit for selecting one of a plurality of types of synchronous clocks having different phases from each other and using the selected synchronous clocks for receiving data transmitted from a plurality of game apparatuses, respectively.
Storage means for storing identification information for specifying the clock when bit synchronization is established by the selected synchronization clock, and selecting the plurality of types of synchronization clocks according to the identification information stored in the storage means A bit synchronization circuit comprising:
【請求項2】 前記記憶手段は、前記識別情報を前記対
局装置毎に対応付けて記憶することを特徴とする請求項
1記載のビット同期回路。
2. The bit synchronization circuit according to claim 1, wherein the storage unit stores the identification information in association with each of the game devices.
【請求項3】 前記データはバーストデータであり、前
記記憶手段は前記バーストデータ同士の間の無信号区間
において前記識別情報を記憶することを特徴とする請求
項1又は2記載のビット同期回路。
3. The bit synchronization circuit according to claim 1, wherein said data is burst data, and said storage means stores said identification information in a no-signal section between said burst data.
【請求項4】 前記選択手段は、前記識別情報によって
特定される同期クロックを初期選択値とすることを特徴
とする請求項1〜3のいずれかに記載のビット同期回
路。
4. The bit synchronization circuit according to claim 1, wherein the selection unit sets the synchronization clock specified by the identification information as an initial selection value.
【請求項5】 前記選択手段は多相クロックを入力しそ
のうちの一相を出力するマルチプレクサと該マルチプレ
クサを選択制御するカウンタとを含み、前記識別情報は
前記カウンタのカウント値であることを特徴とする請求
項1〜4のいずれかに記載のビット同期回路。
5. The apparatus according to claim 1, wherein said selection means includes a multiplexer for inputting a multi-phase clock and outputting one of the clocks, and a counter for selectively controlling said multiplexer, wherein said identification information is a count value of said counter. 5. The bit synchronization circuit according to claim 1.
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Cited By (6)

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