JPH10303744A - Ｐｌｌ回路における制御電圧感度切替回路 - Google Patents
Ｐｌｌ回路における制御電圧感度切替回路Info
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- JPH10303744A JPH10303744A JP9105746A JP10574697A JPH10303744A JP H10303744 A JPH10303744 A JP H10303744A JP 9105746 A JP9105746 A JP 9105746A JP 10574697 A JP10574697 A JP 10574697A JP H10303744 A JPH10303744 A JP H10303744A
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- controlled oscillator
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ロックアップタイムを短縮し、しかもＣ／Ｎ
特性の劣化等を防止したＰＬＬ回路における制御電圧感
度切替回路を提供する。 【解決手段】 ループフィルタの出力部とＶＣＯの制御
電圧入力部との間のＶｃラインをインダクタＬ１で構成
すると共に、その途中と接地との間にスイッチ回路ＳＷ
およびコンデンサＣ１を設け、スイッチ回路ＳＷのオン
オフによってＶｃラインのインピーダンスを切り替え
る。これにより制御電圧感度を切り替える。
特性の劣化等を防止したＰＬＬ回路における制御電圧感
度切替回路を提供する。 【解決手段】 ループフィルタの出力部とＶＣＯの制御
電圧入力部との間のＶｃラインをインダクタＬ１で構成
すると共に、その途中と接地との間にスイッチ回路ＳＷ
およびコンデンサＣ１を設け、スイッチ回路ＳＷのオン
オフによってＶｃラインのインピーダンスを切り替え
る。これにより制御電圧感度を切り替える。
Description
【０００１】
【発明の属する技術分野】この発明は、通信機等に用い
られるＰＬＬ回路において、特にその制御電圧感度切替
回路に関するものである。
られるＰＬＬ回路において、特にその制御電圧感度切替
回路に関するものである。
【０００２】
【従来の技術】従来より、たとえば携帯電話器等の移動
体通信機器や衛星放送等の受信機における局部発振器は
基準周波数信号発振器とＰＬＬ回路から構成されてい
る。そしてＰＬＬ回路は、ＰＬＬ制御回路（ＰＬＬ−Ｉ
Ｃ）、電圧制御発振器（ＶＣＯ）、ループフィルタ回路
等から構成されている。
体通信機器や衛星放送等の受信機における局部発振器は
基準周波数信号発振器とＰＬＬ回路から構成されてい
る。そしてＰＬＬ回路は、ＰＬＬ制御回路（ＰＬＬ−Ｉ
Ｃ）、電圧制御発振器（ＶＣＯ）、ループフィルタ回路
等から構成されている。
【０００３】このようにＰＬＬ回路を局部発振器に設け
た機器においては、ＰＬＬ回路を制御して局部発振周波
数を切り替えることによって、送受信チャンネルを切り
替えるようにしている。
た機器においては、ＰＬＬ回路を制御して局部発振周波
数を切り替えることによって、送受信チャンネルを切り
替えるようにしている。
【０００４】
【発明が解決しようとする課題】上述した通信機や受信
機に限らず、一般に、ＰＬＬ制御回路内の位相比較器に
与える信号を生成する分周器の分周比を変化させた場合
等、ＰＬＬの入力周波数を急に変化させたときにＶＣＯ
の発振周波数が新たな発振周波数に追従するまでに要す
る時間（ロックアップタイム）はＰＬＬ回路の基本特性
の１つである。ＰＬＬ回路の応答性を高めるためにはロ
ックアップタイムはできるだけ短いほうが望ましい。た
とえばセルラー方式の携帯電話システムにおいては、携
帯電話器（端末）があるセルから他のセルへ移動した場
合に、チャンネルの切り替えが行われるが、チャンネル
切替時は通信が途絶えるので、チャンネル切替時間が長
くなると通話に支障を来すことになる。そのためロック
アップタイムをなるべく短くして、通話に支障を来さな
いように回路を設計することになる。
機に限らず、一般に、ＰＬＬ制御回路内の位相比較器に
与える信号を生成する分周器の分周比を変化させた場合
等、ＰＬＬの入力周波数を急に変化させたときにＶＣＯ
の発振周波数が新たな発振周波数に追従するまでに要す
る時間（ロックアップタイム）はＰＬＬ回路の基本特性
の１つである。ＰＬＬ回路の応答性を高めるためにはロ
ックアップタイムはできるだけ短いほうが望ましい。た
とえばセルラー方式の携帯電話システムにおいては、携
帯電話器（端末）があるセルから他のセルへ移動した場
合に、チャンネルの切り替えが行われるが、チャンネル
切替時は通信が途絶えるので、チャンネル切替時間が長
くなると通話に支障を来すことになる。そのためロック
アップタイムをなるべく短くして、通話に支障を来さな
いように回路を設計することになる。
【０００５】ところが通信機器等においてはロックアッ
プタイムの他にＣ／Ｎ特性およびスプリアスの特性も設
計上重要となる。すなわちロックアップタイムを短くす
るために、ＶＣＯに入力される制御電圧の変化に対する
ＶＣＯの発振周波数の変化割合すなわち制御電圧感度を
大きくすることも有効であるが、制御電圧感度を必要以
上に高くすると微小なノイズに対してＶＣＯの周波数が
変動することになり、Ｃ／Ｎ特性の劣化を招く。また、
ロックアップタイムを短くするためには、ループフィル
タのカットオフ周波数を高めに設定して位相遅れを少な
くする方法が有効であるが、その結果リファレンス成分
が残留してこれがスプリアスとして発生するという問題
が生じる。このように、ロックアップタイムとＣ／Ｎ特
性およびスプリアス特性とはトレードオフの関係にあ
り、従来はそれぞれの特性値のバランスが最適となるよ
うに設計を行っていた。
プタイムの他にＣ／Ｎ特性およびスプリアスの特性も設
計上重要となる。すなわちロックアップタイムを短くす
るために、ＶＣＯに入力される制御電圧の変化に対する
ＶＣＯの発振周波数の変化割合すなわち制御電圧感度を
大きくすることも有効であるが、制御電圧感度を必要以
上に高くすると微小なノイズに対してＶＣＯの周波数が
変動することになり、Ｃ／Ｎ特性の劣化を招く。また、
ロックアップタイムを短くするためには、ループフィル
タのカットオフ周波数を高めに設定して位相遅れを少な
くする方法が有効であるが、その結果リファレンス成分
が残留してこれがスプリアスとして発生するという問題
が生じる。このように、ロックアップタイムとＣ／Ｎ特
性およびスプリアス特性とはトレードオフの関係にあ
り、従来はそれぞれの特性値のバランスが最適となるよ
うに設計を行っていた。
【０００６】この発明の目的はロックアップタイムを短
縮し、しかもそれに伴う従来のＣ／Ｎ特性の劣化等を防
止したＰＬＬ回路における制御電圧感度切替回路を提供
することにある。
縮し、しかもそれに伴う従来のＣ／Ｎ特性の劣化等を防
止したＰＬＬ回路における制御電圧感度切替回路を提供
することにある。
【０００７】
【課題を解決するための手段】この発明は、基準周波数
信号を発生する基準周波数信号発振器、制御電圧に応じ
た周波数で発振する電圧制御発振器、該電圧制御発振器
の発振信号と前記基準周波数信号とを入力して制御信号
を発生するＰＬＬ制御回路、および前記制御信号をフィ
ルタリングして前記電圧制御発振器に対する制御電圧を
発生するループフィルタを備えたＰＬＬ回路において、
電圧制御発振器の制御電圧感度を切り替えられるように
するために、請求項１に記載のとおり、前記ループフィ
ルタの出力部と前記電圧制御発振器の制御電圧入力部と
の間をインダクタまたは分布定数線路を介して接続する
とともに、そのインダクタまたは分布定数線路の途中と
接地電位との間にスイッチ回路を設け、該スイッチ回路
のオン／オフの切り替えによって前記ループフィルタの
出力部と電圧制御発振器の制御電圧入力部との間のイン
ピーダンスが切り替わるようにする。
信号を発生する基準周波数信号発振器、制御電圧に応じ
た周波数で発振する電圧制御発振器、該電圧制御発振器
の発振信号と前記基準周波数信号とを入力して制御信号
を発生するＰＬＬ制御回路、および前記制御信号をフィ
ルタリングして前記電圧制御発振器に対する制御電圧を
発生するループフィルタを備えたＰＬＬ回路において、
電圧制御発振器の制御電圧感度を切り替えられるように
するために、請求項１に記載のとおり、前記ループフィ
ルタの出力部と前記電圧制御発振器の制御電圧入力部と
の間をインダクタまたは分布定数線路を介して接続する
とともに、そのインダクタまたは分布定数線路の途中と
接地電位との間にスイッチ回路を設け、該スイッチ回路
のオン／オフの切り替えによって前記ループフィルタの
出力部と電圧制御発振器の制御電圧入力部との間のイン
ピーダンスが切り替わるようにする。
【０００８】このように構成すれば、スイッチ回路のオ
ン／オフの切り替えによって、ループフィルタの出力部
と電圧制御発振器の制御電圧入力部との間のインピーダ
ンスが切り替わり、これによって制御電圧の変化に対す
る電圧制御発振器の発振周波数の変化割合、すなわち制
御電圧感度が切り替わる。したがってＣ／Ｎ特性よりも
ロックアップタイム特性が重要な時（アンロック状態の
時またはチャンネル切替時）に制御電圧感度を高くし、
逆にロックアップタイムよりもＣ／Ｎ特性が重要な時
（ロック状態の時）に制御電圧感度を低くすることが可
能となる。
ン／オフの切り替えによって、ループフィルタの出力部
と電圧制御発振器の制御電圧入力部との間のインピーダ
ンスが切り替わり、これによって制御電圧の変化に対す
る電圧制御発振器の発振周波数の変化割合、すなわち制
御電圧感度が切り替わる。したがってＣ／Ｎ特性よりも
ロックアップタイム特性が重要な時（アンロック状態の
時またはチャンネル切替時）に制御電圧感度を高くし、
逆にロックアップタイムよりもＣ／Ｎ特性が重要な時
（ロック状態の時）に制御電圧感度を低くすることが可
能となる。
【０００９】また、この発明は、請求項２に記載のとお
り、前記電圧制御発振器の共振部に、印加電圧に応じて
静電容量が変化する可変容量素子、該可変容量素子に直
列に接続された直列コンデンサ、および該直列コンデン
サと前記可変容量素子との直列回路に対して並列に接続
された並列コンデンサを設けるとともに、前記直列コン
デンサと前記並列コンデンサの静電容量の大きさを相反
する方向に切り替えるスイッチ回路を設ける。
り、前記電圧制御発振器の共振部に、印加電圧に応じて
静電容量が変化する可変容量素子、該可変容量素子に直
列に接続された直列コンデンサ、および該直列コンデン
サと前記可変容量素子との直列回路に対して並列に接続
された並列コンデンサを設けるとともに、前記直列コン
デンサと前記並列コンデンサの静電容量の大きさを相反
する方向に切り替えるスイッチ回路を設ける。
【００１０】上記構成によってスイッチ回路のオン／オ
フの切り替えによって、可変容量素子に直列に接続され
ている直列コンデンサの静電容量とこの直列回路に並列
に接続されている並列コンデンサの静電容量が相反する
方向に切り替えられるため、発振周波数がほぼ一定のま
ま、制御電圧の変化に対する発振周波数の変化割合が切
り替わる。したがってＣ／Ｎ特性よりもロックアップタ
イム特性が重要な時（チャンネル切替時）に制御電圧感
度を高くし、逆にロックアップタイムよりもＣ／Ｎ特性
が重要な時（ロック状態の時）に制御電圧感度を低くす
ることが可能となる。
フの切り替えによって、可変容量素子に直列に接続され
ている直列コンデンサの静電容量とこの直列回路に並列
に接続されている並列コンデンサの静電容量が相反する
方向に切り替えられるため、発振周波数がほぼ一定のま
ま、制御電圧の変化に対する発振周波数の変化割合が切
り替わる。したがってＣ／Ｎ特性よりもロックアップタ
イム特性が重要な時（チャンネル切替時）に制御電圧感
度を高くし、逆にロックアップタイムよりもＣ／Ｎ特性
が重要な時（ロック状態の時）に制御電圧感度を低くす
ることが可能となる。
【００１１】また、この発明は請求項３に記載のとお
り、前記スイッチ回路は、前記ＰＬＬ制御回路から発生
されるロック検出信号に基づいて、該信号がアンロック
状態である間は、前記制御電圧の変化に対する前記電圧
制御発振器の発振周波数の変化割合を高める方向に切り
替えるようにする。これによりＰＬＬ制御回路がロック
されていない時に制御電圧感度が高くなり、ＰＬＬ制御
回路がロック状態となった時には制御電圧感度が低くな
る。したがって、チャンネル切替時間が短縮化され、且
つ定常状態でのＣ／Ｎ特性を高く維持することができ
る。
り、前記スイッチ回路は、前記ＰＬＬ制御回路から発生
されるロック検出信号に基づいて、該信号がアンロック
状態である間は、前記制御電圧の変化に対する前記電圧
制御発振器の発振周波数の変化割合を高める方向に切り
替えるようにする。これによりＰＬＬ制御回路がロック
されていない時に制御電圧感度が高くなり、ＰＬＬ制御
回路がロック状態となった時には制御電圧感度が低くな
る。したがって、チャンネル切替時間が短縮化され、且
つ定常状態でのＣ／Ｎ特性を高く維持することができ
る。
【００１２】
【発明の実施の形態】この発明の第１の実施形態に係る
ＰＬＬ回路における制御電圧感度切替回路の構成を図１
〜図５を参照して説明する。
ＰＬＬ回路における制御電圧感度切替回路の構成を図１
〜図５を参照して説明する。
【００１３】図１はＰＬＬ回路の構成を示すブロック図
である。同図において１は基準周波数信号を発生する基
準周波数信号発振器であり、ここではＴＣＸＯ（温度補
償水晶発振器）で構成している。分周器２は基準周波数
信号を所定の分周比で分周する分周器である。ＶＣＯ３
は電圧制御発振器であり、入力される制御電圧に応じた
周波数の信号を発振する。プリスケーラ４はＶＣＯ３の
発振信号を一定の分周比で分周する分周器である。分周
器５はプリスケーラ４により分周された信号を所定の分
周比で分周するプログラマブル分周器である。プログラ
マブル分周器５に対する分周比設定用データは送受信チ
ャンネルに応じて定まり、そのデータは外部から入力さ
れる。位相比較器６は分周器５の出力信号と分周器２の
出力信号との位相を比較する。チャージポンプ７は位相
比較器６の発生する信号をＶＣＯ３に対する制御信号に
変換する。ループフィルタ８はこの信号から不要な高周
波成分を除去してＶＣＯ３に対して制御電圧として与え
る。図中１０で示す部分がＰＬＬ制御回路であり、通常
ＰＬＬ−ＩＣで構成する。また１１で示す部分でＰＬＬ
モジュールを構成する。
である。同図において１は基準周波数信号を発生する基
準周波数信号発振器であり、ここではＴＣＸＯ（温度補
償水晶発振器）で構成している。分周器２は基準周波数
信号を所定の分周比で分周する分周器である。ＶＣＯ３
は電圧制御発振器であり、入力される制御電圧に応じた
周波数の信号を発振する。プリスケーラ４はＶＣＯ３の
発振信号を一定の分周比で分周する分周器である。分周
器５はプリスケーラ４により分周された信号を所定の分
周比で分周するプログラマブル分周器である。プログラ
マブル分周器５に対する分周比設定用データは送受信チ
ャンネルに応じて定まり、そのデータは外部から入力さ
れる。位相比較器６は分周器５の出力信号と分周器２の
出力信号との位相を比較する。チャージポンプ７は位相
比較器６の発生する信号をＶＣＯ３に対する制御信号に
変換する。ループフィルタ８はこの信号から不要な高周
波成分を除去してＶＣＯ３に対して制御電圧として与え
る。図中１０で示す部分がＰＬＬ制御回路であり、通常
ＰＬＬ−ＩＣで構成する。また１１で示す部分でＰＬＬ
モジュールを構成する。
【００１４】図２は図１に示したＰＬＬ回路を局部発振
器として用いた通信機の送受信部分の構成を示すブロッ
ク図である。同図において１２は送信ＩＦ信号に対し
て、ＰＬＬモジュール１１より出力される局部発振信号
をミキシングして送信周波信号を発生するミキサ、１３
はこれを電力増幅するアンプである。この送信信号はア
ンテナデュプレクサ１４の送信フィルタを介してアンテ
ナへ供給される。またアンテナ１５からの受信信号はデ
ュプレクサ１４の受信フィルタを介して受信アンプ１６
へ入力される。１７はその受信信号に対して、ＰＬＬモ
ジュール１１より出力される局部発振信号をミキシング
して受信ＩＦ信号を生成するミキサである。このような
構成において、ＰＬＬモジュール１１内の図１に示した
分周器５の分周比を切り替えることによってＶＣＯ３の
発振周波数すなわち局部発振信号の周波数を切り替え、
これによってチャンネルを切り替える。
器として用いた通信機の送受信部分の構成を示すブロッ
ク図である。同図において１２は送信ＩＦ信号に対し
て、ＰＬＬモジュール１１より出力される局部発振信号
をミキシングして送信周波信号を発生するミキサ、１３
はこれを電力増幅するアンプである。この送信信号はア
ンテナデュプレクサ１４の送信フィルタを介してアンテ
ナへ供給される。またアンテナ１５からの受信信号はデ
ュプレクサ１４の受信フィルタを介して受信アンプ１６
へ入力される。１７はその受信信号に対して、ＰＬＬモ
ジュール１１より出力される局部発振信号をミキシング
して受信ＩＦ信号を生成するミキサである。このような
構成において、ＰＬＬモジュール１１内の図１に示した
分周器５の分周比を切り替えることによってＶＣＯ３の
発振周波数すなわち局部発振信号の周波数を切り替え、
これによってチャンネルを切り替える。
【００１５】さて、図３は図１に示したループフィルタ
８の出力部とＶＣＯ３の制御電圧入力部との間の構成を
示す回路図である。この例では、図３に示すようにＶＣ
Ｏ内の共振系には可変容量ダイオードＶＤとインダクタ
Ｌ２を設けている。ループフィルタ８の出力部とＶＣＯ
の制御電圧入力部との間のＶｃラインをインダクタＬ１
で構成するとともに、そのインダクタＬ１のループフィ
ルタ側の端部と接地電位との間にバイパスコンデンサＣ
ｐを設けている。またインダクタＬ１の途中（この例で
は中央位置）と接地電位との間にスイッチ回路ＳＷおよ
びコンデンサＣ１を接続している。
８の出力部とＶＣＯ３の制御電圧入力部との間の構成を
示す回路図である。この例では、図３に示すようにＶＣ
Ｏ内の共振系には可変容量ダイオードＶＤとインダクタ
Ｌ２を設けている。ループフィルタ８の出力部とＶＣＯ
の制御電圧入力部との間のＶｃラインをインダクタＬ１
で構成するとともに、そのインダクタＬ１のループフィ
ルタ側の端部と接地電位との間にバイパスコンデンサＣ
ｐを設けている。またインダクタＬ１の途中（この例で
は中央位置）と接地電位との間にスイッチ回路ＳＷおよ
びコンデンサＣ１を接続している。
【００１６】図４は図３に示したスイッチ回路ＳＷの構
成例を示す回路図である。このスイッチ回路はダイオー
ドスイッチ回路であり、図４に示すように、トランジス
タＱ１のコレクタに負荷抵抗Ｒ３、ベースにＣ２，Ｒ２
からなるベース信号入力回路をそれぞれ接続し、Ｑ１の
コレクタとダイオードＤのアノード間に抵抗Ｒ１を接続
している。この構成により、トランジスタＱ１のオフ／
オンによってダイオードＤをオン／オフさせる。すなわ
ちＰＬＬ−ＩＣから出力されるＬＤ信号がローレベルの
時、すなわちＰＬＬがロック状態でない時、トランジス
タＱ１はオフ状態となり、ダイオードＤのアノード電位
が略ＶｃｃとなってダイオードＤがオンする。これによ
り、図３に示したＶｃラインのインダクタＬ１の中点が
コンデンサＣ１を介して接地電位に接地される。ＰＬＬ
−ＩＣより出力されるＬＤ信号がハイレベル、すなわち
ＰＬＬがロック状態となれば、トランジスタＱ１がオン
し、ダイオードＤのアノード電位が略接地電位になるた
め、ダイオードＤはオフする。これによりインダクタＬ
１の中点は開放される。
成例を示す回路図である。このスイッチ回路はダイオー
ドスイッチ回路であり、図４に示すように、トランジス
タＱ１のコレクタに負荷抵抗Ｒ３、ベースにＣ２，Ｒ２
からなるベース信号入力回路をそれぞれ接続し、Ｑ１の
コレクタとダイオードＤのアノード間に抵抗Ｒ１を接続
している。この構成により、トランジスタＱ１のオフ／
オンによってダイオードＤをオン／オフさせる。すなわ
ちＰＬＬ−ＩＣから出力されるＬＤ信号がローレベルの
時、すなわちＰＬＬがロック状態でない時、トランジス
タＱ１はオフ状態となり、ダイオードＤのアノード電位
が略ＶｃｃとなってダイオードＤがオンする。これによ
り、図３に示したＶｃラインのインダクタＬ１の中点が
コンデンサＣ１を介して接地電位に接地される。ＰＬＬ
−ＩＣより出力されるＬＤ信号がハイレベル、すなわち
ＰＬＬがロック状態となれば、トランジスタＱ１がオン
し、ダイオードＤのアノード電位が略接地電位になるた
め、ダイオードＤはオフする。これによりインダクタＬ
１の中点は開放される。
【００１７】図５は図３に示したＶｃラインおよびＶＣ
Ｏの共振系部分の等価回路図である。図３に示したバイ
パスコンデンサＣｐは高周波的にインダクタＬ１の一端
を接地し、またコンデンサＣ１もスイッチ回路ＳＷがオ
ンの時インダクタＬ１の中点を高周波的に接地する。し
たがって図５に示したような等価回路となる。ここで、
図５においてインダクタＬ１，Ｌ２のインダクタンスを
共に２Ｌとし、可変容量ダイオードＶＤのキャパシタン
スをＣｖとすれば、スイッチ回路ＳＷがオフの時のＶＣ
Ｏの共振周波数ｆ１は次式で示される。
Ｏの共振系部分の等価回路図である。図３に示したバイ
パスコンデンサＣｐは高周波的にインダクタＬ１の一端
を接地し、またコンデンサＣ１もスイッチ回路ＳＷがオ
ンの時インダクタＬ１の中点を高周波的に接地する。し
たがって図５に示したような等価回路となる。ここで、
図５においてインダクタＬ１，Ｌ２のインダクタンスを
共に２Ｌとし、可変容量ダイオードＶＤのキャパシタン
スをＣｖとすれば、スイッチ回路ＳＷがオフの時のＶＣ
Ｏの共振周波数ｆ１は次式で示される。
【００１８】
【数１】ｆ１＝１／｛２π√（Ｌ・Ｃｖ）｝ また、スイッチ回路ＳＷがオンの時のＶＣＯの共振周波
数ｆ２は次式で示される。
数ｆ２は次式で示される。
【００１９】
【数２】ｆ２＝１／［２π√｛（２／３）Ｌ・Ｃｖ｝］ 上記の両式を比較すれば明らかなように、可変容量ダイ
オードのキャパシタンスＣｖの変化に対するＶＣＯの発
振周波数の変化割合はｆ１よりｆ２の方が大きいことが
わかる。たとえばＬ＝１０ nH とし、可変容量ダイオー
ドＶＤに対する印加電圧の単位電圧変化により、Ｃｖが
１００〜２００ pF に変化すれば、ｆ１は１５９．２〜
１１２．５ MHz の範囲で変化し、Δｆ＝４６．７ MHz
となり、ｆ２は１９４．９〜１３７．８ MHz の範囲で
変化し、Δｆ＝５７．１MHz となる。
オードのキャパシタンスＣｖの変化に対するＶＣＯの発
振周波数の変化割合はｆ１よりｆ２の方が大きいことが
わかる。たとえばＬ＝１０ nH とし、可変容量ダイオー
ドＶＤに対する印加電圧の単位電圧変化により、Ｃｖが
１００〜２００ pF に変化すれば、ｆ１は１５９．２〜
１１２．５ MHz の範囲で変化し、Δｆ＝４６．７ MHz
となり、ｆ２は１９４．９〜１３７．８ MHz の範囲で
変化し、Δｆ＝５７．１MHz となる。
【００２０】このようにスイッチ回路ＳＷがオン状態の
時、制御電圧感度が高くなる。図４に示したように、Ｐ
ＬＬがアンロック状態の時（ＬＤ信号がローレベルの
時）スイッチ回路ＳＷがオンするため、ロックアップタ
イムが短縮化されてチャンネル切替時間が短縮化され、
その後ＰＬＬがロック状態となればスイッチ回路ＳＷが
オフ状態となるため、制御電圧感度が低下してＣ／Ｎ特
性が高く維持される。
時、制御電圧感度が高くなる。図４に示したように、Ｐ
ＬＬがアンロック状態の時（ＬＤ信号がローレベルの
時）スイッチ回路ＳＷがオンするため、ロックアップタ
イムが短縮化されてチャンネル切替時間が短縮化され、
その後ＰＬＬがロック状態となればスイッチ回路ＳＷが
オフ状態となるため、制御電圧感度が低下してＣ／Ｎ特
性が高く維持される。
【００２１】次に、第２の実施形態に係るＰＬＬ回路に
おける制御電圧感度切替回路の構成例を図６および図７
を基に説明する。
おける制御電圧感度切替回路の構成例を図６および図７
を基に説明する。
【００２２】図６はＶＣＯの共振系の構成を示す回路図
である。同図においてＶＤは可変容量ダイオードであ
り、そのアノードと接地間にインダクタＬ３を接続し、
ループフィルタの出力部と可変容量ダイオードＶＤのカ
ソードとの間を抵抗を介して接続している。また可変容
量ダイオードＶＤのアノードと接地との間にスイッチ回
路ＳＷ１およびこのスイッチ回路ＳＷ１で切り替えられ
るコンデンサＣ１１，Ｃ１２を設けている。可変容量ダ
イオードＶＤのカソードと接地との間にはインダクタＬ
１、スイッチ回路ＳＷ２およびこのＳＷ２により切り替
えられるコンデンサＣ２１，Ｃ２２を設けている。
である。同図においてＶＤは可変容量ダイオードであ
り、そのアノードと接地間にインダクタＬ３を接続し、
ループフィルタの出力部と可変容量ダイオードＶＤのカ
ソードとの間を抵抗を介して接続している。また可変容
量ダイオードＶＤのアノードと接地との間にスイッチ回
路ＳＷ１およびこのスイッチ回路ＳＷ１で切り替えられ
るコンデンサＣ１１，Ｃ１２を設けている。可変容量ダ
イオードＶＤのカソードと接地との間にはインダクタＬ
１、スイッチ回路ＳＷ２およびこのＳＷ２により切り替
えられるコンデンサＣ２１，Ｃ２２を設けている。
【００２３】図７は図６に示した共振系の等価回路図で
ある。図６に示したインダクタＬ３は共振系の共振周波
数においてインピーダンスが非常に高くなる値を選んで
いるため共振周波数には影響を与えない。図７における
コンデンサＣ１，Ｃ２のそれぞれの値は図６に示したス
イッチ回路ＳＷ１，ＳＷ２の切り替えによって２つの値
をとる。図６に示したスイッチ回路ＳＷ１とＳＷ２は連
動して切り替わり、ＳＷ１がＣ１１を選択している時、
ＳＷ２はＣ２１を選択し、逆にＳＷ１がＣ１２を選択し
ている時、ＳＷ２はＣ２２を選択する。ここで各コンデ
ンサの値はＣ１１＜Ｃ１２、Ｃ２１＞Ｃ２２の関係にあ
る。
ある。図６に示したインダクタＬ３は共振系の共振周波
数においてインピーダンスが非常に高くなる値を選んで
いるため共振周波数には影響を与えない。図７における
コンデンサＣ１，Ｃ２のそれぞれの値は図６に示したス
イッチ回路ＳＷ１，ＳＷ２の切り替えによって２つの値
をとる。図６に示したスイッチ回路ＳＷ１とＳＷ２は連
動して切り替わり、ＳＷ１がＣ１１を選択している時、
ＳＷ２はＣ２１を選択し、逆にＳＷ１がＣ１２を選択し
ている時、ＳＷ２はＣ２２を選択する。ここで各コンデ
ンサの値はＣ１１＜Ｃ１２、Ｃ２１＞Ｃ２２の関係にあ
る。
【００２４】図７に示した共振系のインピーダンスＺｏ
は次式で示される。
は次式で示される。
【００２５】
【数３】 Ｚｏ＝｛Ｃ２＋Ｃ１・Ｃｖ／（Ｃ１＋Ｃｖ）｝／／Ｌ１ 上式において／／はインピーダンスの並列合成演算子で
ある。
ある。
【００２６】ここで、
【００２７】
【数４】Ｃｏ＝Ｃ２＋Ｃ１・Ｃｖ／（Ｃ１＋Ｃｖ） と置くと、共振周波数ｆは
【００２８】
【数５】ｆ１＝１／｛２π√（Ｌ・Ｃｏ）｝ となる。ここでＣ１を大きくした場合、〔数３〕より、
可変容量ダイオードＶＤのキャパシタンスＣｖの変化の
Ｚｏに与える影響が大きくなり、制御電圧感度が高くな
る。また、Ｃ１を大きくすると〔数４〕よりＣｏが大き
くなるから、〔数５〕より発振周波数は低下する。
可変容量ダイオードＶＤのキャパシタンスＣｖの変化の
Ｚｏに与える影響が大きくなり、制御電圧感度が高くな
る。また、Ｃ１を大きくすると〔数４〕よりＣｏが大き
くなるから、〔数５〕より発振周波数は低下する。
【００２９】次に、Ｃ２を小さくした場合、〔数３〕よ
りＣｖの変化のＺｏに与える影響が大きくなり、制御電
圧感度が高くなる。また、Ｃ２を小さくすると〔数４〕
よりＣｏが小さくなり、〔数５〕より発振周波数が上昇
する。すなわちＣ１を大きくすると共にＣ２を小さくす
れば発振周波数が変化することなく制御電圧感度が高く
なる。逆に、Ｃ１を小さくすると共にＣ２を大きくすれ
ば発振周波数が変化することなく制御電圧感度が低くな
る。したがって前述したＬＤ信号がローレベルの時、図
６に示したスイッチ回路ＳＷ１，ＳＷ２がコンデンサＣ
１２，Ｃ２２をそれぞれ選択し、ＬＤ信号がハイレベル
の時、スイッチ回路ＳＷ１，ＳＷ２がコンデンサＣ１
１，Ｃ２１をそれぞれ選択するように構成すれば、チャ
ンネル切替時間を短縮することができ、且つ定常状態で
のＣ／Ｎ特性を高く維持することができる。
りＣｖの変化のＺｏに与える影響が大きくなり、制御電
圧感度が高くなる。また、Ｃ２を小さくすると〔数４〕
よりＣｏが小さくなり、〔数５〕より発振周波数が上昇
する。すなわちＣ１を大きくすると共にＣ２を小さくす
れば発振周波数が変化することなく制御電圧感度が高く
なる。逆に、Ｃ１を小さくすると共にＣ２を大きくすれ
ば発振周波数が変化することなく制御電圧感度が低くな
る。したがって前述したＬＤ信号がローレベルの時、図
６に示したスイッチ回路ＳＷ１，ＳＷ２がコンデンサＣ
１２，Ｃ２２をそれぞれ選択し、ＬＤ信号がハイレベル
の時、スイッチ回路ＳＷ１，ＳＷ２がコンデンサＣ１
１，Ｃ２１をそれぞれ選択するように構成すれば、チャ
ンネル切替時間を短縮することができ、且つ定常状態で
のＣ／Ｎ特性を高く維持することができる。
【００３０】
【発明の効果】請求項１に係る発明によれば、スイッチ
回路のオン／オフの切り替えによって、ループフィルタ
の出力部と電圧制御発振器の制御電圧入力部との間のイ
ンピーダンスが切り替わり、これによって制御電圧の変
化に対する電圧制御発振器の発振周波数の変化割合、す
なわち制御電圧感度が切り替わるため、チャンネル切替
時のように、Ｃ／Ｎ特性よりもロックアップタイム特性
が重要な時に制御電圧感度を高くし、逆にロック時のよ
うにＣ／Ｎ特性が重要な時に制御電圧感度を低くするこ
とが可能となる。
回路のオン／オフの切り替えによって、ループフィルタ
の出力部と電圧制御発振器の制御電圧入力部との間のイ
ンピーダンスが切り替わり、これによって制御電圧の変
化に対する電圧制御発振器の発振周波数の変化割合、す
なわち制御電圧感度が切り替わるため、チャンネル切替
時のように、Ｃ／Ｎ特性よりもロックアップタイム特性
が重要な時に制御電圧感度を高くし、逆にロック時のよ
うにＣ／Ｎ特性が重要な時に制御電圧感度を低くするこ
とが可能となる。
【００３１】請求項２に係る発明によれば、スイッチ回
路のオン／オフの切り替えによって、可変容量素子に直
列に接続されている直列コンデンサの静電容量とこの直
列回路に並列に接続されている並列コンデンサの静電容
量が相反する方向に切り替えられるため、発振周波数が
ほぼ一定のまま制御電圧の変化に対する発振周波数の変
化割合が切り替わる。これによりＣ／Ｎ特性よりもロッ
クアップタイム特性が重要な時に制御電圧感度を高く
し、逆にロックアップタイムよりもＣ／Ｎ特性が重要な
時に制御電圧感度を低くすることが可能となる。
路のオン／オフの切り替えによって、可変容量素子に直
列に接続されている直列コンデンサの静電容量とこの直
列回路に並列に接続されている並列コンデンサの静電容
量が相反する方向に切り替えられるため、発振周波数が
ほぼ一定のまま制御電圧の変化に対する発振周波数の変
化割合が切り替わる。これによりＣ／Ｎ特性よりもロッ
クアップタイム特性が重要な時に制御電圧感度を高く
し、逆にロックアップタイムよりもＣ／Ｎ特性が重要な
時に制御電圧感度を低くすることが可能となる。
【００３２】請求項３に係る発明によれば、ＰＬＬ制御
回路がロックされていない時に制御電圧感度が高くな
り、ＰＬＬ制御回路がロック状態となった時には制御電
圧感度が低くなるため、チャンネル切替時間が短縮化さ
れ、且つ定常状態でのＣ／Ｎ特性を高く維持することが
できる。
回路がロックされていない時に制御電圧感度が高くな
り、ＰＬＬ制御回路がロック状態となった時には制御電
圧感度が低くなるため、チャンネル切替時間が短縮化さ
れ、且つ定常状態でのＣ／Ｎ特性を高く維持することが
できる。
【図１】第１の実施形態に係るＰＬＬ回路の構成を示す
ブロック図である。
ブロック図である。
【図２】図１に示すＰＬＬ回路を用いた通信機器の送受
信部分の構成を示す図である。
信部分の構成を示す図である。
【図３】ＶｃラインおよびＶＣＯの主要部の構成を示す
図である。
図である。
【図４】スイッチ回路の構成例を示す回路図である。
【図５】図３の等価回路図である。
【図６】第２の実施形態に係るＰＬＬ回路における制御
電圧感度切替回路の構成を示す図である。
電圧感度切替回路の構成を示す図である。
【図７】図６の等価回路図である。
１−ＴＣＸＯ（基準周波数信号発振器） ３−ＶＣＯ（電圧制御発振器） １０−ＰＬＬ制御回路 １１−ＰＬＬモジュール Ｌ１，Ｌ２，Ｌ３−インダクタ ＶＤ−可変容量ダイオード ＳＷ，ＳＷ１，ＳＷ２−スイッチ回路
Claims (3)
- 【請求項１】 基準周波数信号を発生する基準周波数信
号発振器、制御電圧に応じた周波数で発振する電圧制御
発振器、該電圧制御発振器の発振信号と前記基準周波数
信号とを入力して制御信号を発生するＰＬＬ制御回路、
および前記制御信号をフィルタリングして前記電圧制御
発振器に対する制御電圧を発生するループフィルタを備
えたＰＬＬ回路において、 前記ループフィルタの出力部と前記電圧制御発振器の制
御電圧入力部との間をインダクタまたは分布定数線路を
介して接続するとともに、そのインダクタまたは分布定
数線路の途中と接地電位との間にスイッチ回路を設け、
該スイッチ回路のオン／オフの切り替えによって前記ル
ープフィルタの出力部と電圧制御発振器の制御電圧入力
部との間のインピーダンスを切り替え、該スイッチ回路
のオン／オフの切り替えによって、前記制御電圧の変化
に対する前記電圧制御発振器の発振周波数の変化割合を
切り替えるようにしたＰＬＬ回路における制御電圧感度
切替回路。 - 【請求項２】 基準周波数信号を発生する基準周波数信
号発振器、制御電圧に応じた周波数で発振する電圧制御
発振器、該電圧制御発振器の発振信号と前記基準周波数
信号とを入力して制御信号を発生するＰＬＬ制御回路、
および前記制御信号をフィルタリングして前記電圧制御
発振器に対する制御電圧を発生するループフィルタを備
えたＰＬＬ回路において、 前記電圧制御発振器の共振部に、印加電圧に応じて静電
容量が変化する可変容量素子、該可変容量素子に直列に
接続された直列コンデンサ、および該直列コンデンサと
前記可変容量素子との直列回路に対して並列に接続され
た並列コンデンサを設けるとともに、前記直列コンデン
サと前記並列コンデンサの静電容量の大きさを相反する
方向に切り替えるスイッチ回路を設け、該スイッチ回路
のオン／オフの切り替えによって、前記制御電圧の変化
に対する前記電圧制御発振器の発振周波数の変化割合を
切り替えるようにしたＰＬＬ回路における制御電圧感度
切替回路。 - 【請求項３】 前記スイッチ回路は、前記ＰＬＬ制御回
路から発生されるロック検出信号に基づいて、該信号が
アンロック状態である間は、前記制御電圧の変化に対す
る前記電圧制御発振器の発振周波数の変化割合を高める
方向に切り替えるものである請求項１または２に記載の
ＰＬＬ回路における制御電圧感度切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105746A JPH10303744A (ja) | 1997-04-23 | 1997-04-23 | Ｐｌｌ回路における制御電圧感度切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105746A JPH10303744A (ja) | 1997-04-23 | 1997-04-23 | Ｐｌｌ回路における制御電圧感度切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303744A true JPH10303744A (ja) | 1998-11-13 |
Family
ID=14415829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9105746A Pending JPH10303744A (ja) | 1997-04-23 | 1997-04-23 | Ｐｌｌ回路における制御電圧感度切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303744A (ja) |
-
1997
- 1997-04-23 JP JP9105746A patent/JPH10303744A/ja active Pending
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