JPH10298755A

JPH10298755A - スパッタリング装置用電源装置

Info

Publication number: JPH10298755A
Application number: JP3589998A
Authority: JP
Inventors: Noboru Kuriyama; 昇栗山; Yutaka Tanitsu; 豊谷津; Yoshio Kawamata; 由雄川又; Takashi Fujii; 崇藤井
Original assignee: Shibaura Engineering Works Co Ltd
Current assignee: Shibaura Mechatronics Corp
Priority date: 1997-02-20
Filing date: 1998-02-18
Publication date: 1998-11-10
Anticipated expiration: 2018-02-18
Also published as: JP2835323B2

Abstract

(57)【要約】【課題】スパッタリング装置における連続ア−ク放電
の発生を低減させること。【解決手段】逆電圧パルスを印加して、ア−ク放電を
防止する回路において、逆電圧パルス印加終了後、ア−
ク放電検出手段２３によりア−ク放電の発生が検出され
た場合に１〜１０μｓ以内に逆電圧発生手段１２で発生
させた逆電圧をスパッタ源に印加して連続ア−ク放電の
発生確率を低下させるとともに、スパッタ源１４に直列
に接続したダイオ−ドＤ１０、このダイオードＤ１０に
並列に接続した抵抗ｒ１０により逆電圧印加時の電流を
制限して逆方向ア−ク放電による連続ア−ク放電を低減
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電子部品，半導体，
光ディスクなどへ薄膜を成膜するスパッタリング装置用
電源装置に関する。

【０００２】

【従来の技術】ターゲットの裏面に磁石を配置したスパ
ッタ源を用いたスパッタリング装置により半導体、電子
部品、装飾部品等に薄膜を形成する技術が普及されてい
る。このようなスパッタリング装置においては、真空槽
中に放電用ガスとして、例えばＡｒのような不活性ガス
を導入しておき、この真空槽中にスパッタ源を配置し、
このスパッタ源に負の電圧を印加することによってマグ
ネトロン放電を発生させ、真空槽中に導入された放電用
ガスをイオン化し、このイオン化されたアルゴン正イオ
ンが加速され、スパッタ源のターゲット表面に衝突し、
ターゲット表面をスパッタ蒸発させる。このスパッタ粒
子を基板上に沈着させてターゲット材料からなる薄膜を
形成するようにしたものであり、これをスパッタリング
と言う。

【０００３】このスパッタリングを行っている最中に、
マグネトロン放電がア−ク放電に変化してしまう場合が
ある。このように、マグネトロン放電がア−ク放電に移
行してしまうと、スパッタリングを行うことはできな
い。

【０００４】従って、ア−ク放電の発生後ただちに、上
記スパッタ源を少しだけ正の電位に保つような逆電圧パ
ルスを印加して、ア−ク放電の発生を抑えている。従来
においては、この逆電圧パルスを印加する時間間隔は３
０μｓ以上であった。

【０００５】

【発明が解決しようとする課題】ところで、逆電圧パル
スを印加する時間間隔は、スイッチング素子の電力損失
による破壊からの保護を行うなどの問題から、ある値の
時間間隔が必要とされていた。

【０００６】しかし、前述したように３０μｓ以上の時
間間隔で逆電圧パルスを印加した場合でも、すぐに連続
してア−ク放電が発生してしまうことがあり、連続ア−
ク放電の発生する確率が高いという問題があった。

【０００７】また、逆電圧パルスを印加した場合に、ス
パッタ源に正の電圧が印加されることになり、逆方向に
例えば基板等からア−ク放電が発生する場合もある。こ
の逆方向のア−ク放電による連続ア−ク放電が発生する
と、基板にダメ−ジを与えるという問題があった。

【０００８】本発明は上記の点に鑑みてなされたもの
で、その目的は、連続ア−ク放電の発生を防止するため
に、逆電圧パルスを印加する時間間隔を、ア−ク放電の
発生を検出した場合には、１〜１０μｓ以内とし、しか
も、この逆電圧パルスによる逆方向ア−ク放電の発生を
確実に防止することができるスパッタリング装置用電源
装置を提供することにある。

【０００９】

【課題を解決するための手段】請求項１に係わるスパッ
タリング装置用電源装置は、接地した真空槽内に不活性
ガスを導入し、この真空槽内に配置したスパッタ源に負
の電圧を印加して、スパッタリングを行うスパッタリン
グ装置において、上記スパッタ源に直流電圧を印加する
ための直流電源と、上記スパッタリング中に発生するア
−ク放電の発生を停止させるために、上記スパッタ源に
逆電圧を印加するための逆電圧発生手段と、上記逆電圧
発生手段で発生された逆電圧を上記スパッタ源に印加す
るスイッチ手段と、上記真空槽内のア−ク放電の発生を
検出するア−ク放電検出手段と、このア−ク放電検出手
段によりア−ク放電の発生が検出された場合には、上記
スイッチ手段を設定時間オンさせて、上記逆電圧発生手
段から発生された逆電圧を上記スパッタ源に印加するた
めの逆電圧印加手段と、上記ア−ク放電検出手段により
上記ア−ク放電の発生が検出された場合には、上記逆電
圧発生手段で発生された逆電圧を上記スパッタ源に設定
時間印加し、その印加が終了した後、上記ア−ク放電検
出手段によりア−ク放電の発生が再度検出された場合に
は、１〜１０μＳ以内に上記逆電圧発生手段で発生され
た逆電圧を上記スパッタ源に印加する逆電圧印加制御手
段とを具備したことを特徴とする。

【００１０】従って、逆電圧パルスを印加する間隔をア
−ク放電検出時は、１〜１０μｓ以下の時間間隔で行う
ようにしたので、連続ア−ク放電の発生確率を極めて低
下させることができる。

【００１１】請求項２に係わるスパッタリング装置用電
源装置は、請求項１記載の逆電圧発生手段と上記スパッ
タ源との間に、スパッタリング放電の電流を流す方向に
接続された順方向インピーダンスと、この順方向インピ
ーダンスより大きく、かつ並列に接続された逆方向のア
ーク放電の発生を防止する逆方向インピーダンスからな
る逆方向アーク放電防止回路を設けたことを特徴とす
る。

【００１２】従って、請求項１と同様なことを行うこと
ができるとともに、逆電圧パルスを印加したときに、逆
方向ア−ク放電が発生した際にア−ク放電電流を抑制す
るように順方向インピーダンスより大きくかつ並列に逆
方向インピーダンスを設けたので、逆方向のア−ク放電
が発生するのを抑制することができるため、連続ア−ク
放電の発生確率を極めて低下させることができる。

【００１３】請求項３に係わるスパッタリング装置用電
源装置は、請求項２記載の逆方向アーク放電防止回路に
おいて、順方向インピーダンスがダイオードで、逆方向
インピーダンスが抵抗からなることを特徴とする。

【００１４】従って、請求項２記載のスパッタリング装
置用電源装置と同様なことを行うことができる。請求項
４に係わるスパッタリング装置用電源装置は、請求項２
記載の逆方向アーク放電防止回路のスパッタ源側と上記
直流電源の正極側との間に、ダイオ−ドのアノード側か
ら上記直流電源の正極側に向けて電流を流すように接続
された第２のダイオ−ドと、この第２のダイオ−ドに抵
抗を直列に接続したことを特徴とする。

【００１５】従って、請求項２記載のスパッタリング装
置用電源装置と同様なことを行うことができるととも
に、逆電圧パルスを印加したときに、真空槽（スパッタ
源）側を流れる電流とダイオ−ドＤ１１側を流れる電流
を抵抗値ｒ１１により調整できるので基板ア−ク放電に
よる基板ダメ−ジを防止することができる。

【００１６】請求項５に係わるスパッタリング装置用電
源装置は、請求項１乃至請求項４のうちいずれか一記載
の逆電圧発生手段は、一次側に上記直流電源が接続さ
れ、二次側が上記スパッタ源に接続されるパルストラン
スであり、このパルストランスの一次側と二次側の巻線
比は、１：１．１〜１：１．３であることを特徴とす
る。

【００１７】従って、直流電源の０．１〜０．３倍の逆
電圧パルスをトランスから出力させることができる。請
求項６に係わるスパッタリング装置用電源装置は、請求
項１乃至請求項４のうちいずれか一記載の逆電圧発生手
段は、一次側に上記直流電源が接続され、二次側が上記
スパッタ源に接続されるオートトランスであり、このオ
ートトランスの一次側と二次側の巻線比は、１：１．１
〜１：１．３であることを特徴とする。

【００１８】従って、直流電源の０．１〜０．３倍の逆
電圧パルスをトランスから出力させることができる。請
求項７に係わるスパッタリング装置用電源装置は、請求
項２乃至請求項６のうちいずれか一記載の逆方向アーク
放電防止回路により、上記真空槽内に２パルス以上の連
続アーク放電の発生を無くすとともに、上記逆電圧発生
手段であるトランスの電圧・時間積を４パルス分以上と
することによって、上記トランスを磁気飽和させないよ
うにしたことを特徴とする。

【００１９】従って、逆電圧パルスを発生させるトラン
スの電圧・時間積を４パルス分以上に設計することによ
り、逆電圧パルスを発生させるトランスの磁気飽和を無
くすことができるので、制御不能を防止することができ
る。

【００２０】

【発明の実施の形態】以下図面を参照して本発明の第１
の実施形態について説明する。図１はスパッタリング装
置用電源装置を示す回路図である。図において、１１は
例えば、８００Ｖのスパッタリング装置用直流電源であ
る。この直流電源１１の負極は、逆電圧発生手段として
のパルストランス１２の一次コイル１２₁ 及び二次コイ
ル１２₂ の一方の入力端子に接続される。この一次コイ
ル１２₁ と二次コイル１２₂ との巻線比は１：１．１か
ら１：１．３に設定されている。

【００２１】この一次コイル１２₁ の他端はスイッチ手
段としてのトランジスタＱ１のエミッタに接続されてい
る。このトランジスタＱ１のコレクタは直流電源１１の
正極に接続されている。

【００２２】さらに、一次コイル１２₁ の両端間には、
抵抗ｒ１とダイオ−ドＤ１が直列接続された回路が並列
に接続されている。抵抗ｒ１はサ−ジ吸収用、ダイオ−
ドＤ１はフライホイ−ル用である。

【００２３】さらに、一次コイル１２₁ の一端とトラン
ジスタＱ１のコレクタとの間（あるいは直流電源１１の
両極間）には、大容量のコンデンサＣ１が並列に接続さ
れている。従って、このコンデンサＣ１の両端には直流
電源１１に等しい電圧が充電されている。

【００２４】また、二次コイル１２₂ の他端は出力ケ−
ブル１３内の一方のライン１３₁ を介してスパッタ源１
４に接続されている。また、１５はスパッタ源１４が配
置されている真空槽である。そして、この真空槽１５中
において、スパッタ源１４のターゲットと対向する位置
に、基板１６が設置されている。この真空槽１５内には
例えばアルゴンガスのような不活性ガスが導入されてい
る。

【００２５】ところで、２１は制御回路用直流電源であ
る。この制御回路用直流電源２１の両極間には、抵抗ｒ
２と逆方向に接続されたダイオ−ドＤ２が直列接続され
た回路が並列に接続されている。さらに、上記直流電源
１１の負極と抵抗ｒ２とダイオ−ドＤ２との接続点との
間には、抵抗ｒ３が接続されている。

【００２６】また、抵抗ｒ２とダイオ−ドＤ２との接続
点は抵抗ｒ2aを介して制御用ＣＰＵ２２（中央処理装
置）の信号入力端子に接続されている。このＣＰＵ２２
には、計時処理用のカウンタ２２ｃが内蔵されている。

【００２７】さらに、上記直流電源２１の両極間には、
抵抗ｒ４と逆方向に接続されたダイオ−ドＤ３が直列接
続された回路が並列に接続されている。また、パルスト
ランス１２の二次コイルの他端と出力ケ−ブル１３の一
方のライン１３₁ の一端が接続されたライン上の一点Ａ
は、抵抗ｒ５を介して抵抗ｒ４とダイオ−ドＤ３との接
続点に接続されている。

【００２８】さらに、この抵抗ｒ４とダイオ−ドＤ３と
の接続点は抵抗ｒ６を介してシュミットトリガ回路２３
の入力に接続される。シュミットトリガ回路２３は、点
Ａの電圧が下がると、その出力が“０”レベルから
“１”レベルに変化する。これは真空槽１５内でア−ク
放電が発生すると、Ａ点の電圧が下がるためである。こ
のシュミットトリガ回路２３によりア−ク放電検出手段
が構成される。

【００２９】このシュミットトリガ回路２３の出力は、
ＣＰＵ２２の割込み端子INT に入力されると共に、アン
ド回路２４の一方の入力端子に入力される。このアンド
回路２４の他方の入力端子にはＣＰＵ２２からゲ−ト制
御信号ａが入力される。

【００３０】さらに、ＣＰＵ２２の制御信号ｂは、オア
回路２５の一方の入力端子に入力されると共に、アンド
回路２４の出力がオア回路２５の他方の入力端子に入力
される。このゲ−ト制御信号ａは通常状態では“１”レ
ベルが出力され、制御信号ｂは通常状態では“０”レベ
ルを出力する。

【００３１】このオア回路２５の出力信号ｃは逆電圧パ
ルスを出力するときには、“１”レベルを、逆電圧パル
スを出力しないときには、“０”レベルを出力する。オ
ア回路２５の出力信号ｃは、スイッチング用ＦＥＴＱ２
のゲ−トに入力される。このＦＥＴＱ２のソ−スは直流
電源２１の負極に接続されている。

【００３２】さらに、ＦＥＴＱ２のソ−スはダイオ−ド
Ｄ４及び抵抗ｒ７を介してパルストランス２６の一次コ
イル２６₁ の一方の端子に接続されている。この一次コ
イル２６₁ の他端はＦＥＴＱ２のドレインに接続されて
いる。

【００３３】また、直流電源２１の正極は抵抗ｒ８及び
コンデンサＣ２を介してＦＥＴＱ２のソ−スに接続され
ている。この抵抗ｒ８とコンデンサＣ２との接続点は一
次コイル２６₁ の中間点に接続されている。

【００３４】また、トランス２６の二次コイル２６₂ の
両端間には、抵抗ｒ９が直列にコンデンサＣ３が並列に
接続されている。そして、このコンデンサＣ３の一端は
上記トランジスタＱ１のベ−スに接続され、他端はトラ
ンジスタＱ１のエミッタに接続されている。

【００３５】また、直流電源１１の正極は接地されると
ともに、出力ケーブル１３の他方のライン１３₂ （接地
側）は真空槽１５の槽体に接続されている。次に、上記
のように構成された第１の実施形態の動作について説明
する。まず、真空槽１５を図示しない真空ポンプで真空
にする。そして、この真空槽１５内にＡｒガスパルスを
導入して、スパッタ源１４に、直流電源１１の負の電圧
を印加させてマグネトロン放電を発生させる。このマグ
ネトロン放電により、放電空間にアルゴンプラズマが形
成される。このプラズマ中のアルゴン正イオンが負の電
圧差で加速され、スパッタ源１４のターゲットの表面に
衝突する。この衝突により、ターゲットのアルミニウム
原子は蒸発する。そして、スパッタ蒸発したアルミニウ
ム原子の一部が基板１６上に沈着し、アルミニウムの薄
膜を形成するスパッタ蒸着が行われる。

【００３６】そして、真空槽１５内で発生しているマグ
ネトロン放電がア−ク放電に移行しなければ、継続して
スパッタ蒸着が行われる。ところで、真空槽１５で発生
しているマグネトロン放電がア−ク放電に移行すると、
図２（Ａ）に示すようにＡ点の電圧が下がる。Ａ点の電
圧は、抵抗ｒ５，ｒ４で分圧され抵抗ｒ６を介してシュ
ミットトリガ回路２３に入力されているため、シュミッ
トトリガ回路２３は例えばＡ点の電圧が３００Ｖを超え
ると“０”レベルを、１５０Ｖ以下の場合には“１”レ
ベルをＣＰＵ２２の割込み端子INTに出力すると共に、
アンド回路２４にも出力する。

【００３７】アンド回路２４の他方の入力端子に入力さ
れているゲ−ト制御信号ａは通常状態では“１”レベル
が入力されているため、アンド回路２４の出力は“１”
レベルに立ち上がる。この信号はオア回路２５を介して
ＦＥＴＱ２のゲートに入力される。このため、ＦＥＴＱ
２がオンする。

【００３８】そして、パルストランス２６の一次コイル
２６₁ にパルス電圧が印加され、その二次コイル２６₂
から出力されるパルス電圧はトランジスタＱ１のゲート
に印加される。

【００３９】トランス１２の一次コイル１２₁ には、コ
ンデンサＣ１に充電されている直流電源１１と同じ電圧
が印加されており、仮りにトランス１２の一次コイル１
２₁と二次コイル１２₂ との巻線比を１：１．１にした
場合、トランス１２の二次コイル１２₂ には、１．１Ｅ
（Ｅは直流電源１１の電圧）の電圧が発生する。

【００４０】従って、スパッタ源１４には０．１Ｅの正
の電圧が印加されることになる。つまり、時刻ｔ１から
逆電圧パルスｐ１が印加される。この逆電圧パルスｐ１
の印加により、スパッタ源１４が正の電圧に保たれるた
め、ア−ク放電は消える。

【００４１】ＣＰＵ２２は、直流電源１１の電圧が例え
ば３００Ｖを越えていることを抵抗ｒ３，ｒ２の分圧電
圧から判定し、３００Ｖを越えていると判定すると、ゲ
−ト制御信号ａを“１”レベルで出力する（図２
（Ｅ））。一方、３００Ｖ以下であると判定した場合に
は、ゲート制御信号ａを“０”レベルで出力する。

【００４２】また、ＣＰＵ２２はＡ点の電圧をモニタす
ることにより、ア−ク放電の発生を検出している。この
Ａ点の電圧は、例えば正常放電時は３００Ｖ以上を示
し、ア−ク放電時には１５０Ｖ以下となる。

【００４３】シュミットトリガ回路２３は、Ａ点の電圧
を抵抗ｒ４，ｒ５で分圧した電圧と内部動作電圧とを比
較し、アーク放電が発生していれば、例えばＡ点の電圧
が１５０Ｖ以下となるため、“１”レベルを出力する。
また、３００Ｖを超えると“０”レベルを出力する。従
って、ア−ク放電が発生する時刻ｔｏで、図２（Ｂ）に
示すようにシュミットトリガ回路２３は“１”レベルを
ＣＰＵ２２のＩＮＴに出力する。

【００４４】シュミットトリガ回路２３の出力が“１”
レベルとなると、ゲ−ト制御信号ａが“１”レベルであ
るので、アンド回路２４の論理が成立する。このため、
制御信号ｂの出力レベルにかかわらず、オア回路２５の
出力信号ｃは“１”レベルとなる（図２（Ｄ））。

【００４５】このオア回路２５の出力信号ｃの“１”レ
ベルはＦＥＴＱ２のゲ−トに入力されているため、ＦＥ
ＴＱ２がオンする。このＦＥＴＱ２がオンすると、パル
ストランス２６が励磁される。この結果、パルストラン
ス２６の二次コイル２６₂ からパルス電圧がトランジス
タＱ１のベ−スに出力され、トランジスタＱ１がオンす
る。これにより、パルストランス１２から逆電圧パルス
ｐ１が出力される（逆電圧印加手段）。

【００４６】ここで、パルストランス２６も１２も決め
られた電圧・時間積（ＥＴ積）しか信号を伝達できない
ので、電圧・時間積に達する前にＦＥＴＱ２のゲート駆
動を止めてリセット動作に移行する必要がある。すなわ
ち、Ａ点の電圧は、シュミットトリガ回路２３の判定レ
ベル以下であるので、ＣＰＵ２２を用いてパルス動作に
してやる必要があるからである。

【００４７】まず、ＣＰＵ２２はシュミットトリガ回路
２３からの“１”信号の立ち上がりに同期して、カウン
タ２２ｃをリセットすると同時に割り込み処理が行われ
る。この割り込み処理では、ＣＰＵ２２は信号ｂを
“１”にしてから、ゲ−ト制御信号ａを“０”にする
（時刻ｔ２）。このゲート制御信号ａを“０”にしたこ
とにより、アンド回路２４のゲートは閉じるので、Ａ点
の電圧とＦＥＴＱ２のゲート駆動は無関係となる。

【００４８】そして、カウンタ２２ｃが計時処理を開始
した時刻ｔ０から設定時間Ｔ経過したら信号ｂを“０”
に立ち下げる（時刻ｔ３）。このように信号ｂが“０”
に立ち下がると、オア回路２５の２つの入力信号はいず
れも“０”となるため、ＦＥＴＱ２はオフする。

【００４９】このようにＦＥＴＱ２がオフすると、パル
ストランス２６の一次コイル２６₁を流れていた電流
は、フライホイ−ルダイオ−ドＤ４，抵抗ｒ７，コイル
２６₁を通ってコンデンサＣ２に逆流し、二次コイル２
６₂ には逆電圧が発生する。この結果、トランジスタＱ
１のゲ−ト電圧は逆転し、トランジスタＱ１はオフす
る。

【００５０】トランジスタＱ１がオフすると、パルスト
ランス１２の一次コイル１２₁ に流れていた電流はフラ
イホイ−ルダイオ−ドＤ１と抵抗ｒ１と一次コイル１２
₁ を循環する。

【００５１】そして、パルストランス１２の一次側の電
圧が逆転するため、二次側の電圧も逆転し、Ａ点の電圧
はスパッタ電圧（３００Ｖ以上）となる。この時、回路
のストレ−トキャパシティやインダクタンスにより図２
（Ａ）に示すように２μｓ程度Ａ点の電圧が振動する。

【００５２】図２（Ｆ）に示すようにＣＰＵ２２の信号
ｂを“０”レベルに立ち下げてから、ゲート制御信号ａ
を“１”レベルに立ち上げるまで時間をカウンタ２２ｃ
の設定により例えば５μｓの設定時間にすることによ
り、誤動作を防止する。

【００５３】そして、カウンタ２２ｃにより設定時間が
計時されると、ゲ−ト制御信号ａを図２（Ｅ）に示すよ
うに“１”レベルに立ち上げるようにしている。このよ
うに、オア回路２５の出力が立ち下がる時刻ｔ３から５
μｓの間はゲ−ト制御信号ａを“０”レベルとするよう
にした（逆電圧印加制御手段）ので、オア回路２５の出
力が立ち下がってから発生するＡ点の電圧の振動ｇによ
り閾値Ｖthを越える信号ｈが発生してもア−ク放電が発
生したと誤判定することはなくなる。

【００５４】つまり、この振動ｇによりシュミットトリ
ガ回路２３の出力が“１”レベルに変化した場合でも、
ゲ−ト制御信号ａを“０”レベルにしているため、ＦＥ
ＴＱ２をオンさせることはない。

【００５５】この回路を動作させる場合の問題点は、ト
ランスを用いているため決められた電圧・時間積しかト
ランスとして動作させられない点である。その電圧・時
間積に達する前に逆電圧をトランスに印加し鉄心の磁化
状態をリセットしてやらなければ次のパルス電圧を印加
出来ない点である。

【００５６】そのリセットのための回路がパルストラン
ス１２では、ｒ１，Ｄ１の回路であり、パルストランス
２６ではＤ４，ｒ７の回路である。印加する逆電圧が高
いほどリセット時間は早くなるので、パルストランス２
６ではトランジスタＱ１のゲ−ト耐電圧以下となる大き
な値に抵抗ｒ７を選んでトランジスタＱ２のオン時間よ
り短く設定することは可能であるが、トランス１２では
取り扱っている電圧・電流が大きいので抵抗ｒ１を大き
くするとトランジスタＱ１の耐電圧を越えてしまう。ト
ランジスタの耐電圧だけであればトランジスタを複数個
直列接続して対策しているが、スパッタ源１４にかかる
電圧も瞬時に大きくなるので、従来はア−ク放電遮断の
逆電圧を印加する制御回路でリセット時間を確保してい
た。このリセット時間が３０μｓ以上の休止期間であっ
た。

【００５７】実際に従来の回路を使用してスパッタする
と、通常はア−ク放電を十分抑制しているが、時々抑制
しきれない場合があることが判明した。それは、１．ア−ク放電が発生してから逆電圧パルスまでの時間
が長いとア−ク放電が成長してしまっていて逆電圧パル
スが終わってもすぐにア−ク放電になってしまうため、
連続ア−ク放電になる。

【００５８】２．そこで、逆電圧パルス終了後、次のパ
ルスを出すまでの休止時間を短くしていくと１５μｓ位
から効果が表れてきて５μｓ以下にすると逆方向ア−ク
放電が発生しない限り逆電圧パルス終了後すぐにはア−
ク放電にならないことが判った。

【００５９】３．この場合、トランス２６は抵抗ｒ７を
最適化することにより磁気飽和させないで動作可能であ
るが、トランス１２はそのままではだめであると考えら
れていたが、４．リセット時間が取れないのは連続ア−ク放電の場合
だけであるので、逆方向ア−ク放電防止回路を入れて２
パルス以上の連続ア−ク放電の発生を無くすことと、ト
ランス１２の電圧・時間積を４パルス分以上に設計する
ことによりトランス１２を磁気飽和させないで使えるこ
とが判明した。

【００６０】電気回路的に考えると、従来の様にトラン
スの電圧・時間積をリセットするための休止時間を確保
するのが正論であるが、ア−ク放電防止回路の場合、休
止時間をどのタイミングでア−ク放電が発生するかで逆
電圧パルスの効果が変わってしまい、ア−ク放電を大き
くしてからでは逆電圧パルスが効かなくなるので、休止
時間を短くして行った方が連続ア−ク放電の発生が押さ
えられ、結果としてリセット時間が確保されたわけであ
る。

【００６１】また、連続ア−ク放電となる場合は２通り
あり、ア−ク放電が発達してしまって逆電圧パルスの効
果が無くなってしまった場合と、逆電圧パルスを印加し
た時逆方向電圧で発生するア−ク放電でこの逆方向のア
−ク放電が起こった場合逆電圧パルス終了後、ほとんど
の場合順方向のア−ク放電となってしまう。つまり、休
止期間を短くしていった場合の連続ア−ク放電の要因は
逆方向のア−ク放電であるので、逆方向のア−ク放電を
防止することにより連続ア−ク放電を防止することが可
能である。

【００６２】逆方向ア−ク放電を防止する方法は、１．逆電圧を下げる。ａ）トランスの巻き数比を変化させるｂ）スパッタ源に並列に電流を流す。抵抗値やツェナー
ダイオードで電圧を制限する２．逆電圧印加時に流れる電流を制限するｃ）順方向の電流はダイオードで、逆方向アーク放電の
電流は抵抗値を適当に選ぶ。

【００６３】具体的には、順方向はスパッタリング放電
の電流を流すように低いインピーダンスを接続し、この
インピーダンスより高く、かつ並列に逆方向アーク電流
を防止するインピーダンスを接続する。

【００６４】ｄ）そして、インピーダンスとしてバイポ
ーラトランジスタ、ＩＧＢＴ、ＭＯＳＦＥＴ等で電流制
限回路を入れるなどが考えられる。今回は、逆方向ア−ク放電のインピ
−ダンスが１Ω程度、逆方向時のア−ク放電に成らない
インピ−ダンスが２００Ωであったことから１００Ωの
抵抗とした所効果が絶大であった。なお、この１００Ω
の抵抗については後述する第２の実施の形態ででてくる
抵抗である。

【００６５】次に、本発明の第２の実施形態について図
３を参照して説明する。この第２の実施形態において、
第１の実施形態と同一部分には同一番号を付し、その詳
細な説明については省略する。この第２の実施形態にお
いては、図１の第１の実施形態のＡ点と出力ケ−ブル１
３の一方のライン１３₁ の端部との間に、ライン１３₁
側にアノ−ドを、直流電源１１側にカソ−ドを接続した
ダイオ−ドＤ１０を接続し、このダイオ−ドＤ１０をバ
イパスするように抵抗ｒ１０を並列接続するようにした
のみで、他は図１の回路と同様である。また、抵抗ｒ１
０は、前述したように例えば１００［Ω］程度である。

【００６６】このようにダイオ−ドＤ１０と抵抗ｒ１０
の並列回路を接続しておくことにより、真空槽１５内で
マグネトロン放電が発生して、スパッタリングが行われ
ている場合には、マグネトロン放電による電流はダイオ
−ドＤ１０の順方向（つまり、アノ−ドからカソ−ドに
向けて）に流れるので、抵抗ｒ１０の影響は起こらな
い。

【００６７】しかし、第１の実施形態で説明したよう
に、スパッタ源１４を正の電位とするように、逆電圧パ
ルスを印加すると、真空槽１５からスパッタ源１４に向
けて逆方向ア−ク放電が発生する場合を想定して、抵抗
ｒ１０を設けている。

【００６８】この抵抗ｒ１０により逆方向ア−ク放電の
発生を抑制している。直流電源１１の電圧を例えば８０
０Ｖとした場合に、逆電圧パルスが印加されるときのス
パッタ源１４の電圧は０．１Ｅ（８０Ｖ）となる。この
８０Ｖで１００Ωの抵抗とすると、０．８Ａの電流しか
流れないので、逆電圧パルスを印加することによるア−
ク放電が発生することを抑制することができる。このこ
とは、アーク放電の一般的な負荷特性からも明らかであ
る。

【００６９】次に、本発明の第３の実施形態について、
図４を参照して説明する。この第３の実施の形態では、
図３の回路のダイオ−ドＤ１０のアノ−ドとトランジス
タＱ１のコレクタとの間に、抵抗ｒ１１とダイオ−ドＤ
１１を直列接続した回路を接続したのみで、他は図３の
回路と同様である。

【００７０】上記のように、抵抗ｒ１１とダイオ−ドＤ
１１を設けることにより、逆電圧パルスを印加したとき
にスパッタ源１４にかかる逆電圧を下げることができる
ため、逆方向ア−ク放電が発生することを抑制すること
ができる。

【００７１】なお、上記第１乃至第３の実施形態の説明
では、逆電圧パルスが立ち下がってから５μｓでゲ−ト
制御信号ａを“１”レベルとしたが、１〜１０μｓ以内
であっても良い。また、この時間は、最適には２〜５μ
ｓ以内である。

【００７２】なお、上記実施の形態で用いられている回
路を用いて化成スパッタすると、ア−ク放電がほぼ一定
周期で発生し、それを完全に遮断するのでア−ク放電対
策上は問題はないが、ターゲットの消耗やプロセス条件
によりア−ク放電発生周期が変化するので、スパッタ電
力が変化してしまいプロセスの再現性の面では不都合で
ある。

【００７３】この場合、ア−ク放電の発生周期より短い
周期でア−ク放電の検出に関わらず逆電圧パルスを印加
すると、スパッタ時間に対する遮断時間が一定の割合と
なり、プロセスが安定する。上記した実施形態において
は、逆電圧発生手段としてパルストランス１２を用いる
ようしたが、オートトランスを用いるようにしても良
い。

【００７４】

【発明の効果】請求項１記載の発明によれば、逆電圧パ
ルスを印加する間隔をア−ク放電検出時は、１〜１０μ
ｓ以下の時間間隔で行うようにしたので、連続ア−ク放
電の発生確率を極めて低下させることができる。

【００７５】請求項２及び３記載の発明によれば、逆電
圧パルスを印加したときに、逆方向ア−ク放電が発生し
た際にア−ク放電電流を抑制するように順方向インピー
ダンスより大きくかつ並列に逆方向インピーダンスを設
けたので、逆方向のア−ク放電が発生するのを抑制する
ことができるため、連続ア−ク放電の発生確率を極めて
低下させることができる。

【００７６】請求項４記載の発明によれば、逆電圧パル
スを印加したときに、真空槽（スパッタ源）側を流れる
電流とダイオ−ドＤ１１側を流れる電流を抵抗値ｒ１１
により調整できるので基板ア−ク放電による基板ダメ−
ジを防止することができる。

【００７７】請求項５及び６記載の発明によれば、トラ
ンスの巻線比を１：１．１〜１：１．３とするようにし
たので、直流電源の０．１〜０．３倍の逆電圧パルスを
トランスから出力させることができる。

【００７８】請求項７記載の発明によれば、逆電圧パル
スを発生させるトランスの電圧・時間積を４パルス分以
上に設計することにより、逆電圧パルスを発生させるト
ランスの磁気飽和を無くすことができるので、制御不能
を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係わるスパッタリン
グ装置用電源装置を示す回路図。

【図２】本願発明の動作を説明するためのタイミング
図。

【図３】本発明の第２の実施形態に係わるスパッタリン
グ装置用電源装置を示す回路図。

【図４】本発明の第３の実施形態に係わるスパッタリン
グ装置用電源装置を示す回路図。

【符号の説明】

１１…直流電源、１２…パルストランス、１３…出力ケ−ブル、１４…スパッタ源、１５…真空槽、１６…基板、２１…制御回路用直流電源、２２…制御用ＣＰＵ、２３…シュミットトリガ回路、２４…アンド回路、２５…オア回路、２６…トランス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤井崇神奈川県座間市相模が丘６丁目25番22号株式会社芝浦製作所相模工場内

Claims

【特許請求の範囲】

【請求項１】接地した真空槽内に不活性ガスを導入
し、この真空槽内に配置したスパッタ源に負の電圧を印
加して、スパッタリングを行うスパッタリング装置にお
いて、上記スパッタ源に直流電圧を印加するための直流電源
と、上記スパッタリング中に発生するア−ク放電の発生を停
止させるために、上記スパッタ源に逆電圧を印加するた
めの逆電圧発生手段と、上記逆電圧発生手段で発生された逆電圧を上記スパッタ
源に印加するスイッチ手段と、上記真空槽内のア−ク放電の発生を検出するア−ク放電
検出手段と、このア−ク放電検出手段によりア−ク放電の発生が検出
された場合には、上記スイッチ手段を設定時間オンさせ
て、上記逆電圧発生手段から発生された逆電圧を上記ス
パッタ源に印加するための逆電圧印加手段と、上記ア−ク放電検出手段により上記ア−ク放電の発生が
検出された場合には、上記逆電圧発生手段で発生された
逆電圧を上記スパッタ源に設定時間印加し、その印加が
終了した後、上記ア−ク放電検出手段によりア−ク放電
の発生が再度検出された場合には、１〜１０μＳ以内に
上記逆電圧発生手段で発生された逆電圧を上記スパッタ
源に印加する逆電圧印加制御手段とを具備したことを特
徴とするスパッタリング装置用電源装置。
【請求項２】上記逆電圧発生手段と上記スパッタ源と
の間に、スパッタリング放電の電流を流す方向に接続さ
れた順方向インピーダンスと、この順方向インピーダンスより大きく、かつ並列に接続
された逆方向のアーク放電の発生を防止する逆方向イン
ピーダンスからなる逆方向アーク放電防止回路を設けた
ことを特徴とする請求項１記載のスパッタリング装置用
電源装置。
【請求項３】上記逆方向アーク放電防止回路におい
て、順方向インピーダンスがダイオードで、逆方向イン
ピーダンスが抵抗からなることを特徴とする請求項２記
載のスパッタリング装置用電源装置。
【請求項４】上記逆方向アーク放電防止回路のスパッ
タ源側と上記直流電源の正極側との間に、ダイオ−ドの
アノード側から上記直流電源の正極側に向けて電流を流
すように接続された第２のダイオ−ドと、この第２のダ
イオ−ドに抵抗を直列に接続したことを特徴とする請求
項２記載のスパッタリング装置用電源装置。
【請求項５】上記逆電圧発生手段は、一次側に上記直
流電源が接続され、二次側が上記スパッタ源に接続され
るパルストランスであり、このパルストランスの一次側
と二次側の巻線比は、１：１．１〜１：１．３であるこ
とを特徴とする請求項１乃至請求項４のうちいずれか一
記載のスパッタリング装置用電源装置。
【請求項６】上記逆電圧発生手段は、一次側に上記直
流電源が接続され、二次側が上記スパッタ源に接続され
るオートトランスであり、このオートトランスの一次側
と二次側の巻線比は、１：１．１〜１：１．３であるこ
とを特徴とする請求項１乃至請求項４のうちいずれか一
記載のスパッタリング装置用電源装置。
【請求項７】上記逆方向アーク放電防止回路により、
上記真空槽内に２パルス以上の連続アーク放電の発生を
無くすとともに、上記逆電圧発生手段であるトランスの
電圧・時間積を４パルス分以上とすることによって、上
記トランスを磁気飽和させないようにしたことを特徴と
する請求項２乃至請求項６のうちいずれか一記載のスパ
ッタリング装置用電源装置。